KR20200011495A - 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램 - Google Patents

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모토무 데가이
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Abstract

(a) 제1 원료를 사용하여 기판의 표면에 형성된 오목부 내를 매립하도록 중공부를 갖는 제1막을 형성하는 공정과, (b) 에칭제를 사용하여 제1막의 중공부에 접하는 일부를 에칭하는 공정과, (c) 제2 원료를 사용하여 일부가 에칭된 제1막 상에 제2막을 형성하는 공정을 행함으로써, 오목부 내를 제1막 및 제2막으로 매립하는 공정을 갖고, (b)에서는, (b-1) 개질제를 사용하여 제1막의 일부를 개질하는 공정과, (b-2) 에칭제를 사용하여 제1막 중 개질된 일부를 선택적으로 에칭하는 공정을 소정 횟수 행한다.

Description

반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
본 발명은 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램에 관한 것이다.
반도체 장치의 제조 공정의 일 공정으로서, 트렌치나 홀 등의 오목부가 표면에 형성된 기판에 대하여 원료를 공급하고, 오목부 내를 매립하도록 막을 형성하는 기판 처리 공정이 행해지는 경우가 있다(예를 들어 특허문헌 1, 2 참조).
일본 특허 공개 제2003-218036호 공보 일본 특허 공개 제2003-218037호 공보
본 발명의 목적은, 기판의 표면에 형성된 오목부 내의 막에 의한 매립 특성을 향상시키는 것이 가능한 기술을 제공하는 데 있다.
본 발명의 일 형태에 의하면,
(a) 제1 원료를 사용하여 기판의 표면에 형성된 오목부 내를 매립하도록 중공부를 갖는 제1막을 형성하는 공정과,
(b) 에칭제를 사용하여 상기 제1막의 상기 중공부에 접하는 일부를 에칭하는 공정과,
(c) 제2 원료를 사용하여 상기 일부가 에칭된 상기 제1막 상에 제2막을 형성하는 공정
을 행함으로써, 상기 오목부 내를 상기 제1막 및 상기 제2막으로 매립하는 공정을 갖고, 상기 (b)에서는,
(b-1) 개질제를 사용하여 상기 제1막의 일부를 개질하는 공정과,
(b-2) 상기 에칭제를 사용하여 상기 제1막 중 개질된 상기 일부를 선택적으로 에칭하는 공정
을 소정 횟수 행하는 기술이 제공된다.
본 발명에 따르면, 기판의 표면에 형성된 오목부 내의 막에 의한 매립 특성을 향상시키는 것이 가능하게 된다.
도 1은 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 종형 처리로의 개략 구성도이며, 처리로 부분을 종단면도로 나타내는 도면이다.
도 2는 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 종형 처리로의 개략 구성도이며, 처리로 부분을 도 1의 A-A선 단면도로 나타내는 도면이다.
도 3은 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 컨트롤러의 개략 구성도이며, 컨트롤러의 제어계를 블록도로 나타내는 도면이다.
도 4는 본 발명의 일 실시 형태의 기판 처리 시퀀스를 나타내는 흐름도이다.
도 5의 (a)는 중공부를 갖는 제1막을 형성한 후의 웨이퍼의 표면 구조를, (b)는 제1막의 일부를 개질(1회째)한 후의 웨이퍼의 표면 구조를, (c)는 제1막 중 개질된 일부를 선택적으로 에칭(1회째)한 후의 웨이퍼의 표면 구조를, (d)는 제1막의 일부를 개질(2회째)한 후의 웨이퍼의 표면 구조를, (e)는 제1막 중 개질된 일부를 선택적으로 에칭(2회째)한 후의 웨이퍼의 표면 구조를, (f)는 일부가 에칭된 제1막 상에 제2막을 형성한 후의 웨이퍼의 표면 구조를 나타내는 단면 확대도이다.
도 6의 (a)는 중공부를 갖는 제1막을 형성한 후의 웨이퍼의 표면 구조를, (b)는 제1막의 일부를 개질(1회째)한 후의 웨이퍼의 표면 구조를, (c)는 제1막 중 개질된 일부를 선택적으로 에칭(1회째)한 후의 웨이퍼의 표면 구조를, (d)는 일부가 에칭된 제1막 상에 제2막을 형성한 후의 웨이퍼의 표면 구조를 나타내는 단면 확대도이다.
도 7의 (a)는 보이드를 갖는 Si막을 형성한 후의 웨이퍼의 표면 구조를, (b)는 Si막의 일부를 에칭하여 보이드의 상부를 개구시킨 상태를 나타내는 웨이퍼의 표면 구조를, (c)는 Si막이 갖는 보이드의 내부가 에칭되는 상태를 나타내는 웨이퍼의 표면 구조를, (d)는 에칭된 Si막 상에 Si막을 추가로 형성한 후의 웨이퍼의 표면 구조를 나타내는 단면 확대도이다.
<본 발명의 일 실시 형태>
이하, 본 발명의 일 실시 형태에 대하여, 도 1 내지 도 5를 사용하여 설명한다.
(1) 기판 처리 장치의 구성
도 1에 도시한 바와 같이, 처리로(202)는 가열 기구(온도 조정부)로서의 히터(207)를 갖는다. 히터(207)는 원통 형상이며, 보유 지지판에 지지됨으로써 수직으로 거치되어 있다. 히터(207)는, 가스를 열로 활성화(여기)시키는 활성화 기구(여기부)로서도 기능한다.
히터(207)의 내측에는, 히터(207)와 동심원형으로 반응관(203)이 배치되어 있다. 반응관(203)은, 예를 들어 석영(SiO2) 또는 탄화 실리콘(SiC) 등의 내열성 재료에 의해 구성되고, 상단이 폐색되고 하단이 개구된 원통 형상으로 형성되어 있다. 반응관(203)은 히터(207)와 마찬가지로 수직으로 거치되어 있다. 반응관(203)의 통 중공부에는, 처리실(201)이 형성된다. 처리실(201)은, 기판으로서의 웨이퍼(200)를 수용 가능하게 구성되어 있다.
처리실(201) 내에는, 노즐(249a, 249b)이, 반응관(203)의 하부 측벽을 관통하도록 마련되어 있다. 노즐(249a, 249b)에는, 가스 공급관(232a, 232b)이 각각 접속되어 있다.
가스 공급관(232a, 232b)에는, 가스류의 상류 측으로부터 순서대로 유량 제어기(유량 제어부)인 매스 플로우 컨트롤러(MFC)(241a, 241b) 및 개폐 밸브인 밸브(243a, 243b)가 각각 마련되어 있다. 가스 공급관(232a, 232b)의 밸브(243a, 243b)보다도 하류측에는, 불활성 가스를 공급하는 가스 공급관(232c, 232d)이 각각 접속되어 있다. 가스 공급관(232c, 232d)에는, 가스류의 상류 측으로부터 순서대로 MFC(241c, 241d) 및 밸브(243c, 243d)가 각각 마련되어 있다.
노즐(249a, 249b)은, 도 2에 도시한 바와 같이, 반응관(203)의 내벽과 웨이퍼(200) 사이에 있어서의 평면으로 보아 원환형의 공간에, 반응관(203)의 내벽 하부로부터 상부를 따라, 웨이퍼(200)의 적재 방향 상방을 향하여 직립하도록 각각 마련되어 있다. 즉, 노즐(249a, 249b)은, 웨이퍼(200)가 배열되는 웨이퍼 배열 영역의 측방, 웨이퍼 배열 영역을 수평으로 둘러싸는 영역에, 웨이퍼 배열 영역을 따르도록 각각 마련되어 있다. 노즐(249a, 249b)의 측면에는, 가스를 공급하는 가스 공급 구멍(250a, 250b)이 각각 마련되어 있다. 가스 공급 구멍(250a, 250b)은, 반응관(203)의 중심을 향하도록 각각 개구되어 있고, 웨이퍼(200)를 향하여 가스를 공급하는 것이 가능하게 되어 있다. 가스 공급 구멍(250a, 250b)은, 반응관(203)의 하부로부터 상부에 걸쳐 복수 마련되어 있다.
가스 공급관(232a)으로부터는, 원료(제1 원료, 제2 원료)로서, 예를 들어 실리콘(Si) 함유 가스가, MFC(241a), 밸브(243a), 노즐(249a)을 거쳐 처리실(201) 내로 공급된다. Si 함유 가스로서는, 예를 들어 모노실란(SiH4, 약칭: MS) 가스 등의 수소화 규소 가스를 사용할 수 있다.
가스 공급관(232b)으로부터는, 개질제(산화제)로서, 예를 들어 산소(O) 함유 가스가, MFC(241b), 밸브(243b), 노즐(249b)을 거쳐 처리실(201) 내로 공급된다. O 함유 가스로서는, 예를 들어 산소(O2) 가스를 사용할 수 있다.
가스 공급관(232b)으로부터는, 에칭제로서, 예를 들어 수소(H) 및 불소(F)를 포함하는 불화 수소(HF) 가스가, MFC(241b), 밸브(243b), 노즐(249b)을 거쳐 처리실(201) 내로 공급된다.
가스 공급관(232c, 232d)으로부터는, 불활성 가스로서, 예를 들어 질소(N2) 가스가, 각각 MFC(241c, 241d), 밸브(243c, 243d), 가스 공급관(232a, 232b), 노즐(249a, 249b)을 거쳐 처리실(201) 내로 공급된다.
주로, 가스 공급관(232a), MFC(241a), 밸브(243a)에 의해, 원료 공급계가 구성된다. 주로, 가스 공급관(232b), MFC(241b), 밸브(243b)에 의해, 개질제 공급계, 에칭제 공급계가 각각 구성된다. 주로, 가스 공급관(232c, 232d), MFC(241c, 241d), 밸브(243c, 243d)에 의해, 불활성 가스 공급계가 구성된다.
상술한 각종 공급계 중, 어느 것, 혹은, 모든 공급계는, 밸브(243a 내지 243d)나 MFC(241a 내지 241d) 등이 집적되어 이루어지는 집적형 공급 시스템(248)으로 구성되어 있어도 된다. 집적형 공급 시스템(248)은, 가스 공급관(232a 내지 232d) 각각에 대하여 접속되고, 가스 공급관(232a 내지 232d) 내로의 각종 가스의 공급 동작, 즉, 밸브(243a 내지 243d)의 개폐 동작이나 MFC(241a 내지 241d)에 의한 유량 조정 동작 등이, 후술하는 컨트롤러(121)에 의해 제어되도록 구성되어 있다. 집적형 공급 시스템(248)은, 일체형, 혹은, 분할형 집적 유닛으로서 구성되어 있어, 가스 공급관(232a 내지 232d) 등에 대하여 집적 유닛 단위로 착탈을 행할 수 있어, 집적형 공급 시스템(248)의 메인터넌스, 교환, 증설 등을, 집적 유닛 단위로 행하는 것이 가능하도록 구성되어 있다.
반응관(203)에는, 처리실(201) 내의 분위기를 배기하는 배기관(231)이 접속되어 있다. 배기관(231)에는, 처리실(201) 내의 압력을 검출하는 압력 검출기(압력 검출부)로서의 압력 센서(245) 및 압력 조정기(압력 조정부)로서의 APC(Auto Pressure Controller) 밸브(244)를 거쳐, 진공 배기 장치로서의 진공 펌프(246)가 접속되어 있다. APC 밸브(244)는, 진공 펌프(246)를 작동시킨 상태에서 밸브를 개폐함으로써, 처리실(201) 내의 진공 배기 및 진공 배기 정지를 행할 수 있고, 또한, 진공 펌프(246)를 작동시킨 상태에서, 압력 센서(245)에 의해 검출된 압력 정보에 기초하여 밸브 개방도를 조절함으로써, 처리실(201) 내의 압력을 조정할 수 있도록 구성되어 있다. 주로, 배기관(231), APC 밸브(244), 압력 센서(245)에 의해, 배기계가 구성된다. 진공 펌프(246)를 배기계에 포함시켜 생각해도 된다.
반응관(203)의 하방에는, 반응관(203)의 하단 개구를 기밀하게 폐색 가능한 노구 덮개체로서의 시일 캡(219)이 마련되어 있다. 시일 캡(219)은, 예를 들어 SUS 등의 금속 재료에 의해 구성되고, 원반형으로 형성되어 있다. 시일 캡(219)의 상면에는, 반응관(203)의 하단과 맞닿는 시일 부재로서의 O링(220)이 마련되어 있다. 시일 캡(219)의 하방에는, 후술하는 보트(217)를 회전시키는 회전 기구(267)가 설치되어 있다. 회전 기구(267)의 회전축(255)은, 시일 캡(219)을 관통하여 보트(217)에 접속되어 있다. 회전 기구(267)는, 보트(217)를 회전시킴으로써 웨이퍼(200)를 회전시키도록 구성되어 있다. 시일 캡(219)은, 반응관(203)의 외부에 설치된 승강 기구로서의 보트 엘리베이터(115)에 의해 수직 방향으로 승강되도록 구성되어 있다. 보트 엘리베이터(115)는, 시일 캡(219)을 승강시킴으로써, 웨이퍼(200)를 처리실(201) 내외에 반입 및 반출(반송)하는 반송 장치(반송 기구)로서 구성되어 있다.
기판 지지구로서의 보트(217)는, 복수매, 예를 들어 25매 내지 200매의 웨이퍼(200)를, 수평 자세로, 또한, 서로 중심을 정렬시킨 상태에서 수직 방향으로 정렬시켜 다단으로 지지하도록, 즉, 간격을 두고 배열시키도록 구성되어 있다. 보트(217)는, 예를 들어 석영이나 SiC 등의 내열성 재료에 의해 구성된다. 보트(217)의 하부에는, 예를 들어 석영이나 SiC 등의 내열성 재료에 의해 구성되는 단열판(218)이 수평 자세로 다단으로 지지되어 있다.
반응관(203) 내에는, 온도 검출기로서의 온도 센서(263)가 설치되어 있다. 온도 센서(263)에 의해 검출된 온도 정보에 기초하여 히터(207)로의 통전 상태를 조정함으로써, 처리실(201) 내의 온도가 원하는 온도 분포가 된다. 온도 센서(263)는, 반응관(203)의 내벽을 따라 마련되어 있다.
도 3에 도시하는 바와 같이, 제어부(제어 수단)인 컨트롤러(121)는, CPU(Central Processing Unit)(121a), RAM(Random Access Memory)(121b), 기억 장치(121c), I/O 포트(121d)를 구비한 컴퓨터로 구성되어 있다. RAM(121b), 기억 장치(121c), I/O 포트(121d)는, 내부 버스(121e)를 통해, CPU(121a)와 데이터 교환 가능하도록 구성되어 있다. 컨트롤러(121)에는, 예를 들어 터치 패널 등으로 구성된 입출력 장치(122)가 접속되어 있다.
기억 장치(121c)는, 예를 들어 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성되어 있다. 기억 장치(121c) 내에는, 기판 처리 장치의 동작을 제어하는 제어 프로그램이나, 후술하는 기판 처리의 수순이나 조건 등이 기재된 프로세스 레시피 등이, 판독 가능하게 저장되어 있다. 프로세스 레시피는, 후술하는 기판 처리 공정에서의 각 수순을 컨트롤러(121)에 실행시켜, 소정의 결과를 얻을 수 있도록 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로세스 레시피나 제어 프로그램 등을 총칭하여, 간단히, 프로그램이라고도 한다. 또한, 프로세스 레시피를, 간단히, 레시피라고도 한다. 본 명세서에서 프로그램이라는 말을 사용한 경우는, 레시피 단체만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는 그들 양쪽을 포함하는 경우가 있다. RAM(121b)은, CPU(121a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 보유되는 메모리 영역(워크에어리어)으로서 구성되어 있다.
I/O 포트(121d)는, 상술한 MFC(241a 내지 241d), 밸브(243a 내지 243d), 압력 센서(245), APC 밸브(244), 진공 펌프(246), 히터(207), 온도 센서(263), 회전 기구(267), 보트 엘리베이터(115) 등에 접속되어 있다.
CPU(121a)는, 기억 장치(121c)로부터 제어 프로그램을 판독하여 실행함과 함께, 입출력 장치(122)로부터의 조작 커맨드의 입력 등에 따라 기억 장치(121c)로부터 레시피를 판독하도록 구성되어 있다. CPU(121a)는, 판독한 레시피의 내용을 따르도록, MFC(241a 내지 241d)에 의한 각종 가스의 유량 조정 동작, 밸브(243a 내지 243d)의 개폐 동작, APC 밸브(244)의 개폐 동작 및 압력 센서(245)에 기초하는 APC 밸브(244)에 의한 압력 조정 동작, 진공 펌프(246)의 기동 및 정지, 온도 센서(263)에 기초하는 히터(207)의 온도 조정 동작, 회전 기구(267)에 의한 보트(217)의 회전 및 회전 속도 조절 동작, 보트 엘리베이터(115)에 의한 보트(217)의 승강 동작 등을 제어하도록 구성되어 있다.
컨트롤러(121)는, 외부 기억 장치(예를 들어, HDD 등의 자기 디스크, CD 등의 광 디스크, MO 등의 광자기 디스크, USB 메모리 등의 반도체 메모리)(123)에 저장된 상술한 프로그램을, 컴퓨터에 인스톨함으로써 구성할 수 있다. 기억 장치(121c)나 외부 기억 장치(123)는, 컴퓨터 판독 가능한 기록 매체로서 구성되어 있다. 이하, 이들을 총칭하여, 간단히, 기록 매체라고도 한다. 본 명세서에서 기록 매체라고 하는 말을 사용한 경우는, 기억 장치(121c) 단체만을 포함하는 경우, 외부 기억 장치(123) 단체만을 포함하는 경우, 또는 그들 양쪽을 포함하는 경우가 있다. 또한, 컴퓨터에 대한 프로그램의 제공은, 외부 기억 장치(123)를 사용하지 않고, 인터넷이나 전용 회선 등의 통신 수단을 사용하여 행해도 된다.
(2) 기판 처리 공정
상술한 기판 처리 장치를 사용하여, 반도체 장치의 제조 공정의 일 공정으로서, 기판으로서의 웨이퍼(200)의 표면에 형성된 오목부 내를, 실리콘막(Si막)에 의해 간극(보이드나 심 등) 없이 매립하는 시퀀스 예에 대하여, 도 4, 도 5의 (a) 내지 도 5의 (f)를 사용하여 설명한다. 이하의 설명에서, 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(121)에 의해 제어된다.
도 4, 도 5의 (a) 내지 도 5의 (f)에 나타내는 기판 처리 시퀀스에서는,
제1 원료로서 MS 가스를 사용하여 웨이퍼(200)의 표면에 형성된 오목부 내를 매립하도록 중공부를 갖는 제1막(제1 Si막)을 형성하는 스텝 a와,
에칭제로서 HF 가스를 사용하여 제1 Si막의 중공부에 접하는 일부를 에칭하는 스텝 b와,
제2 원료로서 MS 가스를 사용하여 일부가 에칭된 제1 Si막 상에 제2막(제2 Si막)을 형성하는 스텝 c
를 행함으로써, 오목부 내를 제1 Si막 및 제2 Si막으로 매립한다.
또한, 스텝 b에서는,
개질제로서 O2 가스를 사용하여 제1 Si막의 일부를 개질하는 스텝 b-1과,
에칭제로서 HF 가스를 사용하여 제1 Si막 중 개질된 일부를 선택적으로 에칭하는 스텝 b-2
를 소정 횟수(1회 이상, 여기서는 일례로서 2회) 행한다.
본 명세서에서 「웨이퍼」라고 하는 말을 사용한 경우는, 웨이퍼 그 자체를 의미하는 경우나, 웨이퍼와 그 표면에 형성된 소정의 층이나 막과의 적층체를 의미하는 경우가 있다. 본 명세서에서 「웨이퍼의 표면」이라는 말을 사용한 경우는, 웨이퍼 그 자체의 표면을 의미하는 경우나, 웨이퍼 상에 형성된 소정의 층 등의 표면을 의미하는 경우가 있다. 본 명세서에서 「웨이퍼 위에 소정의 층을 형성한다」라고 기재한 경우는, 웨이퍼 그 자체의 표면 상에 소정의 층을 직접 형성하는 것을 의미하는 경우나, 웨이퍼 상에 형성되어 있는 층 등의 위에 소정의 층을 형성하는 것을 의미하는 경우가 있다. 본 명세서에서 「기판」이라는 말을 사용한 경우도, 「웨이퍼」라고 하는 말을 사용한 경우와 동의이다.
(웨이퍼 차지 및 보트 로드)
복수매의 웨이퍼(200)가 보트(217)에 장전(웨이퍼 차지)된다. 그 후, 도 1에 도시한 바와 같이, 복수매의 웨이퍼(200)를 지지한 보트(217)는, 보트 엘리베이터(115)에 의해 들어 올려져 처리실(201) 내로 반입(보트 로드)된다. 이 상태에서, 시일 캡(219)은, O링(220)을 통하여 반응관(203)의 하단을 시일한 상태로 된다.
웨이퍼(200)로서는, 예를 들어 단결정 Si에 의해 구성된 Si 기판, 혹은, 표면에 단결정 Si막이 형성된 기판을 사용할 수 있다. 도 5의 (a)에 도시하는 바와 같이, 웨이퍼(200)의 표면에는 오목부가 마련되어 있다. 오목부의 저부는 단결정 Si에 의해 구성되어 있고, 오목부의 측부 및 상부는 실리콘 산화막(SiO막)이나 실리콘 질화막(SiN막)이나 실리콘 산탄질화막(SiOCN막) 등의 절연막(200a)에 의해 구성되어 있다.
(압력 조정 및 온도 조정)
처리실(201) 내, 즉, 웨이퍼(200)가 존재하는 공간이 원하는 압력(진공도)이 되도록, 진공 펌프(246)에 의해 처리실(201) 내가 진공 배기(감압 배기)된다. 이 때, 처리실(201) 내의 압력은 압력 센서(245)로 측정되고, 이 측정된 압력 정보에 기초하여 APC 밸브(244)가 피드백 제어된다. 또한, 처리실(201) 내의 웨이퍼(200)가 원하는 온도로 되도록, 히터(207)에 의해 가열된다. 이 때, 처리실(201) 내가 원하는 온도 분포가 되도록, 온도 센서(263)가 검출한 온도 정보에 기초하여 히터(207)로의 통전 상태가 피드백 제어된다. 또한, 회전 기구(267)에 의한 웨이퍼(200)의 회전을 개시한다. 처리실(201) 내의 배기, 웨이퍼(200)의 가열 및 회전은, 모두, 적어도 웨이퍼(200)에 대한 처리가 종료될 때까지의 동안은 계속하여 행하여진다.
(스텝 a)
그 후, 처리실(201) 내의 웨이퍼(200)에 대하여, MS 가스를 공급한다. 이 스텝에서는, 밸브(243a)를 개방하여, 가스 공급관(232a) 내로 MS 가스를 흘린다. MS 가스는, MFC(241a)에 의해 유량 조정되어, 노즐(249a)을 통해 처리실(201) 내로 공급되고, 배기관(231)으로부터 배기된다. 이 때, 논 플라즈마의 분위기 하에서, 웨이퍼(200)에 대하여 MS 가스가 공급된다. 이 때 밸브(243c, 243d)를 개방하여, 가스 공급관(232c, 232d) 내로 N2 가스를 흐르도록 해도 된다. N2 가스는, MFC(241c, 241d)에 의해 유량 조정되어, 노즐(249a, 249b)을 통해 처리실(201) 내로 공급된다.
웨이퍼(200)에 대하여 MS 가스를 공급함으로써, 도 5의 (a)에 도시하는 바와 같이, 오목부 내를 매립하도록 제1 Si막을 형성할 수 있다. 단, 이 성막 처리에서는, 오목부의 표면측이, 오목부의 측부 및 상부로부터 오버행하도록 성장한 제1 Si막에 의해 막힌다. 오목부 내에는, 그 깊이 영역(방향)으로 연장되는 비매립 영역, 즉, 중공부가 형성된다. 중공부는, 오목부의 내부가 제1 Si막에 의해 완전히 매립되기 전에 오목부의 표면측이 막혀, 오목부의 내부로 MS 가스가 도달하지 않게 되어, 오목부 내에 있어서의 제1 Si막의 성장이 정지함으로써 발생한다. 중공부는, 제1 Si막의 내부에 형성되는 것으로 되어, 상부에 개구를 갖지 않는 폐공간으로 된다. 이들의 요인에 의해, 제1 Si막은, 그 내부에 중공부를 갖는 막으로 된다. 중공부는, 오목부의 애스펙트비(오목부의 깊이/오목부의 폭)가 커짐으로써, 구체적으로는, 애스펙트비가 1 이상, 예를 들어 20 이상, 나아가 50 이상이 됨으로써, 생기기 쉬워진다.
제1 Si막을 형성한 후, 밸브(243a)를 폐쇄하여, 처리실(201) 내로의 MS 가스의 공급을 정지한다. 그리고, 처리실(201) 내를 진공 배기하고, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다. 이 때, 밸브(243c, 243d)를 개방하여, 처리실(201) 내로 N2 가스를 공급한다. N2 가스는 퍼지 가스로서 작용한다.
본 스텝에서의 처리 조건으로서는,
MS 가스 공급 유량: 10 내지 2000sccm
N2 가스 공급 유량(각 가스 공급관): 100 내지 10000sccm
가스 공급 시간: 20 내지 400분
처리 온도: 450 내지 550℃, 바람직하게는 450 내지 530℃
처리 압력: 1 내지 900Pa
가 예시된다.
제1 원료(Si 함유 가스)로서는, MS 가스 외에, 디실란(Si2H6, 약칭: DS) 가스, 트리실란(Si3H8) 가스, 테트라실란(Si4H10) 가스 등의 일반식 SinH2n+2(n은 1 이상의 정수)으로 표현되는 수소화 규소 가스를 사용할 수 있다. 또한, 제1 원료로서는, 모노클로로실란(SiH3Cl, 약칭: MCS) 가스, 디클로로실란(SiH2Cl2, 약칭: DCS) 가스, 트리클로로실란(SiHCl3, 약칭: TCS) 가스, 테트라클로로실란(SiCl4, 약칭: STC) 가스, 헥사클로로디실란(Si2Cl6, 약칭: HCDS) 가스, 옥타클로로트리실란(Si3Cl8, 약칭: OCTS) 가스 등의 클로로실란계 가스를 사용할 수도 있다. 이 점은, 후술하는 제2 원료에 있어서도 마찬가지이다.
불활성 가스로서는, N2 가스 외에도, Ar 가스, He 가스, Ne 가스, Xe 가스 등의 희가스를 사용할 수 있다. 이 점은, 후술하는 각 스텝에 있어서도 마찬가지이다.
(스텝 b)
스텝 a가 종료된 후, 스텝 b-1, b-2를 소정 횟수(여기서는 일례로서 2회) 행한다.
[스텝 b-1(1회째)]
이 스텝에서는, 처리실(201) 내의 웨이퍼(200), 즉, 웨이퍼(200) 상에 형성된 제1 Si막에 대하여 O2 가스를 공급한다. 구체적으로는, 밸브(243b 내지 243d)의 개폐 제어를, 상술한 스텝 a에 있어서의 밸브(243a, 243c, 243d)의 개폐 제어와 마찬가지의 수순으로 행한다. 가스 공급관(232b) 내를 흐른 O2 가스는, MFC(241b)에 의해 유량 조정되어, 노즐(249b)을 통해 처리실(201) 내로 공급되고, 배기관(231)으로부터 배기된다. 이 때, 논 플라즈마의 분위기 하에서, 웨이퍼(200)에 대하여 O2 가스가 공급된다.
웨이퍼(200)에 대하여 O2 가스를 공급함으로써, 도 5의 (b)에 도시하는 바와 같이, 웨이퍼(200) 상에 형성된 제1 Si막의 일부를 개질할 수 있다. 구체적으로는, 제1 Si막 중 중공부에 접하지 않는 중공부보다도 상방의 일부를, 산화시킴으로써, SiO로 개질할 수 있다. 또한, 산화는, 제1 Si막 내로의 O 원자의 확산에 의해 반응이 진행한다. 도 5의 (b)에서는, 제1 Si막 중 SiO로 개질된 부분을, 망점으로 나타내고 있다. 상술한 바와 같이, 중공부는 개구를 갖지 않는 폐공간으로 되어 있다. 그 때문에, 중공부의 내부로는 O2 가스는 공급되지 않고, 본 스텝에서는, 제1 Si막 중 중공부에 접하는 부분(이하, 편의상, 중공부의 내벽이라고도 함)을 개질 하지 않고 그대로의 상태로 유지하는 것이 가능해진다.
제1 Si막 중 중공부에 접하지 않는 중공부보다도 상방 일부의 개질이 완료된 후, 밸브(243b)를 폐쇄하여, 처리실(201) 내로의 O2 가스의 공급을 정지한다. 그리고, 스텝 a와 마찬가지의 처리 수순에 의해, 처리실(201) 내를 진공 배기하고, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다.
본 스텝에서의 처리 조건으로서는,
O2 가스 공급 유량: 10 내지 5000sccm
N2 가스 공급 유량(각 가스 공급관): 0 내지 10000sccm
가스 공급 시간: 1 내지 30분
처리 온도: 450 내지 550℃, 바람직하게는 450 내지 530℃
처리 압력: 1 내지 4000Pa
가 예시된다.
개질제(O 함유 가스)로서는, O2 가스 외에, 예를 들어 아산화질소(N2O) 가스, 일산화질소(NO)） 가스, 이산화질소(NO2) 가스, 과산화수소(H2O2) 가스, 오존(O3) 가스, 수소(H2) 가스+O2 가스, H2 가스+O3 가스, 수증기(H2O), 일산화탄소(CO) 가스, 이산화탄소(CO2) 가스 등을 사용할 수 있다.
[스텝 b-2(1회째)]
스텝 b-1(1회째)이 종료된 후, 처리실(201) 내의 웨이퍼(200), 즉, 웨이퍼(200) 상에 형성되어 일부가 개질된 제1 Si막에 대하여 HF 가스를 공급한다. 구체적으로는, 밸브(243b 내지 243d)의 개폐 제어를, 상술한 스텝 a에 있어서의 밸브(243a, 243c, 243d)의 개폐 제어와 마찬가지의 수순으로 행한다. 가스 공급관(232b) 내를 흐른 HF 가스는, MFC(241b)에 의해 유량 조정되어, 노즐(249b)을 통해 처리실(201) 내로 공급되고, 배기관(231)으로부터 배기된다. 이 때, 논 플라즈마의 분위기 하에서, 웨이퍼(200)에 대하여 HF 가스가 공급된다.
웨이퍼(200)에 대하여 HF 가스를 공급함으로써, 도 5의 (c)에 도시하는 바와 같이, 제1 Si막 중 개질된 일부(도 5의 (b)에 있어서의 망점 표시 부분)을 선택적으로 에칭할 수 있다. 후술하는 처리 조건 하에서 HF 가스를 공급하는 경우, 제1 Si막의 개질된 부분의 에칭 레이트는, 제1 Si막의 개질되지 않은 부분의 에칭 레이트보다도 훨씬 커진다. 혹은, 제1 Si막의 개질되지 않은 부분을 에칭하지 않고, 제1 Si막의 개질된 부분만을 에칭하는 것이 가능해진다. 즉, 스텝 b-2(1회째)에 있어서의 에칭 대상 영역의 특정이나 에칭의 종점 등은, 스텝 b-1(1회째)에 있어서의 개질 처리에 의해 실질적으로 제어하는 것이 가능해진다. 본 스텝을 행하게 되면, 제1 Si막 중 중공부에 접하지 않는 중공부보다도 상방의 일부(개질된 부분)를 제거하는 것이 가능해진다. 또한, 제1 Si막 중 중공부에 접하는 부분(개질되지 않은 부분)을 제거하지 않고 그대로의 상태로 유지하는 것이 가능해진다. 본 스텝에서는, 중공부가 제1 Si막의 외부와 비연통인 상태, 즉, 중공부의 상부가 제1 Si막에 의해 막혀져 있어, 중공부의 내부가 노출되어 있지 않은 상태를 유지하는 것이 가능해진다.
제1 Si막 중 중공부에 접하지 않는 중공부보다도 상방 일부의 에칭이 완료된 후, 밸브(243b)를 폐쇄하여, 처리실(201) 내로의 HF 가스의 공급을 정지한다. 그리고, 스텝 a와 마찬가지의 처리 수순에 의해, 처리실(201) 내를 진공 배기하고, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다.
본 스텝에서의 처리 조건으로서는,
HF 가스 공급 유량: 100 내지 10000sccm
N2 가스 공급 유량(각 가스 공급관): 0 내지 10000sccm
가스 공급 시간: 1 내지 60분
처리 온도: 0 내지 100℃, 바람직하게는 실온(25℃) 내지 50℃
처리 압력: 133 내지 53329Pa, 바람직하게는 667 내지 39997Pa
가 예시된다.
에칭제로서는, HF 가스 외에도, HF 수용액 등을 사용하는 것이 가능하다.
[스텝 b-1(2회째)]
스텝 b-2(1회째)가 종료된 후, 상술한 스텝 b-1(1회째)와 마찬가지의 처리 수순, 처리 조건에 의해, 처리실(201) 내의 웨이퍼(200), 즉, 웨이퍼(200) 상에 형성되어 일부가 에칭된 제1 Si막에 대하여 O2 가스를 공급한다.
웨이퍼(200)에 대하여 O2 가스를 공급함으로써, 도 5의 (d)에 도시하는 바와 같이, 웨이퍼(200) 상에 형성되어 일부가 에칭된 제1 Si막의 일부를 더 개질할 수 있다. 구체적으로는, 오목부 내에 남은 제1 Si막 중 중공부에 접하는 일부(상부나 중앙부)를, 산화시킴으로써, SiO로 개질할 수 있다. 도 5의 (d)에서는, 오목부 내에 남은 제1 Si막 중 SiO로 개질된 부분을, 망점으로 나타내고 있다. 상술한 바와 같이, 중공부는 개구를 갖지 않는 폐공간으로 되어 있다. 그 때문에, 중공부의 내부로는 O2 가스는 공급되지 않아, 본 스텝에서는, 오목부 내에 남은 제1 Si막의 중공부에 접하는 부분(중공부의 내벽) 중 적어도 하부(저부)를 개질하지 않고 그대로의 상태로 유지하는 것이 가능해진다.
오목부 내에 남은 제1 Si막 중 중공부에 접하는 일부의 개질이 완료된 후, 밸브(243b)를 폐쇄하여, 처리실(201) 내로의 O2 가스의 공급을 정지한다. 그리고, 스텝 a와 마찬가지의 처리 수순에 의해, 처리실(201) 내를 진공 배기하고, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다.
[스텝 b-2(2회째)]
스텝 b-1(2회째)가 종료된 후, 상술한 스텝 b-2(1회째)와 마찬가지의 처리 수순, 처리 조건에 의해, 처리실(201) 내의 웨이퍼(200), 즉, 웨이퍼(200)의 표면의 오목부 내에 남아 일부가 개질된 제1 Si막에 대하여 HF 가스를 공급한다.
웨이퍼(200)에 대하여 HF 가스를 공급함으로써, 도 5의 (e)에 도시하는 바와 같이, 오목부 내에 남은 제1 Si막 중 개질된 일부(도 5의 (d)에 있어서의 망점 부분)을 선택적으로 에칭할 수 있다. 본 스텝에서의 처리 조건 하에서 HF 가스를 공급하는 경우, 스텝 b-2(1회째)와 마찬가지로, 제1 Si막의 개질된 부분의 에칭 레이트는, 제1 Si막의 개질되지 않은 부분의 에칭 레이트보다도 훨씬 커진다. 혹은, 제1 Si막의 개질되지 않은 부분을 에칭하지 않고, 제1 Si막의 개질된 부분만을 에칭하는 것이 가능해진다. 즉, 스텝 b-2(2회째)에 있어서의 에칭 대상 영역의 특정이나 에칭의 종점 등은, 스텝 b-1(2회째)에 있어서의 개질 처리에 의해 실질적으로 제어하는 것이 가능해진다. 본 스텝을 행하게 되면, 오목부 내에 남은 제1 Si막 중 중공부에 접하는 개질된 일부(상부나 중앙부)를 제거하는 것이 가능해진다. 또한, 제1 Si막 중 중공부의 하부(저부)에 접하는 부분(개질되지 않은 부분)에 대해서는, 제거하지 않고 그대로의 상태로 유지하는 것이 가능해진다. 본 스텝에서는, 중공부의 상부를 개구시켜, 중공부를 제1 Si막의 외부와 연통시켜, 노출시키는 것이 가능해진다. 또한, 중공부의 상부의 개구 폭을 넓힘과 함께, 중공부의 저부의 폭을 넓히지 않고 유지하는 것이 가능해진다. 적어도 중공부의 저부가 원형(原形)을 유지하도록 함으로써, 개구시킨 중공부의 종단면 형상을, 저부측으로부터 표면측을 향함에 따라 개구 폭이 점차 커지는 V자 형상 혹은 역 사다리꼴 형상으로 하는 것이 가능해진다.
오목부 내에 남은 제1 Si막 중 중공부에 접하는 개질된 일부의 에칭이 완료된 후, 밸브(243b)를 폐쇄하여, 처리실(201) 내로의 HF 가스의 공급을 정지한다. 그리고, 스텝 a와 마찬가지의 수순에 의해, 처리실(201) 내를 진공 배기하고, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다.
(스텝 c)
그 후, 스텝 a와 마찬가지의 처리 수순에 의해, 처리실(201) 내의 웨이퍼(200), 즉, 웨이퍼(200) 상에 형성되고, 2회의 에칭 처리가 실시된 후의 제1 Si막에 대하여, MS 가스를 공급한다. MS 가스의 공급 시간은, 예를 들어 10 내지 300분의 범위 내의 시간으로 한다. 다른 처리 조건은, 스텝 a에 있어서의 처리 조건과 마찬가지로 한다.
웨이퍼(200)에 대하여 MS 가스를 공급함으로써, 도 5의 (f)에 도시하는 바와 같이, 웨이퍼(200) 상, 즉, 2회의 에칭 처리가 실시된 제1 Si막의 표면 상에, 제2 Si막을 형성할 수 있다. 상술한 바와 같이, 스텝 b-2(2회째)를 실시함으로써, 제1 Si막이 갖고 있던 중공부는 상부가 개구하여 노출된 상태로 되어 있으며, 또한, 그 종단면 형상은, 저부측으로부터 표면측을 향함에 따라 개구 폭이 점차 커지는 V자 형상 등으로 가공되어 있다. 이들에 의해, 제2 Si막은, 개구된 중공부의 측부 등으로부터 오버행하도록 성장하지 않게 된다. 즉, 개구된 중공부의 표면측은 막히지 않게 되어, 중공부의 내부에 MS 가스가 도달하지 않게 되는 경우가 없어진다. 결과적으로, 제2 Si막에는, 비매립 영역, 즉, 중공부가 형성되지 않게 된다.
이와 같은 점에서, 본 스텝에 있어서는, 중공부의 내부에 MS 가스를 확실하게 공급하고, 중공부의 내부에 있어서 성막 처리를 확실하게 진행시키는 것이 가능해진다. 결과적으로, 개구된 중공부 내에, 중공부를 갖지 않는 제2 Si막을 형성할 수 있고, 웨이퍼(200) 위에 형성된 오목부의 내부를, 제1 Si막 및 제2 Si막에 의해 완전히, 즉, 보이드 프리 또한 심리스의 상태로 되도록 매립하는 것이 가능해진다.
그 후, 밸브(243a)를 폐쇄하여, 처리실(201) 내로의 MS 가스의 공급을 정지한다. 그리고, 스텝 a와 마찬가지의 처리 수순에 의해, 처리실(201) 내를 진공 배기하고, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다.
(애프터 퍼지 및 대기압 복귀)
스텝 c가 종료된 후, 가스 공급관(232c, 232d)의 각각으로부터 N2 가스를 처리실(201) 내로 공급하고, 배기관(231)으로부터 배기한다. N2 가스는 퍼지 가스로서 작용한다. 이에 의해, 처리실(201) 내가 불활성 가스로 퍼지되어, 처리실(201) 내에 잔류하는 가스나 반응 부생성물 등이 처리실(201) 내로부터 제거된다(애프터 퍼지). 그 후, 처리실(201) 내의 분위기가 불활성 가스로 치환되고(불활성 가스 치환), 처리실(201) 내의 압력이 상압으로 복귀된다(대기압 복귀).
(보트 언로드 및 웨이퍼 디스차지)
보트 엘리베이터(115)에 의해 시일 캡(219)이 하강되어, 반응관(203)의 하단이 개구된다. 그리고, 처리 완료된 웨이퍼(200)가, 보트(217)에 지지된 상태에서, 반응관(203)의 하단으로부터 반응관(203)의 외부에 반출(보트 언로드)된다. 처리 완료된 웨이퍼(200)는, 보트(217)로부터 취출된다(웨이퍼 디스차지).
(3) 본 실시 형태에 따른 효과
본 실시 형태에 따르면, 이하에 나타내는 하나 또는 복수의 효과가 얻어진다.
(a) 에칭제를 사용한 Si막의 에칭 처리에서는, 에칭양의 균일성 제어가 곤란해지는 경우가 있다. 이에 비해, Si막 내로의 O 원자 등의 확산에 의해 반응이 진행되는 개질(산화) 처리에서는, 개질량의 균일성 제어를 비교적 용이하게 행할 수 있고, 예를 들어 개질제의 공급 시간을 조정하거나 함으로써, 개질량의 높은 균일성이 용이하게 얻어지는 경향이 있다. 본 실시 형태에서는, 상술한 바와 같이, 스텝 b-2에 있어서의 에칭 대상 영역의 특정이나 에칭의 종점 등을, 그 전에 실시하는 스텝 b-1에서의 개질 처리에 의해 실질적으로 제어하도록 하고 있다. 그 때문에, 스텝 b-1에서 행하는 개질 처리의 균일성을 높임으로써, 스텝 b-2에서 행하는 에칭 처리의 균일성을 높이는 것이 가능해진다. 결과적으로, 에칭 후의 제1 Si막의 표면 형상, 즉, 개구시킨 중공부의 종단면 형상을 매립에 적합한 형상(예를 들어 V자 형상 등)으로 할 수 있어, Si막에 의한 오목부 내의 매립 특성을 향상시키는 것이 가능해진다.
(b) 에칭제를 사용한 Si막의 에칭 처리에서는, 처리 후의 Si막에 큰 에칭 대미지가 남는 경우가 있다. 이에 비해, 본 실시 형태에서는, 스텝 b-2에 있어서의 에칭 처리를, 제1 Si막 중 스텝 b-1을 실시함으로써 개질된 부분에 대해서만 진행시키고, 제1 Si막 중 개질되지 않은 부분에 있어서는 진행시키지 않도록 하고 있다. 본 실시 형태에서는, 스텝 b-2를 실시함으로써 받는 제1 Si막의 에칭 대미지를, 대폭 저감시키는 것이 가능해진다. 결과적으로, 오목부 내를, 에칭 대미지가 적은 양질인 Si막으로 매립하는 것이 가능해진다.
(c) 스텝 b-1(1회째)에서는, 중공부에 접하지 않는 중공부보다도 상방의 일부를 개질하도록 하고, 스텝 b-2(1회째)에서는, 중공부가 제1 Si막의 외부와 비연통인 상태를 유지하도록 하고 있다. 이에 의해, 스텝 b-1(2회째)에 있어서, 중공부의 내부로의 개질제의 침입을 방지할 수 있어, 제1 Si막의 중공부에 접하는 부분(중공부의 내벽) 중 적어도 저부의 산화를 회피하는 것이 가능해진다. 결과적으로, 스텝 b-2(2회째)에 있어서 중공부의 상부의 개구 폭을 넓힐 때에, 중공부의 저부의 폭을 넓히지 않고 유지하는 것이 가능해진다. 적어도 중공부의 저부가 원형을 유지하도록 함으로써, 개구시킨 중공부의 종단면 형상을, 저부측으로부터 표면측을 향함에 따라 개구 폭이 점차 커지는 V자 형상 등으로 할 수 있어, Si막에 의한 오목부 내의 매립 특성을 향상시키는 것이 가능해진다.
도 7의 (a) 내지 도 7의 (d)는, 비교예에 있어서의 오목부 내의 Si막에 의한 매립 처리를 예시하는 도면이다. 도 7의 (a)는, 웨이퍼의 표면에 형성된 오목부 내에 보이드를 갖는 Si막을 형성한 후의 웨이퍼의 표면 구조를, 도 7의 (b)는, 오목부 내에 형성된 Si막의 일부를 에칭제를 사용하여 에칭하고, 보이드의 상부를 개구시킨 모습을 나타내는 웨이퍼의 표면 구조를, 도 7의 (c)는, 보이드의 상부가 개구된 후에도 에칭을 계속함으로써, Si막이 갖는 보이드의 내부가 에칭제에 의해 에칭되는 모습을 나타내는 웨이퍼의 표면 구조를, 도 7의 (d)는, 에칭된 Si막 상에 추가로 Si막을 형성한 후의 웨이퍼의 표면 구조를 나타내는 단면 확대도이다. 이 비교예에 의하면, 도 7의 (b), 도 7의 (c)를 행할 때, 보이드의 내부에 에칭제가 침입하는 점에서, 보이드의 저부 폭을 넓히지 않고 유지하기는 곤란한 것을 알 수 있다. 이 비교예에 의하면, 개구시킨 보이드의 종단면 형상이, 에칭 처리를 계속함으로써, 표면측으로부터 저면측을 향함에 따라 개구 폭이 점차 커지는 형상으로 가공되어 버려, 도 7의 (d)에 도시하는 바와 같이, 오목부 내를 Si막에 의해 간극 없이 매립하기 곤란해지는 것을 알 수 있다.
(d) 스텝 b에 있어서, 스텝 b-1, b-2를 복수회(여기서는 2회) 실시함으로써, 최종적으로 얻어지는 에칭 후의 제1 Si막의 표면 형상, 즉, 개구시킨 중공부의 종단면 형상을, 매립에 적합한 형상(예를 들어 V자 형상 등)으로 하는 것을, 보다 확실하게 실시할 수 있게 된다. 이것은, 스텝 b에 있어서, 스텝 b-1, b-2를 복수회 행하는 쪽이, 이들을 1회만 행하는 것 보다도, 제1 Si막의 개질 처리, 즉, 제1 Si막의 에칭 처리의 진행을, 정확하고 또한 치밀하게 제어하는 것이 가능하게 되기 때문이다.
(e) 상술한 효과는, MS 가스 이외의 상술한 제1 원료를 사용하는 경우나, MS 가스 이외의 상술한 제2 원료를 사용하는 경우나, O2 가스 이외의 개질제를 사용하는 경우나, HF 가스 이외의 에칭제를 사용하는 경우나, N2 가스 이외의 불활성 가스를 사용하는 경우에도, 마찬가지로 얻을 수 있다.
(4) 변형예
본 실시 형태는, 이하의 변형예와 같이 변경할 수 있다. 또한, 이들 변형예는 임의로 조합할 수 있다. 또한, 특별히 설명이 없는 한, 각 변형예의 각 스텝에서의 처리 수순, 처리 조건은, 상술한 기판 처리 시퀀스의 각 스텝에서의 처리 수순, 처리 조건과 마찬가지로 한다.
(변형예 1)
스텝 b에서는, 스텝 b-1, b-2를 2회 이상 실시하도록 해도 된다.
스텝 b-1, b-2를 n회(n은 2 이상의 정수) 행하는 경우, n-1회째까지의 스텝 b-1에서는, 제1 Si막 중 중공부에 접하지 않는 중공부보다도 상방의 일부를 개질한다. 또한, n-1회째까지의 스텝 b-2에서는, 제1 Si막 중 중공부에 접하지 않는 중공부보다도 상방의 개질된 일부를 선택적으로 에칭하고, 중공부가 제1 Si막의 외부와 비연통인 상태를 유지한다. 또한, n회째의 스텝 b-1에서는, 오목부 내에 남은 제1 Si막 중 중공부에 접하는 일부(상부나 중앙부)를 개질하고, n회째의 스텝 b-2에서는, 오목부 내에 남은 제1 Si막 중 중공부에 접하는 개질된 일부(상부나 중앙부)를 선택적으로 에칭한다. 그리고, n회째의 스텝 b-2에서는, 중공부를 제1 Si막의 외부와 연통시킨다.
스텝 b-1, b-2를 2회 이상 행하는 경우에 있어서도, 도 5의 (a) 내지 도 5의 (f)에 나타내는 기판 처리 시퀀스와 마찬가지의 효과가 얻어진다. 또한, 스텝 b-1, b-2의 실시 횟수를 증가시키는 경우, n-1회째까지의 스텝 b-1에 있어서, 개질제로서, n회째의 스텝 b-1에서 사용하는 개질제(O2 가스)보다도 산화력이 약한 개질제, 예를 들어 N2O 가스, NO 가스, NO2 가스를 사용하도록 해도 된다. 또한, n-1회째까지의 스텝 b-1에 있어서의 개질제에 의한 산화력을, n회째의 스텝 b-1에 있어서의 개질제에 의한 산화력보다도 저하시키도록, 스텝 b-1에 있어서의 처리 조건(예를 들어, 처리 압력, 처리 온도, 개질제의 공급 유량, 개질제의 공급 시간)을 조정하도록 해도 된다. n-1회째까지의 스텝 b-1에 있어서의 개질제에 의한 산화력을 저하시킴으로써, n-1회째의 스텝 b-2에 있어서, 중공부가 제1 Si막의 외부와 비연통인 상태를 유지하는 것을 용이하게 실시할 수 있게 된다. 이에 의해, n회째의 스텝 b-1에 있어서, 중공부의 내부로의 개질제의 침입을 확실하게 방지할 수 있어, 결과적으로, n회째의 스텝 b-2에 있어서 중공부의 상부의 개구 폭을 넓힐 때에, 중공부의 저부의 폭을 넓히지 않고 유지하는 것을 보다 확실하게 실시할 수 있게 된다.
(변형예 2)
도 6의 (a) 내지 도 6의 (d)에 도시하는 바와 같이, 스텝 b에서는, 스텝 b-1, b-2를 1회 실시하게 해도 된다.
도 6의 (a)에 도시하는 바와 같이, 스텝 a에서는, 웨이퍼(200)의 표면에 형성된 오목부 내를 매립하도록 중공부를 갖는 제1 Si막을 형성한다. 중공부의 위치는, 예를 들어 도 5의 (a)에 나타내는 중공부의 위치보다도 높은 위치로 한다. 그 후, 스텝 b-1을 행하여, 도 6의 (b)에 도시하는 바와 같이, 제1 Si막 중 중공부에 접하는 일부(상부나 중앙부)를 개질한다. 그 후, 스텝 b-2를 행하여, 도 6의 (c)에 도시하는 바와 같이, 제1 Si막 중 중공부에 접하는 개질된 일부(상부나 중앙부)를 선택적으로 에칭하여, 중공부를 제1 Si막의 외부와 연통시킨다. 그 후, 스텝 c를 행하여, 도 6의 (d)에 도시하는 바와 같이, 일부가 에칭된 제1 Si막 상에 제2 Si막을 형성한다.
본 변형예에 있어서도, 도 5의 (a) 내지 도 5의 (f)에 나타내는 기판 처리 시퀀스와 마찬가지의 효과가 얻어진다. 제1 Si막이 갖는 중공부의 위치를 비교적 높은 위치로 한 경우에는, 스텝 b-1, b-2를 1회 행함으로써, 중공부를 개구시키고, 나아가, 개구시킨 중공부의 종단면 형상을 매립에 적합한 형상으로 하는 것이 가능해진다. 이에 의해, 생산성을 향상시키는 것이 가능해진다. 또한, 본 변형예에서는, 개질제로서, O2 가스보다도 산화력이 강한 가스, 예를 들어 O3 가스, H2 가스+O2 가스, H2 가스+O3 가스를 사용하도록 해도 된다.
(변형예 3)
도 5의 (a) 내지 도 5의 (f)에 도시하는 기판 처리 시퀀스에서는, 제1 원료, 제2 원료로서 모두 분자 구조(화학 구조, 머티리얼)가 동일한 MS 가스를 사용하고, 제1막, 제2막의 재질을 동일하게 하는 예에 대하여 설명하였다. 그러나, 본 실시 형태는 이와 같은 양태에 한정되지 않는다. 예를 들어, 제1 원료, 제2 원료로서, 서로 분자 구조가 다른 가스를 사용해도 된다. 예를 들어, 제1 원료로서 DS 가스를 사용하고, 제2 원료로서 MS 가스를 사용하도록 해도 된다. 또한 예를 들어, 제1막, 제2막의 재질을 서로 비동일로 해도 된다.
<다른 실시 형태>
이상, 본 발명의 실시 형태를 구체적으로 설명하였다. 단, 본 발명은 상술한 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.
예를 들어, 상술한 실시 형태 등에서는, 웨이퍼(200)의 표면에 형성된 오목부 내를 Si막에 의해 매립하는 경우에 대하여 설명하였다. 그러나, 본 발명은 이와 같은 양태에 한정되지 않고, 웨이퍼(200)의 표면에 형성된 오목부 내를, 실리콘 질화막(SiN막), 실리콘 탄질화막(SiCN막), 실리콘 산탄질화막(SiOCN막), 실리콘산질화막(SiON막), 실리콘 산탄화막(SiOC막) 등의 Si계막(Si 함유막)에 의해 매립하는 경우에도, 적합하게 적용 가능하다. 어느 경우도, 개질제로서, 상술한 실시 형태와 마찬가지의 O 함유 가스를 사용할 수 있다. 이 경우, O 함유 가스를 사용하고, 이들의 막의 일부를 SiO로 개질하게 된다. 또한, 이 경우, 에칭제로서, 상술한 실시 형태와 마찬가지로, HF 가스를 사용할 수 있고, 이들의 막 중 SiO로 개질된 일부를 선택적으로 에칭하게 된다.
또한 본 발명은 웨이퍼(200)의 표면에 형성된 오목부 내를 티타늄 질화막(TiN막) 등의 금속계 막(금속 원소 함유막)에 의해 매립하는 경우에도, 적합하게 적용 가능하다. 오목부 내를 TiN막에 의해 매립하는 경우에는, 개질제로서, 상술한 실시 형태와 마찬가지의 O 함유 가스를 사용할 수 있다. 이 경우, O 함유 가스를 사용하여, TiN막의 일부를 TiO로 개질하게 된다. 또한, 이 경우, H 및 F를 포함하는 에칭제로서, 예를 들어 헥사플오로아세틸아세톤(C5H2F6O2, 약칭: HFAC)을 적합하게 사용할 수 있다. 이 경우, HFAC를 사용하여, TiN막 중 TiO로 개질된 일부를 선택적으로 에칭하게 된다.
기판 처리에 사용되는 레시피는, 처리 내용에 따라 개별로 준비하고, 전기 통신 회선이나 외부 기억 장치(123)를 통해 기억 장치(121c) 내에 저장해 두는 것이 바람직하다. 그리고, 처리를 개시할 때, CPU(121a)가, 기억 장치(121c) 내에 저장된 복수의 레시피 중에서 기판 처리의 내용에 따라, 적정한 레시피를 적절히 선택하는 것이 바람직하다. 이에 의해, 1대의 기판 처리 장치로 다양한 막종, 조성비, 막질, 막 두께의 막을, 재현성 좋게 형성할 수 있게 된다. 또한, 오퍼레이터의 부담을 저감할 수 있어, 조작 오류를 피하면서, 처리를 신속하게 개시할 수 있게 된다.
상술한 레시피는, 새롭게 작성하는 경우에 한하지 않고, 예를 들어 기판 처리 장치에 이미 인스톨되어 있던 기존의 레시피를 변경함으로써 준비해도 된다. 레시피를 변경하는 경우는, 변경 후의 레시피를, 전기 통신 회선이나 당해 레시피를 기록한 기록 매체를 통하여, 기판 처리 장치에 인스톨해도 된다. 또한, 기존의 기판 처리 장치가 구비하는 입출력 장치(122)를 조작하여, 기판 처리 장치에 이미 인스톨되어 있던 기존의 레시피를 직접 변경하도록 해도 된다.
상술한 실시 형태에서는, 한번에 복수매의 기판을 처리하는 뱃치식의 기판 처리 장치를 사용하여 막을 형성하는 예에 대하여 설명하였다. 본 발명은 상술한 실시 형태에 한정되지 않고, 예를 들어 한번에 1매 또는 수매의 기판을 처리하는 매엽식의 기판 처리 장치를 사용하여 막을 형성하는 경우에도, 적합하게 적용할 수 있다. 또한, 상술한 실시 형태에서는, 핫월형의 처리로를 갖는 기판 처리 장치를 사용하여 막을 형성하는 예에 대하여 설명하였다. 본 발명은 상술한 실시 형태에 한정되지 않고, 콜드월형의 처리로를 갖는 기판 처리 장치를 사용하여 막을 형성하는 경우에도, 적합하게 적용할 수 있다. 이들의 기판 처리 장치를 사용하는 경우에도, 상술한 실시 형태나 변형예와 마찬가지의 시퀀스, 처리 조건에서 기판 처리를 행할 수 있고, 상술한 실시 형태나 변형예와 마찬가지의 효과가 얻어진다.
상술한 실시 형태의 방법에 의해 형성한 막은, 컨택트 홀의 매립에 의한 컨택트 플러그의 형성 등의 용도에, 적합하게 사용하는 것이 가능하다.
또한, 상술한 실시 형태나 변형예 등은, 적절히 조합하여 사용할 수 있다. 이 때의 처리 수순, 처리 조건은, 예를 들어 상술한 실시 형태의 처리 수순, 처리 조건과 마찬가지로 할 수 있다.
200: 웨이퍼(기판)

Claims (17)

  1. (a) 제1 원료를 사용하여 기판의 표면에 형성된 오목부 내를 매립하도록 중공부를 갖는 제1막을 형성하는 공정과,
    (b) 에칭제를 사용하여 상기 제1막의 상기 중공부에 접하는 일부를 에칭하는 공정과,
    (c) 제2 원료를 사용하여 상기 일부가 에칭된 상기 제1막 상에 제2막을 형성하는 공정
    을 행함으로써, 상기 오목부 내를 상기 제1막 및 상기 제2막으로 매립하는 공정을 갖고, 상기 (b)에서는,
    (b-1) 개질제를 사용하여 상기 제1막의 일부를 개질하는 공정과,
    (b-2) 상기 에칭제를 사용하여 상기 제1막 중 개질된 상기 일부를 선택적으로 에칭하는 공정
    을 소정 횟수 행하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 (b-1)과, 상기 (b-2)를 n회 행하고(n은 2 이상의 정수),
    n-1회째까지의 상기 (b-1)에서는, 상기 제1막 중 상기 중공부에 접하지 않는 상기 중공부보다도 상방의 일부를 개질하고,
    n-1회째까지의 상기 (b-2)에서는, 상기 제1막 중 상기 중공부에 접하지 않는 상기 중공부보다도 상방의 개질된 상기 일부를 선택적으로 에칭하는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서, n-1회째까지의 상기 (b-2)에서는, 상기 중공부가 상기 제1막의 외부와 비연통인 상태를 유지하는, 반도체 장치의 제조 방법.
  4. 제2항에 있어서, n회째의 상기 (b-1)에서는, 상기 오목부 내에 남은 상기 제1막 중 상기 중공부에 접하는 일부를 개질하고,
    n회째의 상기 (b-2)에서는, 상기 오목부 내에 남은 상기 제1막 중 상기 중공부에 접하는 개질된 상기 일부를 선택적으로 에칭하는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서, n회째의 상기 (b-2)에서는, 상기 중공부를 상기 제1막의 외부와 연통시키는, 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 (b-1)과, 상기 (b-2)를 1회 행하고,
    상기 (b-1)에서는, 상기 제1막 중 상기 중공부에 접하는 일부를 개질하고,
    상기 (b-2)에서는, 상기 제1막 중 상기 중공부에 접하는 개질된 상기 일부를 선택적으로 에칭하는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 (b-2)에서는, 상기 중공부를 상기 제1막의 외부와 연통시키는, 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 (b-2)에서는, 상기 에칭제로서, 상기 제1막의 개질된 부분의 에칭 레이트가, 상기 제1막의 개질되지 않은 부분의 에칭 레이트보다도 커지는 에칭제를 사용하는, 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 (b-2)에서는, 상기 제1막의 개질된 부분의 에칭 레이트가, 상기 제1막의 개질되지 않은 부분의 에칭 레이트보다도 커지는 조건 하에서, 상기 에칭을 행하는, 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 (b-2)에서는, 상기 에칭제로서, 상기 제1막의 개질되지 않은 부분을 에칭하지 않고, 상기 제1막의 개질된 부분을 에칭하는 에칭제를 사용하는, 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 (b-2)에서는, 상기 제1막의 개질되지 않은 부분을 에칭하지 않고, 상기 제1막의 개질된 부분을 에칭하는 조건 하에서, 상기 에칭을 행하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 (b-1)에서는, 상기 개질제로서 산화제를 사용하여, 상기 제1막의 일부를 산화하고,
    상기 (b-2)에서는, 상기 제1막 중 산화된 상기 일부를 선택적으로 에칭하는, 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 (a)에서는, 상기 제1막으로서 실리콘계막을 형성하고,
    상기 (b-1)에서는, 상기 개질제로서 산화제를 사용하고, 상기 실리콘계막의 일부를 산화하고,
    상기 (b-2)에서는, 상기 실리콘계막 중 산화된 상기 일부를 선택적으로 에칭하는, 반도체 장치의 제조 방법.
  14. 제1항에 있어서, 상기 (a)에서는, 상기 제1막으로서 금속계 막을 형성하고,
    상기 (b-1)에서는, 상기 개질제로서 산화제를 사용하여, 상기 금속계 막의 일부를 산화하고,
    상기 (b-2)에서는, 상기 금속계 막 중 산화된 상기 일부를 선택적으로 에칭하는, 반도체 장치의 제조 방법.
  15. 제1항에 있어서, 상기 제1 원료의 분자 구조는, 상기 제2 원료의 분자 구조와 동일하고, 상기 제1막의 재질은, 상기 제2막의 재질과 동일한, 반도체 장치의 제조 방법.
  16. 기판에 대한 처리가 행해지는 처리실과,
    상기 처리실 내에 제1 원료, 제2 원료를 공급하는 원료 공급계와,
    상기 처리실 내에 개질제를 공급하는 개질제 공급계와,
    상기 처리실 내에 에칭제를 공급하는 에칭제 공급계와,
    상기 처리실 내에 있어서, (a) 상기 제1 원료를 사용하여 기판의 표면에 형성된 오목부 내를 매립하도록 중공부를 갖는 제1막을 형성하는 처리와, (b) 상기 에칭제를 사용하여 상기 제1막의 상기 중공부에 접하는 일부를 에칭하는 처리와, (c) 상기 제2 원료를 사용하여 상기 일부가 에칭된 상기 제1막 상에 제2막을 형성하는 처리를 행함으로써, 상기 오목부 내를 상기 제1막 및 상기 제2막으로 매립하는 처리를 행하게 하고, 상기 (b)에서는, (b-1) 상기 개질제를 사용하여 상기 제1막의 일부를 개질하는 처리와, (b-2) 상기 에칭제를 사용하여 상기 제1막 중 개질된 상기 일부를 선택적으로 에칭하는 처리를 소정 횟수 행하게 하도록, 상기 원료 공급계, 상기 개질제 공급계 및 상기 에칭제 공급계를 제어하도록 구성되는 제어부
    를 갖는, 기판 처리 장치.
  17. 기판 처리 장치의 처리실 내에 있어서,
    (a) 제1 원료를 사용하여 기판의 표면에 형성된 오목부 내를 매립하도록 중공부를 갖는 제1막을 형성하는 수순과,
    (b) 에칭제를 사용하여 상기 제1막의 상기 중공부에 접하는 일부를 에칭하는 수순과,
    (c) 제2 원료를 사용하여 상기 일부가 에칭된 상기 제1막 상에 제2막을 형성하는 수순
    을 행함으로써, 상기 오목부 내를 상기 제1막 및 상기 제2막으로 매립하는 수순과,
    상기 (b)에 있어서,
    (b-1) 개질제를 사용하여 상기 제1막의 일부를 개질하는 수순과,
    (b-2) 상기 에칭제를 사용하여 상기 제1막 중 개질된 상기 일부를 선택적으로 에칭하는 수순
    을 소정 횟수 행하는 수순
    을 컴퓨터에 의해 상기 기판 처리 장치에 실행시키는, 프로그램.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220415667A1 (en) * 2019-10-23 2022-12-29 Central Glass Company, Limited Dry Etching Method, Method for Producing Semiconductor Device, and Etching Device
WO2023127137A1 (ja) * 2021-12-28 2023-07-06 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
JP2023146703A (ja) * 2022-03-29 2023-10-12 東京エレクトロン株式会社 埋込方法及び基板処理システム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321556A (ja) * 1997-05-17 1998-12-04 Tokyo Electron Ltd 成膜方法
JP2003218037A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体基板の製造方法
JP2003218036A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体装置の製造方法
JP2006024730A (ja) * 2004-07-08 2006-01-26 Sony Corp 半導体装置の製造方法
KR20090095391A (ko) * 2008-03-05 2009-09-09 주식회사 하이닉스반도체 반도체 소자의 컨택 플러그 형성방법
JP2015012243A (ja) * 2013-07-01 2015-01-19 東京エレクトロン株式会社 被処理体の処理方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4922756B2 (ja) * 2004-04-09 2012-04-25 株式会社アルバック 成膜装置および成膜方法
JP2012079762A (ja) * 2010-09-30 2012-04-19 Mitsubishi Heavy Ind Ltd 絶縁膜形成装置及び方法
US9478649B2 (en) * 2015-02-05 2016-10-25 Changzhou ZhongMin Semi-Tech Co., Ltd Semiconductor device
JP6412466B2 (ja) * 2015-06-02 2018-10-24 東京エレクトロン株式会社 基板処理装置及び基板処理方法
US9905638B1 (en) * 2016-09-30 2018-02-27 Texas Instruments Incorporated Silicon epitaxy for high aspect ratio, substantially perpendicular deep silicon trench

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321556A (ja) * 1997-05-17 1998-12-04 Tokyo Electron Ltd 成膜方法
JP2003218037A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体基板の製造方法
JP2003218036A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体装置の製造方法
JP2006024730A (ja) * 2004-07-08 2006-01-26 Sony Corp 半導体装置の製造方法
KR20090095391A (ko) * 2008-03-05 2009-09-09 주식회사 하이닉스반도체 반도체 소자의 컨택 플러그 형성방법
JP2015012243A (ja) * 2013-07-01 2015-01-19 東京エレクトロン株式会社 被処理体の処理方法

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