JP2023122726A - 半導体装置 - Google Patents

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Abstract

【課題】熱の干渉を抑制すること。【解決手段】半導体装置は、基板１０の第１面に設けられ、前記基板の厚さ方向から見て前記基板を貫通する第１バイアホール３２と重なるソースバスバー２２と、第１方向に延伸し、前記第１面に設けられた第１ソースフィンガ１２ａ、第１ドレインフィンガ１６ａおよび第１ゲートフィンガ１４ａを備え、前記第１ソースフィンガは前記ソースバスバーに接続され、前記第１方向に交差する第２方向に配列された複数の第１トランジスタと、前記第１方向に延伸し、前記第１面に設けられた第２ソースフィンガ１２ｂ、第２ドレインフィンガ１６ｂおよび第２ゲートフィンガ１４ｂを備え、前記第２ソースフィンガは前記ソースバスバーに接続され、前記複数の第１トランジスタとで前記ソースバスバーを挟み、前記第２方向に配列された複数の第２トランジスタと、を備える。【選択図】図１

Description

本開示は、半導体装置に関する。
ソース、ゲートおよびドレインを有する電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）において、ソースフィンガ、ゲートフィンガおよびドレインフィンガを有する単位ＦＥＴをフィンガの延伸方向に複数配置することが知られている（例えば特許文献１）。
特開２００２－２９９３５１号公報
フィンガの延伸方向に設けられた複数の単位ＦＥＴ群間で熱の干渉が生じることがある。
本開示は、上記課題に鑑みなされたものであり、熱の干渉を抑制することを目的とする。
本開示の一実施形態は、基板の第１面に設けられ、前記基板の厚さ方向から見て前記基板を貫通する第１バイアホールと重なるソースバスバーと、第１方向に延伸し、前記第１面に設けられた第１ソースフィンガ、第１ドレインフィンガおよび第１ゲートフィンガを備え、前記第１ソースフィンガは前記ソースバスバーに電気的に接続され、前記第１方向に交差する第２方向に配列された複数の第１トランジスタと、前記第１方向に延伸し、前記第１面に設けられた第２ソースフィンガ、第２ドレインフィンガおよび第２ゲートフィンガを備え、前記第２ソースフィンガは前記ソースバスバーに電気的に接続され、前記複数の第１トランジスタとで前記ソースバスバーを挟み、前記第２方向に配列された複数の第２トランジスタと、を備える半導体装置である。第１バイアホールにより、第１トランジスタと第２トランジスタとの熱の干渉を抑制できる。
本開示によれば、熱の干渉を抑制することができる。
図１は、実施例１に係る半導体装置の平面図である。 図２は、図１のＡ－Ａ断面図である。 図３は、図１のＢ－Ｂ断面図である。 図４は、比較例１に係る半導体装置の平面図である。 図５は、実施例１において、実装基板上に半導体チップが実装された例を示す断面図である。 図６は、実施例１におけるバイアホールの別の例を示す断面図である。 図７は、実施例１の変形例１に係る半導体装置の平面図である。 図８は、実施例２に係る半導体装置の平面図である。 図９は、実施例３に係る半導体装置の平面図である。 図１０は、実施例３の変形例１に係る半導体装置の平面図である。
［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板の第１面に設けられ、前記基板の厚さ方向から見て前記基板を貫通する第１バイアホールと重なるソースバスバーと、第１方向に延伸し、前記第１面に設けられた第１ソースフィンガ、第１ドレインフィンガおよび第１ゲートフィンガを備え、前記第１ソースフィンガは前記ソースバスバーに電気的に接続され、前記第１方向に交差する第２方向に配列された複数の第１トランジスタと、前記第１方向に延伸し、前記第１面に設けられた第２ソースフィンガ、第２ドレインフィンガおよび第２ゲートフィンガを備え、前記第２ソースフィンガは前記ソースバスバーに電気的に接続され、前記複数の第１トランジスタとで前記ソースバスバーを挟み、前記第２方向に配列された複数の第２トランジスタと、を備える半導体装置である。第１バイアホールにより、第１トランジスタと第２トランジスタとの熱の干渉を抑制できる。
（２）前記第１バイアホール内の少なくとも一部は空洞であることが好ましい。
（３）前記第１バイアホール内に充填され、前記基板の熱伝導率より低い熱伝導率を有する第１金属層を備えることが好ましい。
（４）前記第１バイアホールは、前記第２方向に複数配列されていることが好ましい。
（５）前記第１バイアホールの前記第２方向における幅は、前記第１バイアホールの前記第１方向における幅より大きいことが好ましい。
（６）前記複数の第１トランジスタと前記ソースバスバーとの間における前記第１面に設けられ、前記第１ゲートフィンガが電気的に接続された第１ゲートバスバーと、前記複数の第２トランジスタと前記ソースバスバーとの間における前記第１面に設けられ、前記第２ゲートフィンガが電気的に接続された第２ゲートバスバーと、を備えることが好ましい。
（７）前記第１ソースフィンガと前記ソースバスバーとを電気的に接続し、前記第１ゲートバスバーと非接触に交差する第１ソース配線と、前記第２ソースフィンガと前記ソースバスバーとを電気的に接続し、前記第２ゲートバスバーと非接触に交差する第２ソース配線と、を備えることが好ましい。
（８）前記第１面に設けられ、前記ソースバスバーとで前記複数の第１トランジスタを挟み、前記第１ドレインフィンガが接続された第１ドレインバスバーと、前記第１面に設けられ、前記ソースバスバーとで前記複数の第２トランジスタを挟み前記第２ドレインフィンガが接続された第２ドレインバスバーと、を備えることが好ましい。
（９）前記第１ソースフィンガは、前記基板の厚さ方向から見て前記基板を貫通する第２バイアホールと重なり、前記第２ソースフィンガは、前記基板の厚さ方向から見て前記基板を貫通する第３バイアホールと重なることが好ましい。
（１０）前記基板の前記第１面と反対の第２面に設けられ、前記第１バイアホールを介し前記ソースバスバーに電気的に接続された第２金属層を備えることが好ましい。
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
［実施例１］
図１は、実施例１に係る半導体装置の平面図である。図２は、図１のＡ－Ａ断面図、図３は、図１のＢ－Ｂ断面図である。基板１０の表面３０の法線方向をＺ方向、各フィンガの延伸方向をＸ方向、各バスバーの延伸方向をＹ方向とする。図１等の平面図では、ゲートフィンガ１４ａ、１４ｂ、ゲートバスバー２４ａ、２４ｂ、ゲートパッド２５ａおよび２５ｂをクロスハッチングで示している。
図１から図３に示すように、実施例１の半導体装置５０では、基板１０の表面３０（第１面）に複数のＦＥＴ群３６ａおよび３６ｂが設けられている。ＦＥＴ群３６ａおよび３６ｂはＸ方向に配列されている。ＦＥＴ群３６ａは複数の単位ＦＥＴ３５ａを備え、ＦＥＴ群３６ｂは複数の単位ＦＥＴ３５ｂを備えている。単位ＦＥＴ３５ａはＹ方向に配列され、単位ＦＥＴ３５ｂはＹ方向に配列されている。ＦＥＴ群３６ａ内の単位ＦＥＴ３５ａの個数およびＦＥＴ群３６ｂ内の単位ＦＥＴ３５ｂの個数は複数であればよい。
基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂを備えている。基板１０には活性領域１１ａおよび１１ｂが設けられている。活性領域１１ａおよび１１ｂ以外の領域はイオン注入等で半導体層１０ｂが不活性化された不活性領域１３である。すなわち、活性領域１１ａおよび１１ｂは基板１０内の半導体層１０ｂが活性化された領域であり、不活性領域は半導体層１０ｂが不活性化された領域である。ＦＥＴ群３６ａおよび３６ｂはそれぞれ活性領域１１ａおよび１１ｂに設けられている。
ＦＥＴ群３６ａでは、基板１０の表面３０における活性領域１１ａ上にソースフィンガ１２ａ（第１ソースフィンガ）、ゲートフィンガ１４ａ（第１ゲートフィンガ）およびドレインフィンガ１６ａ（第１ドレインフィンガ）がＸ方向（第１方向）に延伸し設けられている。ソースフィンガ１２ａ、ゲートフィンガ１４ａおよびドレインフィンガ１６ａの平面形状は略矩形であり、Ｘ方向に延伸する。すなわち、各フィンガの長辺はＸ方向に延伸し、短辺はＹ方向に延伸する。ソースフィンガ１２ａ、ゲートフィンガ１４ａおよびドレインフィンガ１６ａはＹ方向に配列する。
Ｙ方向にソースフィンガ１２ａとドレインフィンガ１６ａとが交互に設けられている。ゲートフィンガ１４ａは１つのソースフィンガ１２ａと１つのドレインフィンガ１６ａとに挟まれている。ゲートフィンガ１４ａを挟むソースフィンガ１２ａおよびドレインフィンガ１６ａとは１つの単位ＦＥＴ３５ａを形成する。隣接する単位ＦＥＴ３５ａはソースフィンガ１２ａまたはドレインフィンガ１６ａを共有する。複数の単位ＦＥＴ３５ａはＹ方向（第２方向）に配列されている。
ＦＥＴ群３６ｂにおいても、基板１０の表面３０における活性領域１１ｂ上にソースフィンガ１２ｂ（第２ソースフィンガ）、ゲートフィンガ１４ｂ（第２ゲートフィンガ）およびドレインフィンガ１６ｂ（第２ドレインフィンガ）が同様に設けられている。ゲートフィンガ１４ｂと、ゲートフィンガ１４ｂを挟むソースフィンガ１２ｂおよびドレインフィンガ１６ｂと、は１つの単位ＦＥＴ３５ｂを形成する。複数の単位ＦＥＴ３５ｂはＹ方向（第２方向）に配列されている。各フィンガが延伸する方向と単位ＦＥＴ３５ａ（および３５ｂ）が配列する方向は、直交していなくてもよく、交差していればよい。
基板１０の表面３０における不活性領域１３上にソースバスバー２２、ゲートバスバー２４ａおよび２４ｂ並びにドレインバスバー２６ａおよび２６ｂがＹ方向に延伸し設けられている。ソースバスバー２２はＦＥＴ群３６ａと３６ｂとの間に設けられている。ゲートバスバー２４ａは、ソースバスバー２２とＦＥＴ群３６ａとの間に設けられ、ゲートバスバー２４ｂは、ソースバスバー２２とＦＥＴ群３６ｂとの間に設けられている。ドレインバスバー２６ａは、ゲートバスバー２４ａとでＦＥＴ群３６ａを挟むように設けられ、ドレインバスバー２６ｂは、ゲートバスバー２４ｂとでＦＥＴ群３６ｂを挟むように設けられている。
ＦＥＴ群３６ａにおいて、複数のソースフィンガ１２ａの＋Ｘ側の端はソース配線２３ａを介しソースバスバー２２に接続されている。複数のゲートフィンガ１４ａの＋Ｘ側の端はゲートバスバー２４ａに接続されている。複数のドレインフィンガ１６ａの－Ｘ側の端はドレインバスバー２６ａに接続されている。ＦＥＴ群３６ｂにおいて、複数のソースフィンガ１２ｂの－Ｘ側の端はソース配線２３ｂを介しソースバスバー２２に接続されている。複数のゲートフィンガ１４ｂの－Ｘ側の端はゲートバスバー２４ｂに接続されている。複数のドレインフィンガ１６ｂの＋Ｘ側の端はドレインバスバー２６ｂに接続されている。ゲートバスバー２４ａおよび２４ｂの－Ｙ側の端はゲートパッド２５ａおよび２５ｂにそれぞれ接続されている。
ソースバスバー２２の下に基板１０を貫通するバイアホール３２が設けられている。バイアホール３２の平面形状は例えば略楕円形である。バイアホール３２の長軸方向はＹ方向であり、バイアホール３２のＹ方向における幅ＷｙはＸ方向における幅Ｗｘより大きい。バイアホール３２は１つのソースバスバー２２の延伸方向に複数設けられている。
ＦＥＴセット３８は、ＦＥＴ群３６ａ、３６ｂ、ソースバスバー２２、ゲートバスバー２４ａ、２４ｂ、ドレインバスバー２６ａおよび２６ｂを含む。
図２に示すように、ＦＥＴ群３６ａでは、半導体層１０ｂ上にソースフィンガ１２ａ、ゲートフィンガ１４ａおよびドレインフィンガ１６ａが設けられている。ソースフィンガ１２ａおよびドレインフィンガ１６ａは、半導体層１０ｂ上に設けられたオーミック金属層１８ａと低抵抗層１８ｂとを備える。オーミック金属層１８ａは半導体層１０ｂにオーミックコンタクトする。低抵抗層１８ｂの材料はオーミック金属層１８ａの材料より抵抗率が低い。低抵抗層１８ｂはオーミック金属層１８ａより厚い。これにより、低抵抗層１８ｂのシート抵抗はオーミック金属層１８ａのシート抵抗より低い。ＦＥＴ群３６ｂにおいてもソースフィンガ１２ｂおよびドレインフィンガ１６ｂは、オーミック金属層１８ａおよび低抵抗層１８ｂを備える。ソースフィンガ１２ａ、１２ｂ、ドレインフィンガ１６ａ、１６ｂおよびソースバスバー２２におけるオーミック金属層１８ａは同じ材料からなり同時に形成されている。ソースフィンガ１２ａ、１２ｂ、ドレインフィンガ１６ａ、１６ｂ、ソース配線２３ａ、２３ｂおよびソースバスバー２２低抵抗層１８ｂは同時に形成されている。ソースフィンガ１２ａ、ゲートフィンガ１４ａおよびドレインフィンガ１６ａを覆うように、半導体層１０ｂ上に絶縁層２８が設けられている。基板１０の裏面３１（第１面と反対の第２面）に金属層３４が設けられている。金属層３４には、例えばグランド電位等の基準電位が供給される。
図３に示すように、ソースバスバー２２は、オーミック金属層１８ａおよび低抵抗層１８ｂを備える。ソースバスバー２２とソースフィンガ１２ａとを接続するソース配線２３ａ、およびソースバスバー２２とソースフィンガ１２ｂとを接続するソース配線２３ｂは、低抵抗層１８ｂを備え、オーミック金属層１８ａを備えていない。ゲートバスバー２４ａおよび２４ｂは、ゲートフィンガ１４ａおよび１４ｂと同じ金属層からなり、半導体層１０ｂ上に設けられている。ソース配線２３ａおよび２３ｂは、それぞれゲートバスバー２４ａおよび２４ｂ上をゲートバスバー２４ａおよび２４ｂと非接触に交差する。ソース配線２３ａおよび２３ｂとゲートバスバー２４ａおよび２４ｂとの間には絶縁層２８が設けられている。
バイアホール３２は基板１０を貫通しソースバスバー２２に接続されている。基板１０の厚さ方向（Ｚ方向）から見てソースバスバー２２にバイアホール３２が接続する領域はソースバスバー２２内に収まる。すなわち、表面３０においてソースバスバー２２の外にバイアホール３２は設けられていない。基板１０の裏面３１に金属層３４が設けられている。バイアホール３２の側面および上面に金属層３４ａが設けられている。金属層３４ａは、金属層３４とソースバスバー２２とを電気的に接続し短絡させる。金属層３４ａは金属層３４と同じ金属層であり、同時に形成されている。バイアホール３２内の金属層３４ａ内に空洞３３が設けられている。空洞３３内は、空気等の気体が充満している。
半導体装置が例えば窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。オーミック金属層１８ａは、例えば基板１０側から密着膜（例えばチタン膜）およびアルミニウム膜である。低抵抗層１８ｂは例えば金層である。ゲートフィンガ１４ａ、１４ｂ、ゲートバスバー２４ａおよび２４ｂは、金属膜であり、例えば基板１０側から密着膜（例えばニッケル膜）および金膜である。金属層３４および３４ａは例えば基板１０側から密着層および金層である。
ゲートフィンガ１４ａおよび１４ｂのＹ方向の長さはゲート長であり、例えば０．０５μｍ～５μｍである。活性領域１１ａおよび１１ｂのＸ方向の幅は単位ＦＥＴ３５ａおよび３５ｂのゲート幅であり、例えば５０μｍ～１０００μｍである。ソースフィンガ１２ａおよび１２ｂのＹ方向の幅は例えば５０μｍ～２００μｍであり、ドレインフィンガ１６ａおよび１６ｂのＹ方向の幅は例えば５μｍ～５００μｍである。ソースバスバー２２のＸ方向の幅は例えば１０μｍ～１００μｍである。ゲートバスバー２４ａおよび２４ｂのＸ方向の幅は例えば１０μｍ～５０μｍである。基板１０の厚さは例えば１０μｍ～５００μｍである。
［比較例１］
図４は、比較例１に係る半導体装置の平面図である。図４に示すように、比較例１の半導体装置５８では、ソースバスバー２２にバイアホール３２が設けられていない。その他の構成は実施例１と同じであり説明を省略する。
比較例１では、ＦＥＴ群３６ａにおいて発生した熱がＦＥＴ群３６ｂに伝搬し、ＦＥＴ群３６ｂにおいて発生した熱がＦＥＴ３６ａに伝搬する。ＦＥＴ群３６ａと３６ｂは各々独立に発生する熱を考慮し設計されている。このため、ＦＥＴ群３６ａにおいて発生した熱と３６ｂにおいて発生した熱とが干渉すると、ＦＥＴ群３６ａと３６ｂの各々の動作が設計と異なることが生じうる。
実施例１によれば、図１のように、半導体装置５０では、複数の単位ＦＥＴ３５ａ（第１トランジスタ）と複数の単位ＦＥＴ３５ｂ（第２トランジスタ）とがソースバスバー２２を挟み、ソースフィンガ１２ａおよび１２ｂがソースバスバー２２に電気的に接続され、短絡される。このような構造において、ソースバスバー２２は、基板１０の厚さ方向から見て基板１０を貫通するバイアホール３２（第１バイアホール）と重なる。バイアホール３２により、ＦＥＴ群３６ａと３６ｂとの間の熱を分離できる。よって、ＦＥＴ群３６ａにおいて発生した熱とＦＥＴ群３６ｂにおいて発生した熱との干渉を抑制できる。このため、ＦＥＴ群３６ａと３６ｂの各々の動作が設計と異なることを抑制できる。
図２のように、バイアホール３２内の少なくとも一部は空洞３３である。このように、バイアホール３２内が空洞３３の場合、バイアホール３２により、ＦＥＴ群３６ａと３６ｂとの間の熱の分離がより可能となる。
金属層３４（第２金属層）は、基板１０の表面３０と反対の裏面３１に設けられ、バイアホール３２を介しソースバスバー２２に電気的に接続され、短絡される。これにより、ソースバスバー２２と金属層３４との間のインダクタンスを小さくできる。金属層３４に基準電位が供給される場合には、ソースインダクタンスを小さくできる。
金属層３４ａは、バイアホール３２の側面に設けられ、ソースバスバー２２と金属層３４とを電気的に接続する。バイアホール３２における金属層３４ａの内側は空洞３３である。これにより、バイアホール３２内の一部を空洞３３とし、ソースバスバー２２と金属層３４とを電気的に接続させ、短絡させることができる。バイアホール３２内に空洞３３を設けるため、バイアホール３２内の金属層３４ａの厚さＴ２は、基板１０の厚さＴ１の１／２以下が好ましく、１／１０以下がより好ましい。
１つのソースバスバー２２に１つのバイアホール３２が設けられていてもよいが、図１のように、バイアホール３２は、Ｙ方向に複数配列されていることが好ましい。複数のバイアホール３２により、ＦＥＴ群３６ａと３６ｂとの間の熱の分離がより可能となる。
バイアホール３２のＹ方向における幅ＷｙはＸ方向における幅Ｗｘより大きい。これにより、ＦＥＴ群３６ａと３６ｂとの間の熱の分離がより可能となる。幅Ｗｙは幅Ｗｘの１．５倍以上が好ましく、２倍以上がより好ましい。バイアホール３２の平面形状は、楕円形状以外に、長円形状、角丸長方形状またはトラック形状でもよい。
Ｘ方向からみたときに、ソースバスバー２２の表面３０におけるＹ方向の長さに対し、バイアホール３２の表面３０におけるＹ方向の長さの合計は、１／５倍以上が好ましく、１／２倍以上がより好ましい、これにより、ＦＥＴ群３６ａと３６ｂとの間の熱の分離がより可能となる。
図５は、実施例１において、実装基板上に半導体チップが実装された例を示す断面図である。図５に示すように、実装基板３７ａ上に半導体装置５０が半田３７を用い実施例１の半導体装置５０が実装されている。バイアホール３２内は半田３７により埋め込まれている。基板１０ａとして用いられるＳｉＣ基板およびシリコン基板の熱伝導率は、それぞれ２００Ｗ／（ｍ・Ｋ）～４５０Ｗ／（ｍ・Ｋ）および１６２Ｗ／（ｍ・Ｋ）である。これに対し、半田３７の熱伝導率は低い。例えば錫銀銅半田の熱伝導率は５５Ｗ／（ｍ・Ｋ）である。よって、バイアホール３２内の空洞３３が半田３７により埋め込まれている場合においても、バイアホール３２により、ＦＥＴ群３６ａと３６ｂとの間の熱の分離が可能となる。
図６は、実施例１におけるバイアホールの別の例を示す断面図である。図６に示すように、金属層３９（第１金属層）はバイアホール３２内に、空隙が形成されないように充填されている。このようなバイアホール３２の構造においても、基板１０ａの熱伝導率が金属層３９の熱伝導率より高ければ、バイアホール３２により、ＦＥＴ群３６ａと３６ｂとの間の熱の分離が可能となる。例えば銅および金の熱伝導率は、それぞれ３８６Ｗ／（ｍ・Ｋ）および２９５Ｗ／（ｍ・Ｋ）であり、ＳｉＣの熱伝導率より低い。金属層３９の熱伝導率は基板１０ａの熱伝導率の０．９倍以下が好ましく、０．８倍以下がより好ましい。
基板１０の裏面３１および金属層３９の下面に金属層３４を設けることで、金属層３４とソースバスバー２２とを電気的に接続し、短絡させることができる。これにより、ソースインダクタンスを抑制できる。
ゲートバスバー２４ａは、ドレインバスバー２６ａとＦＥＴ群３６ａとの間に設けられ、ゲートバスバー２４ｂは、ドレインバスバー２６ｂとＦＥＴ群３６ｂとの間に設けられていてもよい。この場合、ゲートバスバー２４ａからゲートフィンガ１４ａに高周波信号が入力する方向と、ドレインフィンガ１６ａからドレインバスバー２６ａに高周波信号が出力する方向と、が逆方向となる。このため、Ｘ方向において、入力される信号と出力される信号との位相が揃わず、ＦＥＴ群３６ａの高周波特性が劣化する。ＦＥＴ群３６ｂにおいても同様である。
ゲートバスバー２４ａおよび２４ｂは、共通に設けられ、ソースバスバー２２の上方に非接触に設けられていてもよい。この場合、ソース－ゲート容量が増加する。
よって、図１のように、ゲートバスバー２４ａ（第１ゲートバスバー）は、複数の単位ＦＥＴ３５ａとソースバスバー２２との間における表面３０に設けられ、ゲートバスバー２４ｂ（第２ゲートバスバー）は、複数の単位ＦＥＴ３５ｂとソースバスバー２２との間における表面３０に設けられることが好ましい。これにより、ソースバスバー２２の上方にゲートバスバーを設ける場合に比べソース－ゲート容量を抑制できる。
図４の比較例１では、ゲートバスバー２４ａと２４ｂとの間が電磁結合し、発振等が生じやすい。実施例１では、ソースバスバー２２がバイアホール３２を介しグランド電位が供給される金属層３４に短絡される。これにより、ソースバスバー２２のシールド効果が大きくなる。よって、ゲートバスバー２４ａと２４ｂとの間が電磁結合を抑制し、発振等を抑制できる。
図３のように、ソース配線２３ａ（第１ソース配線）は、ソースフィンガ１２ａとソースバスバー２２とを接続し、ゲートバスバー２４ａと非接触に交差する。ソース配線２３ｂ（第２ソース配線）は、ソースフィンガ１２ｂとソースバスバー２２とを接続し、ゲートバスバー２４ｂと非接触に交差する。これにより、ソースバスバー２２とＦＥＴ群３６ａとの間にゲートバスバー２４ａを設け、ソースバスバー２２とＦＥＴ群３６ｂとの間にゲートバスバー２４ｂを設けても、ソースバスバー２２とゲートバスバー２４ａおよび２４ｂとの電気的な接触を抑制できる。
ドレインバスバー２６ａ（第１ドレインバスバー）は、ソースバスバー２２とで複数の単位ＦＥＴ３５ａを挟み、ドレインバスバー２６ｂ（第２ドレインバスバー）は、ソースバスバー２２とで複数の単位ＦＥＴ３５ｂを挟む。これにより、ゲートバスバー２４ａからゲートフィンガ１４ａに高周波信号が入力する方向と、ドレインフィンガ１６ａからドレインバスバー２６ａに高周波信号が出力する方向と、が同じ方向となる。よって、Ｘ方向において、入力される信号と出力される信号との位相が揃い、ＦＥＴ群３６ａの高周波特性の劣化を抑制できる。ＦＥＴ群３６ｂにおいても同様である。
［実施例１の変形例１］
図７は、実施例１の変形例１に係る半導体装置の平面図である。図７に示すように、半導体装置５１では、複数のＦＥＴセット３８がＸ方向に配列されている。ゲートパッド２５ａおよび２５ｂは、ＦＥＴ群３６ａおよび３６ｂの－Ｙ側に設けられている。ゲートパッド２５ａおよび２５ｂは、それぞれゲートバスバー２４ａおよび２４ｂに接続され、ゲートパッド２５ａおよび２５ｂは、それぞれゲートバスバー２４ａおよび２４ｂと同電位である。ドレインパッド２７ａおよび２７ｂは、ＦＥＴ群３６ａおよび３６ｂの＋Ｙ側に設けられている。ドレインパッド２７ａおよび２７ｂは、それぞれドレインバスバー２６ａおよび２６ｂに接続され、ドレインパッド２７ａおよび２７ｂは、それぞれドレインバスバー２６ａおよび２６ｂと同電位である。ゲートパッド２５ａおよびドレインパッド２７ａは、単位ＦＥＴ３５ａを外部と電気的に接続するためのパッドであり、ゲートパッド２５ｂおよびドレインパッド２７ｂは、単位ＦＥＴ３５ｂを外部と電気的に接続するためのパッドである。
図７のように、ＦＥＴセット３８は、Ｘ方向に複数配置されていてもよい。この場合、例えば最も左のＦＥＴ群３６ａと最も右のＦＥＴ群３６ｂは、片側にしかＦＥＴ群がなく、動作時に温度が上昇しにくい。このため、最も左のＦＥＴ群３６ａと最も右のＦＥＴ群３６ｂは、他のＦＥＴ群３６ａおよび３６ｂと設計を変える場合がある。このように設計した場合、最も左のＦＥＴ群３６ａと、隣のＦＥＴ群３６ｂとの間の熱の干渉が大きいと、最も左のＦＥＴ群３６ａが隣のＦＥＴ群３６ｂの熱の影響を受け、設計通りに動作しないことが考えられる。そこで、最も左のＦＥＴ群３６ａと隣のＦＥＴ群３６ｂとの間に位置するソースバスバー２２にバイアホール３２を設ける。これにより、最も左のＦＥＴ群３６ａと隣のＦＥＴ群３６ｂとを熱的に分離できる。最も右のＦＥＴ群３６ｂと隣のＦＥＴ群３６ａについても同様である。
図７では、１つのゲートパッド２５ａおよび２５ｂに１つのゲートバスバー２４ａおよび２４ｂが電気的に接続され、１つのドレインパッド２７ａおよび２７ｂに１つのドレインバスバー２６ａおよび２６ｂが電気的に接続されている。同じＦＥＴセット３８内のゲートパッド２５ａと２５ｂとは１つのゲートパッドを形成していてもよい。同じＦＥＴセット３８内のドレインパッド２７ａと２７ｂとは１つのドレインパッドを形成していてもよい。１つのゲートパッドに複数のゲートバスバー２４ａおよび２４ｂが電気的に接続され、１つのドレインパッドに複数のドレインバスバー２６ａおよび２６ｂが電気的に接続されていてもよい。基板１０上の複数のゲートバスバー２４ａおよび２４ｂは全て１つのゲートパッドに電気的に接続され、基板１０上の複数のドレインバスバー２６ａおよび２６ｂは、全て１つのドレインパッドに電気的に接続されていてもよい。
［実施例２］
実施例２は、実施例１の変形例１の半導体チップである半導体装置５１がパッケージに搭載された半導体装置の例である。図８は、実施例２に係る半導体装置の平面図である。図８では、ゲートパッド２５ａ、２５ｂ、ドレインパッド２７ａ、２７ｂ、導電体パターン４２、４５，４８、入力端子６２および出力端子６３をクロスハッチングで示している。
図８に示すように、半導体装置５２では、銅等の金属のベース６０上にセラミックス等の絶縁性の枠体６１が搭載されている。枠体６１上に入力端子６２および出力端子６３が設けられている。ベース６０上にチップ４０、４３、４６および半導体装置５２が搭載されている。チップ４０は誘電体層４１と誘電体層４１上に設けられた導電体パターン４２と誘電体層４１下に設けられた導電体パターン（不図示）とを備えている。チップ４３は誘電体層４４と誘電体層４４上に設けられた導電体パターン４５を備えている。チップ４６は誘電体層４７と誘電体層４７上に設けられた導電体パターン４８を備えている。導電体パターン４２、４５、４８、入力端子６２および出力端子６３は、金層等の金属層である。半導体装置５２上にはゲートパッド２５ａ、２５ｂ、ドレインパッド２７ａおよび２７ｂが設けられている。図８では半導体装置５２のゲートパッド２５ａ、２５ｂ、ドレインパッド２７ａおよび２７ｂ以外の要素の図示を省略する。
ボンディングワイヤ６４は、入力端子６２と導電体パターン４２とを電気的に接続する。ボンディングワイヤ６５は、導電体パターン４２と４５とを電気的に接続する。ボンディングワイヤ６６は、導電体パターン４５とゲートパッド２５ａおよび２５ｂとを電気的に接続する。ボンディングワイヤ６７は、ドレインパッド２７ａおよび２７ｂと導電体パターン４８とを電気的に接続する。ボンディングワイヤ６８は、導電体パターン４８と出力端子６３とを電気的に接続する。
導電体パターン４２はボンディングワイヤ６４と６５との間の電気長を揃えるためのパターンである。誘電体層４４を挟む導電体パターン４５と誘電体層４４下の導電体パターンとは、シャント接続されたキャパシタとして機能する。ボンディングワイヤ６５と６６とチップ４３とで入力整合回路を形成する。導電体パターン４８はボンディングワイヤ６７と６６との間の電気長を揃えるためのパターンである。入力端子６２から入力された高周波信号はチップ４０および４３を介し半導体装置５２に入力する。半導体装置５２において増幅された高周波信号はチップ４６を介し出力端子６３から出力される。実施例１の変形例２の図７ように、ゲートパッド２５ａ、２５ｂ、ドレインパッド２７ａおよび２７ｂが基板１０の長辺に設けられている。このため、ボンディングワイヤ６５および６７をゲートパッド２５ａ、２５ｂ、ドレインパッド２７ａおよび２７ｂに容易に接合できる。実施例２のように、実施例１、およびその変形例の半導体装置は、パッケージに半導体チップを搭載した構成でもよい。
［実施例３］
図９は、実施例３に係る半導体装置の平面図である。図９に示すように、半導体装置５３では、ソースフィンガ１２ａにバイアホール３２ａが設けられ、ソースフィンガ１２ｂにバイアホール３２ｂが設けられている。バイアホール３２ａおよび３２ｂは、図３、図５または図６のバイアホール３２の断面形状と同じであり説明を省略する。その他の構成は実施例１と同じであり説明を省略する。
実施例３によれば、ソースフィンガ１２ａは、基板１０の厚さ方向から見て基板１０を貫通するバイアホール３２ａ（第２バイアホール）と重なる。ソースフィンガ１２ｂは、基板１０の厚さ方向から見て基板１０を貫通するバイアホール３２ｂ（第３バイアホール）と重なる。これにより、ＦＥＴ群３６ａ内の単位ＦＥＴ３５ａ同士を熱的に分離でき、ＦＥＴ群３６ｂ内の単位ＦＥＴ３５ｂ同士を熱的に分離できる。
ソースフィンガ１２ａは、バイアホール３２ａを介し、金属層３４と電気的に接続され、短絡される。ソースフィンガ１２ｂは、バイアホール３２ｂを介し、金属層３４と電気的に接続され、短絡される。これにより、単位ＦＥＴ３５ａおよび３５ｂのソースインダクタンスを小さくできる。
［実施例３の変形例１］
図１０は、実施例３の変形例１に係る半導体装置の平面図である。図１０に示すように、半導体装置５４では、実施例３と同じ複数のＦＥＴセット３８がＸ方向に配列されている。ソースフィンガ１２ａにバイアホール３２ａが設けられ、ソースフィンガ１２ｂにバイアホール３２ｂが設けられている。その他の構成は実施例３と同じであり説明を省略する。実施例３の変形例１のように、ＦＥＴセット３８がＸ方向に複数配列されていてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０、１０ａ 基板
１０ｂ 半導体層
１１ａ、１１ｂ 活性領域
１２ａ、１２ｂ ソースフィンガ
１３ 不活性領域
１４ａ、１４ｂ ゲートフィンガ
１６ａ、１６ｂ ドレインフィンガ
１８ａ オーミック金属層
１８ｂ 低抵抗層
２２ ソースバスバー
２３ａ、２３ｂ ソース配線
２４ａ、２４ｂ ゲートバスバー
２５ａ、２５ｂ ゲートパッド
２６ａ、２６ｂ ドレインバスバー
２７ａ、２７ｂ ドレインパッド
２８ 絶縁層
３０ 表面
３１ 裏面
３２、３２ａ、３２ｂ バイアホール
３３ 空洞
３４、３４ａ、３９ 金属層
３５ａ、３５ｂ 単位ＦＥＴ
３６ａ、３６ｂ ＦＥＴ群
３７ 半田
３７ａ実装基板
３８ ＦＥＴセット
４０、４３、４６ チップ
４１、４４、４７ 誘電体層
４２、４５、４８ 導電体パターン
５０～５４、５８ 半導体装置
６０ ベース
６１ 枠体
６２ 入力端子
６３ 出力端子
６４～６８ ボンディングワイヤ

Claims (10)

  1. 基板の第１面に設けられ、前記基板の厚さ方向から見て前記基板を貫通する第１バイアホールと重なるソースバスバーと、
    第１方向に延伸し、前記第１面に設けられた第１ソースフィンガ、第１ドレインフィンガおよび第１ゲートフィンガを備え、前記第１ソースフィンガは前記ソースバスバーに電気的に接続され、前記第１方向に交差する第２方向に配列された複数の第１トランジスタと、
    前記第１方向に延伸し、前記第１面に設けられた第２ソースフィンガ、第２ドレインフィンガおよび第２ゲートフィンガを備え、前記第２ソースフィンガは前記ソースバスバーに電気的に接続され、前記複数の第１トランジスタとで前記ソースバスバーを挟み、前記第２方向に配列された複数の第２トランジスタと、
    を備える半導体装置。
  2. 前記第１バイアホール内の少なくとも一部は空洞である請求項１に記載の半導体装置。
  3. 前記第１バイアホール内に充填され、前記基板の熱伝導率より低い熱伝導率を有する第１金属層を備える請求項１に記載の半導体装置。
  4. 前記第１バイアホールは、前記第２方向に複数配列されている請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１バイアホールの前記第２方向における幅は、前記第１バイアホールの前記第１方向における幅より大きい請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記複数の第１トランジスタと前記ソースバスバーとの間における前記第１面に設けられ、前記第１ゲートフィンガが電気的に接続された第１ゲートバスバーと、
    前記複数の第２トランジスタと前記ソースバスバーとの間における前記第１面に設けられ、前記第２ゲートフィンガが電気的に接続された第２ゲートバスバーと、
    を備える請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記第１ソースフィンガと前記ソースバスバーとを電気的に接続し、前記第１ゲートバスバーと非接触に交差する第１ソース配線と、
    前記第２ソースフィンガと前記ソースバスバーとを電気的に接続し、前記第２ゲートバスバーと非接触に交差する第２ソース配線と、
    を備える請求項６に記載の半導体装置。
  8. 前記第１面に設けられ、前記ソースバスバーとで前記複数の第１トランジスタを挟み、前記第１ドレインフィンガが接続された第１ドレインバスバーと、
    前記第１面に設けられ、前記ソースバスバーとで前記複数の第２トランジスタを挟み前記第２ドレインフィンガが接続された第２ドレインバスバーと、
    を備える請求項６または請求項７に記載の半導体装置。
  9. 前記第１ソースフィンガは、前記基板の厚さ方向から見て前記基板を貫通する第２バイアホールと重なり、
    前記第２ソースフィンガは、前記基板の厚さ方向から見て前記基板を貫通する第３バイアホールと重なる請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 前記基板の前記第１面と反対の第２面に設けられ、前記第１バイアホールを介し前記ソースバスバーに電気的に接続された第２金属層を備える請求項１から請求項９のいずれか一項に記載の半導体装置。
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