JP2810322B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板に複数の分
離した素子部を形成し、半導体基板を薄層化した後、素
子部分に分割してそれぞれの半導体装置に組み立てる製
造方法に関するものである。
離した素子部を形成し、半導体基板を薄層化した後、素
子部分に分割してそれぞれの半導体装置に組み立てる製
造方法に関するものである。
【０００２】
【従来の技術】従来、ガンダイオードの素子構造として
は、素子部の熱抵抗を低減でき、量産性に優れる構造で
あるＩＨＳ(Integral Heat Sink)もしくはＰＨＳ(Plate
d HeatSink)といわれる構造が多く用いられている。
は、素子部の熱抵抗を低減でき、量産性に優れる構造で
あるＩＨＳ(Integral Heat Sink)もしくはＰＨＳ(Plate
d HeatSink)といわれる構造が多く用いられている。
【０００３】従来法であるＩＨＳ構造の作製工程（N.Ap
sleyら、"INDIUM PHOSPHIDE MILLIMETRE WAVE TRANSFER
RED ELECTRON OSCILLATORS"，Inst. Phys. Conf. Ser.
No.56,p.483(1981)）を図１１を用いて以下に説明す
る。ＩｎＰからなる基板９１の表主面上に活性層とそれ
をはさむ高濃度不純物層を含む厚さ数μｍ程度のＩｎＰ
からなるエピタキシャル層９２を成長する。図１１
（ａ）に示すように、このエピタキシャル層９２の全表
面にＧｅ−Ａｕ−Ｎｉの第１のオーミック電極９３を形
成した後、オーミック電極９３とエピタキシャル層９２
をエッチングすることでグリッド９４を設ける。その
後、図１１（ｂ）に示すように、第１のオーミック電極
９３およびグリッド９４上に厚いめっき層９５を設け
る。このめっき層９５は６０μｍ程度の厚さのＡｇ
（銀）であり、最上層にはボンディング性向上のために
薄いＮｉ−Ａｇ層９５’が設けられている。
sleyら、"INDIUM PHOSPHIDE MILLIMETRE WAVE TRANSFER
RED ELECTRON OSCILLATORS"，Inst. Phys. Conf. Ser.
No.56,p.483(1981)）を図１１を用いて以下に説明す
る。ＩｎＰからなる基板９１の表主面上に活性層とそれ
をはさむ高濃度不純物層を含む厚さ数μｍ程度のＩｎＰ
からなるエピタキシャル層９２を成長する。図１１
（ａ）に示すように、このエピタキシャル層９２の全表
面にＧｅ−Ａｕ−Ｎｉの第１のオーミック電極９３を形
成した後、オーミック電極９３とエピタキシャル層９２
をエッチングすることでグリッド９４を設ける。その
後、図１１（ｂ）に示すように、第１のオーミック電極
９３およびグリッド９４上に厚いめっき層９５を設け
る。このめっき層９５は６０μｍ程度の厚さのＡｇ
（銀）であり、最上層にはボンディング性向上のために
薄いＮｉ−Ａｇ層９５’が設けられている。
【０００４】次に、図１１（ｃ）に示すように、めっき
層９５側を保持し、グリッド９４が露出するまで基板９
１の裏面を研磨する。そして、図１１（ｄ）に示すよう
に、この研磨した面に第２のオーミック電極９６を全面
に形成し、グリッド９４間の中央の所定部分に１０μｍ
程度の厚さのめっきＡｕ層９７を形成する。このめっき
Ａｕ層９７のない第２のオーミック電極９６の部分を化
学エッチングにより除き、露呈したＩｎＰ部分を光エッ
チングする。以上の工程により図１１（ｅ）に示すよう
に、厚いめっき層９５上に垂直な側面を持ったメサ形状
９８が得られる。その後、厚いめっき層９５をダイシン
グすることで図１１（ｆ）に示すように個々の素子部９
９が得られ、この各素子部９９をパッケージングしてい
た。
層９５側を保持し、グリッド９４が露出するまで基板９
１の裏面を研磨する。そして、図１１（ｄ）に示すよう
に、この研磨した面に第２のオーミック電極９６を全面
に形成し、グリッド９４間の中央の所定部分に１０μｍ
程度の厚さのめっきＡｕ層９７を形成する。このめっき
Ａｕ層９７のない第２のオーミック電極９６の部分を化
学エッチングにより除き、露呈したＩｎＰ部分を光エッ
チングする。以上の工程により図１１（ｅ）に示すよう
に、厚いめっき層９５上に垂直な側面を持ったメサ形状
９８が得られる。その後、厚いめっき層９５をダイシン
グすることで図１１（ｆ）に示すように個々の素子部９
９が得られ、この各素子部９９をパッケージングしてい
た。
【０００５】
【発明が解決しようとする課題】ＩＨＳもしくはＰＨＳ
の構造では、厚いめっき層の厚さが、素子部の大きさや
厚さと同程度である。このため、上記の従来法では、厚
いめっき層の切断の工程およびそれ以降の工程の生産性
が低く、歩留も悪いため、量産が困難であった。特に、
メサ形状の素子部を、その幅と同じ程度の間隔で配置す
るような高い密度で形成した場合、この切断はさらに困
難となる。
の構造では、厚いめっき層の厚さが、素子部の大きさや
厚さと同程度である。このため、上記の従来法では、厚
いめっき層の切断の工程およびそれ以降の工程の生産性
が低く、歩留も悪いため、量産が困難であった。特に、
メサ形状の素子部を、その幅と同じ程度の間隔で配置す
るような高い密度で形成した場合、この切断はさらに困
難となる。
【０００６】本発明は、上記欠点を解決したもので、本
発明の目的は、半導体部分の均一な厚さへの薄層化が容
易であり、金属層を切断することなく素子部を容易に分
離しうるもので、半導体装置の量産化に適した素子部の
製造方法を提供するものである。
発明の目的は、半導体部分の均一な厚さへの薄層化が容
易であり、金属層を切断することなく素子部を容易に分
離しうるもので、半導体装置の量産化に適した素子部の
製造方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体からなる基板の一主面上に複数の
素子を構成する動作層を形成し、前記素子間を分離する
領域の前記動作層に凹部を形成し、該凹部に保持層を形
成し、前記素子に対応し独立した第１電極を前記動作層
上に形成し、前記基板の他の主面を前記凹部の底部が露
出するまで取り去り、前記凹部近傍の前記動作層をエッ
チング除去することで複数の素子領域を分離するもので
ある。または、半導体からなる基板の一主面上に素子領
域を分割するための凹部を形成し、該凹部を覆いかつ該
凹部近傍の前記一主面上の大部分を露出する保持層を形
成し、前記基板の他の主面を前記凹部の底面が露出する
まで削り、前記一主面を支持体に固定し、前記基板の凹
部近傍をエッチング除去することで複数の素子領域を分
離するものである。
の製造方法は、半導体からなる基板の一主面上に複数の
素子を構成する動作層を形成し、前記素子間を分離する
領域の前記動作層に凹部を形成し、該凹部に保持層を形
成し、前記素子に対応し独立した第１電極を前記動作層
上に形成し、前記基板の他の主面を前記凹部の底部が露
出するまで取り去り、前記凹部近傍の前記動作層をエッ
チング除去することで複数の素子領域を分離するもので
ある。または、半導体からなる基板の一主面上に素子領
域を分割するための凹部を形成し、該凹部を覆いかつ該
凹部近傍の前記一主面上の大部分を露出する保持層を形
成し、前記基板の他の主面を前記凹部の底面が露出する
まで削り、前記一主面を支持体に固定し、前記基板の凹
部近傍をエッチング除去することで複数の素子領域を分
離するものである。
【０００８】なお、前記凹部がマスクを用いたエッチン
グにより形成され、該マスクを用いて前記保持層が形成
されること、特に、前記保持層が電解めっき法により形
成された金属層からなることが望ましい。さらに、前記
動作層が一対の電極コンタクト層とその間の活性層を含
み、前記保持層が電極コンタクト層間を短絡しており、
特に、前記第１電極の少なくとも一部分が電解めっき法
により形成され、加えて、前記第１電極が放熱手段の一
部分として用いられることが望ましい。
グにより形成され、該マスクを用いて前記保持層が形成
されること、特に、前記保持層が電解めっき法により形
成された金属層からなることが望ましい。さらに、前記
動作層が一対の電極コンタクト層とその間の活性層を含
み、前記保持層が電極コンタクト層間を短絡しており、
特に、前記第１電極の少なくとも一部分が電解めっき法
により形成され、加えて、前記第１電極が放熱手段の一
部分として用いられることが望ましい。
【０００９】また、前記凹部の底部が露出した前記基板
の他の主面側に第２電極を形成し、特に、前記第２電極
をマスクとして前記凹部近傍の前記動作層をエッチング
除去し、加えて、前記第２電極の少なくとも一部分を電
解めっき法により形成することが望ましい。前記素子が
マイクロ波帯以上の周波数で用いられるデバイス、特に
は、ガンダイオードなどのマイクロ波またはミリ波用ダ
イオードであること、また、その動作層がIII-Ｖ族化合
物半導体、特には、ＩｎＰを主成分とすることが望まし
い。
の他の主面側に第２電極を形成し、特に、前記第２電極
をマスクとして前記凹部近傍の前記動作層をエッチング
除去し、加えて、前記第２電極の少なくとも一部分を電
解めっき法により形成することが望ましい。前記素子が
マイクロ波帯以上の周波数で用いられるデバイス、特に
は、ガンダイオードなどのマイクロ波またはミリ波用ダ
イオードであること、また、その動作層がIII-Ｖ族化合
物半導体、特には、ＩｎＰを主成分とすることが望まし
い。
【００１０】
【発明の作用及び効果】本発明によれば、素子領域を分
割する凹部に保持層を設けているので、基板を薄層化し
て支持体に固定するまでは保持層により各素子領域間が
連結され取扱いが容易であり、基板をエッチングするこ
とにより支持体に整列された状態で各素子領域を分割す
ることができる。加えて、凹部の底部が露出するまで基
板を削ることにより、基板の薄層化を均一に行うことが
できる。
割する凹部に保持層を設けているので、基板を薄層化し
て支持体に固定するまでは保持層により各素子領域間が
連結され取扱いが容易であり、基板をエッチングするこ
とにより支持体に整列された状態で各素子領域を分割す
ることができる。加えて、凹部の底部が露出するまで基
板を削ることにより、基板の薄層化を均一に行うことが
できる。
【００１１】したがって、薄層化された各素子を手作業
で分離する必要がなく、簡単に、かつ全体を同時に整列
させることができるため、ガンダイオードなどの微細な
素子部を有する半導体装置の量産工程に最適である。特
に、素子を高い密度で形成した場合に歩留まりが著しく
向上する。
で分離する必要がなく、簡単に、かつ全体を同時に整列
させることができるため、ガンダイオードなどの微細な
素子部を有する半導体装置の量産工程に最適である。特
に、素子を高い密度で形成した場合に歩留まりが著しく
向上する。
【００１２】さらに、前記保持層が電解めっき法により
形成された場合、その機械的強度が優れ、基板に対する
付着力が強く、かつ、比較的厚い金属層を容易に形成で
きるので素子間の結合を強固なものとできる点で望まし
い。前記保持層が電極コンタクト層間を短絡することに
より、前記活性層内を電気めっきのための電流が流れる
ことがないため、前記活性層を電気的・熱的に破損する
ことがない。加えて、前記保持層を形成した後、前記基
板の一主面上の第１電極の一部分を構成する金属層を電
解めっきにより形成すること、特に金属層が放熱手段の
一部分として用いられることにより、熱伝導率に優れた
比較的厚い金属層を放熱媒体として用いることができる
ので半導体素子の熱環境を改善できる。
形成された場合、その機械的強度が優れ、基板に対する
付着力が強く、かつ、比較的厚い金属層を容易に形成で
きるので素子間の結合を強固なものとできる点で望まし
い。前記保持層が電極コンタクト層間を短絡することに
より、前記活性層内を電気めっきのための電流が流れる
ことがないため、前記活性層を電気的・熱的に破損する
ことがない。加えて、前記保持層を形成した後、前記基
板の一主面上の第１電極の一部分を構成する金属層を電
解めっきにより形成すること、特に金属層が放熱手段の
一部分として用いられることにより、熱伝導率に優れた
比較的厚い金属層を放熱媒体として用いることができる
ので半導体素子の熱環境を改善できる。
【００１３】前記凹部がマスクを用いたエッチングによ
り形成され、該マスクを用いて前記保持層が形成される
ことにより、凹部と保持層の形成時の位置合わせが必要
なく、簡便な工程で高密度に素子を作製できる。また、
前記基板の凹部近傍をエッチング除去するためのマスク
として前記基板の他の主面側に設けられた金属電極を用
いることにより、電極のある領域にのみ素子部分を自己
整合的に形成できる。
り形成され、該マスクを用いて前記保持層が形成される
ことにより、凹部と保持層の形成時の位置合わせが必要
なく、簡便な工程で高密度に素子を作製できる。また、
前記基板の凹部近傍をエッチング除去するためのマスク
として前記基板の他の主面側に設けられた金属電極を用
いることにより、電極のある領域にのみ素子部分を自己
整合的に形成できる。
【００１４】さらに、本発明は、熱伝導度の低いIII-Ｖ
族化合物半導体からなる半導体層を用いた場合、また、
高性能化のために微細な素子形状が必要とされるマイク
ロ波帯、ミリ波帯で用いられるデバイス、特には、マイ
クロ波またはミリ波用ダイオードの作製に適する。さら
に、発熱量の大きい高出力マイクロ波用ガンダイオード
への応用に適するものである。
族化合物半導体からなる半導体層を用いた場合、また、
高性能化のために微細な素子形状が必要とされるマイク
ロ波帯、ミリ波帯で用いられるデバイス、特には、マイ
クロ波またはミリ波用ダイオードの作製に適する。さら
に、発熱量の大きい高出力マイクロ波用ガンダイオード
への応用に適するものである。
【００１５】
【実施例１】本発明の一実施例であるガンダイオードの
製造工程をその断面図である図１〜図７を用いて説明す
る。図１に示すように、ｎ型低抵抗ＩｎＰ（りん化イン
ジウム）からなる基板１（１５ｍｍ角、厚さ：０．４ｍ
ｍ）の表主面上に厚さ１０μｍ以下の動作層２をＭＯＣ
ＶＤ法によりエピタキシャル成長する。この動作層２
は、ｎ型ＩｎＰからなり動作部分となる活性層２１と、
それをはさみ電極コンタクト層となるｎ+型ＩｎＰから
なる高濃度不純物層２２とから構成される。活性層２１
の厚さは、ガンダイオードの動作周波数（発振周波数）
により決められ、７０ＧＨｚ帯で動作する場合には１μ
ｍ程度であり、そのキャリア濃度は通常０．５〜２×１
０16/cm3程度が用いられる。また、発振変換効率の向上
のため、活性層２１内のキャリア濃度は厚さ方向に濃度
勾配を有する。また、電極とのオーミックコンタクトを
良好にするために設けられている高濃度不純物層２２
（電極コンタクト層）は、２〜５×１０16/cm3以上のキ
ャリア濃度であり、厚さは１μｍ程度である。
製造工程をその断面図である図１〜図７を用いて説明す
る。図１に示すように、ｎ型低抵抗ＩｎＰ（りん化イン
ジウム）からなる基板１（１５ｍｍ角、厚さ：０．４ｍ
ｍ）の表主面上に厚さ１０μｍ以下の動作層２をＭＯＣ
ＶＤ法によりエピタキシャル成長する。この動作層２
は、ｎ型ＩｎＰからなり動作部分となる活性層２１と、
それをはさみ電極コンタクト層となるｎ+型ＩｎＰから
なる高濃度不純物層２２とから構成される。活性層２１
の厚さは、ガンダイオードの動作周波数（発振周波数）
により決められ、７０ＧＨｚ帯で動作する場合には１μ
ｍ程度であり、そのキャリア濃度は通常０．５〜２×１
０16/cm3程度が用いられる。また、発振変換効率の向上
のため、活性層２１内のキャリア濃度は厚さ方向に濃度
勾配を有する。また、電極とのオーミックコンタクトを
良好にするために設けられている高濃度不純物層２２
（電極コンタクト層）は、２〜５×１０16/cm3以上のキ
ャリア濃度であり、厚さは１μｍ程度である。
【００１６】図２に示すように、動作層２上に第１電極
である放熱側電極３の一部分となる第１のオーミック電
極３１を形成する。この工程は、まず、動作層上２に第
１のオーミック電極３１の形状に対応した開口（直径２
２０μｍの円形）を有する第１のフォトレジストマスク
（図示せず）を形成し、その全面にオーミック金属を蒸
着する。オーミック金属としては、ＡｕＧｅ／Ｔｉ／Ｐ
ｔ（厚さ：１００ｎｍ／２０ｎｍ／１５０ｎｍ）を順次
真空蒸着した多層金属層を用いる。その後、第１のフォ
トレジストマスクを溶解除去することで目的形状のオー
ミック金属を得る。そして、このオーミック金属を熱処
理（３５０℃、２０秒間）することで第１のオーミック
電極３１とする。
である放熱側電極３の一部分となる第１のオーミック電
極３１を形成する。この工程は、まず、動作層上２に第
１のオーミック電極３１の形状に対応した開口（直径２
２０μｍの円形）を有する第１のフォトレジストマスク
（図示せず）を形成し、その全面にオーミック金属を蒸
着する。オーミック金属としては、ＡｕＧｅ／Ｔｉ／Ｐ
ｔ（厚さ：１００ｎｍ／２０ｎｍ／１５０ｎｍ）を順次
真空蒸着した多層金属層を用いる。その後、第１のフォ
トレジストマスクを溶解除去することで目的形状のオー
ミック金属を得る。そして、このオーミック金属を熱処
理（３５０℃、２０秒間）することで第１のオーミック
電極３１とする。
【００１７】次に、図３に示すように、素子間を分離す
る領域に凹部４（グリット部）と、その凹部内に保持層
５を設ける。第１のオーミック電極３１に対応した各素
子部分の間の領域を格子状に開口した第２のフォトレジ
ストマスク４１を設け、その開口部分４２をウエットエ
ッチングして凹部４を設ける。この開口部分４２は、３
００μｍ間隔の格子状でその幅は２０μｍである。ウエ
ットエッチングは、Ｂｒ−ＨＢｒ−水系の等方性エッチ
ング剤を用いて行い、深さ約１０μｍ、幅約２０μｍの
溝として凹部４が形成される。凹部４の深さは、動作層
２の厚さよりも少し厚い程度とする。
る領域に凹部４（グリット部）と、その凹部内に保持層
５を設ける。第１のオーミック電極３１に対応した各素
子部分の間の領域を格子状に開口した第２のフォトレジ
ストマスク４１を設け、その開口部分４２をウエットエ
ッチングして凹部４を設ける。この開口部分４２は、３
００μｍ間隔の格子状でその幅は２０μｍである。ウエ
ットエッチングは、Ｂｒ−ＨＢｒ−水系の等方性エッチ
ング剤を用いて行い、深さ約１０μｍ、幅約２０μｍの
溝として凹部４が形成される。凹部４の深さは、動作層
２の厚さよりも少し厚い程度とする。
【００１８】さらに、絶縁性の第２のフォトレジストマ
スク４１を設けたまま、電解めっきを行い、凹部４内に
厚さ約３．５μｍの電解めっきＡｕ（金）よりなる保持
層５を設ける。電解めっきのための電流は低抵抗の基板
１を介して流れ、基板１が露出した凹部４の底部分から
電解めっきが開始される。電気めっきが進むと、この保
持層５は、低抵抗の基板１と動作層２の第１オーミック
電極３１側の高濃度不純物層２２とを電気的に接続す
る。電気めっきを完了後、第２のフォトレジストマスク
４１を除去する。
スク４１を設けたまま、電解めっきを行い、凹部４内に
厚さ約３．５μｍの電解めっきＡｕ（金）よりなる保持
層５を設ける。電解めっきのための電流は低抵抗の基板
１を介して流れ、基板１が露出した凹部４の底部分から
電解めっきが開始される。電気めっきが進むと、この保
持層５は、低抵抗の基板１と動作層２の第１オーミック
電極３１側の高濃度不純物層２２とを電気的に接続す
る。電気めっきを完了後、第２のフォトレジストマスク
４１を除去する。
【００１９】その後、図４に示すように、第１のオーミ
ック電極３１上にめっきＡｕ層３２を形成して放熱側電
極３を完成する。既に作製されている第１のオーミック
電極３１と同一部分を開口している絶縁性の第３のフォ
トレジストマスク３４を設けて、電解めっきによりオー
ミック電極３１上に厚さ約３．５μｍのめっきＡｕ層３
２を形成する。この電解めっきのための電流は、低抵抗
の基板１または保持層５を介して第１のオーミック電極
３１の形成されている高濃度不純物層２２へと供給され
る。これにより、動作層２内を電流が流れることなく、
動作層２を電気的、熱的に破壊することはない。なお、
凹部４および保持層５を形成した後に第１のオーミック
電極３１、めっきＡｕ層３２を形成することもできる
が、凹部４を形成するフォトレジストマスクを比較的厚
いめっきＡｕ層３２の上に形成すると平坦性が悪くなる
ため、高い精度で凹部４を形成できないという欠点があ
る。
ック電極３１上にめっきＡｕ層３２を形成して放熱側電
極３を完成する。既に作製されている第１のオーミック
電極３１と同一部分を開口している絶縁性の第３のフォ
トレジストマスク３４を設けて、電解めっきによりオー
ミック電極３１上に厚さ約３．５μｍのめっきＡｕ層３
２を形成する。この電解めっきのための電流は、低抵抗
の基板１または保持層５を介して第１のオーミック電極
３１の形成されている高濃度不純物層２２へと供給され
る。これにより、動作層２内を電流が流れることなく、
動作層２を電気的、熱的に破壊することはない。なお、
凹部４および保持層５を形成した後に第１のオーミック
電極３１、めっきＡｕ層３２を形成することもできる
が、凹部４を形成するフォトレジストマスクを比較的厚
いめっきＡｕ層３２の上に形成すると平坦性が悪くなる
ため、高い精度で凹部４を形成できないという欠点があ
る。
【００２０】次に、図５に示すように、基板１の表主面
側、すなわち、放熱側電極３側を裏面加工用の支持体６
（研磨プレート）に接着用ワックス６１により固定した
後、基板１の裏主面側から凹部４底部の保持層５が露出
するまでアルミナ研粒を用いて研磨する。めっきＡｕ層
はＩｎＰに比べて研磨速度が遅いため、保持層５の位置
により、基板１および動作層２の厚みを均一にすること
ができる。その後、研磨加工層を除去するため、基板１
の裏主面全面をＢｒ−ＨＢｒ−水系の等方性エッチング
剤を用いて薄く（０．１μｍ程度）ウエットエッチング
する。
側、すなわち、放熱側電極３側を裏面加工用の支持体６
（研磨プレート）に接着用ワックス６１により固定した
後、基板１の裏主面側から凹部４底部の保持層５が露出
するまでアルミナ研粒を用いて研磨する。めっきＡｕ層
はＩｎＰに比べて研磨速度が遅いため、保持層５の位置
により、基板１および動作層２の厚みを均一にすること
ができる。その後、研磨加工層を除去するため、基板１
の裏主面全面をＢｒ−ＨＢｒ−水系の等方性エッチング
剤を用いて薄く（０．１μｍ程度）ウエットエッチング
する。
【００２１】その後、支持体６を外して、取扱いの容易
な支持基板７（ガラス基板）に、基板１の表主面側（放
熱電極３側）を接着用ワックス７１により図６に示すよ
うに固定し、基板１の裏主面側に上部電極８（第２電
極）を形成する。まず、放熱側電極３のほぼ中央に対応
する領域に開口（直径５０μｍの円形）を有する第４の
フォトレジストマスク（図示せず）を形成し、全面にオ
ーミック金属を蒸着する。オーミック金属としては、Ａ
ｕＧｅ／Ｔｉ／Ｐｔ（厚さ：１００ｎｍ／２０ｎｍ／１
５０ｎｍ）の多層金属層を用いる。その後、このフォト
レジストマスクを溶解除去することで目的形状のオーミ
ック金属を得る。そして、接着用ワックス７１が高温の
熱処理に耐えられないため、支持基板７から剥がして、
オーミック金属を熱処理（３５０℃、２０秒間）するこ
とで第２のオーミック電極８１を形成する。次に、再
度、基板１の表主面側を接着用ワックス７１により支持
基板７に固定して、第４のフォトレジストマスクと同一
の絶縁性の第５のフォトレジストマスク８４を再び形成
する。第２のオーミック電極８１上に電解めっきにより
厚さ約１．５μｍのめっきＡｕ層８２を形成する。
な支持基板７（ガラス基板）に、基板１の表主面側（放
熱電極３側）を接着用ワックス７１により図６に示すよ
うに固定し、基板１の裏主面側に上部電極８（第２電
極）を形成する。まず、放熱側電極３のほぼ中央に対応
する領域に開口（直径５０μｍの円形）を有する第４の
フォトレジストマスク（図示せず）を形成し、全面にオ
ーミック金属を蒸着する。オーミック金属としては、Ａ
ｕＧｅ／Ｔｉ／Ｐｔ（厚さ：１００ｎｍ／２０ｎｍ／１
５０ｎｍ）の多層金属層を用いる。その後、このフォト
レジストマスクを溶解除去することで目的形状のオーミ
ック金属を得る。そして、接着用ワックス７１が高温の
熱処理に耐えられないため、支持基板７から剥がして、
オーミック金属を熱処理（３５０℃、２０秒間）するこ
とで第２のオーミック電極８１を形成する。次に、再
度、基板１の表主面側を接着用ワックス７１により支持
基板７に固定して、第４のフォトレジストマスクと同一
の絶縁性の第５のフォトレジストマスク８４を再び形成
する。第２のオーミック電極８１上に電解めっきにより
厚さ約１．５μｍのめっきＡｕ層８２を形成する。
【００２２】第５のフォトレジストマスク８４を取り除
いた後、基板１の表主面側を支持基板７に固定した状態
で、上部電極８が形成されていない基板１および動作層
２の領域を、図７に示すように、光エッチングにより除
去する。この光エッチングは、基板１などの全体を塩化
第２鉄（ＦｅＣｌ3）水溶液に浸漬し、高圧水銀ランプ
からの近紫外線光（波長４００ｎｍ程度）を上部電極８
上から照射して、光の照射されている部分を選択的にエ
ッチングする。これにより、上部電極８の領域以外の基
板１および動作層２部分はほとんど除去されて、凹部４
に設けられた保持層５は分離され、各素子部９は各独立
した放熱側電極３を介して、整列された状態で支持基板
７上に分離される。そして、接着用ワックス７１を溶剤
で取り去ることで、他の支持板７からガンダイオードの
各素子部９を外し、工程を完了する。必要に応じ、放熱
側電極３をパッケージのヒートシンクに圧着して組み立
てる。
いた後、基板１の表主面側を支持基板７に固定した状態
で、上部電極８が形成されていない基板１および動作層
２の領域を、図７に示すように、光エッチングにより除
去する。この光エッチングは、基板１などの全体を塩化
第２鉄（ＦｅＣｌ3）水溶液に浸漬し、高圧水銀ランプ
からの近紫外線光（波長４００ｎｍ程度）を上部電極８
上から照射して、光の照射されている部分を選択的にエ
ッチングする。これにより、上部電極８の領域以外の基
板１および動作層２部分はほとんど除去されて、凹部４
に設けられた保持層５は分離され、各素子部９は各独立
した放熱側電極３を介して、整列された状態で支持基板
７上に分離される。そして、接着用ワックス７１を溶剤
で取り去ることで、他の支持板７からガンダイオードの
各素子部９を外し、工程を完了する。必要に応じ、放熱
側電極３をパッケージのヒートシンクに圧着して組み立
てる。
【００２３】
【実施例２】本発明の他の実施例であるガンダイオード
の製造工程を図８を用いて説明する。図８（ａ）に示す
ように、ＩｎＰからなる基板１の表主面上に活性層とそ
れをはさむ高濃度不純物層とからなる厚さ１０μｍ程度
の動作層２をＭＯＣＶＤ法によりエピタキシャル成長す
る。各素子部分の境界領域を２０μｍの幅で開口した第
１のマスク（図示せず）を設け、開口部分をウエットエ
ッチングすることで格子状の深さ約１０μｍのＶ字型の
溝である凹部４（グリッド部）を１５０μｍ間隔で設け
る。さらに、この凹部４上に厚さ約３０μｍの電解めっ
きＡｕ層よりなる保持層５を設ける。
の製造工程を図８を用いて説明する。図８（ａ）に示す
ように、ＩｎＰからなる基板１の表主面上に活性層とそ
れをはさむ高濃度不純物層とからなる厚さ１０μｍ程度
の動作層２をＭＯＣＶＤ法によりエピタキシャル成長す
る。各素子部分の境界領域を２０μｍの幅で開口した第
１のマスク（図示せず）を設け、開口部分をウエットエ
ッチングすることで格子状の深さ約１０μｍのＶ字型の
溝である凹部４（グリッド部）を１５０μｍ間隔で設け
る。さらに、この凹部４上に厚さ約３０μｍの電解めっ
きＡｕ層よりなる保持層５を設ける。
【００２４】第１のマスクを除去後、動作層２上の素子
部に対応した領域に直径１２０μｍの円形の開口を有す
る第２のマスクを設け、図８（ｂ）に示すように、開口
部に、ＡｕＧｅ／Ｔｉ／Ｐｔ／電解めっきＡｕを順次積
層して下部電極３（放熱側電極、第１電極）となる金属
層を形成する。めっきＡｕ層は約３０μｍの厚さであ
る。図９にその平面図を示すように保持層５と下部電極
３は連続しておらず、それぞれ独立している。
部に対応した領域に直径１２０μｍの円形の開口を有す
る第２のマスクを設け、図８（ｂ）に示すように、開口
部に、ＡｕＧｅ／Ｔｉ／Ｐｔ／電解めっきＡｕを順次積
層して下部電極３（放熱側電極、第１電極）となる金属
層を形成する。めっきＡｕ層は約３０μｍの厚さであ
る。図９にその平面図を示すように保持層５と下部電極
３は連続しておらず、それぞれ独立している。
【００２５】次に、図８（ｃ）に示すように、下部電極
３側を石英ガラス平板からなる支持体７に接着用ワック
ス７１により固定した後、基板１の裏主面側から凹部４
底部の保持層５が露出するまでアルミナ研粒を用いて研
磨することで、ほぼ動作層２の厚みとする。そして、Ａ
ｕＧｅ／Ｔｉ／Ｐｔ／電解めっきＡｕを順次積層した多
層金属層からなり、目的とする素子形状に対応した直径
５０μｍの円形の上部電極８（第２電極）を研磨された
裏主面上に形成する。上部電極８が形成されていない動
作層２部分をＲＩＥ（反応性イオンエッチング）による
異方性エッチングにより除去する。これにより図８
（ｄ）に示すように、上部電極８領域以外の動作層２部
分は全て除去されて、凹部４に設けられた保持層５は動
作層２から分離され、各素子部９は各独立した金属層３
を介して、整列された状態で支持体６上に分離される。
そして、支持体６から各素子部９をそれぞれピックアッ
プし、通常のピル型パッケージに装着する。
３側を石英ガラス平板からなる支持体７に接着用ワック
ス７１により固定した後、基板１の裏主面側から凹部４
底部の保持層５が露出するまでアルミナ研粒を用いて研
磨することで、ほぼ動作層２の厚みとする。そして、Ａ
ｕＧｅ／Ｔｉ／Ｐｔ／電解めっきＡｕを順次積層した多
層金属層からなり、目的とする素子形状に対応した直径
５０μｍの円形の上部電極８（第２電極）を研磨された
裏主面上に形成する。上部電極８が形成されていない動
作層２部分をＲＩＥ（反応性イオンエッチング）による
異方性エッチングにより除去する。これにより図８
（ｄ）に示すように、上部電極８領域以外の動作層２部
分は全て除去されて、凹部４に設けられた保持層５は動
作層２から分離され、各素子部９は各独立した金属層３
を介して、整列された状態で支持体６上に分離される。
そして、支持体６から各素子部９をそれぞれピックアッ
プし、通常のピル型パッケージに装着する。
【００２６】なお、図９に示すように保持層５と下部電
極３は独立しているが、図１０に示すように部分的に連
続していてもよい。このように連続している場合、分離
された各素子部９を一括して支持基板７から外すことが
でき、パッケージへのピックアップ時には保持層５と下
部電極３の結合が比較的弱いため、ピックアップ用の治
具により容易に分離することができる。しかし、下部電
極３の熱処理などのためにガラス平板などの支持基板７
からはずした場合、全体がゆがんでしまうため、図９に
示すように保持層５と支持基板７は独立している方がよ
い。
極３は独立しているが、図１０に示すように部分的に連
続していてもよい。このように連続している場合、分離
された各素子部９を一括して支持基板７から外すことが
でき、パッケージへのピックアップ時には保持層５と下
部電極３の結合が比較的弱いため、ピックアップ用の治
具により容易に分離することができる。しかし、下部電
極３の熱処理などのためにガラス平板などの支持基板７
からはずした場合、全体がゆがんでしまうため、図９に
示すように保持層５と支持基板７は独立している方がよ
い。
【００２７】また、本発明は、ガンダイオード以外にイ
ンパットダイオードなどの微細なメサ形状が必要とされ
るマイクロ波ダイオードの作製に特に適しているが、シ
ョットキーゲート型電界効果トランジスタなどの放熱の
ために半導体基板を薄くし、その上に多数の素子部を形
成する製造工程を有する半導体装置の製造にも有用に適
応しうる。
ンパットダイオードなどの微細なメサ形状が必要とされ
るマイクロ波ダイオードの作製に特に適しているが、シ
ョットキーゲート型電界効果トランジスタなどの放熱の
ために半導体基板を薄くし、その上に多数の素子部を形
成する製造工程を有する半導体装置の製造にも有用に適
応しうる。
【図１】、
【図２】、
【図３】、
【図４】、
【図５】、
【図６】、
【図７】本発明の一実施例であるガンダイオードの製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図８】本発明の他の実施例であるガンダイオードの製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図９】、
【図１０】本発明の他の実施例であるガンダイオードの
製造工程における保持層５と下部電極３の配置を説明す
るための平面図である。
製造工程における保持層５と下部電極３の配置を説明す
るための平面図である。
【図１１】従来技術であるＩＨＳ構造ガンダイオードの
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
１ 基板 ２ 動作層 ２１ 活性層 ２２ 高濃度不純物層 ３ 放熱側電極、下部電極（第１電極） ３１ 第１のオーミック電極 ３２ めっきＡｕ層 ４ 凹部（グリッド部） ４１ 第２のフォトレジストマスク ４２ 開口部分 ５ 保持層 ６ 支持体（研磨プレート） ６１ 接着用ワックス ７ 支持基板（ガラス基板） ８ 上部電極（第２電極） ８１ 第２のオーミック電極 ８２ めっきＡｕ層 ８４ 第５のフォトレジストマスク ９ 素子部
Claims (24)
- 【請求項１】 半導体からなる基板の一主面上に複数の
素子の動作層となるエピタキシャル成長層を堆積する工
程と、 前記複数の素子の間を分離する領域となる位置におい
て、前記エピタキシャル成長層を貫通して前記基板の表
面の一部に達する凹部を形成する工程と、 該凹部に金属層からなる保持層を形成する工程と、 前記複数の素子に対応した独立した複数の第１電極を前
記動作層上に形成する工程と、 前記保持層の底部が露出するまで前記基板の他の主面側
から前記基板を研磨し、前記基板を実質的に除去する工
程と、 該除去する工程の後に、前記保持層近傍の前記エピタキ
シャル成長層の一部をエッチング除去し、前記保持層と
前記動作層とを分離することで複数の素子を自動的に形
成する工程とを少なくとも含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 半導体からなる基板の一主面上に複数の
素子の動作層となるエピタキシャル成長層を堆積する工
程と、 前記複数の素子の間を分離する領域となる位置におい
て、前記エピタキシャル成長層を貫通して前記基板の表
面の一部に達する凹部を形成する工程と、 該凹部上部のみに選択的に、該凹部の深さよりも厚い金
属層からなる保持層を形成する工程と、 前記保持層の底部が露出するまで前記基板の他の主面側
から前記基板を研磨し、前記基板を実質的に除去する工
程と、 該除去する工程の後に、前記エピタキシャル成長層の最
上層側を支持体に固定する工程と、 該固定する工程の後に、前記保持層近傍の前記エピタキ
シャル成長層の一部を前記エピタキシャル成長層の最下
層側からエッチング除去し、前記保持層と前記動作層と
を分離することで複数の素子を自動的に形成する工程と
を少なくとも含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記基板を実質的に除去する工程と前記
複数の素子を自動的に形成する工程との間に、前記保持
層の底部の位置を基準として前記基板の他の主面側に第
２電極を形成する工程をさらに有することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記基板を実質的に除去する工程と前記
複数の素子を自動的に形成する工程との間に、前記保持
層の底部の位置を基準として前記基板の他の主面側に第
２電極を形成する工程をさらに有することを特徴とする
請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記複数の素子を自動的に形成する工程
において前記保持層と前記第２電極をマスクとして前記
エピタキシャル成長層をエッチング除去することを特徴
とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記複数の素子を自動的に形成する工程
において前記保持層と前記第２電極をマスクとして前記
エピタキシャル成長層をエッチング除去することを特徴
とする請求項４記載の半導体装置の製造方法。 - 【請求項７】 前記エッチング除去は前記保持層と前記
第２電極をマスクとした光エッチングであり、光の照射
されている前記エピタキシャル成長層のみを選択的にエ
ッチング除去することを特徴とする請求項５記載の半導
体装置の製造方法。 - 【請求項８】 前記保持層が電解めっき法により形成さ
れた金属層からなることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項９】 前記凹部がマスクを用いたエッチングに
より形成され、引き続き該エッチングに使用したマスク
と同一のマスクを用いて前記保持層を選択的に形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項１０】 前記動作層が一対の電極コンタクト層
となる高濃度不純物層とその間に挿入された該電極コン
タクト層よりは低不純物濃度の活性層を含み、前記保持
層が該一対の電極コンタクト層間を電気的に短絡するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項１１】 前記第１電極の少なくとも一部分を電
解めっき法により形成することを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項１２】 前記第１電極の一部分となるオーミッ
ク電極層を前記動作層上に形成する工程を前記エピタキ
シャル成長層を堆積する工程と前記凹部を形成する工程
との間に有したことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項１３】 前記保持層の上部をマスクで被覆後、
前記オーミック電極層を下地として、その上部に前記第
１電極の他の一部分を電解めっき法により形成すること
を特徴とする請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 前記第１電極が放熱手段の一部分とし
て用いられることを特徴とする請求項１１記載の半導体
装置の製造方法。 - 【請求項１５】 前記第２電極の少なくとも一部分を電
解めっき法により形成することを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項１６】 前記電解めっき法は、露出した前記保
持層の底部近傍をマスクしてから行う選択メッキ法であ
ることを特徴とする請求項１５記載の半導体装置の製造
方法。 - 【請求項１７】 前記複数の素子を自動的に形成する工
程におけるエッチング除去は、前記エピタキシャル成長
層の最上層側を支持体に固定した状態で、前記エピタキ
シャル成長層の最下層側から前記エピタキシャル成長層
をエッチング除去することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項１８】 前記保持層の厚みは前記凹部の深さの
２倍以上であることを特徴とする請求項２記載の半導体
装置の製造方法。 - 【請求項１９】 前記第１電極と前記保持層とが容易に
分離可能な程度に弱く互いに結合していることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項２０】 前記素子がマイクロ波帯以上の周波数
で用いられるデバイスであることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項２１】 前記素子がマイクロ波またはミリ波用
ダイオードであることを特徴とする請求項２０記載の半
導体装置の製造方法。 - 【請求項２２】 前記素子がガンダイオードであること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項２３】 前記動作層がIII−V族化合物半導体で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項２４】 前記動作層がＩｎＰを主成分とするII
I−V族化合物半導体であることを特徴とする請求項２３
記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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