JP2004079690A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】フェイスダウンボンディングにより実装基板に実装する半導体チップの表面に形成されたバンプ電極上の樹脂膜を良好に除去する。
【解決手段】半導体ウェハ１上に樹脂膜２３および保護材２４を順次塗布した後、半導体ウェハ１における保護材２４および樹脂膜２３が塗布された面を化学機械研磨法による研磨、サンドペーパーなどを用いた手動による研磨、砥石などを用いた機械研磨またはダイヤモンドハイトなどを用いた機械研削などによりバンプ電極２２の上面が露出する程度まで研磨または研削する。
【選択図】 図１１
【解決手段】半導体ウェハ１上に樹脂膜２３および保護材２４を順次塗布した後、半導体ウェハ１における保護材２４および樹脂膜２３が塗布された面を化学機械研磨法による研磨、サンドペーパーなどを用いた手動による研磨、砥石などを用いた機械研磨またはダイヤモンドハイトなどを用いた機械研削などによりバンプ電極２２の上面が露出する程度まで研磨または研削する。
【選択図】 図１１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、フェイスダウンボンディングにより実装する半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、デジタル携帯電話などの移動体通信機器や高速データ通信機器などにおいては、小型化、薄型化および軽量化などが求められている。そのため、移動体通信機器や高速データ通信機器などのキーコンポーネントとなるアンテナスイッチモジュールおよび電圧制御発振器モジュールなどの高周波モジュールについても小型化、薄型化および軽量化が進められている。
【０００３】
高周波モジュールの小型化に対応して、その高周波モジュールにおいて使用される可変容量ダイオード、ＰＩＮダイオードおよびショットキダイオードなどの各種ダイオードについても小型化が求められている。従来、これらダイオードのパッケージは、たとえば、陽極側と陰極側とが対となり、それらが対向するリードを有するリードフレームを用意し、ダイオード素子が形成された半導体チップの裏面電極を、陽極側もしくは陰極側のリードの内端部（タブ）に接着し、半導体チップの表面電極と前記リードと対向する他方のリードの内端部（ポスト）とをＡｕ（金）ワイヤを用いたワイヤボンディングにより接続し、半導体チップ、ワイヤおよび前記対のリードをレジン材料で樹脂封止し、レジンパッケージとしていた。このように、従来のダイオードは、半導体チップの表面に一方の電極を、半導体チップの裏面に他方の電極を形成し、前記半導体チップ表面の電極とリードとをワイヤで接続する構造としていた。
【０００４】
上記したようなダイオードの構造については、たとえば昭和５９年５月２０日、電波新聞社発行、社団法人日本電子機械工業会編集、「総合電子部品ハンドブック」、ｐ１７９に記載がある。
【０００５】
【発明が解決しようとする課題】
ところが、上記したダイオードにおいては以下のような課題があることを本発明者は見出した。
【０００６】
すなわち、ダイオード素子が形成された半導体チップの表面電極とリードのポスト側とをワイヤボンディングにより接続した際に、ワイヤが上方への膨らみを持つワイヤループ形状を形成する。さらに、半導体チップ、ワイヤおよびリードを樹脂封止することから、ワイヤループ形状となったワイヤ、ワイヤが接続されるリードおよび樹脂封止に用いたレジンがパッケージの高さ（厚さ）方向および平面サイズにおいてパッケージサイズの小型化を阻害してしまうという問題がある。
【０００７】
そこで、本発明者は、アノードおよびカソードの２つの電極を半導体チップの片側表面に配置し、ワイヤを用いずに、アノードおよびカソードの２つの電極に対応したバンプ電極を形成してフェイスダウンボンディングにより実装基板に実装する半導体チップとすることにより、ダイオード素子が形成された半導体チップを小型化する技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００８】
すなわち、アノードおよびカソードの２つの電極上にバンプ電極を形成した後、半導体チップの実装時におけるバンプ電極への応力の緩和と水分浸入によるアノードおよびカソードの２つの電極の腐食防止とを目的として、たとえば感光性ポリイミド樹脂膜をバンプ電極が形成された半導体チップの表面に塗布する。次いで、バンプ電極上の感光性ポリイミド樹脂膜が露出するようなマスクを用いて半導体チップの表面を露光し、マスクで覆われていない感光性ポリイミド樹脂膜を露光させた後、所定のエッチング液でバンプ電極上の感光性ポリイミド樹脂膜を除去する。この時、バンプ電極の寸法（水平方向および高さ方向の少なくとも一方）にばらつき（製造上の誤差）があった場合には、除去されるべき感光性ポリイミド樹脂膜がバンプ電極上に残存してしまうことになる。感光性ポリイミド樹脂膜がバンプ電極上に残存した状態で半導体チップを実装基板へ実装した場合には、バンプ電極と実装基板との接続強度が低下してしまうことから、実装基板から半導体チップが剥離しやすくなってしまう問題がある。また、バンプ電極と実装基板との接続部に感光性ポリイミド樹脂膜が残存していることから、その接続部において電気的には導通不良が発生してしまう問題がある。
【０００９】
また、半導体チップが小型化することから、たとえばレーザを用いて半導体チップの裏面に極性識別マークおよび製品識別記号などを刻印する場合には、１文字当たりの寸法に制約が生じてしまう。そのため、刻印した極性識別マークおよび製品識別記号などの精度（たとえば鮮明さなど）が低下してしまう問題がある。また、極性識別マークおよび製品識別記号などの精度を向上するために１文字当たりの寸法を大きく確保した場合には、刻印できる文字数に制約ができてしまうことから、製品展開数に制約が生じてしまう問題がある。
【００１０】
本発明の目的は、フェイスダウンボンディングにより実装基板に実装する半導体チップの表面に形成されたバンプ電極上の樹脂膜を良好に除去することのできる技術を提供することにある。
【００１１】
また、本発明の他の目的は、小型化した半導体チップに対して、極性識別マークおよび製品識別記号などを精度良く形成することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明は、主面に半導体素子が形成された半導体基板の前記主面上において、前記半導体素子と電気的に接続するバンプ電極を形成する工程と、前記バンプ電極の存在下で前記半導体基板の主面を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜の表面を前記バンプ電極の上面が現れるまで研磨手段または研削手段により除去する工程とを含むものである。
【００１５】
また、本発明は、主面に半導体素子が形成された半導体基板の裏面に第１薄膜を形成する工程と、前記半導体基板の裏面内の所定の位置において、前記第１薄膜に識別マークを形成する工程とを含み、前記第１薄膜は所定の着色が施されているものである。
【００１６】
また、本発明は、
（ａ）半導体基板の主面に形成された半導体素子と、
（ｂ）前記半導体基板の裏面に形成された第１薄膜と、
（ｃ）前記半導体基板の裏面内の所定の位置において前記第１薄膜に形成された識別マークとを有し、前記第１薄膜は所定の着色が施され、前記識別マークは極性、製品名、ＩＤおよびメーカー名のうちの選択された１つ以上を示しているものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型の可変容量ダイオードである。以下、その製造方法を図１〜図１９を用いて説明する。
【００１９】
図１は、本実施の形態１の可変容量ダイオードの製造工程の一例を示した製造フロー図であり、工程Ｐ１〜工程Ｐ２３はその各工程の説明である。以下、この製造フロー図に従って、本実施の形態１の可変容量ダイオードの製造方法を説明する。
【００２０】
まず、図２に示すように、ｐ型の導電型を有し、抵抗率が約１０Ωｃｍの単結晶シリコンからなる半導体ウェハ（半導体基板）１を用意する。半導体ウェハ１に、たとえばＡｓ（ヒ素）イオンを導入する。続いて、その半導体ウェハ１に熱処理を施すことにより、そのＡｓイオンを拡散させ、ｎ型低抵抗層２を形成する（工程Ｐ１）。次いで、気相成長法を用いてｎ型低抵抗層２上にｎ−型エピタキシャル層３を形成する（工程Ｐ２）。
【００２１】
次に、たとえば熱酸化法を用いてｎ−型エピタキシャル層３の表面に酸化シリコン膜４を形成する（工程Ｐ３）。続いて、酸化シリコン膜４上にフォトレジスト膜（図示は省略）を形成した後、そのフォトレジスト膜をマスクとして酸化シリコン膜４をエッチングすることにより、酸化シリコン膜４に開口部を形成する。次いで、そのフォトレジスト膜をマスクとして、その開口部よりｎ−型エピタキシャル層３に、たとえばＰ（リン）イオンを導入する。続いて、半導体ウェハ１に対して熱処理を施し、そのＰイオンを拡散させることにより、ｎ型低抵抗層２に達するｎ＋型拡散層７を形成する（工程Ｐ４）。次いで、熱酸化法によりそのｎ＋型拡散層７の表面に酸化シリコン膜８を形成する。
【００２２】
次に、上記ｎ＋型拡散層７の形成に用いたフォトレジスト膜を除去した後、半導体ウェハ１上に新たにフォトレジスト膜（図示は省略）を形成し、そのフォトレジスト膜をマスクとして酸化シリコン膜４をエッチングすることより、酸化シリコン膜４に開口部を形成する。続いて、そのフォトレジスト膜をマスクとして、その開口部よりｎ−型エピタキシャル層３に、たとえばＰイオンを導入する。続いて、半導体ウェハ１に対して熱処理を施し、そのＰイオンを拡散させることにより、ｎ＋型超階段層１１を形成する（工程Ｐ５）。
【００２３】
次に、上記ｎ＋型超階段層１１の形成に用いたフォトレジスト膜を除去した後、半導体ウェハ１上に新たにフォトレジスト膜（図示は省略）を形成し、そのフォトレジスト膜をマスクとして酸化シリコン膜４をエッチングすることより、酸化シリコン膜４に開口部を形成する。続いて、そのフォトレジスト膜をマスクとして、その開口部よりｎ−型エピタキシャル層３に、たとえばＢ（ホウ素）イオンを導入する。続いて、半導体ウェハ１に対して熱処理を施し、そのＢイオンを拡散させることにより、ｐ＋型拡散層１４を形成する（工程Ｐ６）。ここまでの工程により、ｐ＋型拡散層１４、ｎ＋型超階段層１１、ｎ−型エピタキシャル層３、ｎ型低抵抗層２およびｎ＋型拡散層７からなるｐｎ接合（ダイオード素子（半導体素子））を形成することができる。次いで、たとえば熱酸化法にてｐ＋型拡散層１４の表面に酸化シリコン膜１５を形成する。
【００２４】
次に、上記ｐ＋型拡散層１４の形成に用いたフォトレジスト膜を除去した後、熱酸化法にて半導体ウェハ１上に酸化シリコン膜１６Ａを形成する。続いて、フォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜１６Ａをエッチングすることにより、酸化シリコン膜１６Ａに開口部を形成する。次いで、そのフォトレジスト膜をマスクとして、その開口部よりｎ−型エピタキシャル層３に、たとえばＰイオンを導入することにより、チャネルストッパ層１７を形成する（工程Ｐ７）。
【００２５】
続いて、チャネルストッパ層１７の形成に用いたフォトレジスト膜を除去した後、たとえばＣＶＤ法によりＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１６Ｂを堆積し、酸化シリコン膜１６ＡおよびＰＳＧ膜１６Ｂからなる中間保護膜１６を形成する（工程Ｐ８）。
【００２６】
次に、図３に示すように、フォトレジスト膜（図示は省略）をマスクとして中間保護膜１６および酸化シリコン膜８、１５をエッチングすることにより、ｐ＋型拡散層１４に達する開口部およびｎ＋型拡散層７に達する開口部を形成する。続いて、そのフォトレジスト膜を除去した後、Ａｌ（アルミニウム）合金またはＷ（タングステン）などのメタル膜を堆積する。次いで、そのメタル膜をエッチングによりパターニングし、ｐ＋型拡散層１４と電気的に接続するアノード電極１８およびｎ＋型拡散層７と電気的に接続するカソード電極１９を形成する（工程Ｐ９）。
【００２７】
次に、図４および図５に示すように、たとえばＣＶＤ法により半導体ウェハ１上に窒化シリコン膜を堆積する。次いで、フォトレジスト膜をマスクとしてその窒化シリコン膜をエッチングすることにより、最終保護膜２０を形成する（工程Ｐ１０）。なお、図４は半導体ウェハ１の主面（素子形成面）を示した要部平面図であり、図５は図４中のＡ−Ａ線に沿った半導体ウェハ１の断面を示した要部断面図である。
【００２８】
続いて、半導体ウェハ１上にＴｉ（チタン）膜およびＮｉ（ニッケル）膜を下層から順次蒸着することにより、バンプ電極用下地膜２１を形成する（工程Ｐ１１）。この時、Ｎｉ膜の代わりにＰｄ（パラジウム）膜を蒸着してもよい。
【００２９】
続いて、バンプ電極用下地膜２１上にフォトレジスト膜（図示は省略）を塗布し、フォトリソグラフィ技術によってそのフォトレジスト膜に選択的な開口を施すことにより、バンプ電極形成領域を設ける。次いで、たとえばめっき法によりＮｉ（ニッケル）膜またはＣｕ（銅）膜をそのバンプ電極形成領域に堆積することによって、バンプ電極２２を形成する（工程Ｐ１２）。
【００３０】
続いて、バンプ電極２２の形成に用いたフォトレジスト膜を除去した後、たとえば水酸化カリウム溶液またはヨウ化アンモニウム溶液を用いたウエットエッチングにより、バンプ電極２２の下部のバンプ電極用下地膜２１を残し、それ以外のバンプ電極用下地膜２１を除去する。
【００３１】
次に、図６〜図８に示すように、半導体ウェハ１の裏面にダイシング用のウェハシートＷＳ１を貼付した後、ダイシングブレードＤＢ１を用いたハーフカット法により半導体ウェハ１を個々の半導体チップ形成領域に区画する分割領域に溝部１Ａを形成する（工程Ｐ１３）。ここで、図６は、工程Ｐ１３における半導体ウェハ１の全体を示す斜視図である。この時、ダイシングブレードＤＢ１としては、刃の幅が約４０〜５０μｍのダイシングブレードを用いることを例示でき、その際に形成される溝部１Ａの幅は、約５０〜６０μｍとなる。また、溝部１Ａは、その下面がｎ型低抵抗層２よりも低くなるように形成するものとし、たとえば溝部１Ａの下面がｎ型低抵抗層２よりも３０〜４０μｍ程度深いところに位置するようにする。また、半導体ウェハ１は、上記分割領域により数万個の半導体チップ形成領域に区画されているものとする。
【００３２】
次に、図９および図１０に示すように、半導体ウェハ１上に樹脂膜（第１絶縁膜）２３を塗布し、溝部１Ａをその樹脂膜２３で埋め込む（工程Ｐ１４）。本実施の形態１においては、その樹脂膜２３として、たとえばポリイミド樹脂または液状レジンなどを用いることを例示できる。この時、樹脂膜２３は、バンプ電極２２の上面にも堆積するが、それ以外の領域においては、樹脂膜２３の上面がバンプ電極２２の上面より高くならないようにし、バンプ電極２２が完全に樹脂膜２３に埋まりきらないようにする。この樹脂膜２３を形成することにより、バンプ電極２２の周囲を樹脂膜２３で固めることになるので、本実施の形態１の可変容量ダイオードの実装時において、バンプ電極２２に働く応力を緩和することができる。それにより、本実施の形態１の可変容量ダイオードの実装不良などの不具合を防ぐことが可能となる。その後、必要に応じて樹脂膜２３に熱処理を施し、その樹脂膜２３を硬化させる（工程Ｐ１５）。
【００３３】
続いて、たとえば上記樹脂膜２３上にフォトレジスト膜またはアピエゾンワックスからなる保護材２４を塗布する（工程Ｐ１６）。この時、保護材２４によってバンプ電極２２が完全に埋まりきっても良い。
【００３４】
次に、図１１に示すように、半導体ウェハ１における上記保護材２４および樹脂膜２３が塗布された面をバンプ電極２２の上面が露出する程度まで研磨する（工程Ｐ１７）。この時、研磨手段としては、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法による研磨、サンドペーパーなどを用いた手動による研磨、砥石などを用いた機械研磨などを例示することができる。また、ダイヤモンドバイトなどを用いた機械研削手段を用いてもよい。バンプ電極２２が配置された領域以外の領域においては、樹脂膜２３上に保護材２４が堆積されているので、上記研磨工程時において樹脂膜２３の表面に傷が付いてしまうことを防ぐことができる。
【００３５】
バンプ電極２２上の樹脂膜２３を除去するに当たり、樹脂膜２３として感光性ポリイミド樹脂膜を用い、バンプ電極２２上の樹脂膜２３が露出するようなマスクを用いて半導体ウェハ１の表面を露光し、樹脂膜２３を感光させた後、所定のエッチング液でバンプ電極２２上の樹脂膜２３を除去する手段を用いた場合には、バンプ電極２２の寸法（水平方向および高さ方向の少なくとも一方）にばらつき（製造上の誤差）があると、除去されるべき樹脂膜２３がバンプ電極２２上に残存してしまうことが懸念される。一方、図１１を用いて説明したように、研磨によってバンプ電極２２の上面を露出させる手段を用いることによって、バンプ電極２２上の樹脂膜２３を残存させることなく除去することができる。それにより、本実施の形態１の可変容量ダイオードを実装基板に実装した際に、バンプ電極２２と実装基板との接続強度が低下してしまうことを防ぐことができる。また、バンプ電極２２と実装基板との接続部において樹脂膜が残存することを防ぐことができるので、その接続部において電気的導通不良が発生してしまうことを防ぐことができる。
【００３６】
次に、図１２および図１３に示すように、半導体ウェハ１上に残っている保護材２４を有機溶剤を用いて除去し、さらに続いて半導体ウェハ１を洗浄する（工程Ｐ１８）。続いて、無電解めっき法により、樹脂膜２３から露出したバンプ電極２２の表面にＡｕ（金）膜２５を堆積する（工程Ｐ１９）。化学的に安定なＡｕ膜２５を堆積することにより、バンプ電極２２の表面が酸化してしまうことを防ぐことができる。
【００３７】
次に、図１４および図１５に示すように、半導体ウェハ１の裏面よりウェハシートＷＳ１を剥がした後、たとえば半導体ウェハ１の裏面をエッチングすることによって半導体ウェハ１を薄くする（工程Ｐ２０）。本実施の形態１においては、このエッチングによって半導体ウェハ１の裏面からバンプ電極２２の上面までの高さを３００μｍ程度にすることを例示できる。また、エッチングによって半導体ウェハ１を薄くする手段を用いる代わりに、グラインディング法で半導体ウェハ１の裏面を研削することによって半導体ウェハ１を薄くしてもよい。
【００３８】
続いて、半導体ウェハ１の裏面に所定の着色が施された樹脂膜（第１薄膜）３１を塗布する（工程Ｐ２１）。この樹脂膜３１として、たとえば樹脂または液状レジンなどを用いること例示できる。また、樹脂膜３１に施す着色の色種は、半導体装置の製品系列別に予め決めておくものとし、たとえば本実施の形態１の半導体装置である可変容量ダイオードは黄色、ＰＩＮダイオードは橙色、ショットキバリアダイオードは青色というように色種を選択することができる。
【００３９】
続いて、たとえばＹＡＧ（Ｙｔｔｒｉｕｍ−Ａｌｕｍｉｎｕｍ−Ｇａｒｎｅｔ）またはＣＯ２（二酸化炭素）などを用いたレーザの照射により、各半導体チップ形成領域における上記樹脂膜３１に極性識別マーク３２Ａおよび製品識別マーク３２Ｂを形成する（工程Ｐ２２）。
【００４０】
ところで、半導体ウェハ１における各半導体チップ形成領域が小さくなるに従って、各半導体チップ形成領域に刻印できる極性識別マーク３２Ａおよび製品識別マーク３２Ｂの文字数および寸法に制約が生じてくることから、刻印した極性識別マーク３２Ａおよび製品識別マーク３２Ｂなどの精度（たとえば鮮明さなど）が低下してしまうことが懸念される。そこで、本実施の形態１においては、樹脂膜３１の色と製品識別マーク３２Ｂとで半導体装置（本実施の形態１においては可変容量ダイオード）を識別できるようにする。それにより、製品識別マーク３２Ｂで表すべき情報の一部を樹脂膜３１の色で示すことが可能となるので、各半導体チップ形成領域に刻印する製品識別マーク３２Ｂの文字数を低減することができる。それにより、各半導体チップ形成領域においては極性識別マーク３２Ａまたは製品識別マーク３２Ｂの１文字に割り当てることのできる領域を拡大することができる。すなわち、刻印した極性識別マーク３２Ａおよび製品識別マーク３２Ｂなどの精度が低下してしまうことを防ぐことができる。また、各半導体チップ形成領域に刻印できる製品識別マーク３２Ｂの数が少なくなった場合でも、樹脂膜３１の色と製品識別マーク３２Ｂとで半導体装置の種類を表すことができるようになることから、その種類を増加させることが可能となる。
【００４１】
次に、図１６〜図１８に示すように、半導体ウェハ１の裏面にダイシング用のウェハシートＷＳ２を添付した後、ダイシングブレードＤＢ２を用いたダイシング法により、半導体ウェハ１を個々の半導体チップ形成領域に区画する分割領域にウェハシートＷＳ２に達する溝部１Ｂを形成する。この時、ダイシングブレードＤＢ２としては、刃の幅が上記ダイシングブレードＤＢ１の刃の幅よりも小さいものを用いる。たとえば、ダイシングブレードの刃の幅が約２０μｍであった場合には、溝部１Ｂの幅は約３０μｍとなる。その結果、個々の半導体チップにおいては、その側面においてｎ型低抵抗層２、ｎ−型エピタキシャル層３およびチャネルストッパ層１７が樹脂膜２３に覆われることになる。これにより、半導体チップの側面よりｎ型低抵抗層２、ｎ−型エピタキシャル層３およびチャネルストッパ層１７が露出することを防ぎ、これらの半導体層が他の導電領域に短絡してしまう不具合を防ぐことができる。また、上記半導体チップの側面において、樹脂膜２３は少なくともｎ型低抵抗層２、ｎ−型エピタキシャル層３およびチャネルストッパ層１７の全体は覆っているので、上記工程Ｐ１３（図１参照）による切断面（溝部１Ａ（図６〜図８参照））より半導体チップ内に水分が浸入することを防ぐことができる。これにより、本実施の形態１の可変容量ダイオードの特性が劣化することを防ぐことができるので、その信頼性を向上することができる。
【００４２】
続いて、ウェハシートＷＳ２を半導体基板１の裏面より剥がし、半導体基板１を個々の半導体チップに分割することにより、図１９に示すような本実施の形態１の可変容量ダイオードを製造する（工程Ｐ２３）。なお、図１９（ａ）は本実施の形態１の可変容量ダイオードの上面図であり、図１９（ｃ）は本実施の形態１の可変容量ダイオードの下面図であり、図１９（ｂ）は図１９（ａ）中および図１９（ｃ）中に付したＢ−Ｂ線に沿った断面図である。
【００４３】
（実施の形態２）
次に、本実施の形態２の半導体装置の製造方法について説明する。
【００４４】
本実施の形態２の半導体装置の製造工程は、前記実施の形態１の半導体装置の製造工程とほぼ同様であるが、図２０に示すように、樹脂膜２３を可能な限り薄い膜厚で塗布するものである。本実施の形態２においては、バンプ電極２２の高さが２０μｍ程度である場合に、樹脂膜２３の膜厚をバンプ電極２２の側面を除く領域で５μｍ程度とすることを例示できる。樹脂膜２３を塗布し、前記実施の形態１において図９〜図１１を用いて説明した工程と同様の工程を経た後、図２１に示すように、半導体ウェハ１上に残っている保護材２４を有機溶剤を用いて除去し、さらに続いて半導体ウェハ１を洗浄する。
【００４５】
樹脂膜２３は、その膜厚が薄くなるに従ってバンプ電極２２の側面には付着し難くなる。そのため、上記したように樹脂膜２３を可能な限り薄い膜厚で塗布することによって、バンプ電極２２の側面に樹脂膜２３が付着することを防ぐことができる。このような状況下で、前記実施の形態１において図１２および図１３を用いて説明した工程と同様の工程によってＡｕ膜２５を堆積すると、Ａｕ膜２５をバンプ電極２２の上面のみならず側面にも堆積することができる。バンプ電極２２の側面にも化学的に安定なＡｕ膜２５を堆積することにより、バンプ電極２２が側面から酸化してしまうことを防ぐことができる。すなわち、バンプ電極２２の信頼性を向上することが可能となる。なお、バンプ電極２２の側面に薄い樹脂膜２３が付着してしまった場合には、その薄い樹脂膜２３は、フッ酸を用いて半導体ウェハ１を洗浄することにより除去することができる。
【００４６】
Ａｕ膜２５を堆積した後、前記実施の形態１において図１４〜図１８を用いて説明した工程と同様の工程を経ることによって本実施の形態２の半導体装置を製造する。
【００４７】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００４８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４９】
上記実施の形態においては、本発明をＣＳＰ型の可変容量ダイオードの製造工程に適用する場合について例示したが、たとえばＰＩＮダイオードおよびショットキバリアダイオードのような他種のＣＳＰ型のダイオードの製造工程、またはＣＳＰ型のトランジスタ（３端子素子）の製造工程に適用することも可能であり、ＣＳＰ型のトランジスタの製造工程に適用する場合には、極性識別マークおよび製品識別マーク以外に半導体チップのＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｎｕｍｂｅｒ）やメーカー名などを形成してもよい。
【００５０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）半導体ウェハ上に樹脂膜を研磨し、バンプ電極の上面を樹脂膜から露出させるので、バンプ電極上の樹脂膜を残存させることなく除去することができる。
（２）半導体ウェハの裏面に所定の着色が施された樹脂膜を塗布し、その樹脂膜に識別マークを形成し、樹脂膜の色と識別マークとで半導体装置の種類を表すようにするので、形成する識別マークの数を低減することができる。それにより、識別マークの１文字に割り当てることのできる領域を拡大できるので、形成する識別マークの精度が低下してしまうことを防ぐことができる。
（３）半導体ウェハの裏面に所定の着色が施された樹脂膜を塗布し、その樹脂膜に識別マークを形成し、樹脂膜の色と識別マークとで半導体装置の種類を表すようにするので、形成する識別マークの数を低減することができる。それにより、形成できる識別マークの数が少なくなった場合でも、表すことのできる半導体装置の種類を増加することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造フローを示す説明図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図５】図３に続く半導体装置の製造工程中の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造工程中の斜視図である。
【図７】図４に続く半導体装置の製造工程中の要部平面図である。
【図８】図５に続く半導体装置の製造工程中の要部断面図である。
【図９】図７に続く半導体装置の製造工程中の要部平面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程中の平面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造工程中の斜視図である。
【図１７】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１８】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１９】（ａ）、（ｂ）および（ｃ）は、それぞれ本発明の一実施の形態である半導体装置の上面図、断面図および下面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
１ 半導体ウェハ（半導体基板）
１Ａ、１Ｂ 溝部
２ ｎ型低抵抗層
３ ｎ−型エピタキシャル層
４ 酸化シリコン膜
７ ｎ＋型拡散層
８ 酸化シリコン膜
１１ ｎ＋型超階段層
１４ ｐ＋型拡散層
１５ 酸化シリコン膜
１６ 中間保護膜
１６Ａ 酸化シリコン膜
１６Ｂ ＰＳＧ膜
１７ チャネルストッパ層
１８ アノード電極
１９ カソード電極
２０ 最終保護膜
２１ バンプ電極用下地膜
２２ バンプ電極
２３ 樹脂膜（第１絶縁膜）
２４ 保護材
２５ Ａｕ膜
３１ 樹脂膜（第１薄膜）
３２Ａ 極性識別マーク
３２Ｂ 製品識別マーク
ＤＢ１、ＤＢ２ ダイシングブレード
Ｐ１〜Ｐ２３ 工程
ＷＳ１、ＷＳ２ ウェハシート
【発明の属する技術分野】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、フェイスダウンボンディングにより実装する半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、デジタル携帯電話などの移動体通信機器や高速データ通信機器などにおいては、小型化、薄型化および軽量化などが求められている。そのため、移動体通信機器や高速データ通信機器などのキーコンポーネントとなるアンテナスイッチモジュールおよび電圧制御発振器モジュールなどの高周波モジュールについても小型化、薄型化および軽量化が進められている。
【０００３】
高周波モジュールの小型化に対応して、その高周波モジュールにおいて使用される可変容量ダイオード、ＰＩＮダイオードおよびショットキダイオードなどの各種ダイオードについても小型化が求められている。従来、これらダイオードのパッケージは、たとえば、陽極側と陰極側とが対となり、それらが対向するリードを有するリードフレームを用意し、ダイオード素子が形成された半導体チップの裏面電極を、陽極側もしくは陰極側のリードの内端部（タブ）に接着し、半導体チップの表面電極と前記リードと対向する他方のリードの内端部（ポスト）とをＡｕ（金）ワイヤを用いたワイヤボンディングにより接続し、半導体チップ、ワイヤおよび前記対のリードをレジン材料で樹脂封止し、レジンパッケージとしていた。このように、従来のダイオードは、半導体チップの表面に一方の電極を、半導体チップの裏面に他方の電極を形成し、前記半導体チップ表面の電極とリードとをワイヤで接続する構造としていた。
【０００４】
上記したようなダイオードの構造については、たとえば昭和５９年５月２０日、電波新聞社発行、社団法人日本電子機械工業会編集、「総合電子部品ハンドブック」、ｐ１７９に記載がある。
【０００５】
【発明が解決しようとする課題】
ところが、上記したダイオードにおいては以下のような課題があることを本発明者は見出した。
【０００６】
すなわち、ダイオード素子が形成された半導体チップの表面電極とリードのポスト側とをワイヤボンディングにより接続した際に、ワイヤが上方への膨らみを持つワイヤループ形状を形成する。さらに、半導体チップ、ワイヤおよびリードを樹脂封止することから、ワイヤループ形状となったワイヤ、ワイヤが接続されるリードおよび樹脂封止に用いたレジンがパッケージの高さ（厚さ）方向および平面サイズにおいてパッケージサイズの小型化を阻害してしまうという問題がある。
【０００７】
そこで、本発明者は、アノードおよびカソードの２つの電極を半導体チップの片側表面に配置し、ワイヤを用いずに、アノードおよびカソードの２つの電極に対応したバンプ電極を形成してフェイスダウンボンディングにより実装基板に実装する半導体チップとすることにより、ダイオード素子が形成された半導体チップを小型化する技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００８】
すなわち、アノードおよびカソードの２つの電極上にバンプ電極を形成した後、半導体チップの実装時におけるバンプ電極への応力の緩和と水分浸入によるアノードおよびカソードの２つの電極の腐食防止とを目的として、たとえば感光性ポリイミド樹脂膜をバンプ電極が形成された半導体チップの表面に塗布する。次いで、バンプ電極上の感光性ポリイミド樹脂膜が露出するようなマスクを用いて半導体チップの表面を露光し、マスクで覆われていない感光性ポリイミド樹脂膜を露光させた後、所定のエッチング液でバンプ電極上の感光性ポリイミド樹脂膜を除去する。この時、バンプ電極の寸法（水平方向および高さ方向の少なくとも一方）にばらつき（製造上の誤差）があった場合には、除去されるべき感光性ポリイミド樹脂膜がバンプ電極上に残存してしまうことになる。感光性ポリイミド樹脂膜がバンプ電極上に残存した状態で半導体チップを実装基板へ実装した場合には、バンプ電極と実装基板との接続強度が低下してしまうことから、実装基板から半導体チップが剥離しやすくなってしまう問題がある。また、バンプ電極と実装基板との接続部に感光性ポリイミド樹脂膜が残存していることから、その接続部において電気的には導通不良が発生してしまう問題がある。
【０００９】
また、半導体チップが小型化することから、たとえばレーザを用いて半導体チップの裏面に極性識別マークおよび製品識別記号などを刻印する場合には、１文字当たりの寸法に制約が生じてしまう。そのため、刻印した極性識別マークおよび製品識別記号などの精度（たとえば鮮明さなど）が低下してしまう問題がある。また、極性識別マークおよび製品識別記号などの精度を向上するために１文字当たりの寸法を大きく確保した場合には、刻印できる文字数に制約ができてしまうことから、製品展開数に制約が生じてしまう問題がある。
【００１０】
本発明の目的は、フェイスダウンボンディングにより実装基板に実装する半導体チップの表面に形成されたバンプ電極上の樹脂膜を良好に除去することのできる技術を提供することにある。
【００１１】
また、本発明の他の目的は、小型化した半導体チップに対して、極性識別マークおよび製品識別記号などを精度良く形成することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明は、主面に半導体素子が形成された半導体基板の前記主面上において、前記半導体素子と電気的に接続するバンプ電極を形成する工程と、前記バンプ電極の存在下で前記半導体基板の主面を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜の表面を前記バンプ電極の上面が現れるまで研磨手段または研削手段により除去する工程とを含むものである。
【００１５】
また、本発明は、主面に半導体素子が形成された半導体基板の裏面に第１薄膜を形成する工程と、前記半導体基板の裏面内の所定の位置において、前記第１薄膜に識別マークを形成する工程とを含み、前記第１薄膜は所定の着色が施されているものである。
【００１６】
また、本発明は、
（ａ）半導体基板の主面に形成された半導体素子と、
（ｂ）前記半導体基板の裏面に形成された第１薄膜と、
（ｃ）前記半導体基板の裏面内の所定の位置において前記第１薄膜に形成された識別マークとを有し、前記第１薄膜は所定の着色が施され、前記識別マークは極性、製品名、ＩＤおよびメーカー名のうちの選択された１つ以上を示しているものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型の可変容量ダイオードである。以下、その製造方法を図１〜図１９を用いて説明する。
【００１９】
図１は、本実施の形態１の可変容量ダイオードの製造工程の一例を示した製造フロー図であり、工程Ｐ１〜工程Ｐ２３はその各工程の説明である。以下、この製造フロー図に従って、本実施の形態１の可変容量ダイオードの製造方法を説明する。
【００２０】
まず、図２に示すように、ｐ型の導電型を有し、抵抗率が約１０Ωｃｍの単結晶シリコンからなる半導体ウェハ（半導体基板）１を用意する。半導体ウェハ１に、たとえばＡｓ（ヒ素）イオンを導入する。続いて、その半導体ウェハ１に熱処理を施すことにより、そのＡｓイオンを拡散させ、ｎ型低抵抗層２を形成する（工程Ｐ１）。次いで、気相成長法を用いてｎ型低抵抗層２上にｎ−型エピタキシャル層３を形成する（工程Ｐ２）。
【００２１】
次に、たとえば熱酸化法を用いてｎ−型エピタキシャル層３の表面に酸化シリコン膜４を形成する（工程Ｐ３）。続いて、酸化シリコン膜４上にフォトレジスト膜（図示は省略）を形成した後、そのフォトレジスト膜をマスクとして酸化シリコン膜４をエッチングすることにより、酸化シリコン膜４に開口部を形成する。次いで、そのフォトレジスト膜をマスクとして、その開口部よりｎ−型エピタキシャル層３に、たとえばＰ（リン）イオンを導入する。続いて、半導体ウェハ１に対して熱処理を施し、そのＰイオンを拡散させることにより、ｎ型低抵抗層２に達するｎ＋型拡散層７を形成する（工程Ｐ４）。次いで、熱酸化法によりそのｎ＋型拡散層７の表面に酸化シリコン膜８を形成する。
【００２２】
次に、上記ｎ＋型拡散層７の形成に用いたフォトレジスト膜を除去した後、半導体ウェハ１上に新たにフォトレジスト膜（図示は省略）を形成し、そのフォトレジスト膜をマスクとして酸化シリコン膜４をエッチングすることより、酸化シリコン膜４に開口部を形成する。続いて、そのフォトレジスト膜をマスクとして、その開口部よりｎ−型エピタキシャル層３に、たとえばＰイオンを導入する。続いて、半導体ウェハ１に対して熱処理を施し、そのＰイオンを拡散させることにより、ｎ＋型超階段層１１を形成する（工程Ｐ５）。
【００２３】
次に、上記ｎ＋型超階段層１１の形成に用いたフォトレジスト膜を除去した後、半導体ウェハ１上に新たにフォトレジスト膜（図示は省略）を形成し、そのフォトレジスト膜をマスクとして酸化シリコン膜４をエッチングすることより、酸化シリコン膜４に開口部を形成する。続いて、そのフォトレジスト膜をマスクとして、その開口部よりｎ−型エピタキシャル層３に、たとえばＢ（ホウ素）イオンを導入する。続いて、半導体ウェハ１に対して熱処理を施し、そのＢイオンを拡散させることにより、ｐ＋型拡散層１４を形成する（工程Ｐ６）。ここまでの工程により、ｐ＋型拡散層１４、ｎ＋型超階段層１１、ｎ−型エピタキシャル層３、ｎ型低抵抗層２およびｎ＋型拡散層７からなるｐｎ接合（ダイオード素子（半導体素子））を形成することができる。次いで、たとえば熱酸化法にてｐ＋型拡散層１４の表面に酸化シリコン膜１５を形成する。
【００２４】
次に、上記ｐ＋型拡散層１４の形成に用いたフォトレジスト膜を除去した後、熱酸化法にて半導体ウェハ１上に酸化シリコン膜１６Ａを形成する。続いて、フォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜１６Ａをエッチングすることにより、酸化シリコン膜１６Ａに開口部を形成する。次いで、そのフォトレジスト膜をマスクとして、その開口部よりｎ−型エピタキシャル層３に、たとえばＰイオンを導入することにより、チャネルストッパ層１７を形成する（工程Ｐ７）。
【００２５】
続いて、チャネルストッパ層１７の形成に用いたフォトレジスト膜を除去した後、たとえばＣＶＤ法によりＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１６Ｂを堆積し、酸化シリコン膜１６ＡおよびＰＳＧ膜１６Ｂからなる中間保護膜１６を形成する（工程Ｐ８）。
【００２６】
次に、図３に示すように、フォトレジスト膜（図示は省略）をマスクとして中間保護膜１６および酸化シリコン膜８、１５をエッチングすることにより、ｐ＋型拡散層１４に達する開口部およびｎ＋型拡散層７に達する開口部を形成する。続いて、そのフォトレジスト膜を除去した後、Ａｌ（アルミニウム）合金またはＷ（タングステン）などのメタル膜を堆積する。次いで、そのメタル膜をエッチングによりパターニングし、ｐ＋型拡散層１４と電気的に接続するアノード電極１８およびｎ＋型拡散層７と電気的に接続するカソード電極１９を形成する（工程Ｐ９）。
【００２７】
次に、図４および図５に示すように、たとえばＣＶＤ法により半導体ウェハ１上に窒化シリコン膜を堆積する。次いで、フォトレジスト膜をマスクとしてその窒化シリコン膜をエッチングすることにより、最終保護膜２０を形成する（工程Ｐ１０）。なお、図４は半導体ウェハ１の主面（素子形成面）を示した要部平面図であり、図５は図４中のＡ−Ａ線に沿った半導体ウェハ１の断面を示した要部断面図である。
【００２８】
続いて、半導体ウェハ１上にＴｉ（チタン）膜およびＮｉ（ニッケル）膜を下層から順次蒸着することにより、バンプ電極用下地膜２１を形成する（工程Ｐ１１）。この時、Ｎｉ膜の代わりにＰｄ（パラジウム）膜を蒸着してもよい。
【００２９】
続いて、バンプ電極用下地膜２１上にフォトレジスト膜（図示は省略）を塗布し、フォトリソグラフィ技術によってそのフォトレジスト膜に選択的な開口を施すことにより、バンプ電極形成領域を設ける。次いで、たとえばめっき法によりＮｉ（ニッケル）膜またはＣｕ（銅）膜をそのバンプ電極形成領域に堆積することによって、バンプ電極２２を形成する（工程Ｐ１２）。
【００３０】
続いて、バンプ電極２２の形成に用いたフォトレジスト膜を除去した後、たとえば水酸化カリウム溶液またはヨウ化アンモニウム溶液を用いたウエットエッチングにより、バンプ電極２２の下部のバンプ電極用下地膜２１を残し、それ以外のバンプ電極用下地膜２１を除去する。
【００３１】
次に、図６〜図８に示すように、半導体ウェハ１の裏面にダイシング用のウェハシートＷＳ１を貼付した後、ダイシングブレードＤＢ１を用いたハーフカット法により半導体ウェハ１を個々の半導体チップ形成領域に区画する分割領域に溝部１Ａを形成する（工程Ｐ１３）。ここで、図６は、工程Ｐ１３における半導体ウェハ１の全体を示す斜視図である。この時、ダイシングブレードＤＢ１としては、刃の幅が約４０〜５０μｍのダイシングブレードを用いることを例示でき、その際に形成される溝部１Ａの幅は、約５０〜６０μｍとなる。また、溝部１Ａは、その下面がｎ型低抵抗層２よりも低くなるように形成するものとし、たとえば溝部１Ａの下面がｎ型低抵抗層２よりも３０〜４０μｍ程度深いところに位置するようにする。また、半導体ウェハ１は、上記分割領域により数万個の半導体チップ形成領域に区画されているものとする。
【００３２】
次に、図９および図１０に示すように、半導体ウェハ１上に樹脂膜（第１絶縁膜）２３を塗布し、溝部１Ａをその樹脂膜２３で埋め込む（工程Ｐ１４）。本実施の形態１においては、その樹脂膜２３として、たとえばポリイミド樹脂または液状レジンなどを用いることを例示できる。この時、樹脂膜２３は、バンプ電極２２の上面にも堆積するが、それ以外の領域においては、樹脂膜２３の上面がバンプ電極２２の上面より高くならないようにし、バンプ電極２２が完全に樹脂膜２３に埋まりきらないようにする。この樹脂膜２３を形成することにより、バンプ電極２２の周囲を樹脂膜２３で固めることになるので、本実施の形態１の可変容量ダイオードの実装時において、バンプ電極２２に働く応力を緩和することができる。それにより、本実施の形態１の可変容量ダイオードの実装不良などの不具合を防ぐことが可能となる。その後、必要に応じて樹脂膜２３に熱処理を施し、その樹脂膜２３を硬化させる（工程Ｐ１５）。
【００３３】
続いて、たとえば上記樹脂膜２３上にフォトレジスト膜またはアピエゾンワックスからなる保護材２４を塗布する（工程Ｐ１６）。この時、保護材２４によってバンプ電極２２が完全に埋まりきっても良い。
【００３４】
次に、図１１に示すように、半導体ウェハ１における上記保護材２４および樹脂膜２３が塗布された面をバンプ電極２２の上面が露出する程度まで研磨する（工程Ｐ１７）。この時、研磨手段としては、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法による研磨、サンドペーパーなどを用いた手動による研磨、砥石などを用いた機械研磨などを例示することができる。また、ダイヤモンドバイトなどを用いた機械研削手段を用いてもよい。バンプ電極２２が配置された領域以外の領域においては、樹脂膜２３上に保護材２４が堆積されているので、上記研磨工程時において樹脂膜２３の表面に傷が付いてしまうことを防ぐことができる。
【００３５】
バンプ電極２２上の樹脂膜２３を除去するに当たり、樹脂膜２３として感光性ポリイミド樹脂膜を用い、バンプ電極２２上の樹脂膜２３が露出するようなマスクを用いて半導体ウェハ１の表面を露光し、樹脂膜２３を感光させた後、所定のエッチング液でバンプ電極２２上の樹脂膜２３を除去する手段を用いた場合には、バンプ電極２２の寸法（水平方向および高さ方向の少なくとも一方）にばらつき（製造上の誤差）があると、除去されるべき樹脂膜２３がバンプ電極２２上に残存してしまうことが懸念される。一方、図１１を用いて説明したように、研磨によってバンプ電極２２の上面を露出させる手段を用いることによって、バンプ電極２２上の樹脂膜２３を残存させることなく除去することができる。それにより、本実施の形態１の可変容量ダイオードを実装基板に実装した際に、バンプ電極２２と実装基板との接続強度が低下してしまうことを防ぐことができる。また、バンプ電極２２と実装基板との接続部において樹脂膜が残存することを防ぐことができるので、その接続部において電気的導通不良が発生してしまうことを防ぐことができる。
【００３６】
次に、図１２および図１３に示すように、半導体ウェハ１上に残っている保護材２４を有機溶剤を用いて除去し、さらに続いて半導体ウェハ１を洗浄する（工程Ｐ１８）。続いて、無電解めっき法により、樹脂膜２３から露出したバンプ電極２２の表面にＡｕ（金）膜２５を堆積する（工程Ｐ１９）。化学的に安定なＡｕ膜２５を堆積することにより、バンプ電極２２の表面が酸化してしまうことを防ぐことができる。
【００３７】
次に、図１４および図１５に示すように、半導体ウェハ１の裏面よりウェハシートＷＳ１を剥がした後、たとえば半導体ウェハ１の裏面をエッチングすることによって半導体ウェハ１を薄くする（工程Ｐ２０）。本実施の形態１においては、このエッチングによって半導体ウェハ１の裏面からバンプ電極２２の上面までの高さを３００μｍ程度にすることを例示できる。また、エッチングによって半導体ウェハ１を薄くする手段を用いる代わりに、グラインディング法で半導体ウェハ１の裏面を研削することによって半導体ウェハ１を薄くしてもよい。
【００３８】
続いて、半導体ウェハ１の裏面に所定の着色が施された樹脂膜（第１薄膜）３１を塗布する（工程Ｐ２１）。この樹脂膜３１として、たとえば樹脂または液状レジンなどを用いること例示できる。また、樹脂膜３１に施す着色の色種は、半導体装置の製品系列別に予め決めておくものとし、たとえば本実施の形態１の半導体装置である可変容量ダイオードは黄色、ＰＩＮダイオードは橙色、ショットキバリアダイオードは青色というように色種を選択することができる。
【００３９】
続いて、たとえばＹＡＧ（Ｙｔｔｒｉｕｍ−Ａｌｕｍｉｎｕｍ−Ｇａｒｎｅｔ）またはＣＯ２（二酸化炭素）などを用いたレーザの照射により、各半導体チップ形成領域における上記樹脂膜３１に極性識別マーク３２Ａおよび製品識別マーク３２Ｂを形成する（工程Ｐ２２）。
【００４０】
ところで、半導体ウェハ１における各半導体チップ形成領域が小さくなるに従って、各半導体チップ形成領域に刻印できる極性識別マーク３２Ａおよび製品識別マーク３２Ｂの文字数および寸法に制約が生じてくることから、刻印した極性識別マーク３２Ａおよび製品識別マーク３２Ｂなどの精度（たとえば鮮明さなど）が低下してしまうことが懸念される。そこで、本実施の形態１においては、樹脂膜３１の色と製品識別マーク３２Ｂとで半導体装置（本実施の形態１においては可変容量ダイオード）を識別できるようにする。それにより、製品識別マーク３２Ｂで表すべき情報の一部を樹脂膜３１の色で示すことが可能となるので、各半導体チップ形成領域に刻印する製品識別マーク３２Ｂの文字数を低減することができる。それにより、各半導体チップ形成領域においては極性識別マーク３２Ａまたは製品識別マーク３２Ｂの１文字に割り当てることのできる領域を拡大することができる。すなわち、刻印した極性識別マーク３２Ａおよび製品識別マーク３２Ｂなどの精度が低下してしまうことを防ぐことができる。また、各半導体チップ形成領域に刻印できる製品識別マーク３２Ｂの数が少なくなった場合でも、樹脂膜３１の色と製品識別マーク３２Ｂとで半導体装置の種類を表すことができるようになることから、その種類を増加させることが可能となる。
【００４１】
次に、図１６〜図１８に示すように、半導体ウェハ１の裏面にダイシング用のウェハシートＷＳ２を添付した後、ダイシングブレードＤＢ２を用いたダイシング法により、半導体ウェハ１を個々の半導体チップ形成領域に区画する分割領域にウェハシートＷＳ２に達する溝部１Ｂを形成する。この時、ダイシングブレードＤＢ２としては、刃の幅が上記ダイシングブレードＤＢ１の刃の幅よりも小さいものを用いる。たとえば、ダイシングブレードの刃の幅が約２０μｍであった場合には、溝部１Ｂの幅は約３０μｍとなる。その結果、個々の半導体チップにおいては、その側面においてｎ型低抵抗層２、ｎ−型エピタキシャル層３およびチャネルストッパ層１７が樹脂膜２３に覆われることになる。これにより、半導体チップの側面よりｎ型低抵抗層２、ｎ−型エピタキシャル層３およびチャネルストッパ層１７が露出することを防ぎ、これらの半導体層が他の導電領域に短絡してしまう不具合を防ぐことができる。また、上記半導体チップの側面において、樹脂膜２３は少なくともｎ型低抵抗層２、ｎ−型エピタキシャル層３およびチャネルストッパ層１７の全体は覆っているので、上記工程Ｐ１３（図１参照）による切断面（溝部１Ａ（図６〜図８参照））より半導体チップ内に水分が浸入することを防ぐことができる。これにより、本実施の形態１の可変容量ダイオードの特性が劣化することを防ぐことができるので、その信頼性を向上することができる。
【００４２】
続いて、ウェハシートＷＳ２を半導体基板１の裏面より剥がし、半導体基板１を個々の半導体チップに分割することにより、図１９に示すような本実施の形態１の可変容量ダイオードを製造する（工程Ｐ２３）。なお、図１９（ａ）は本実施の形態１の可変容量ダイオードの上面図であり、図１９（ｃ）は本実施の形態１の可変容量ダイオードの下面図であり、図１９（ｂ）は図１９（ａ）中および図１９（ｃ）中に付したＢ−Ｂ線に沿った断面図である。
【００４３】
（実施の形態２）
次に、本実施の形態２の半導体装置の製造方法について説明する。
【００４４】
本実施の形態２の半導体装置の製造工程は、前記実施の形態１の半導体装置の製造工程とほぼ同様であるが、図２０に示すように、樹脂膜２３を可能な限り薄い膜厚で塗布するものである。本実施の形態２においては、バンプ電極２２の高さが２０μｍ程度である場合に、樹脂膜２３の膜厚をバンプ電極２２の側面を除く領域で５μｍ程度とすることを例示できる。樹脂膜２３を塗布し、前記実施の形態１において図９〜図１１を用いて説明した工程と同様の工程を経た後、図２１に示すように、半導体ウェハ１上に残っている保護材２４を有機溶剤を用いて除去し、さらに続いて半導体ウェハ１を洗浄する。
【００４５】
樹脂膜２３は、その膜厚が薄くなるに従ってバンプ電極２２の側面には付着し難くなる。そのため、上記したように樹脂膜２３を可能な限り薄い膜厚で塗布することによって、バンプ電極２２の側面に樹脂膜２３が付着することを防ぐことができる。このような状況下で、前記実施の形態１において図１２および図１３を用いて説明した工程と同様の工程によってＡｕ膜２５を堆積すると、Ａｕ膜２５をバンプ電極２２の上面のみならず側面にも堆積することができる。バンプ電極２２の側面にも化学的に安定なＡｕ膜２５を堆積することにより、バンプ電極２２が側面から酸化してしまうことを防ぐことができる。すなわち、バンプ電極２２の信頼性を向上することが可能となる。なお、バンプ電極２２の側面に薄い樹脂膜２３が付着してしまった場合には、その薄い樹脂膜２３は、フッ酸を用いて半導体ウェハ１を洗浄することにより除去することができる。
【００４６】
Ａｕ膜２５を堆積した後、前記実施の形態１において図１４〜図１８を用いて説明した工程と同様の工程を経ることによって本実施の形態２の半導体装置を製造する。
【００４７】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００４８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４９】
上記実施の形態においては、本発明をＣＳＰ型の可変容量ダイオードの製造工程に適用する場合について例示したが、たとえばＰＩＮダイオードおよびショットキバリアダイオードのような他種のＣＳＰ型のダイオードの製造工程、またはＣＳＰ型のトランジスタ（３端子素子）の製造工程に適用することも可能であり、ＣＳＰ型のトランジスタの製造工程に適用する場合には、極性識別マークおよび製品識別マーク以外に半導体チップのＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｎｕｍｂｅｒ）やメーカー名などを形成してもよい。
【００５０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）半導体ウェハ上に樹脂膜を研磨し、バンプ電極の上面を樹脂膜から露出させるので、バンプ電極上の樹脂膜を残存させることなく除去することができる。
（２）半導体ウェハの裏面に所定の着色が施された樹脂膜を塗布し、その樹脂膜に識別マークを形成し、樹脂膜の色と識別マークとで半導体装置の種類を表すようにするので、形成する識別マークの数を低減することができる。それにより、識別マークの１文字に割り当てることのできる領域を拡大できるので、形成する識別マークの精度が低下してしまうことを防ぐことができる。
（３）半導体ウェハの裏面に所定の着色が施された樹脂膜を塗布し、その樹脂膜に識別マークを形成し、樹脂膜の色と識別マークとで半導体装置の種類を表すようにするので、形成する識別マークの数を低減することができる。それにより、形成できる識別マークの数が少なくなった場合でも、表すことのできる半導体装置の種類を増加することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造フローを示す説明図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図５】図３に続く半導体装置の製造工程中の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造工程中の斜視図である。
【図７】図４に続く半導体装置の製造工程中の要部平面図である。
【図８】図５に続く半導体装置の製造工程中の要部断面図である。
【図９】図７に続く半導体装置の製造工程中の要部平面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程中の平面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造工程中の斜視図である。
【図１７】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１８】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１９】（ａ）、（ｂ）および（ｃ）は、それぞれ本発明の一実施の形態である半導体装置の上面図、断面図および下面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
１ 半導体ウェハ（半導体基板）
１Ａ、１Ｂ 溝部
２ ｎ型低抵抗層
３ ｎ−型エピタキシャル層
４ 酸化シリコン膜
７ ｎ＋型拡散層
８ 酸化シリコン膜
１１ ｎ＋型超階段層
１４ ｐ＋型拡散層
１５ 酸化シリコン膜
１６ 中間保護膜
１６Ａ 酸化シリコン膜
１６Ｂ ＰＳＧ膜
１７ チャネルストッパ層
１８ アノード電極
１９ カソード電極
２０ 最終保護膜
２１ バンプ電極用下地膜
２２ バンプ電極
２３ 樹脂膜（第１絶縁膜）
２４ 保護材
２５ Ａｕ膜
３１ 樹脂膜（第１薄膜）
３２Ａ 極性識別マーク
３２Ｂ 製品識別マーク
ＤＢ１、ＤＢ２ ダイシングブレード
Ｐ１〜Ｐ２３ 工程
ＷＳ１、ＷＳ２ ウェハシート
Claims (5)
- （ａ）主面に半導体素子が形成された半導体基板を用意する工程、
（ｂ）前記半導体基板の前記主面上において、前記半導体素子と電気的に接続するバンプ電極を形成する工程、
（ｃ）前記バンプ電極の存在下で前記半導体基板の主面を覆う第１絶縁膜を形成する工程、
（ｄ）前記バンプ電極の上面が現れるまで研磨手段または研削手段により前記第１絶縁膜を表面から除去する工程、
を含むことを特徴とする半導体装置の製造方法。 - （ａ）分割領域によって複数の半導体チップ形成領域に区画され、主面において前記半導体チップ形成領域の各々に半導体素子が形成されたウェハ状の半導体基板を用意する工程、
（ｂ）前記半導体基板の前記主面上において、前記半導体チップ形成領域の各々に前記半導体素子と電気的に接続するバンプ電極を形成する工程、
（ｃ）前記バンプ電極の存在下で前記半導体基板の主面を覆う第１絶縁膜を形成する工程、
（ｄ）前記バンプ電極の上面が現れるまで研磨手段または研削手段により前記第１絶縁膜を表面から除去する工程、
（ｅ）前記分割領域に沿って前記半導体基板および前記第１絶縁膜を切断することにより、複数の半導体チップを形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - （ａ）主面に半導体素子が形成された半導体基板を用意する工程、
（ｂ）前記半導体基板の裏面に第１薄膜を形成する工程、
（ｃ）前記半導体基板の裏面内の所定の位置において、前記第１薄膜に識別マークを形成する工程、
を含み、前記第１薄膜は所定の着色が施されていることを特徴とする半導体装置の製造方法。 - （ａ）分割領域によって複数の半導体チップ形成領域に区画され、主面において前記半導体チップ形成領域の各々に半導体素子が形成されたウェハ状の半導体基板を用意する工程、
（ｂ）前記半導体基板の裏面に第１薄膜を形成する工程、
（ｃ）前記半導体チップ形成領域の各々の所定の位置において、前記第１薄膜に識別マークを形成する工程、
（ｄ）前記分割領域に沿って前記半導体基板および前記第１薄膜を切断することにより、複数の半導体チップを形成する工程、
を含み、前記第１薄膜は所定の着色が施されていることを特徴とする半導体装置の製造方法。 - 半導体基板の主面に形成された半導体素子と、前記半導体基板の裏面に形成された第１薄膜と、前記半導体基板の裏面内の所定の位置において前記第１薄膜に形成された識別マークとを有し、前記第１薄膜は所定の着色が施され、前記識別マークは極性、製品名、ＩＤおよびメーカー名のうちの選択された１つ以上を示していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002236181A JP2004079690A (ja) | 2002-08-14 | 2002-08-14 | 半導体装置の製造方法および半導体装置 |
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| JP2002236181A JP2004079690A (ja) | 2002-08-14 | 2002-08-14 | 半導体装置の製造方法および半導体装置 |
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Family
ID=32020432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2002236181A Pending JP2004079690A (ja) | 2002-08-14 | 2002-08-14 | 半導体装置の製造方法および半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2002
- 2002-08-14 JP JP2002236181A patent/JP2004079690A/ja active Pending
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