KR100909849B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR100909849B1
KR100909849B1 KR1020070089060A KR20070089060A KR100909849B1 KR 100909849 B1 KR100909849 B1 KR 100909849B1 KR 1020070089060 A KR1020070089060 A KR 1020070089060A KR 20070089060 A KR20070089060 A KR 20070089060A KR 100909849 B1 KR100909849 B1 KR 100909849B1
Authority
KR
South Korea
Prior art keywords
via hole
semiconductor device
substrate
semiconductor
semiconductor substrate
Prior art date
Application number
KR1020070089060A
Other languages
English (en)
Other versions
KR20080028769A (ko
Inventor
슈지 아사이
다다치카 히다카
나오토 구로사와
히로카즈 오이카와
다카키 니와
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20080028769A publication Critical patent/KR20080028769A/ko
Application granted granted Critical
Publication of KR100909849B1 publication Critical patent/KR100909849B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체장치는 반도체기판의 제1면에 형성된 반도체장치, 반도체기판의 제1면에 오목모양으로 형성된 제1비어홀에 제공된 블록킹막, 블록킹막과 접촉하고 반도체장치의 전극에 접속된 제1비어라인, 및 제2비어홀 내부에 형성되는 제2비어라인으로서, 블록킹막이 사이에 개재된 제1비어라인과 전기적으로 접속되고 제2면에 형성된 전선의 일부인 제2비어라인을 구비하고, 제2비어홀은 블록킹막에 닿기 위해 반도체기판의 제1면에 대향하는 제2면에 오목모양으로 형성된다. 블로킹막은 8족원소의 적어도 한 종류를 구비한다.
8족원소, 블록킹막, 비어홀, 에칭

Description

반도체장치{Semiconductor apparatus}
본 발명은 반도체장치에 관한 것이고, 특히 반도체기판의 양 측으로부터 트렌치에 의해 형성된 전기접속을 위한 양면기판비어홀을 가진 반도체장치에 관한 것이다.
반도체장치, 특히, 고주파트랜지스터들 및 신호를 처리하기 위한 아날로그집적회로의 반도체칩을 위해 일반적으로 와이어본딩 대신 그라운드라인으로서 기판비어홀이 사용된다. 기판비어홀은 기판의 표면 상에 형성된 반도체장치의 그라운드라인이다. 기판비어홀은 반도체기판에 관통홀 및 도금된 라인을 제공함으로써 형성된다. 와이어본딩에 있어, 배선의 휘어짐은 유도성분이고 배선의 직경은 저항성분이다. 따라서, 반도체칩 상의 그라운드포텐셜은 불안정하고 고주파효율은 얻기가 어렵다. 그리고, 이면의 그라운드면을 기판비어홀을 통해 두껍고 짧은 라인을 사용하여 표면에 형성된 반도체장치에 접속함으로써, 인덕터와 저항소자는 억제되고 반도체칩은 그라운드에 접속된다. 이것은 반도체장치의 고주파효율을 개선시킨다.
기판비어홀은 에칭에 의해 반도체기판에 트렌치를 형성하고 트렌치에 도금을 함으로써 만들어진다. 트렌치를 제공하는 방법은 크게 3가지 방법으로 나누어진다. 제1방법은 반도체장치가 제공되는 표면에 트렌치를 형성하는 것이다. 제1방법에 의해 형성된 기판비어홀은 표면기판비어홀로 언급된다. 제2방법은 반도체기판의 이면에 트렌치를 형성하는 것이다. 제2방법에 의해 형성된 기판비어홀은 이면기판비어홀로 언급된다. 제3방법은 반도체기판의 양쪽 면에 트렌치를 형성하는 것이다. 제3방법에 의해 형성된 기판비어홀은 양면기판비어홀로 언급된다.
이런 비어홀들 사이에서 가장 오래된 것은 이면기판비어홀이다. 반도체기판을 위한 에칭은 처음에는 용액을 사용하는 습식형이다. 습식에칭은 포트레지스트필름마스크로부터 아이소트로픽에칭으로 언더컷에 의해 실시된다. 트렌치의 단면모양은 사다리꼴이다. 따라서, 표면측의 틈 영역은 이면의 개구보다 좁다. 이면기판비어홀에 있어서, 에칭마스크로서 포토레지스트필름은 기판의 이면에 제공된다. 따라서, 이면기판비어홀은 표면의 표시에 따라 이면에 형성된 포토레지스트필름을 위한 에칭마스크를 배열하기 위해 특정한 이면포토리소그래피장치를 요구한다.
그 후, 반도체기판을 수직모양으로 트렌치할 수 있는 고밀도프라즈마를 사용하는 고속건식에칭기술이 실시된다. 표면기판비어홀은 표면으로부터 형성될 수 있다. 표면기판비어홀이 사용되게 된다. 표면기판비어홀을 형성하기 위해, 특정의 이면포토리소그래프장치가 필요하지 않다. 비어홀은 보통의 스테퍼포토리소그래피장치를 사용하여 형성된다. 즉, 비어홀은 표면에 형성된 포토레지스트필름마스크의 패턴을 기초로 형성된다. 그러나, 건식에칭에 의해 에칭된 포토레지스트의 두께와 에칭될 반도체칩의 영역의 두께 사이의 비(선택도)가 적다면, 포로레지스트필름은 반도체기판의 두께 보다 두꺼울 필요가 있다. 이러한 경우에 있어서, 포토레지스트 막의 두께는 개구패턴의 선명도를 열화시키고 미세한 개구를 제공하기 어렵게 한다는 문제가 있다.
2개의 비어홀의 조합은 양면기판비어홀이다. 표면측에는 좋은 선명도를 얻을 수 있는 두께를 가진 포토레지스트막이 사용된다. 기판은 건식에칭에 의해 기판의 중간까지 에칭되고 도금된다. 또한, 트렌치는 이면에 적당히 정확하게 제공된다. 다음, 이면의 트렌치에 형성된 그라운드라인이 표면의 트렌치에 형성된 라인과 접속된다. 즉, 양면기판비어홀에 있어서 표면측과 이면측으로부터 처리가 요구되는 만큼 공정수 및 처리기간이 증가하는 문제점이 있다. 그러나, 양면기판비어홀은 높은 정확성으로 표면에 트렌치될 수 있어야 하므로 반도체칩의 밀도를 증가시킬 수 있다.
반도체기판의 습식에칭에 있어서, 과산화수소용액과 산 또는 알카리의 혼합용액이 사용된다. 이런 방식에 있어서, 우선 과산화수소용액은 반도체결정을 산화시킨다. 산화물은 산 또는 알카리에 의해 용해된다. 산으로는, 반도체가 실리콘일 경우 플루오르화수소산이 사용된다. 한편, 반도체가 GaAs 또는 InP와 같은 화합물일 경우, 황산 또는 인산 등이 사용된다. 에칭의 반응열로 인해 온도가 증가하는 경우, 포토레지스트막의 부착이 감소되고 언더컷이 진행된다는 문제가 있다. 따라서, 물로 산을 희석하여 에칭률을 억제하는 것이 필요하다.
한편, 반도체기판의 건식에칭에 있어서, 크롬(Cl) 또는 브롬(Br)가스가 사용된다. 초기 에칭시에 있어서, 평행판형 RIE(Reactive Ion Etching)가 사용된다. 그 후, 에칭률을 증가시키기 위해, 고밀도플라즈마형건식에칭장치가 개발되었다. 고밀 도플라즈마형장치는 크게 일렉트론싸이클로트론공명마이크로파를 사용하는 ECR(Electron Cyclotron Resonance) 또는 유도결합방출시스템인 ICP(Inductively Coupled Plasma)로 나누어진다. 또한, 헬륨가스를 사용하여 실장된 기판을 강제로 냉각하는 방법에 의해 고속 및 수직건식에칭이 가능하게 된다.
그러나, 염소가스에칭에 의해 Si, GaAs, 및 InP와 같은 반도체는 고속으로 에칭될 수 있고, 또한 금속라인과 같은 Al, Au, 및 Cu 등이 에칭되는 문제도 있다. 이것은 양면기판비어홀을 사용하는 표면측의 트렌치에 이런 금속라인을 제공하고 이면에 염소건식에칭을 실시하는 경우, 미리 표면측에 제공된 금속라인도 에칭된다는 것을 의미한다.
종래기술1로서, 미심사된 일본의 공개특허공보 소60-134483은 양면기판비어홀을 가진 FET(Field Effect Transistor)를 개시한다. 도 19a 및 19b는 양면기판비어홀을 가진 전계효과트랜지스터의 구조를 보여주는 상면도 및 단면도이다. 도 19a는 전계효과트랜지스터의 상면도이고 도 19b는 전계효과트랜지스터의 단면도이다. 도 19b에서 보이는 바와 같이, 종래기술1에 따른 전계효과트랜지스터에 있어서, GaAs기판(101)의 표면에 제공된 FET를 위한 액티브층영역(102) 하부의 이면측은 사다리꼴모양(단면도 110)으로 트렌치된다. 트렌치는 GaAs기판(101)의 일단에서 타단에 닿아 길고 좁은 모양이 되도록 형성된다. 트렌치가 형성된 부분은 트렌치가 형성되지 않은 다른 부분 보다 얇다. 그라운드전극(109)은 전체 이면에 제공된다. 조립과정에서, GaAs기판(101)이 금속베이스에 실장되는 경우, 땜납필러재가 이면의 트렌치로 들어가고 트렌치가 채워진다. 이에 의해, 종래기술(1)에 따른 전계효과트 랜지스터는 히팅FET액티브층영역의 기판두께를 감소시켜 영역의 열저항을 감소시킨다. 소스전극(107)은 수평방향으로 빼내어져 패드부를 제공한다. 패드부 아래에 기판 비어홀(108)이 있다. 기판비어홀(108)은 기판의 이면에 트렌치가 형성된 얇은 영역에서 그라운드전극(109)과 접속된다.
한편, 게이트전극(103)과 드레인전극(104)은 트렌치 되지 않고 여전히 두꺼운 반절연 GaAs기판(101)에서 빼내어진다. 게이트전극(103)과 드레인전극(104)은 정합회로가 될 것이다. 또한, 본딩패드(106)가 게이트전극(103)과 드레인전극(104)에 제공된다. 정합회로(105)의 기판이 두껍기 때문에 적은 손실만이 있다. 정합회로(105)에 있어, 커팅된 사다리꼴부(111)의 경사면을 따라 사다리꼴(사다리꼴부, 112)로 라인이 형성된다. 이것은 정합회로(105)의 임피던스를 일정하게 유지하여 일관성을 잃지 않게 한다.
종래기술2로서, 종래기술에 따른 반도체장치의 제조방법이 미심사된 일본공개특허공보 평3-99470호에 개시되어 있다. 도 20a 내지 20d는 종래기술2에 따른 양면기판비어홀장치를 제조하는 과정을 설명하는 단면도이다. 도 20a 내지 20d에 있어서, 종래시술에서의 반도체장치는 GaAs기판(121), 제1비어홀(122), 제2비어홀(123), 제1비어홀내부금속층(124), 기초무전해니켈도금층(125), 포토레지스트층(126), 무전해니켈도금층(127), 전해Au도금층(128), 및 돌출커팅부(181)를 구비한다.
도 20a에서 보이는 바와 같이, 약 30㎛의 제1비어홀(122)은 GaAs기판(121)의 제1표면에서 RIE방법 등에 의해 형성된다. 비어홀(122) 내부에서, 금속층(124)이 전해Au도금에 의해 형성된다. 그 후, GaAs기판(121)은 래핑 및 연마 등에 의해 100㎛ 두께를 가지도록 처리된다. 제2비어홀(123)은 GaAs기판(121)의 제1면의 대향측에 있는 제2표면에서 화학적 에칭 등에 의해 형성된다. 이 때, 제2비어홀(123)은 제1비어홀(122) 내부에서 금속층의 하부가 노출되도록 형성된다.
다음, 도 20b에서 보이는 공정이 진행된다. 이 공정에서, 팔라듐활성화가 제2비어홀(123)의 내부표면을 포함하는 GaAs기판(121)의 전체 제2면에 실시된다. 무전해니켈(Ni)이 도금되어 기초무전해니켈도금층(125)을 형성한다. 포토리소그래피에 의해, 제2비어홀(123)의 개구가 노출된 GaAs기판(121)의 전체 제2표면이 포토레지스트층(126) 등에 의해 마스크된다. Pd활성화 없이, 무전해Ni도금용액으로 처리가 실시된다. 다음 화학적인 환원이 촉매로서 제2비어홀(123) 내부에 노출된 기초무전해니켈도금층으로 실시된다. 상술한 공정을 실시함으로써 무전해니켈도금층(127)이 채워진다(도 20c 참조). 포토레지스트층(126)이 제거된다. 기판(121)의 전체 제2표면에 대해, 전해 Au도금층(128)이 형성된다. 그 후, 제2비어홀(123)의 채워진 층(127)의 기복에 의해 생성된 돌출부(181)가 연마되고 깎아내어진다(도 20d 참조).
종래기술(2)에 따른 반도체장치는 표면측에 대한 RIE방법 및 이면측에 대한 화학적 에칭에 의해 비어홀의 트렌치를 형성한다. 비어홀라인은 표면측에 대해서는 전해Au도금이고 이면측에 대해서는 무전해Ni도금이다.
종래기술3으로서, 종래기술의 반도체장치를 제조하기 위한 방법이 일본의 미심사된 공개특허출원 제2004-128352호에 개시되어 있다. 도 21a 내지 21e는 종래기술3에 따른 양면기판비어홀장치를 제조하기 위한 각 공정의 반도체장치의 단면도이다. 도 21e에서 보이는 바와 같이, 조립된 반도체장치는 GaAs 등으로 형성된 반도체기판(202), 반도체기판(202)의 주표면측에 형성된 옴전극(204), 절연막(206), 배리어금속(210)을 가진 비어홀기초전극, 비어홀전극(212) 및 반도체기판(202)의 이면에 형성된 이면비어홀전극(214)을 구비한다. 이후, 반도체장치의 제조공정이 각 공정을 위한 단면도를 참조로 설명된다.
도 21a에서 보이는 제1공정이 이하에서 설명된다. 제1공정에 있어서, 옴전극(204)이 리프트오프방법을 사용하여 반도체기판(202)에 형성된다. 절연막(206)이 CVD법을 사용하여 옴전극(204)에 형성된다. 다음, 접촉홀(220)의 개구가 절연막(206)에 형성되어 옴전극(204)의 표면을 노출한다.
도 21b에 보이는 제2공정이 이후 설명된다. 제2공정에 있어서, 레지스트(208)가 옴전극(204)의 영역에 형성되고 접촉홀(220)의 내부에도 형성된다. 개구패턴이 레지스트(208)에 형성될 것이다. 레지스트(208)를 마스크로 하여 이온트리밍과 같은 건식에칭이 실시된다. 이것은 반도체기판(202)의 표면을 노출한다. 또한, 레지스트(208)를 마스크로 하여, 반도체기판(202)이 RIE에 의해 건식에칭되어 소정의 깊이에 도달하게 된다. 이것은 비어홀(226)을 형성한다. 그 후, 마스크로 사용된 레지스트(208)가 제거된다.
도 21c에 보이는 제3공정이 이하에서 설명된다. 제3공정에 있어서, 먼저, 레지스트(208)가 재구성된다. 레지스트(208)는 비어홀(226) 및 옴전극(204)의 일부가 노출되고 절연막(206)이 덮이도록 형성된다. WSI와 같은 배리어금속막(210)은 반도 체칩의 전체표면에 증착된다. 배리어금속막(210)은 비어홀(226)의 내부벽, 노출된 옴전극(204), 및 레지스트(208)를 덮는다. 배리어금속막(210)에 레지스트(208)의 개구패턴보다 넓은 개구패턴을 가진 레지스트(미도시)가 형성된다. 레지스트를 마스크로 하여, 비어홀전극(212)이 전해도금법에 의해 형성된다.
도 21d에 보이는 제4공정이 이하에서 설명된다. 제4공정에 있어서, 우선, 배리어금속막(210)에 형성된 레지스트가 제거된다. 비어홀전극(212)을 마스크로 하여 노출된 배리어금속막(210)이 제거된다. 노출된 레지스트(208)가 제거된다. 반도체기판(202)의 이면에, 이면비어홀(232)이 형성되어 비어홀(226)의 하부 배리어금속막(210)이 노출된다.
도 21e에 보이는 제5공정이 이하에서 설명된다. 제5공정에 있어서, 이면비어홀(232)의 내부를 포함하는 반도체기판(202)의 이면에 이면비어홀전극(214)이 전해도금법에 의해 형성된다. 종래기술3의 반도체장치는 상술한 공정에서 얻어진다.
종래기술3에 따른 반도체장치에 있어서, 표면측의 비어홀전극(212)의 토대로서 배리어금속막(210)은 SWi이고 비어홀전극(212)과 옴전극(204) 사이의 인터디퓨전을 방지하는 것을 목적으로 한다. 이러한 반도체장치는 종래기술4인 일본의 미심사된 공개특허공보 평8-46042호에 개시된다.
상술한 바와 같이, 종래기술의 염소가스를 사용하여 건식에칭에 의해 양면기판비어홀을 형성하기 위해, 이면측으로부터 에칭하는 경우, 이면에 비어홀을 위한 GaAs 및 Si와 같은 반도체기판 뿐만 아니라, 표면측의 비아홀에 묻힌 Au, Cu, Al, Ti, Ta, W, Mo, TiN 및 WSi와 같은 배선재들도 에칭된다. 표면측의 비아홀에 묻힌 비어라인이 이런 방식으로 에칭되면 라인들의 단선을 야기한다는 문제가 있다.
일 실시예에서 반도체장치는 반도체기판의 제1면에 형성된 반도체장치, 제1비어홀에 제공된 블로킹막, 반도체기판의 제1면에 오목형으로 형성된 제1비어홀, 블로킹막과 접촉되고 반도체장치의 전극에 접속된 제1비어라인, 제2비어홀 내부에 형성된 제2비어라인으로서, 그 사이에 블록킹막이 개재되어 제1비어라인과 전기적으로 접속되고 제2면에 형성된 배선의 일부인 제2비어라인을 구비하고, 제2비어홀은 블로킹막에 닿도록 반도체기판의 제1면에 대향하는 제2면에 오목형으로 형성된다. 블로킹막은 8족원소의 적어도 한 종류를 구비한다.
본 발명의 반도체장치로서, 제1 및 제2비어라인들은 이들 사이에 개재된 블로킹막과 전기적으로 접속된다. 블로킹막은 원소주기율표의 8족원소-철(Fe), 코발트(Co), 니켈(Ni), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 및 백금(Pt)을 구비한다. 제1면(예를 들어, 반도체기판의 표면)에 반도체장치를 형성한 후, 오목형의 제1비어홀(예를 들어, 표면비어홀)이 형성되고 제1비어라인(예를 들어, 표면비어라인)이 표면비어홀 내부에 형성되어 블로킹막이 표면비어홀과 접촉된다. 그 후, 오목형 제2비어홀(예를 들어, 이면비어홀)이 대향하는 제2면에 형성되고 제2비어라인(예를 들어, 이면비어라인 또는 이면전극)이 제1비어라인측에 형성된 블로킹막에 도달하도록 형성된다. 이것은 제1 및 제2비어라인이 사이에 개 재된 금속인 블로킹막과 전기적으로 접속될 수 있게 한다.
본 발명은 양면기판비어홀을 가진 반도체장치를 확실히 제조할 수 있는 구조를 이룬다.
본 발명의 상술한 및 다른 목적들, 이점들 및 특징들이 첨부도면과 함께 바람직한 실시예들의 설명으로부터 명백하게 될 것이다.
본 발명은 지금부터 설명적인 실시예들을 참조로 설명될 것이다. 본 기술의 당업자는 많은 다른 실시예들이 본 발명의 개시를 사용하여 이루어질 수 있고 본 발명은 예시적인 목적을 위해 설명된 실시예들에 한정되지 않는다는 것을 인식할 것이다.
본 발명에 있어서, 블로킹막은 이면으로부터 염소가스를 사용하는 건식에칭이 표면의 라인에 도달하지 않도록 사용된다. 블로킹막을 위해 8족원소의 금속들이 적절하다. 이것은 이하에서 설명될 본 발명의 원리와 관계된다.
Si, GaAs, InP, GaN, 및 SiC와 같은 반도체기판재료들이 염소 또는 브롬가스를 사용하여 건식에칭될 수 있다. 이런 건식에칭을 위해, 2개의 평행한 전극 사이에 고주파전력을 사용한 RIE 또는 평행판형이라고 불리는 에칭이 있다. 이 장치에 있어서, 예를 들어, 캐소드측에 양이온이 집중되고 고전계전기부(이온시스)가 생성된다. 캐소드에 웨이퍼를 배치함으로써, 건식에칭이 스퍼터링 및 반응플라즈마에 의해 실시된다.
최근, 스퍼터링능력을 감소시키고 반응성을 증가시킨 고밀도플라즈마형건식에칭장치가 고속에칭을 할 수 있게 개발되었다. 고밀도플라즈마형장치는 일렉트론사이크로트론공명마이크로파를 사용하는 ECR형 및 유도결합방전시스템인 ICP(Inductively Coupled Plasma)로 크게 나누어진다. 그러나 ECR이 수 ㎓의 극초단파 전력을 요구하기 때문에 수십 ㎒의 고주파전력을 사용하는 ICP형이 주류이다.
한편, 원소주기율표의 8족원소는 금속이다. 8족원소는 안정하고 수백 ℃의 온도하에서 반응이 느리다. 따라서, 이런 금속들은 전극 등과 같은 특정부위를 위해 사용되기 때문에 주의를 끌고 있다. 8족원소로서, 다음과 같은 9종류; 원자번호 26의 철(Fe), 27의 코발트(Co), 28의 니켈(Ni), 44의 루테늄(Ru), 45의 로듐(Rh), 46의 팔라듐(Pd), 76의 오스뮴(Os), 77의 이리듐(Ir) 및 78의 백금(Pt)이 있다. 철, 코발트 및 니켈은 자석장치로 사용되고, 니켈, 루테늄, 및 이후의 원소들은 반도체장치 및 커패시터와 같은 전극재를 위해 사용된다. 그러나, 8족원소의 이러한 금속들은 건식에칭을 위해 통상 사용되는 염소 및 브롬가스에 의해 금속을 에칭하기가 어렵다. 8족원소는 8개의 원자가전자들을 가지고 강한 공유결합을 가진다. 따라서, 8족원소는 안정하고 이온성을 보여주기 어렵다. 따라서, 7B족의 염소 및 브롬으로 에칭되는 것은 어렵다고 생각될 수 있다. 한편, 8족원소의 금속은 마스크재로 사용될 수 있다. 그러나, 이러한 마스크재를 제거하는 것이 어렵기 때문에, 단순한 실험을 제외하고는 거의 사용되지 않는다.
8족원소의 금속에 건식에칭을 실시하는 방법은 기본적으로 물리적인 스퍼터링이다. 전형적인 방법으로서, 아르곤이온에 전계가속을 실시하기 위한 이온에칭법 이 있다. 평행판형 RIE에 의해 캐소드측에 웨이퍼를 배치함으로써 스퍼터링효과가 생성된다. 스퍼터링에 의한 이러한 처리에 있어서, 확산된 이온의 효과가 사이에 삽입된 절연막을 통해서도 반도체장치에 주어지므로, 반도체장치가 손상을 입게 되는 문제가 있다.
최근, 손상이 적게 8족원소의 금속을 처리하기 위한 반응건식에칭장치가 개발되었다. 이 반응건식에칭장치는 기판의 온도를 200 내지 300℃ 정도로 가열하여 화학반응을 증가시키는 고밀도플라즈마형이다. 반대로, 기판의 온도를 0℃ 정도로 워터쿨링 등에 의해 냉각함으로써 금속이 에칭되기 어렵게 된다.
8족원소의 철 등은 산소와 결합하여 Fe2O3, Fe4O3의 반응물을 생성하고 2가 또는 3가 양이온의 특성을 보인다. 따라서, 주기율표의 6B족인 산소 또는 황의 성분을 추가하는 경우, 이런 성분들과 8족원소의 반응이 생성된다. 다음 O 및 S를 Cl 및 Br로 교체함으로써 Cl(또는 Br), 8족 원소의 성분, 및 7B족 원소의 성분이 반응한다. 이것은 8족원소의 금속에 건식에칭을 가능하게 한다. 그러나, 이러한 에칭들이 중간공정을 요구하기 때문에 에칭률은 느리다.
이후, 본 발명에 사용된 8족원소의 9종류의 막과 반도체기판의 에칭선택도가 자세히 설명된다. 도 1a 및 1b는 마스크재의 에칭선택도를 시험하기 위해 형성된 반도체기판의 단면도이다. 도 1a에 보이는 단면도는 에칭 전의 반도체기판이다. 도 1a에 보이는 바와 같이, 반도체기판(웨이퍼, 87)의 표면에 8족원소의 금속막(90)이 스퍼터링에 의해 증착되어 100㎚(0.1㎛)의 두께를 가진다. 금속막(90)에는 단을 측정하기 위한 바늘의 바늘포인트를 받아들이기 위해 수 ㎜의 폭을 가진 개구(88)가 제공된다. 개구(88)는 이하의 방식으로 형성된다. 개구를 가진 포토레지스트막을 제공한 후, 8족원소의 금속막(90)이 Ar이온에칭 또는 RIE스퍼터링을 사용하여 에칭됨으로써 제거되어 반도체표면을 노출시키고 포토레지스트가 제거된다. 이런 방식으로, 마련된 반도체기판(87)이 건식에칭장치에 넣어진다. 건식에칭장치는 반도체기판(87)을 에칭한다. 다음 도 1b에 보이는 트렌치(97)를 가지는 반도체기판이 형성된다. 반도체기판은 건식에칭장치에서 꺼내어진다. 개구(88)의 트렌치(97)의 깊이는 거칠기측정장치에 의해 측정된다. 거칠기측정장치의 일방은 미세한 프로브로써 수평으로 측정대상을 스캔하고 타방은 광간섭을 사용한다.
마스크막(90)으로 사용될 8족원소의 금속으로서, 이하의 9종류; 원자번호 26의 철(Fe), 27의 코발트(Co), 28의 니켈(Ni), 44의 루테늄(Ru), 45의 로듐(Rh), 46의 팔라듐(Pd), 76의 오스뮴(Os), 77의 이리듐(Ir) 및 78의 백금(Pt)이 있다. 철, 코발트 및 니켈은 자석장치로 사용되고 루테늄 및 이후의 원소들은 반도체장치와 같은 전극재로 사용된다. 따라서, 스퍼터링을 위한 타겟으로서, 99.99%의 고순도원소가 얻어질 수 있다.
제1에칭조건 하에서 에칭선택도가 이하에서 설명된다. 제1에칭선택도는 반도체기판(87)으로서 고순도반절연GaAs기판을 사용한다. 건식에칭장치를 위해 ICP가 사용된다. 건식에칭을 위한 조건들은 RF안테나전력이 500W(13.56㎒), RF바이어스전력이 30W(2㎒), 에칭가스 Cl2/SiCl4는 8.45×10-2/8.45×10-2N㎧(50/50sccm), 에칭압력은 2N/㎡, 기판냉각온도는 0℃, 및 기판냉각의 이면He압력은 600N/㎡이다. 건식에칭조건이 이후 설명된 본 발명의 실시예에 사용된다는 점에 유의하자.
제1에칭조건 하에서, Cl2에 의해서만 에칭이 등방성이다. SiCl4를 추가하고 측면에 증착시킴으로써 수직처리모양이 형성된다. 웨이퍼기판(87)을 냉각시키기 위해, 헬륨이 기판대와 웨이퍼 사이로 통과되어 냉각의 열전도를 촉진시킨다. 새어 나오는 헬륨이 에칭챔버 내부로 흐르고 에칭가스와 합류한다. 이런 조건 하에서의 GaAs기판(87)의 에칭률은 대략 4㎛/min이다.
9종류인 8족원소의 마스크막(90)이 건식에칭되어 마스크의 두께는 0.1㎛가 된다. GaAs기판은 대략 100㎛로 트렌치된다. 철, 코발트에 대해, 마스크금속이 소멸된다. 철에 대해서는 단의 대략 30㎛, 코발트에 대해서는 단의 대략 70㎛가 남겨진다. 마스크막(90)이 사라진 후, 전체 반도체기판(87)은 남아있는 이런 단으로 백에칭되는 것으로 생각된다. 따라서, 철의 에칭선택도는 약 300배, 코발의 선택도는 약 700배이다. 철과 코발트를 제외하고 선택도는 1000배 이상이다.
철과 코발의 1:1합금, 철과 니켈의 1:1합금이 타겟으로 사용된다. 합금타겟은 트렌치의 깊이가 스퍼터링에 의해 0.1㎛의 두께를 가지도록 증착된 마스크막을 사용하여 대략 100㎛가 될 때까지 에칭된다. 철과 코발트의 합금에 대해서는, 마스크막(90)이 소실되고 약 60㎛의 트렌치가 남겨진다. 따라서, 철과 코발트 합금의 에칭선택도는 약 600배이다. 철과 니켈의 합금에 대해서는 마스크막(90)이 남고 따라서 에칭선택도는 1000배 이상이다. 그 결과, 에칭선택도는 고에칭선택도를 가진 각각의 8족원소의 금속을 결합한 합금에 대해 높다고 생각된다.
한편, 4A족 티타늄(Ti), 5A족 바나듐(V), 니오브(Nb), 탄탈(Ta), 6A족의 크롬(Cr), 몰리브덴(Mo) 또는 텅스텐(W)에 대해서 이 ICP조건 하에서의 에칭선택도는 수 십배이고 이것은 적다. 건식에칭가스로서, BCl3 또는 BCl3와 Cl2 등의 조합이 사용될 수 있다. 기본적으로, 염소는 반도체기판의 에칭에 기여한다. 8족원소의 금속막이 에칭되기 어렵다는 것에는 차이가 없다.
제2에칭조건 하에서 에칭선택도는 이후 설명될 것이다. 제2에칭조건에 있어서, Si가 반도체기판(87)으로 사용되고 ICP는 건식에칭장치로 사용된다. 건식에칭을 위한 조건은 안테나전력이 600W(13.56㎒), RF바이어스전력은 60W(2㎒), 에칭가스 Cl2/HBr은 8.45× 10-2/8.45× 10-2N㎧(50/50sccm), 에칭압력은 2Pa, 기판냉각온도 30℃, 및 기판냉각의 이면 He압력은 600N/㎡이다. 이러한 건식에칭조건도 이후 설명될 본 발명의 실시예에서 구체화된다.
이러한 조건 하에서 Si기판의 에칭률은 대략 3㎛/min이다. 에칭가스의 성분인 HBr은 측면증착 SiBrX 및 수직가동성의 생성에 관계한다. Cl2는 등방성의 가동성을 가지고 Cl2의 에칭은 빠르다. 또한, 기판비어홀유닛은 각 장치의 트렌치와 비교할 때 수평방향에서 큰 공간을 가진다고 가정된다. 비어홀이 수직으로 형성되는 것 보다 빠르고 깊게 파이는 것을 특히 강조하는 조건이 설정된다. 90도 정도의 수직각으로, 70 내지 80도 정도 경사지거나 중앙부가 부푼 통모양이다.
9종류인 8족원소로 형성된 마스크막(90)의 두께가 0.1㎛일 경우, Si기판은 트렌치의 깊이가 대략 100㎛가 되도록 트렌치된다. Fe, Co, 및 Ni에 대해서는 마스크막이 사라지고 Fe에 대해서는 약 20㎛, Co에 대해서는 약 50㎛, Ni에 대해서는 약 80㎛가 단계에 남는다. 마스크막(90)이 사라진 후 전체 반도체기판(87)이 이런 남겨진 단들과 백에칭된다. 따라서, Fe, Co, 및 Ni의 에칭선택도는 각각 대략 200배, 500배, 800배가 된다. Fe, Co, Ni를 제외하고, 선택도는 1000배 이상이다. 따라서, 어떠한 8족원의 금속을 위해서는 100배 이상의 선택도가 있다.
한편, 4A족의 티타늄(Ti), 5A족의 바나듐(V), 니오브(Nb), 탄탈(Ta), 6A족의 크롬(Cr), 몰리브덴(Mo) 또는 텅스텐(W)을 위해, 이런 ICP조건 하에서 에칭선택도는 수십배이고 이것은 적다.
반도체기판(87)에 대한 건식에칭으로서, 평행판형 RIE가 조건을 관리하면서 사용될 수 있다. 에칭의 전기전력이 증가하는 경우, 이온시스전압도 증가하고 따라서 스퍼터링의 강도도 향상된다. 그러면 8족원소막에 대한 에칭선택도는 감소된다. 이면비어홀을 형성하는 에칭이 큰 전기전력으로 시작되므로 전기전력은 표면비어홀 하부의 8족원소막을 노출하기 전에 감소된다. 이것은 8족원소막에 대해 일정한 에칭선택도를 보증한다.
이하, 구체화될 수 있는 본 발명의 실시예가 설명된다. 이하의 설명은 본 발명의 실시예를 고려하고 본 발명은 이하의 실시예에 제한되지 않는다.
(제1실시예)
본 실시예의 반도체장치는 도면을 참조로 상세히 이하에서 설명된다. 도 2는 제1실시예에 따른 전계효과트랜지스터(FET)를 위한 반도체칩의 구조를 보여주는 상면도이다. 도 3은 제1실시예에 따른 전계효과트랜지스터를 위한 반도체칩의 구성을 보여주는 단면도이다. 도 3은 도 2의 라인 Ⅲ-Ⅲ에 따른 단면도이다. 도 4는 도 3의 일부를 확대한 단면도이다. 본 실시예에서, GaAs전계효과트랜지스터(이하, GaAs FET라 함)는 반도체칩(10)을 위해 사용된다.
GaAs FET에는 반절연GaAs기판의 표면에 n형 GaAs도전층 또는 n형 AlGaAa/i형 InGaAs헤테로층에 의한 채널층이 형성된다. 또한, 쇼트키접촉게이트전극이 채널층에 형성된다. 소스전극은 게이트전극의 일측에 제공되고 드레인전극은 다른 측에 제공된다. 또한, 액티브영역의 주변부에서, 메사에칭 및 이온주입 등에 의해 고저항을 가진 장치절연영역이 구비된다.
도 2의 상면은 개략 이런 전극에 접속될 배선패턴을 보여준다. 도 2에 있어서, GaAs FET의 채널층영역을 가진 영역폭(19)이 설명된다. 라인 모양의 게이트전극(11)은 채널층영역에 형성된다. 얇은 스트립모양의 소스라인(15) 및 드레인라인(16)은 게이트전극(11)의 양측에 제공된다. 이건은 소스, 게이트, 드레인, 게이트, 소스, 게이트, 드레인 및 게이트로 교대로 배치된다. 게이트전극(11)의 일측은 보통 넓은 스트립모양의 게이트라인(14)에 접속된다. 또한, 게이트라인(14)의 중앙 근처에 게이트패드(17)가 와이어본딩접속으로 제공된다. 한편, 드레인라인(16)의 얇은 스트립모양의 라인은 게이트패드(17)의 반대쪽에 넓은 스트립모양의 라인에 접속되고 넓은 스트립모양의 중앙부근에 드레인패드(18)가 제공된다. 얇은 스트립모양의 소스라인(15) 아래의 GaAs기판에는 점선으로 지시된 표면비어홀(2)의 개구가 있다. 표면비어홀(2)은 GaAs기판의 전체 이면에 제공된 이면전극에 접속된다.
반도체칩(10)은 도 2의 라인 Ⅲ-Ⅲ에 다른 반도체칩(10)의 단면을 나타내는 도 3을 참조로 하여 이하에서 설명된다. 반도체칩(10)은 GaAs기판(1)의 표면에 형성된 반도체장치를 가진다. 그러나, 도 3에 있어서, 게이트전극 및 장치구조는 생략되고 소스 및 드레인라인은 개략적으로 도시된다. 다층상호접속이 반도체칩기판(1)의 표면에 형성되기 때문에 SiO2와 같은 절연막(6)이 형성된다. 절연막(6)에 대해, 드레인라인(16) 및 소스라인(15)은 도 2의 상면도에서 보이는 바와 같이 형성된다. 소스라인(15) 아래에 표면비어홀(2)이 GaAs기판(1)의 두께방향에서 GaAs기판(1)의 두께보다 얇게 파이는 것에 의해 형성된다. 표면비어라인(3)으로서, 컨덕터가 표면비어홀(2)에 묻힌다. 한편, 이면비어홀(4)은 트렌치의 깊이가 라인(3)을 통해 표면의 하부에 닿도록 형성된다. 이면전극(5)이 반도체칩(10)의 전체 이면에 제공된다. 이면전극(5)도 이면비어홀(4)에 묻힌다. 이것은 이면전극(5)이 라인(3)을 통해 표면의 하부에 전기적으로 접속되게 한다. 이러한 실시예에서, 표면비어홀들(2)의 수는 이면비어홀들(4)의 수에 대응한다. 이면비어홀(4)은 표면비어홀(2)과 접촉된다.
도 4는 드레인라인(16)에 집중하여 드레인라인(16) 근처의 구성을 확대한 단면도이다. 표면에 형성된 GaAs FET장치는 도 4를 참조로 상세히 이하에서 설명된다. 채널층(21)은 GaAs반도체기판(1)의 표면에 전도성반도체에 의해 형성된다. 이는 이온주입에 의해 형성된 n형 GaAs층, 및 에피텍셜성장 등에 의해 형성된 n- AlGaAs/i-InGaAs헤테로층에 의해 형성된다. 채널층(21)에 대해 WSi, 또는 Al 등의 쇼트키접촉게이트전극(11)이 제공된다. 게이트전극(11)의 양측에 AuGeNi합금 등의 옴접촉인 소스전극(12) 및 드레인전극(13)이 제공된다. 고농도로 불순물이 도핑된 전도성반도체인 접촉영역(미도시)은 옴접촉을 보증하기 위해 옴전극 아래에 제공된다. 채널층(21)이 이온주입에 의해 형성되면, 접촉영역은 선택이온주입에 의해 고농도의 n형 GaAs영역으로 형성된다. 채널층(21)이 에피텍셜성장에 의해 형성되면, 접촉영역은 고농도의 n형 GaAs층 또는 고농도의 n형 InGaAs로 형성된다.
GaAs FET장치의 표면은 수 ㎛의 두께를 가진 SiO2와 같은 절연막(6)에 의해 덮인다. 소스전극(12) 및 드레인전극(13)의 상부에 대응하는 절연막(6)의 영역에, 관통홀의 개구가 제공된다. 소스라인(15) 및 드레인라인(16)은 관통홀을 통해 각각의 전극에 접속된다. 소스라인(15) 및 드레인라인(16)으로서, 약 50㎚ 두께의 Ti층, 약 200㎚(0.2㎛)의 Pt층 및 약 5㎛ 두께의 Au층이 전극 측으로부터 순서대로 증착된다. 이러한 라인을 보호하기 위해 절연 및 수지막이 더 제공된다(미도시). 소스라인(15)은 증착에 의해 표면비어라인(3)으로서 표면비어홀(2) 내부에 형성된다. 8족원소의 Pt층은 도면에서 블로킹막(7)에 대응된다. Ti층은 전극들 및 라인들과 결합한다. 이면비어홀(4) 내부의 Ti층의 노출된 부분은 이면에 대한 건식에칭공정에 의해 제거된다. 이면전극(5)은 반도체기판(1)의 전체 이면에 제공된다. 이면전극(5)은 접착막(22)으로서의 100㎚의 Ti층 및 5㎛의 Au층을 포함하는 적층구조를 가진다. 이면전극(5)은 표면비어라인(3)의 하부와 전기적으로 접속될 증착에 의해 이면비어홀(4) 내부에 형성된다.
본 실시예에 따른 반도체칩에서의 각 부의 크기는 예로서 설명된다. 반도체기판(1)의 두께는 대략 150㎛이고, 표면비어홀(2)의 표면측 폭은 약 10㎛이며, 깊이는 약 70㎛이다. 이면비어홀(4)의 이면측의 폭은 약 20㎛이고 깊이는 약 90㎛이다. 표면비어라인(3)의 하부는 약 10㎛로 이면비어홀(4)로 돌출된다. 이면비어홀(4)에 형성된 이면라인(5)과 표면비어홀(2)에 형성된 소스라인(15) 사이에서 전기적으로 접속하는 것만이 필요하다. 표면비어홀(2)의 하부 보다 넓은 영역에 이면비어홀(4)을 형성하는 것은 필요하지 않다. 그러나, 양쪽의 일부만이 접촉할 수 있다. 예를 들어, 이면라인(5)과 표면비어라인(3)은 이면노출 정렬시 오정렬로 인해 부분적으로 접촉할 수 있다. 이면라인(5)은 표면비어라인(3)의 하부의 내측과 부분적으로 접촉할 수 있다.
패키지 등을 반도체칩(10)으로 고정하기 위해, AuSn과 같은 땝납재가 사용된다. 이것은 이면전극(5)의 Au막과 AuSn땜납재 사이의 습윤성이 적절하기 때문이다. AuSn땜납재는 이면비어홀(4)의 오목부에 채워져 방사를 확실히 할 수 있다. AuSn땜납의 Sn합금반응이 Au막 내부에서 진행되지만, 평탄부에 있어서 Au막의 표면에서 멈춘다. 블록킹막(7)의 Pt층은 Au와 비교할 때 Sn과 높은 합금온도를 가진다. 이면비어홀(4) 내부에 합금반응이 비정상적으로 진행되더라도 합금반응은 블록킹막(7)에 의해 멈추어질 수 있다.
본 실시예에 따른 반도체장치의 제조방법은 도 5를 참조로 이하에서 상세히 설명된다. 도 5a 내지 5d는 제1실시예에 따른 양면기판비어홀을 가진 반도체장치의 각 제조공정을 보여주는 단면도이다. 도 5a 내지 5d는 반도체장치의 양면기판비어홀의 주변만을 보여준다.
도 5a는 제1공정을 끝낸 후 반도체장치의 단면도이다. 제1공정에 있어서, 약 650㎛ 두께를 가지는 GaAs기판의 표면에 GaAs FET와 같은 반도체장치(미도시)가 형성된다. SiO2막은 다층상호접속을 위한 절연막(6)으로서 반도체장치에 대해 약 2㎛로 증착된다. 절연막(6)에 표면비어홀(2)의 개구패턴을 가진 4㎛ 두께의 포토레지스트막(24)이 형성된다. CF4가스를 사용하는 RIE 등에 의해 개구패턴이 건식에칭에 의해 절연막(6)에 형성된다. 이 때에, 개구패턴의 폭은 8㎛이다.
마스크로서 포토레지스트막(24)을 사용하여, 노출된 GaAs기판(1)이 건식에칭에 의해 약 70㎛ 깊이로 트렌치된다. 따라서, 표면비어홀(2)이 형성된다. 건식에칭장치를 위해, ICP가 사용되고 건식에칭이 다른 조건하에서 실시된다. 이 조건은 상술한 제1에칭조건과 동일하다. 건식에칭을 위한 조건들은 RF안테나전력이 500W(13.56㎒), RF바이어스전력은 30W(2㎒), 에칭가스 Cl2/SiCl4는 8.45× 10-2/8.45× 10-2N㎧(50/50sccm), 에칭압력은 2N/㎡, 기판냉각온도는 0℃ 및 기판냉각의 이면 He압력은 600N/㎡이다.
Cl2에 의해서만 에칭이 등방성이 된다. 따라서, SiCl4를 부가하고 측면에 증착을 생성시킴으로써, 수직으로 진행하는 모양을 가진 트렌치가 이루어진다. 웨이퍼기판을 냉각시키기 위해, 헬륨이 기판대와 웨이퍼 사이에 통과되어 냉각의 열전도를 촉진시킨다. 에칭챔버 내부에 누설된 He가 흐르고 에칭가스와 합류한다. 이런 조건 하에서 GaAs기판의 에칭률은 대략 4㎛/min이다. 포토레지스터막에 대한 선택도는 40배이다.
비어홀을 위한 에칭시간은 에칭률을 기초로 계산된다. 에칭률은 실제 공정전에 넓은 개구를 가진 패턴마스크를 가진 더미 웨이퍼를 에칭함으로써 계산된다. 에칭률을 계산하기 위해 에칭된 트렌치의 깊이가 측정되고 측정은 에칭시간에 의해 나누어진다. 에칭률은 관리범위 내에서 확인되는 것이 바람직하다. 실제공정을 위한 에칭시간은 이러한 에칭률에 의해 트렌치의 목표깊이를 나누고 패턴크루드밀도(pattern crude density)의 보정계수에 의해 곱함으로써 설정된다. 보정계수는 단면 SEM(Scanning Electron Microscope)에 의해 측정된 개구패턴의 목표트렌치깊이와 폭패턴에 의해 측정된 단계 사이의 비율이다.
도 5b는 제2공정을 끝낸 후의 반도체장치의 단면도이다. 제2공정에 있어서, 절연막(6)에 형성되고 마스크로서 사용된 포토레지스트막(24)은 벗겨지고 제거된다. 황산 및 과산화수소 용액의 묽은 수용액에 의해 트렌치된 표면비어홀(2)의 내부가 에칭되고 세정된다. 다음, 스퍼터링증착장치에 있어서, 약 50㎚ 두께의 Ti층, (블록킹막(7)으로 작용하는)약 200㎚ 두께의 Pt층, 및 약 200㎚의 Au층이 절연막(6) 측으로부터 순서대로 증착된다. 이 때, 각 층은 반도체칩의 전체 표면에 증착된다. 포토레지스트막은 배선층으로 사용된 영역을 제외하는 부분에 마스크로 형성되고, Au도금은 피딩층으로서 약 5㎛의 스퍼터링된 Au층으로 형성된다. 다음, 포토레지스트막이 제거된다. 그 후, 포토레지스트막이 다시 제공되어 Au도금된 영역을 덮는다. Ar이온밀링을 사용하는 스퍼터링에 의해 증착된 Au/Pt/Ti의 각 층은 에칭에 의해 제거되어 절연막(6)을 노출시킨다. 배선층으로 사용되는 영역에는 Au/Pt/Ti의 각 층을 증착시키는 배선층이 형성된다. 반도체장치에 0.5㎛ 이상의 두께를 가지는 SiO2와 같은 절연막(6)이 있다면, 이온밀링의 결함은 반도체장치에 영향을 주지 않는다.
도 5c는 제3공정을 마친 후 반도체장치의 단면도이다. 제3공정에 있어서, GaAs기판(1)의 표면은 왁스 또는 수지에 의해 조금 큰 투명한 유리기판(미도시)에 고정된다. GaAs기판(1)의 이면이 연마되어 기판의 두께가 약 650㎛ 내지 150㎛로 감소된다. 이 왁스 또는 수지는, 이후 실시되는 GaAs기판(1)의 포토레지스트공정에서 포토레지스트의 용매에 용해되지 않는 것을 선택하는 것이 바람직하다. GaAs기판(1)이 투명유리기판에 고정되고 6㎛ 두께를 가진 포토레지스트막(25)은 GaAs기판(1)의 이면에 형성된다. 포토레지스트막(25)은 이면비어홀(4)의 개구패턴을 제외한 영역에 형성된다. 이면에 형성된 포토레지스트막(25)의 패턴을 정렬하는 것은 투명유리기판을 통한 표면에 위치마크를 읽거나 적외선광을 사용해 반도체기판을 통한 이면으로부터 금속위치마크를 읽어냄으로써 실시된다. 이러한 이면노출의 정렬정확도는 수 ㎛이고, 이는 약 0.1m의 일반적인 스테퍼포토리소그래피장치의 정렬정확도에 비해 나쁘다. 포토레지스트막(25)이 두껍기 때문에, 형성될 개구패턴은 유리마스크에 형성된 패턴보다 넓은 경향이 있다. 개구패턴의 모서리들은 둥글게 된다.
포토레지스트막(25)을 마스크로 하여, GaAs기판(1)의 이면은 건식에칭에 의해 약 90㎛의 깊이로 트렌치된다. 이러한 방식에 있어서, 이면비어홀(4)이 형성되어 표면비어라인(3)의 하부인 블록킹막(7)의 Pt를 노출시킨다. 건식에칭장치를 위해, ICP가 사용되고 건식에칭은 표면과 동일한 조건 하에서 실시된다. 기판냉각은 웨이퍼를 고정하는 유리기판을 통해 실시된다. 따라서, 웨이퍼의 증가온도는 에칭시 표면측 보다 높다. 따라서, 형성될 개구패턴유닛의 단면모양은 등방성이거나 통모양이다. 에칭은 웨이퍼주변에서 냉각상태에 따라 빨라지는 경향이 있다. 표면비어라인(3)의 하부를 노출시키기 위한 정확도로서 10± 5㎛로 가정하는 것이 바람직하다.
도 5d는 제4공정을 완성한 후 반도체장치의 단면도이다. 제4공정에 있어서, GaAs기판(1)은 유리기판에 고정되고 포토레지스트막(25)은 벗겨지고 제거된다. 유리기판에 고정된 GaAs기판(1)에 있어서, 접착막(22)으로서 약 100㎚의 Ti층을 형성하는 GaAs기판의 이면에 스퍼터링증착이 실시된다. 다음, 200㎚의 Au층이 증착된다. GaAs기판(1) 주변의 유리기판면은 바람직하게는 마스크로서 얇은 금속 또는 프라스틱에 의해 덮인다. 얇은 Au층은 5㎛ 두께의 피딩층으로 도금되어 이면전극(5)을 제공한다. 이면은 접착시트에 접착되고 표면측의 왁스 등은 녹아서 유리기판을 벗긴다. 반도체기판(1)의 표면측이 접착시트에 고정되면서 GaAs기판(1)에 다이싱 등을 실시함으로써, GaAs기판(1)은 분리되어 칩으로 된다. 개개의 반도체칩들이 접착시트에서 분리되어 패키지를 조립한다.
상술한 바와 같이, 8족원소의 블록킹막(7)은 표면비어홀(2) 내부 표면에 제공된다. 이면비어홀(4)의 이면으로부터의 건식에칭이 염화가스를 사용하는 경우, 블록킹막(7)으로서 8족원소를 사용하여 GaAs기판(1)에 대한 에칭선택도가 100배 이상이 될 수 있다. 블록킹막(7)은 표면비어홀에 형성된 컨덕터가 이면으로부터의 에칭에 의해 에칭되는 것을 방지할 수 있다. 이면비어홀(4) 내부에 이면전극(5)을 제공하는 경우, 블록킹막(7)이 금속이기 때문에 낮은 저항을 가진 전기전도성이 확보될 수 있다. 표면측에 블록킹막(7)을 구비하는 라인이 건식에칭에 의해 처리되는 경우, 이온밀링과 같은 스퍼터링이 사용될 필요가 있다. 이 때 0.5㎛ 이상의 두께를 가진 절연막으로 반도체는 손상되지 않는다. 표면비어홀(2)이 깊게 트렌치 되지 않기 때문에 정확도는 확보될 수 있다. 따라서, 표면비어홀(2)은 얇은 모양으로 형성된다. 한편, 반도체장치 및 배선패턴이 이면에 형성되지 않기 때문에 엄격하지 않은 공정정확도로 처리될 수 있다.
상술한 설명에 있어서, 반도체기판(1)은 GaAs기판이 예로써 설명되었지만 반도체기판은 GaAs기판에 제한되는 것은 아니다. 반도체기판(1)은 다른 염소 또는 브롬가스에 의해 건식에칭될 수 있다. 반도체기판(1)은 Si, InP, GaN, 및 SiC일 수 있다.
블록킹막(7)은 Pt를 예로 하여 설명되지만 이에 한정되지 않는다. 상술한 바와 같이 Pt를 제외한 8족원소의 금속 또는 8족원소를 결합한 합금일 수 있다.
상술한 바와 같이, 8족원소의 블록킹막(7)은 반도체기판(1)에 대해 100배 이상의 에칭선택도를 가지는 것으로 설명되었다. 그러나 이것은 평편한 상태일 경우이다. 블록킹막이 스퍼터링 등에 의해 트렌치 내부에 증착되기 때문에 막은 트렌치 내부에서 얇다. 막두께와 같은 막품질의 열화가 하부 모서리에 감소되는 것으로 생각된다. 하부의 모서리가 더 에칭되기 쉽다. 따라서, 블록킹막(7)의 평탄부의 두께는 반도체기판(1)의 오버에칭을 견딜 수 있는 두께의 한계에 수십배이다. 본 실시예에서, Pt막의 두께는 200㎚이다. 이것은 블록킹막(7)의 최대두께보다 두껍다.
(제2실시예)
본 실시예는 제1실시예에 따른 반도체칩(10)의 이면으로부터 에칭에 의해 형성된 이면비어홀의 변형이다. 도 6은 제2실시예에 따른 전계효과트랜지스터를 가진 반도체칩의 단면도이다. 도 7은 제2실시예에 따른 전계효과를 가진 반도체칩(20)의 이면에서 본 평면도(이면도)이다. 도 6은 도 7의 ⅩⅠ-ⅩⅠ 라인에 따른 단면도이다.
도 6 및 도 7에 보이는 바와 같이, 본 실시예에서의 이면비어홀(4)은 하나의 트렌치로 형성된다. 복수의 표면비어홀들(2)(또는 표면비어라인들, 3)은 이런 방식으로 형성된 이면비어홀(4)에 접속된다. 즉, 이면비어홀(4)은 복수의 표면비어홀들(2)에 형성되고 이들은 서로 접속된다. GaAs FET 장치 아래의 기판이 얇아지기 때문에, GaAs FET장치의 방사능은 향상된다.
본 실시예는 이면비어홀(4)의 구성을 제외하고는 제1실시예와 거의 동일하다. 예를 들어, 반도체기판(1)의 두께는 약 150㎛이고, 표면비어홀(2)의 표면측의 폭은 약 10㎛이고 깊이는 약 70㎛이다. 이면비어홀(4)은 약 90㎛의 깊이를 가지도록 제공된다.
반도체칩(20)을 패키지로 조립하기 위해 AuSn과 같은 적절한 습윤성을 가진 땜납재가 사용되는 것이 바람직하다. AuSn땜납은 트렌치된 이면비어홀(4) 내부에 형성되고 이면전극(5)의 표면에 맞도록 고정된다. GaAs FET장치 아래의 기판이 얇아지는 만큼 GaAs FET장치의 방사능은 향상된다.
한편, 반도체칩(20)의 강도는 주변기판의 두꺼운 부분에 의해 보증된다. 도 7에서 보이는 바와 같이, 반도체칩(20)의 주변에 형성된 두꺼운 기판 부분의 표면에 GaAs FET장치나 패드는 형성되지 않는다. 그러나, 반도체칩(20)의 강도를 보증하기 위해, 폭은 일정한 크기를 갖는 것이 바람직하다. 이것은 다이싱 및 패키지조립과 같은 반도체칩(20)에 압력을 가하는 경우, 반도체칩(20)을 조절하는 동작시 반도체칩(20)이 금이 가는 것을 방지한다. 반도체칩(20)의 영역은 바람직하게는 제1실시예의 반도체칩(10)보다 크다.
(제3실시예)
본 실시예는 제1실시예에 따른 반도체칩(10)을 위한 이면비어홀(4)의 예시적인 설명의 변형이다. 도 8은 제3실시예에 따른 전계효과트랜지스터를 가진 반도체칩(30)의 단면도이다. 도 8에서 보이는 바와 같이, 본 실시예에 따른 이면비어홀(4)의 모양은 등방성에칭에 의한 사다리꼴로 형성된다.
본 실시예의 에칭에 있어서, SiCl4는 추가되지 않고 1.69×10-1N㎧(100sccm)의 Cl2 만이 통과된다. 이런 조건을 제외한 에칭조건은 ICP를 위한 제1실시예와 동일하다. SiCl4의 측면에 대한 증착효과는 사라지고 측면에칭이 등방성에칭을 실시하기 위해 생성된다. 이런 방식으로 형성된 이면비어홀은 사다리꼴이다. Cl2가스만으로 GaAs기판과 Pt층 사이의 에칭선택도는 100배 이상이 된다.
제2실시예에 있어서, GaAs FET장치 아래의 기판두께는 평탄하고 얇게 설정된다. 본 실시예에 있어서, 드레인전극(13)의 하부영역에서의 기판은 상술한 경우에 비해 두껍다. 드레인전극(13)과 그라운드전극 사이에 형성된 기생용량의 커패시턴스값은 감소된다. 한편, 게이트전극(11)의 하부영역이 경사진 표면을 가지고 기판의 적절한 두께가 보증되기 때문에 이런 영역에서의 방사효과가 얻어질 수 있다.
본 실시예의 변형으로서, 이면포토레지스트막은 게이트전극(11)과 드레인전극(13) 사이에 높은 정확도로 이면비어홀(4)이 정렬되게 형성될 수 있다. 이면비어홀(4)의 측벽의 모양은 계단모양일 수 있고 경사진 모양은 아니다. 이 경우에 있어서, 포토레지스트 및 건식에칭공정을 반복함으로써 이면비어홀(4)의 계단형 측벽이 형성될 수 있다.
(제4실시예)
휴대폰과 같은 일반적인 목적의 제품을 위해 싼 반도체장치가 요구된다. 비산 Au 및 Pt는 사용되지 않고 싼 Cu 등이 사용된다. 그러나, Au를 포함하지 않는 전선 및 땜납재는 습윤성이 나쁘게 되는 문제점을 가진다. Au 라인들을 사용하는 상기 실시예에서와 같이 전선으로 Cu를 사용하는 경우, 땜납재 및 은페이스트 등을 얇은 오목부에 확실히 채우는 것은 어렵다. 따라서, 이면비어홀은 전선재에 묻힐 것이다. Cu가 열적으로 확산되기 쉽고 반도체에서 깊은 에너지레벨을 생성하기 때문에 열확산을 멈추기 위한 대응책이 요구된다.
본 실시예는 전선재가 Cu 등으로 변경되는 점에서 제3실시예의 반도체칩(30) 과는 다르다. 도 9는 제4실시예에 따라 형성된 전계효과트랜지스터를 가지는 반도체칩(40)의 단면도이다. 제4실시예에 따른 반도체칩(40)의 이면에 형성된 이면전극은 평평한 표면을 가진다.
GaAs기판(1)의 표면에 형성된 GaAs FET장치는 SiO2와 같은 절연막(6)에 의해 덮인다. 소스전극(12) 및 드레인전극(13) 위의 절연막(6)에 관통홀의 개구가 제공된다. 소스라인(15) 및 드레인라인(16)은 관통홀을 통해 접속된다. 소스라인(15) 및 드레인라인(16)으로서, 약 50㎚ 두께를 가진 Ti층, 약 300㎚(0.3㎛)의 두께를 가진 Ni층, 및 약 5㎛의 두께를 가진 도금 등에 의한 Cu층이 이런 순으로 마련된다. Au, 도금된 Cu의 경우와 같이, 얇은 Cu막의 스퍼터링증착에 의해 라인이 형성된다. Cu막은 피딩층이다. 그리고 마스크로서 배선패턴을 제외한 부분에 증착된 포토레지스트막을 사용하는 도금공정이 실시된다. 형성되지 않은 Cu도금의 영역을 제외하고 형성된 피딩층이 이온밀링 등에 의해 제거된다. 이 라인들을 보호하기 위해, 절연막 또는 수지막(미도시)이 제공될 수 있다.
소스라인(15)은 증착에 의해 표면비어라인(3)으로서 표면비어홀(2) 내부에 형성된다. 8족원소의 Ni층은 블록킹막(7)으로 작용한다. Ti층은 부착되고 이면비어홀(4) 내부에 노출부는 건식에칭공정으로 이면비어홀(4)에서 제거된다. GaAs기판(1)의 이면의 이면비어홀(4)을 구비하는 전체 표면에 약 100㎚ 두께의 Ti층이 접착막(22)으로 형성된다. 접착층(22)에 300㎚의 Ni층이 배리어막(26)으로 형성된다. 배리어막(26)에 약 30㎛ 두께의 평평한 Cu층이 이면전극(5)으로 형성된다.
GaAs기판(1)의 두께는 약 150㎛이다. 표면비어홀(2)의 깊이는 약 70㎛이다. 이면비어홀(4)의 깊이는 약 90㎛이다. 이면에 약 130㎛의 두께로 Cu도금이 형성되는 경우, 이면비어홀(4)은 완전히 Cu로 덮인다. 그 후, 이면이 연마되어 평탄부의 Cu층의 두께는 약 30㎛이 된다. Cu층은 이면비어홀의 주변에서 잘려 평평하게 된다. Cu층은 크게 잘리지만 재료가 싼 만큼 반도체장치의 비용에 영향을 주지 않는다.
Cu의 열확산을 멈추기 위한 배리어막(26)은 막에서의 Cu의 확산을 멈추어야 한다. 배리어막(26)의 특성으로서, 반도체장치의 특성에 따른 고온도저장테스트에 의해 Cu의 확산이 막에서 멈추는 것을 확인할 필요가 있다. 따라서, 배리어막(26)의 두께를 변경하는 것은 Cu의 확산이 방지된다. 배리어막(26)에서 일반적으로 높은 용융점의 금속이 사용된다. 열확산의 배리어특성이 니트라이딩(nitriding) 및 실리사이딩(siliciding)에 의해 향상된다. 그러나, 배리어막(26)을 위해 사용될 재료를 니트라이딩 또는 실리사이딩함으로써 배리어막(26)의 저항률이 증가한다. 그러나 표면비어홀(3)에 형성된 라인과 사이에 삽입된 배리어막(26)을 통한 이면전극 사이에 전기접속이 확보될 수 있기 때문에 배리어막(26)을 니트라이딩하고 실리사이딩하는데 조건이 제한되지 않는다. 통상 사용되는 금속은 Ti, Ta, 및 W이다. TiN, TaN, TiSi 및 WSi도 사용된다. 8족원소의 각각의 금속은 고용융점을 가진다. 따라서, 약 500℃에서 Cu에 강하게 반응하지 않고 Cu의 열확산을 막을 능력이 구비된다. 8족원소 사이에 Ni는 정제하기 쉽기 때문에 정제하기가 더 쉽고 싸게 제조할 수 있다.
표면 및 이면의 전선재료는 Au 및 Cu에 한정되지 않는다. 전선재료가 전도성을 가지는 것만이 필요하다. 일반적으로 플러그로 사용되는 Al, Al합금 또는 W 일 수 있다.
은과 같은 전도성입자를 포함하는 수지페이스트 등 및 전도성탄소는 이면전극(5)으로 사용될 수 있다. 땜납파우더 및 플럭스비클(flux vehicle)을 포함하는 땜납페이스트가 사용될 수 있다. 용융된 땜납이나 은페이스트에 반도체칩(40)을 배치하는 경우, 공기가 이면비어홀의 오목부에 남아 캐비티를 생성한다. 한편, 이면위쪽에 페이스트를 코팅함으로써 땜납 또는 은페이스트가 이면에 형성된 오목부에 넣어질 수 있다. 그러나, 웨이퍼상태에서의 이면처리에서 웨이퍼는 왁스 또는 수지에 의해 일시적으로 고정된다. 따라서, 땜납 및 은페이스트 등은 약 100℃까지 용매를 증발시키는 프리베이크(pre-bake)에 의해 일시적으로 경화될 수 있다. 따라서, 실제로 경화시의 가열(포스트베이크, postbake)은 패키지에 실장되는 경우 실시되어야 한다. 땜납페이스트의 땜납파우더는 주석, 은, 구리, 인듐, 비스무트, 아연 및 안티몬 등으로부터 선택된다. 반도체칩(40)을 고정하는 땜납은 리드프레임에 사용되는 200 내지 299℃를 가진 땜납에 의해 부드러워지지 않도록 400℃ 이상의 높은 온도에 의해 부드러워진 것이 바람직하다. 땜납과 접촉하는 이면전극(5)의 금속막은 구리 또는 니켈일 수 있다.
GaAs기판은 반도체기판(1)으로 사용되고, 예를 들어 Si, SiC, GaN 및 InP일 수 있다. 모든 건식에칭을 위해, Cl 또는 Br 가스는 동일한 방식으로 사용되고 처리된다.
(제5실시예)
제1 내지 제4실시예에 따른 반도체칩은 소스, 게이트, 드레인, 게이트 및 소스에서와 같이 전극을 교대로 반복하는 구성을 가진다. 소스전극(12)의 하부에 얇고 긴 스트립모양의 기판비어홀이 형성된다. 기판비어홀은 이런 모양으로 형성된 것에 제한되지 않는다. 이 실시예에 있어서, 상술한 실시예로부터 다른 모양을 가진 기판비어홀이 설명된다.
도 10은 제5실시예에 다른 전계효과를 가진 반도체칩의 상면도이다.
본 실시예에 있어서, 소스전극(12)을 그라운드하는 기판비어홀로서, 하나의 사각형 소스패드(51)가 5개의 소스전극들(15) 마다에 대해 형성된다. 표면비어홀(2)은 소스패드(51) 아래에 형성된다. 표면비어홀(2)은 약 10㎛ 직경의 원모양이다. 포토리소그래피 레티클의 패턴이 사각형이라고 하더라도, 포토레지스트막이 두껍기 때문에 거의 둥근모양의 패턴이 포토레지스트막에 형성된다. 반도체칩(50)의 건식에칭공정에 있어서 포토레지스트막의 모서리 근처에서 사이드에칭에 의해, 표면비어홀(2)이 둥근모양으로 넓혀진다. 이것에 의해 표면비어홀(2) 아래의 이면에 이면비어홀(미도시)이 수십 ㎛ 직경으로 형성된다. 표면비어홀(2)과 이면비어홀 사이에 형성된 블록킹막(미도시)에 있어서 8족원소의 금속들이 제1실시예와 같이 실시된다.
약 10㎛ 직경의 표면비어홀(2)에 대해 위에 위치된 소스패드(51)가 약 20㎛의 일측에 직사각형으로 형성된다. 한편, 게이트패드(17) 및 드레인패드(18)와 같은 와이어본딩을 위한 패드들이 한 변이 약 100㎛인 직사각형으로 형성된다. 와이 어본딩을 위한 패드와 비교하면, 소스패드(51)의 영역은 작다. 각 소스전극(12)을 위한 기판비어홀을 형성하는 것이 필요하지 않기 때문에 GaAs FET의 소스전극사이의 피치가 작아질 수 있다. GaAs FET를 실장하는 장치 중의 하나인 휴대폰은 고주파신호의 출력전력을 요하지 않는다. 그러나, 낮은 드레인공급전압으로 높은 상호컨덕턴스가 요구된다. 이러한 경우에 있어서, GaAs FET의 게이트폭을 증가시키기 위해, 많은 수의 게이트전극이 게이트폭을 확실히 증가시키기 위해 배치되어야 한다. 이러한 GaAs FET를 형성하기 위해 본 실시예에서 설명된 소스패드(15)를 배치하는 것은 칩영역을 감소하는데 매우 효과적이다. 하나의 소스패드(51)에 접속된 소스전극들(12)의 수는 그라운드단자의 인덕턴스 및 저항 등을 고려하여 구성된다. GaAs FET 및 출력전력의 사용을 위해 요구되는 주파수밴드에 따라 인덕턴스 및 저항이 구성된다.
(제6실시예)
상기 실시예에 있어서, 양면기판비어홀을 가진 반도체장치는 GaAs FET를 예로 설명되었다. 그러나, 본 발명은 이에 제한되지 않는다. 제6실시예에 따른 반도체장치는 수직형트랜지스터로서 GaAs기판에 형성된 헤테로바이폴라트랜지스터(이하 간단히 HBT라 함)이다. 도 11은 제6실시예에 따라 형성된 HBT를 가진 반도체칩(60)의 상면도이다. 도 12는 제6실시예에 따라 HBT를 가진 반도체칩(60)의 단면도이다. 도 12는 도 11의 ⅩⅡ-ⅩⅡ 라인을 따른 단면도이다. 기판비어홀부와 관련한 기본구성은 제1실시예와 실질적으로 동일하다.
HBT의 설명적인 실시예는 간단히 설명된다. HBT는 GaAs기판의 표면에 각각의 혼합반도체층을 한층 한층 쌓은 구조로 성장한다. 다음 각 층이 전극을 형성하기 위해 에칭된다. HBT가 GaAs기판, 고농도 n형 GaAs의 서브콜렉터층, 저농도 n형 GaAs의 콜렉터층, 고농도 p형 GaAs의 기저층, 중농도 n형 InGaP의 헤테로에미터층에 top형 에미터라면, 고농도 n형 GaAs의 접촉층 및 초고농도 n형 InGaAs의 캡접촉층이 한층 한층 쌓은 구조로 성장한다.
열저항금속으로 형성된 에미터전극은 초고농축 n형 InGaAs의 캡접촉층과 접촉해 놓인다. 이 층은 초고농축 n형이기 때문에 옴접촉은 합금열처리 없이 얻어질 수 있다. 캡접촉층 및 접촉층은 에칭에 의해 제거되어 에미터전극을 포함하는 에미터영역을 남긴다. 베이스전극은 노출된 n형 InGaP 헤테로에미터층에 증착된다. 합금열처리 및 헤테로에미터층에서의 베이스전극을 확산함으로써, p형 GaAs베이스층과 옴접촉이 얻어진다. 베이스전극 및 에미터전극을 포함하는 베이스영역을 남기기 위해 에칭이 실시되어 저농도 n형 GaAs의 콜렉터층까지 제거한다. 콜렉터전극은 고농도 n형 GaAs의 노출된 서브콜렉터층에 형성되고 옴접촉은 합금열처리에 의해 얻어진다. 서브콜렉터층은 에칭에 의해 제거되어 콜렉터전극을 포함하는 HBT액티브영역을 남긴다. 결과적으로 형성된 HBT장치는 계단 모양의 각 단에 전극을 구비한다.
각 단에서의 전극은 하부로부터 콜렉터, 베이스 및 에미터이다. 전극의 모양 및 기본구조는 여기서 설명된다. 요즈음, 고성능을 위해 여러 종류의 층이 각 단에 삽입되고 반도체구성이 변경될 수 있다.
도 12는 GaAs반도체기판(1)의 표면측의 HBT장치에 집중한 단면도이다. HBT장치로서, 중앙에 하나의 베이스전극을 구비하고 2개의 에미터전극(64), 및 2개의 콜 렉터전극들이 양 측에 형성된다. 우선, HBT장치의 중앙에 베이스전극(미도시) 및 이에 접속된 베이스라인(62)이 형성된다. 베이스라인(62)의 양 측 위에 볼록한 모양의 에미터영역이 형성된다. 에미터전극(64)이 에미터영역에 형성된다. 에미터라인(63)은 절연막(6)의 에미터홀(65)을 통해 에미터전극(64)과 접속된다. 콜렉터전극(미도시) 및 이에 접속된 콜렉터라인(61)은 에미터전극(64)과 떨어져 형성되고 반도체기판(1)에 형성된 표면비어홀(2)은 더 떨어져 형성된다. 에미터라인(63)은 표면비어라인(3)으로서 GaAs기판(1)에 트렌치되어 형성된다. HBT장치(1)의 설명적인 실시예로서, 1개의 에미터전극, 2개의 베이스전극, 및 2개의 콜렉터전극이 제공될 수 있다. HBT장치에 있어서, 2개의 에미터전극, 3개의 베이스전극 및 2개의 콜렉터전극들이 제공될 수 있다.
도 11에 보이는 바와 같이, HBT액티브영역이 길이 방향에서 약 50 내지 100㎛의 직사각형으로 형성된다. 각각의 전극은 길이를 가진 스트립모양으로 제공된다. 에미터라인(63)은 이런 폭을 가진 HBT장치를 덮기 위해 형성된다. 에미터라인(63)은 점선에 의해 지시된 에미터홀(65) 아래에 형성된 에미터전극(64)(도 11에 미도시)에 접속된다. 1개의 베이스라인(62) 및 2개의 콜렉터라인(61)은 각각 일측으로부터 점선에 의해 지시되는 바와 같이 에미터라인(63)의 하부에 위치된다. HBT장치로부터 멀리, 에미터라인(63) 아래의 점선에 의해 지시되는 바와 같이, 표면비어홀(2)의 개구가 사각형으로 제공된다. 표면비어홀(2)을 중앙으로 하여, 복수의 HBT장치가 대칭적으로 제공된다.
도 12에서 보이는 바와 같이, 기판비어홀의 부분은 제1실시예의 도 4와 실질 적으로 동일하다. GaAs기판(1)의 두께는 대략 150㎛이다. 표면측의 표면비어홀(2)의 폭은 대략 10㎛이고 깊이는 대략 70㎛이다. 이면측의 이면비어홀(4)은 약 20㎛이고 깊이는 약 90㎛이다. 라인(3)을 통해 표면의 하부는 약 10㎛로 이면비어홀(4)로 돌출한다. 표면비어홀(2)은 HBT장치의 끝에서 콜렉터라인(61)(콜렉터전극)으로부터 약 10㎛ 떨어져 있다.
표면비어라인(3)으로서 에미터라인(63)이 약 50㎚ 두께의 Ti층, 약 200㎚(0.2㎛)의 Pt층, 약 5㎛의 Au층의 순으로 제공된다. 8족원소의 Pt층이 도면에서 블록킹막(7)에 대응된다. Ti층이 부착되고 이면비어홀(4) 내부에 노출될 부분이 공정에서 건식에칭에 의해 제거되어 이면비어홀을 형성한다. 표면비어홀(2) 및 이면비어홀(4)을 형성하는 건식에칭방법은 실질적으로 제1실시예에 설명된 방법과 같다는 점에 유의하자. GaAs기판(1)의 전체 이면에 이면전극(5)이 형성된다. 접착막(22)으로서, 약 100㎚ 두께의 Ti층이 형성된다. 이면전극(5)으로서, 5㎛ 두께의 Au층이 형성된다. 이면전극(5)은 이면비어홀(4) 내부에 형성되고 증착되어 표면비어라인(3)의 하부에 전기적으로 접속된다.
패키지 등에 반도체칩(60)을 실장하는 경우, AuSn과 같은 땜납재가 사용되어 고정된다. 이면전극(5)을 위한 Au막으로 AuSn땜납재의 습윤성이 바람직하기 때문에 AuSn땜납재는 이면비어홀(4)의 오목부 내부에 형성되고 오목부가 채워진다. 이에 의해 열방사가 보증된다. 에미터라인(63)은 기판비어홀유닛을 통해 HBT장치로부터 이면에 열을 방사하는 기능을 한다. Au층의 두께는 전기저항뿐만 아니라 방사성능과 관련한 열저항을 고려해 구성된다.
HBT장치의 표면에 형성된 절연막(6)은 실제로 복수의 절연막들을 구비하고 있다. 각 전극과 이에 접속된 각 라인은 절연막에 형성된 관통홀을 통해 접속된다. 반도체표면 근처에, HBT장치를 보호하기 위해, SiO2, SiN과 같은 무기절연막이 사용된다. 한편, 반도체표면으로부터 멀리 에미터라인(63)을 들어 올려 기생용량을 감소시키기 위한 목적으로, 폴리이미드 및 벤조싸이크로부틸렌(BCB)과 같은 낮은 유전율을 가진 유기절연막이 사용된다. 또는 라인의 하부가 공중에 있는 에러브리지구조일 수 있다. 상면의 전선 표면에 SiN과 같은 절연막이 제공되어 습기 등으로부터 보호한다.
(제7실시예)
HBT장치에 있어서, 1개의 이면비어홀은 1개의 표면비어홀에 대응할 필요가 없다. 도 13은 제7실시예에 따라 형성된 헤테로바이폴라 트랜지스터를 가진 반도체칩(70)의 단면도이다. 도 13에서 보이는 바와 같이, HBT장치 그룹의 하부측에 이면비어홀(4)이 통상적이다. 이것은 실질적으로 도 6에 보이는 제2실시예와 동일하다.
HBT장치 아래의 기판이 얇기 때문에 땜납재가 이면비어홀(4) 내부에 형성되어 그것을 채우는 경우, HBT장치의 하부로부터의 방사성능도 향상된다. 표면측에 에미터라인(63)으로부터 열이 표면비어라인(3)을 통해 이면전극(5) 측에 방사된다. 그러나, 반도체칩(80)의 기계적인 강도가 감소되기 때문에 기계적인 강도는 이면비어홀(4)의 주변에서 두꺼운 기판을 가진 영역에 제공되는 것에 의해 확보되어야 한다.
(제8실시예)
상술한 실시예들에서, 전체 이면은 땜납에 의해 패키지에 고정되도록 금속이다. 그러나, 요즈음, 복수의 단자패드들 및 냉각을 위한 열싱크로서 작용하는 접지면이 반도체칩의 이면에 제공되어 회로기판에 반도체기판의 이면을 직접 실장하는 시도가 있어왔다. 이러한 경우, 표면의 회로그룹으로부터 기판을 관통하는 비어홀을 통해 이면에 단자패드와 접속이 이루어져야 하고 본 발명의 양면기판비어홀이 효과적으로 기여한다. 본 실시예에서, 회로보드에 직접 실장되는 반도체칩의 이면에 제공되는 많은 터미널패드를 가진 반도체칩이 설명된다.
이러한 반도체장치의 일반적이고 설명적인 실시예는 이하에서 설명된다. 도 14는 제8실시예에 따른 반도체칩의 구성을 보여주는 이면도이다. 도 15는 제8실시예에 따른 반도체칩의 구성을 보여주는 단면도이다. 도 15는 도 14의 ⅩⅤ-ⅩⅤ라인을 따른 반도체장치의 단면도이다. 도 16은 제8실시예에 따른 반도체칩의 실시를 보여주는 단면도이다. 도 17은 제8실시예에 따른 반도체칩의 구성을 보여주는 확대된 단면도이다.
도 14의 이면도에 보이는 바와 같이, 반도체칩(80)의 중앙부에 그라운드패드(82)가 있다. 그라운드패드(82)는 전기적으로 접지 및 냉각을 위한 히트싱크로 작용한다. 주변에서, 터미널패드(81)가 제공되고 이는 종래 기술에서는 표면에 배치된다. 도 14에 있어서, 터미널패드(81)는 대향하는 양 측에 제공된다. 많은 수의 터미널들이 모든 4변에 제공될 수 있고 직사각형의 접지면이 내부에 제공될 수 있다.
도 15의 단면도에서 볼 수 있는 바와 같이, 반도체장치의 그룹(미도시) 또는 회로그룹(미도시)이 이면의 그라운드패드(82) 위의 표면측에 배치된다. 접지를 위해, 이들은 기판비어홀에서의 기판비어라인(83)을 통해 그라운드패드(82)와 접속된다. 종래 기술에서 표면에 배치되는 터미널패드에 대응하는 단자는 기판비어라인(83)을 통해 이면의 터미널패드(81)에 접속된다.
도 16은 반도체칩(80)이 실장되는 경우의 단면도를 보여준다. 그라운드패드(82)는 땜납 등에 의해 패턴에 대응하는 금속대(84)에 고정된다. 한편, 금속대(84)를 위한 그라운드패드(82)에 대응하지 않는 영역은 트렌치되어 절연층(85)을 형성한다. 금속라인(86)은 표면에 형성되고 땜납 등에 의해 터미널패드(81)와 접속된다. 여기서 금속라인(86)은 접지면으로서 금속대(84)를 가진 절연층(85)을 통한 마이크로스트립 라인일 수 있다. 금속대(84)는 몰드 또는 세라믹기판에 실장될 수 있다.
본 실시예는 도 17을 참조로 이후 설명된다. 도 17은 도 14에서 터미널패드(81) 및 그라운드패드(82)가 형성되는 부분을 확대한 단면도이다. 도 17의 대부분은 실질적으로 제1실시예에서의 도 4와 동일하다. 차이점은 이면전극(5)이 전체 표면에 제공되는 것이 아니라. 터미널패드(81)와 그라운드패드(82)와 같이 독립된 패턴으로 제공된다는 것이다. 접착막(22)으로서, 약 100㎚ 두께의 Ti가 이면에 제공된다. 약 5㎛의 Au도금은 스퍼터링에 의해 이면전극(5)에 증착된다. 또한, 땜납재와 같은 수 십 ㎛의 AuSn은 실장되어 터미널패드(81)와 그라운드패드(82)가 된다. 이면비어홀(4)의 깊이는 약 100㎛이다. 이면비어홀(4)은 수 십 ㎛ 두께의 땜납 재 AuSn에 의해 완전히 덮이지 않는다. 따라서, 터미널패드(81)는 접착면을 얻기 위해 이면의 평탄부로 뽑아 내어진다.
Au 또는 AuSn 땜납재는 도 16에서 보이는 금속대(84)에 부착된 금속라인(86)에 부착될 수 있다. 이러한 경우에 있어서, 반도체칩(80)은 산소가 감소된 질소분위기에 수용되어 400 내지 500℃에서 가열된다. 이것은 땜납재인 AuSn을 부드럽게 하여 납땜한다. 땜납재인 AuSn이 Au와 함께 바람직한 습윤성을 가지고 있으므로, 납땜은 확실히 실시될 수 있다.
싼 비용의 제품을 위해 Au는 종종 사용될 수 없다. 이러한 경우에 있어서, Cu전선재 및 Au를 구비하지 않는 주석고온납땜이 사용된다. 일반적으로 알려진 플럭스재를 함께 사용함으로써, 표면의 산화막이 제거될 수 있어 납땜을 위한 산화를 방지한다. 패드를 결합하기 위해, Ag, Cu 또는 전도성탄소와 같은 전도성입자를 구비한 페이스트재가 땜납재 대신 사용될 수 있다.
(제9실시예)
상술한 설명에 있어서, 기판(1)이 화합물 반도체 GaAs장치를 예로 들어 설명되었다. 그러나, 이것은 GaAs에 제한되지 않는다. 각 종류의 반도체를 건식에칭하기 위해 염소 또는 브롬가스는 에칭가스로 사용된다. 따라서, 본 발명은 다양한 반도체를 사용하는 장치에 효과적이다. 화합물반도체는 반절연의 기판 또는 높은 저항을 가진 기판을 위해 1× 106Ω㎝ 이상의 저항률을 얻을 수 있다. 그러나 통상의 반도체인 실리콘은 낮은 저항률을 가진다. 실리콘은 대략 수 ㏀㎝(103Ω㎝)만을 가 진다. 또한, 실리콘은 P형으로 도핑될 수 있고 또한 낮은 저항율을 가진다. 따라서, 제8실시예에서와 같이, 기판(1)을 관통하는 비어라인(3)에 의해 이면에 터미널패드(81)를 제공하는 경우, 비어라인은 실리콘기판으로부터 떨어져야 한다. 전체 이면이 실리콘기판에 의해 접지되는 경우, 기판의 저항률이 낮아지도록 촉진하는 접지에 목적이 있다는 것에 유의하자. 따라서, 접지될 라인을 통한 기판은 실리콘기판으로부터 떨어질 것이 요구되지 않는다.
본 실시예에 있어서, 제8실시예의 반도체기판(1)은 실리콘기판으로 변경된다. 기판(1)을 관통하는 라인들을 통해 실리콘기판으로부터 떨어진 복수의 기판을 가진 반도체장치의 제조방법이 이하에서 설명된다. 도 18a 내지 18f는 제9실시예에 다른 전도성 실리콘기판을 사용하는 양면기판비어홀유닛의 제조공정을 설명하는 단면도이다.
도 18a에서 보이는 바와 같이, 우선, CMOSFET 또는 바이폴라트랜지스터와 같은 반도체장치(미도시) 및 다층상호접속(미도시)은 실리콘웨이퍼기판(91)의 표면에 형성된다. SiO2 및 SiON과 같은 절연막(6)이 제공된다. 개구패턴을 가진 포토레지스트막(92)이 절연막(6)의 표면에 제공된다. 개구는 RIE와 같은 건식에칭에 의해 절연막(6)에 제공된다. 실리콘기판(91)은 건식에칭에 의해 트렌치 되어 표면비어홀(2)을 형성한다. 실리콘웨이퍼기판(91)의 두께는 약 650㎛이고 트렌치의 깊이는 약 100㎛이다.
도 18b에서 보이는 바와 같이, 포토레지스트막(92)이 제거된다. 1㎛의 두께 를 가진 SiON 등의 절연막(93)이 증착된다. 다음으로, 표면비어홀(2)의 내부가 덮인다. 또한, 약 100㎚의 두께를 가진 Ti막, 약 300㎚의 두께를 가진 Ni막, 및 약 200㎚의 두께를 가진 Cu막이 스퍼터링에 의해 증착된다. 다음으로, 약 5㎛의 두께를 가진 전선이 되는 Cu도금은 선택적으로 포토레지스트와 같은 마스크로 선택적으로 형성된다. 외측에서 전선이 이온밀링과 같은 에칭에 의해 제거되어 라인(3)을 통해 표면을 형성한다. 본 실시예에서, Ni막은 블록킹막(7)으로 사용된다. 상층 등에 전력공급을 위한 이러한 라인, 라인들도 형성된다. 표면을 보호하기 위해, SiON 등의 절연막과 10㎛의 두께를 가진 폴리이미드(미도시)가 표면비어라인(3)의 표면에 형성된다. 메인유닛의 회로에 있어서, 표면측의 패드개구는 필요하지 않다. 개구는 표면측에 모니터 TEG의 터미널패드에 대한 필수품으로 제공된다.
도 18c에서 보이는 바와 같이, 실리콘기판(91)의 이면이 연마되어 약 650㎛로부터 약 200㎛의 두께로 감소된다. 실리콘기판을 위해 약 200㎛의 두께를 가지지만 강도가 보증될 수 있고 따라서 강화를 위해 유리판 등을 사용할 필요가 없다. 개구패턴을 가진 포토레지스트막(94)은 실리콘기판(91)의 이면에 제공된다. 실리콘기판(91)의 이면은 건식에칭에 의해 130㎛로 트렌치되어 이면비어홀(4)을 제공한다. 표면비어라인(3)의 하부는 이면비어홀(4)의 내부에 약 30㎛로 노출된다. 표면비어홀(2) 내부에 증착되는 SiON과 같은 절연막(93)이 남겨지고 표면비어라인(3)의 하부가 노출되지 않으면, RIE는 막을 제거하기 위해 불소가스가 추가된다.
도 18d에 보이는 바와 같이, SiON과 같은 절연막(95)이 실리콘기판(91)의 이면에 약 1㎛의 두께로 CVD에 의해 증착된다. 이 때, 절연막(95)도 이면비어홀(4) 내부에 형성된다. 절연막(95)은 표면측의 절연막(93)을 오버에칭하여 생성된 표면비어홀(2) 사이의 간격에 형성된다.
개구패턴을 가진 얇은 포토레제스트막(96)이 제공된다. 불소가스의 RIE가 실시된다. 이것은 절연막(95)에 개구들(97)을 형성한다. 우측 그라운드패드(82)에 대응하는 측에 그라운드패드(82)의 모양 보다 5㎛ 작게 개구가 형성된다. 한편, 좌측 터미널패드(81)에 대응하는 측에 표면비어라인(33) 하부의 내부에 개구가 제공된다. 예를 들어, 하부의 폭이 10㎛이면, 개구는 약 5㎛으로 형성된다. 개구를 형성하는데 사용되는 포토레지스트막(96)은 바람직하게는 낮은 점착력을 가진다. 그리고 포토레지스트막(96)은 바람직하게는 약 1㎛ 내로 얇다. 이것은 포토레지스트막이 많이 축적되지 않고 이면비어홀(4) 및 개구 패턴 내부가 두껍지 않아 노출될 수 있기 때문이다.
도 18e에 보이는 바와 같이, 이면비어홀(4)의 각각에 있어서, 이면전극(5)은 표면비어라인들(3)과 전기적으로 접속되게 제공된다. 예를 들어, Ti, Ni, Cu는 선택적으로 Cu도금을 제공하기 위해 순서대로 증착되고 불필요한 금속영역은 에칭에 의해 제거된다. 다음으로, 도 18f에 보이는 바와 같이, Sn땜납재는 이면전극(5)에 수 십㎛로 마련된다. 터미널패드(81) 및 그라운드패드(82)가 이면전극(5)에 형성된다. 이러한 일련의 제조방법에 의해 터미널패드(81)가 절연막에 의해 실리콘기판으로부터 분리되게 된다.
본 발명 중 하나에 따른 양면기판비어홀을 가진 반도체장치로서, Pt 및 Ni와 같은 8족원소 금속의 블록킹막(7)이 표면비어홀(3) 내부에 형성된다. 이것은 염소가스를 사용하는 건식에칭에 의해 표면측의 비어라인에 대한 에칭을 막아 이면비어홀(4)을 형성한다. 반도체기판(1)의 이면에 대한 비어라인의 전도성은 여전히 얻어진다. 또한, 블록킹막(7)은 양측으로부터 기판비어홀의 경계에 남겨진다. 그러나, 블록킹막(7)은 8족원소로 이루어진다. 8족원소는 모두 금속이고 낮은 저항을 가진다. 따라서, 적절한 전기접속이 얻어질 수 있다.
본 발명이 상기 실시예에 한정되지 않고 본 발명의 범위 및 사상에서 벗어남이 없이 수정되거나 변경될 수 있다는 것은 명백하다.
도 1a 및 1b는 마스크재의 에칭선택도를 시험하기 위해 사용된 반도체기판의 단면도이다.
도 2는 본 발명의 제1실시예에 따른 전계효과트랜지스터를 가진 반도체장치의 상면도이다.
도 3은 본 발명의 제1실시예에 따른 전계효과트랜지스터를 가진 반도체칩의 단면도이다.
도 4는 도 3의 일부를 확대한 단면도이다.
도 5a 내지 5d는 본 발명의 제1실시예에 따른 양면기판비어홀의 제조공정을 설명하는 단면도이다.
도 6은 본 발명의 제2실시예에 따른 전계효과트랜지스터를 가진 반도체칩의 단면도이다.
도 7은 본 발명의 제2실시예에 따른 전계효과트랜지스터를 가진 반도체칩의 단면도이다.
도 8은 본 발명의 제3실시예에 따른 전계효과트랜지스터를 가진 반도체칩의 단면도이다.
도 9는 본 발명의 제4실시예에 따른 전계효과트랜지스터를 가진 반도체칩의 단면도이다.
도 10은 본 발명의 제5실시예에 따른 전계효과트랜지스터를 가진 반도체칩의 상면도이다.
도 11은 본 발명의 제6실시예에 따른 헤테로바이폴라트랜지스터를 가진 반도체장치의 구조를 설명하는 확대된 상면도이다.
도 12는 본 발명의 제6실시예에 따른 헤테로바이폴라트랜지스터를 가진 반도체장치의 단면도이다.
도 13은 본 발명의 제7실시예에 따른 헤테로바이폴라트랜지스터를 가진 반도체장치의 단면도이다.
도 14는 본 발명의 제8실시예에 따른 반도체칩의 이면도이다.
도 15는 본 발명의 제8실시예에 따른 반도체칩의 단면도이다.
도 16은 본 발명의 제8실시예에 다른 반도체칩이 실장되는 경우의 단면도이다.
도 17은 본 발명의 제8실시예에 다른 반도체칩을 가진 확대된 단면도이다.
도 18a 내지 18f는 본 발명의 제9실시예에 따른 전도성실리콘기판을 사용하는 양면기판비어홀유닛의 제조공정을 보여주는 단면도이다.
도 19a 및 19b는 종래기술1에 따른 전계효과트랜지스터의 구성을 보여주는 상면도 및 단면도이다.
도 20a 내지 20d는 종래기술2에 따른 양면기판비어홀유닛의 제조방법을 보여주는 단면도이다.
도 21a 내지 21e는 종래기술3에 다른 양면기판비어홀유닛의 제조방법을 보여주는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
2 : 표면비어홀 3 : 개구
4 : 이면비어홀 5 : 이면전극
10 : 반도체칩 11 : 게이트전극
15 : 드레인라인 16 : 소스라인
17 :　게이트패드 18 : 드레인패드
87 : 기판 88 : 개구
90 : 금속막 97 : 트렌치

Claims (25)

  1. 반도체장치에 있어서,
    제1면과 제2면을 가진 반도체기판으로서, 제2면은 제1면과 대향된 반도체기판;
    반도체기판의 제1면측에 형성된 반도체소자;
    반도체기판의 제1면측에 형성되고 반도체소자의 전극에 접속된 제1배선;
    반도체기판의 제1면에 형성된 제1비어홀 내부에 형성되고, 제1배선을 통해 반도체소자의 전극에 접속된, 도전성인 블록킹막;
    제1비어홀에 대응하는 위치에서 반도체기판의 제2면에 형성된 제2비어홀 내부에 형성되고, 블록킹막 및 제1배선을 통해 반도체소자의 전극에 접속된 제2배선;을 포함하고,
    상기 블록킹막은 8족원소의 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, 및 Pt 중 적어도 하나를 포함하는 반도체장치.
  2. 제1항에 있어서, 반도체기판은 Si, GaAs, InP, GaN 또는 SiC인 반도체장치.
  3. 삭제
  4. 제1항에 있어서, 복수의 제1 및 제2배선이 형성되고 제1배선 중 하나는 블록킹막을 통해 제2배선 중 하나와 접속되는 반도체장치.
  5. 제1항에 있어서, 복수의 제1배선이 형성되고 적어도 2개의 제1배선은 블록킹막을 통해 제2배선에 접속되는 반도체장치.
  6. 제1항에 있어서, 반도체기판의 제2면에 평행한 방향에서의 제2비어홀의 폭은 반도체기판의 제1면에 평행한 방향에서의 반도체소자의 폭보다 크거나 동일한 반도체장치.
  7. 제1항에 있어서, 제2비어홀은 경사진 측벽을 가지도록 형성되고 반도체소자에 대향되는 위치에 형성된 반도체장치.
  8. 제1항에 있어서, 제1 및 제2배선은 금속, 금속합금 또는 도전성입자들을 분산되게 한 수지인 반도체장치.
  9. 제1항에 있어서, 제2배선은 반도체기판의 제2면의 전체 면에 형성된 반도체장치.
  10. 제1항에 있어서, 복수의 제2배선은 독립된 패턴으로 반도체기판의 제2면에 형성된 반도체장치.
  11. 제1항에 있어서, 제1배선 및 반도체기판 사이에 개재된 제1절연층; 및
    제2배선 및 반도체기판 사이에 개재된 제2절연층을 더 포함하는 반도체장치.
  12. 제1항에 있어서, 반도체장치는 전계효과트랜지스터 또는 바이폴라트랜지스터인 반도체장치.
  13. 제1항에 있어서, 블록킹막은 제2비어홀에 돌출되어 형성되는 반도체장치.
  14. 제1항에 있어서, 블록킹막은 측벽 및 제1비어홀의 하부의 모양을 따라 형성되는 반도체장치.
  15. 제1항에 있어서, 제2배선은 Ti로 이루어진 접착막 및 접착막에 대해 적층되는 Au 또는 Cu로 이루어진 도전막을 구비하는 반도체장치.
  16. 반도체장치의 제조방법에 있어서,
    반도체기판의 제1면에 에칭에 의해 제1비어홀을 형성하는 단계;
    8족원소의 적어도 한 종류를 구비하는 블록킹막을 제1비어홀 내부에 형성하는 단계;
    제1배선을 블록킹막에 형성하는 단계;
    블록킹막에 도달하도록 반도체기판의 제2면으로부터 제2비어홀을 형성하는 단계; 및
    제2비어홀의 내부에 제2배선을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  17. 제16항에 있어서,
    블록킹막은 8족원소;Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, 및 Pt의 적어도 한 종류를 구비하는 반도체장치의 제조방법.
  18. 제16항에 있어서,
    제1 및 제2비어라인들은 제1비어라인 중 하나가 제2비어라인 중 하나와 접촉하도록 형성되는 반도체장치의 제조방법.
  19. 제16항에 있어서,
    제1 및 제2비어라인들은 복수개의 제1비어라인들이 제2비어라인 중 하나와 접촉하도록 형성되는 반도체장치의 제조방법.
  20. 제1항에 있어서, 제2배선은 블록킹막에 직접 접속된 반도체장치.
  21. 제1항에 있어서, 블록킹막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt로 구성된 그룹으로부터 선택된 단일 재료로 이루어진 반도체장치.
  22. 제1항에 있어서, 블록킹막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt로 구성된 그룹으로부터 선택된 적어도 2개의 재료로 이루어진 합금인 반도체장치.
  23. 제1항에 있어서, 반도체기판과 블록킹막 사이에 개재된 Ti층을 더 포함하는 반도체장치.
  24. 제11항에 있어서, 제1절연층 및 블록킹막 사이에 개재된 Ti층을 더 포함하는 반도체장치.
  25. 반도체장치를 제조하는 방법에 있어서,
    에칭에 의해 반도체기판의 제1면에 제1비어홀을 형성하는 단계;
    제1절연층이 제1비어홀 내부에 형성되는 방식으로 반도체기판의 제1면에 대해 제1절연층을 형성하는 단계;
    제1비어홀 내부에 8족원소 중 적어도 하나를 구비하는 블록킹막을 형성하는 단계;
    블록킹막에 대해 제1배선을 형성하는 단계;
    반도체기판의 제2면으로부터 블록킹막에 도달하도록 제2비어홀을 형성하는 단계;
    제2절연층이 제2비어홀 내부헤 형성되는 방식으로 반도체기판의 제2면에 대해 제2절연층을 형성하는 단계;
    제2비어홀이 형성된 위치에서 반도체기판의 제2면측으로부터 블록킹막에 연장된 개구를 형성하는 단계; 및
    제2비어홀 내부에 제2배선을 형성하는 단계를 포함하는 반도체장치의 제조방법.
KR1020070089060A 2006-09-27 2007-09-03 반도체장치 KR100909849B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00262082 2006-09-27
JP2006262082A JP5117698B2 (ja) 2006-09-27 2006-09-27 半導体装置

Publications (2)

Publication Number Publication Date
KR20080028769A KR20080028769A (ko) 2008-04-01
KR100909849B1 true KR100909849B1 (ko) 2009-07-29

Family

ID=39224042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070089060A KR100909849B1 (ko) 2006-09-27 2007-09-03 반도체장치

Country Status (5)

Country Link
US (1) US7834461B2 (ko)
JP (1) JP5117698B2 (ko)
KR (1) KR100909849B1 (ko)
CN (1) CN101154647B (ko)
TW (1) TWI374530B (ko)

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5089033B2 (ja) 2005-11-04 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
JP5329044B2 (ja) * 2007-01-22 2013-10-30 三菱電機株式会社 電界効果トランジスタ
JP5298559B2 (ja) * 2007-06-29 2013-09-25 富士通株式会社 半導体装置及びその製造方法
EP2186128B1 (en) * 2007-08-10 2013-11-20 Agency For Science, Technology And Research (A*star) Nano-interconnects for atomic and molecular scale circuits
US8304809B2 (en) * 2007-11-16 2012-11-06 Furukawa Electric Co., Ltd. GaN-based semiconductor device and method of manufacturing the same
US7741226B2 (en) * 2008-05-06 2010-06-22 International Business Machines Corporation Optimal tungsten through wafer via and process of fabricating same
US7863180B2 (en) 2008-05-06 2011-01-04 International Business Machines Corporation Through substrate via including variable sidewall profile
JP5347342B2 (ja) * 2008-06-10 2013-11-20 富士通株式会社 半導体装置の製造方法
JP2009302222A (ja) * 2008-06-12 2009-12-24 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP2010021532A (ja) * 2008-06-12 2010-01-28 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP2010003796A (ja) * 2008-06-19 2010-01-07 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE102008033395B3 (de) * 2008-07-16 2010-02-04 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
JP2010040894A (ja) * 2008-08-07 2010-02-18 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US20100072627A1 (en) * 2008-09-25 2010-03-25 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Wafer including intercepting through-vias and method of making intercepting through-vias in a wafer
US8063469B2 (en) * 2008-09-30 2011-11-22 Infineon Technologies Ag On-chip radio frequency shield with interconnect metallization
US8178953B2 (en) 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
US7936052B2 (en) 2008-09-30 2011-05-03 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US8889548B2 (en) 2008-09-30 2014-11-18 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US7948064B2 (en) 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
JP5239744B2 (ja) * 2008-10-27 2013-07-17 ソニー株式会社 番組送出装置、スイッチャ制御方法およびコンピュータプログラム
JP5369612B2 (ja) * 2008-10-28 2013-12-18 富士通株式会社 半導体装置の製造方法
US8058732B2 (en) * 2008-11-20 2011-11-15 Fairchild Semiconductor Corporation Semiconductor die structures for wafer-level chipscale packaging of power devices, packages and systems for using the same, and methods of making the same
US7960800B2 (en) * 2008-12-12 2011-06-14 Fairchild Semiconductor Corporation Semiconductor dice with backside trenches filled with elastic material for improved attachment, packages using the same, and methods of making the same
US7939926B2 (en) 2008-12-12 2011-05-10 Qualcomm Incorporated Via first plus via last technique for IC interconnects
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US8049327B2 (en) * 2009-01-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with scalloped sidewalls
JP2010182764A (ja) * 2009-02-04 2010-08-19 Sony Corp 半導体素子とその製造方法、及び電子機器
JP4905474B2 (ja) * 2009-02-04 2012-03-28 ソニー株式会社 映像処理装置、映像処理方法及びプログラム
DE102009009442A1 (de) * 2009-02-18 2010-09-09 Polylc Gmbh & Co. Kg Organische Elektronikschaltung
US8062975B2 (en) * 2009-04-16 2011-11-22 Freescale Semiconductor, Inc. Through substrate vias
TWI505433B (zh) * 2009-10-01 2015-10-21 Xintec Inc 晶片封裝體及其製造方法
TWI421942B (zh) * 2010-02-12 2014-01-01 Win Semiconductors Corp 半導體晶片之背面銅金屬製程方法
US20110260297A1 (en) * 2010-04-27 2011-10-27 Shian-Jyh Lin Through-substrate via and fabrication method thereof
JP2011249563A (ja) * 2010-05-27 2011-12-08 Panasonic Corp 半導体装置及びその製造方法
TWI515930B (zh) * 2010-05-31 2016-01-01 精材科技股份有限公司 發光二極體次基板、發光二極體封裝及其製造方法
WO2011162566A2 (ko) * 2010-06-24 2011-12-29 한국표준과학연구원 실리콘 웨이퍼의 비아홀 측정 장치 및 방법
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8415805B2 (en) * 2010-12-17 2013-04-09 Skyworks Solutions, Inc. Etched wafers and methods of forming the same
US8742564B2 (en) * 2011-01-17 2014-06-03 Bai-Yao Lou Chip package and method for forming the same
TWI446500B (zh) * 2011-01-27 2014-07-21 Xintec Inc 晶片封裝體及其形成方法
US9018094B2 (en) * 2011-03-07 2015-04-28 Invensas Corporation Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
JP2012209476A (ja) * 2011-03-30 2012-10-25 Oki Electric Ind Co Ltd 電極構造及びその製造方法
US8853072B2 (en) * 2011-06-06 2014-10-07 Micron Technology, Inc. Methods of forming through-substrate interconnects
US8304916B1 (en) 2011-07-06 2012-11-06 Northrop Grumman Systems Corporation Half-through vias for suppression of substrate modes
KR20130013820A (ko) * 2011-07-29 2013-02-06 한국전자통신연구원 반도체 장치 및 그 제조 방법
US9461153B2 (en) 2011-11-16 2016-10-04 Skyworks Solutions, Inc. Devices and methods related to a barrier for metallization of a gallium based semiconductor
US9847407B2 (en) 2011-11-16 2017-12-19 Skyworks Solutions, Inc. Devices and methods related to a gallium arsenide Schottky diode having low turn-on voltage
US9093420B2 (en) 2012-04-18 2015-07-28 Rf Micro Devices, Inc. Methods for fabricating high voltage field effect transistor finger terminations
US9124221B2 (en) 2012-07-16 2015-09-01 Rf Micro Devices, Inc. Wide bandwidth radio frequency amplier having dual gate transistors
KR20140011137A (ko) * 2012-07-17 2014-01-28 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
US9202874B2 (en) 2012-08-24 2015-12-01 Rf Micro Devices, Inc. Gallium nitride (GaN) device with leakage current-based over-voltage protection
US8988097B2 (en) 2012-08-24 2015-03-24 Rf Micro Devices, Inc. Method for on-wafer high voltage testing of semiconductor devices
US9142620B2 (en) * 2012-08-24 2015-09-22 Rf Micro Devices, Inc. Power device packaging having backmetals couple the plurality of bond pads to the die backside
US9917080B2 (en) 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9070761B2 (en) 2012-08-27 2015-06-30 Rf Micro Devices, Inc. Field effect transistor (FET) having fingers with rippled edges
WO2014035794A1 (en) 2012-08-27 2014-03-06 Rf Micro Devices, Inc Lateral semiconductor device with vertical breakdown region
US9325281B2 (en) 2012-10-30 2016-04-26 Rf Micro Devices, Inc. Power amplifier controller
KR101988893B1 (ko) * 2012-12-12 2019-09-30 한국전자통신연구원 반도체 소자 및 이를 제조하는 방법
JP6034747B2 (ja) * 2013-02-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法
JP5754452B2 (ja) * 2013-03-08 2015-07-29 富士通株式会社 半導体装置の製造方法
US9299572B2 (en) 2014-03-07 2016-03-29 Invensas Corporation Thermal vias disposed in a substrate without a liner layer
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
KR20160112345A (ko) * 2015-03-19 2016-09-28 삼성전기주식회사 반도체 칩
JP2017157585A (ja) * 2016-02-29 2017-09-07 株式会社アドバンテスト 半導体デバイスおよびその製造方法
CN107230708A (zh) * 2016-03-24 2017-10-03 上海翰微电子技术有限公司 一种GaAs HBT功率器件
JP6955852B2 (ja) * 2016-07-27 2021-10-27 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US9996725B2 (en) * 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
CN107980171B (zh) * 2016-12-23 2022-06-24 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN108288605A (zh) * 2018-02-28 2018-07-17 中国电子科技集团公司第十三研究所 Si基GaN器件的通孔制备方法
US10600746B2 (en) 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
KR20210083328A (ko) * 2019-02-11 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 갖는 본딩된 반도체 구조 및 이를 형성하기 위한 방법
JP7215800B2 (ja) 2019-02-19 2023-01-31 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
WO2020202600A1 (ja) * 2019-03-29 2020-10-08 株式会社 東芝 半導体装置、半導体装置の製造方法
US11411099B2 (en) * 2019-05-28 2022-08-09 Glc Semiconductor Group (Cq) Co., Ltd. Semiconductor device
US10971612B2 (en) * 2019-06-13 2021-04-06 Cree, Inc. High electron mobility transistors and power amplifiers including said transistors having improved performance and reliability
US10896848B1 (en) * 2019-10-15 2021-01-19 Nanya Technology Corporation Method of manufacturing a semiconductor device
CN110767604B (zh) * 2019-10-31 2022-03-18 厦门市三安集成电路有限公司 化合物半导体器件和化合物半导体器件的背面铜制程方法
CN111968953A (zh) * 2020-08-26 2020-11-20 中国电子科技集团公司第十三研究所 硅通孔结构及其制备方法
WO2022060837A1 (en) * 2020-09-15 2022-03-24 Murata Manufacturing Co., Ltd. Trench electrode structure for biosignal measurement
KR20230061224A (ko) * 2021-10-28 2023-05-08 (주)웨이비스 트랜지스터 및 이의 제조 방법
CN114566461A (zh) * 2022-03-02 2022-05-31 成都海威华芯科技有限公司 基于正反面通孔的半导体器件深背孔制作方法及器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62124777A (ja) 1985-11-25 1987-06-06 Nissan Motor Co Ltd 半導体力学量センサ
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
US20030022475A1 (en) * 2000-02-28 2003-01-30 Line Vieux-Rochaz Electrical connection between two surfaces of a substrate and method for producing same
KR20030071112A (ko) * 2002-02-27 2003-09-03 삼성전기주식회사 빌드업 인쇄회로기판 및 이의 제조공정

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134483A (ja) 1983-12-22 1985-07-17 Nec Corp 半導体装置
US4617730A (en) * 1984-08-13 1986-10-21 International Business Machines Corporation Method of fabricating a chip interposer
JPH0821598B2 (ja) 1989-09-12 1996-03-04 三菱電機株式会社 半導体装置の製造方法
US5347149A (en) * 1989-11-29 1994-09-13 Texas Instruments Incorporated Integrated circuit and method
JP2803408B2 (ja) * 1991-10-03 1998-09-24 三菱電機株式会社 半導体装置
US5511428A (en) * 1994-06-10 1996-04-30 Massachusetts Institute Of Technology Backside contact of sensor microstructures
JPH0846042A (ja) 1994-08-03 1996-02-16 Sanyo Electric Co Ltd バイアホールの形成方法
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
JP2692625B2 (ja) * 1994-12-08 1997-12-17 日本電気株式会社 半導体基板の製造方法
JPH09321175A (ja) * 1996-05-30 1997-12-12 Oki Electric Ind Co Ltd マイクロ波回路及びチップ
JP2868008B1 (ja) * 1997-11-21 1999-03-10 日本電気株式会社 半導体装置及びその製造方法
JPH11345993A (ja) * 1998-06-02 1999-12-14 Ricoh Co Ltd 太陽電池装置および太陽電池装置用光変換膜
US6617681B1 (en) * 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
JP3626058B2 (ja) * 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2004128352A (ja) * 2002-10-04 2004-04-22 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6852627B2 (en) * 2003-03-05 2005-02-08 Micron Technology, Inc. Conductive through wafer vias
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7221034B2 (en) 2004-02-27 2007-05-22 Infineon Technologies Ag Semiconductor structure including vias
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
JP4800585B2 (ja) * 2004-03-30 2011-10-26 ルネサスエレクトロニクス株式会社 貫通電極の製造方法、シリコンスペーサーの製造方法
JP2005327956A (ja) * 2004-05-17 2005-11-24 New Japan Radio Co Ltd 半導体装置及びその製造方法
JP2006032518A (ja) * 2004-07-14 2006-02-02 Sony Corp 半導体装置及び同半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62124777A (ja) 1985-11-25 1987-06-06 Nissan Motor Co Ltd 半導体力学量センサ
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
US20030022475A1 (en) * 2000-02-28 2003-01-30 Line Vieux-Rochaz Electrical connection between two surfaces of a substrate and method for producing same
KR20030071112A (ko) * 2002-02-27 2003-09-03 삼성전기주식회사 빌드업 인쇄회로기판 및 이의 제조공정

Also Published As

Publication number Publication date
CN101154647A (zh) 2008-04-02
TW200834865A (en) 2008-08-16
CN101154647B (zh) 2011-01-19
US20080073752A1 (en) 2008-03-27
TWI374530B (en) 2012-10-11
KR20080028769A (ko) 2008-04-01
JP2008085020A (ja) 2008-04-10
US7834461B2 (en) 2010-11-16
JP5117698B2 (ja) 2013-01-16

Similar Documents

Publication Publication Date Title
KR100909849B1 (ko) 반도체장치
US7635892B2 (en) Semiconductor device
US6759599B2 (en) Circuit board, method for manufacturing same, and high-output module
JP4815905B2 (ja) 半導体装置およびその製造方法
JP5100185B2 (ja) 半導体装置およびその製造方法
EP1077494A2 (en) Heterojunction bipolar transistor and method for fabricating the same
JP2009111188A (ja) 半導体装置
US8455358B2 (en) Method of manufacturing via hole in a semiconductor device
TW554417B (en) Circuit board, method for manufacturing same, and high-output module
JP2021044272A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018067592A (ja) 半導体装置およびモジュール型半導体装置
EP1274125A2 (en) Circuit board, method for manufacturing same, and high-output module
JP2021197420A (ja) 炭化珪素半導体装置
JP3498672B2 (ja) 半導体装置及び半導体装置の製造方法
US6597053B1 (en) Integrated circuit arrangement with a number of structural elements and method for the production thereof
JP2010027703A (ja) 半導体装置およびその製造方法
KR100612188B1 (ko) 쇼트키 배리어 다이오드 및 그의 제조 방법
JP3582596B2 (ja) 半導体装置の製造方法
US20240088231A1 (en) Semiconductor device and method for manufacturing the same
JP3533796B2 (ja) 半導体装置の製造方法
KR100616049B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
KR100620924B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
JP2022144564A (ja) 半導体装置の製造方法
KR20030019196A (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
CN117276088A (zh) 一种蓝宝石衬底GaN功率器件及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130705

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140716

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190711

Year of fee payment: 11