KR100612188B1 - 쇼트키 배리어 다이오드 및 그의 제조 방법 - Google Patents

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Abstract

종래, 메사 에칭이나 두꺼운 폴리이미드층 등이 있기 때문에, 칩의 소형화가 진행되지 않으면, 전극 사이의 거리가 있어 특성을 향상시킬 수 없었다. 또한 제조 방법에 있어서는, 쇼트키 접합 부분의 에칭의 컨트롤이 곤란하였다.
기판 표면에 InGaP층을 형성하여, n+형 이온 주입 영역을 형성함으로써, 메사 및 폴리이미드층을 형성할 필요가 없어지고, 화합물 반도체의 플래너형 쇼트키 배리어 다이오드를 실현할 수 있다. 전극 간 거리를 근접할 수 있기 때문에 칩의 수축이 실현되고, 고주파 특성도 향상된다. 또한, 쇼트키 전극 형성 시에는 특히 GaAs를 에칭하지 않기 때문에, 재현성이 좋은 쇼트키 배리어 다이오드를 제조할 수 있다.
메사 에칭, 화합물 반도체 기판, 에피택셜층, 쇼트키 접합

Description

쇼트키 배리어 다이오드 및 그의 제조 방법{SCHOTTKY BARRIER DIODE AND MANUFACTURING METHOD OF THE SAME}
도 1은 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 2는 본 발명의 반도체 장치를 설명하기 위한 상면도.
도 3은 본 발명의 반도체 장치를 설명하기 위한 상면도.
도 4는 본 발명의 반도체 장치를 설명하기 위한 상면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 종래의 반도체 장치를 설명하기 위한 단면도.
도 10은 종래의 반도체 장치를 설명하기 위한 상면도.
도 11은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 12는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 14는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 15는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 화합물 반도체 기판
2 : 고농도 에피택셜층
3 : 에피택셜층
4 : 화합물 반도체층
7 : 고농도 이온 주입 영역
8 : 제1 전극
11 : 제2 전극
14, 15 : 금속층
본 발명은, 고주파 회로에 채용되는 화합물 반도체의 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것으로, 특히 플래너 구조로 함으로써 동작 영역 및 칩 사이즈의 소형화를 실현한 화합물 반도체의 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
세계적인 휴대 전화 시장의 확대 외에 디지털 위성 방송 수신기에 대한 수요가 높아짐에 수반하여 고주파 디바이스의 수요가 급증하고 있다. 그 소자로서는, 고주파를 취급하는 것에서 갈륨·비소(GaAs)를 이용한 전계 효과 트랜지스터를 사용하는 경우가 많고, 이에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이 크로파 집적 회로(MMIC)나, 국부 발진용 FET의 개발이 진행되고 있다.
또한, GaAs 쇼트키 배리어 다이오드도 기지국용 등으로 수요가 높아지고 있다.
도 9에는 종래의 쇼트키 배리어 다이오드의 동작 영역 부분의 단면도를 나타낸다.
n+형 GaAs 기판(21) 상에 n+형 에피택셜층(22)(5×1018㎝-3)을 6㎛ 정도 적층하고, 또한 동작층이 되는 n형 에피택셜층(23)(1.3×1017㎝-3)을 예를 들면 3500Å 정도 퇴적한다.
오믹 전극(28)이 되는 제1층째의 금속층은 n+형 에피택셜층(22)에 오믹 접합하는 AuGe/Ni/Au이다. 제2층째의 금속층은 Ti/Pt/Au로, 이 제2층째의 금속층의 패턴은 애노드측과 캐소드측의 2종류이다. 애노드측에서는 n형 에피택셜층(23)과 쇼트키 접합을 형성한다. 이 쇼트키 접합 영역(31a)을 갖는 애노드측의 제2층째의 금속층을 이하 쇼트키 전극(31)이라고 칭한다. 쇼트키 전극(31)은 애노드 본딩 패드를 형성하는 제3층째의 Au 도금층의 베이스 전극으로도 되어 쌍방의 패턴은 완전히 중첩된다. 캐소드측의 제2층째의 금속층은 오믹 전극과 컨택트하고, 또한 캐소드 본딩 패드를 형성하는 제3층째의 Au 도금층의 베이스 전극으로 되어, 애노드측과 마찬가지로 쌍방의 패턴은 완전히 중첩된다. 쇼트키 전극(31)은 그 패턴의 끝의 위치를 폴리이미드층의 상면에 배치할 필요로부터, 쇼트키 접합 영역(31a) 주변에서 16㎛ 캐소드측에 오버랩시켜 패터닝된다. 쇼트키 접합부 이외의 기판은 캐소 드 전위로, 애노드 전극(34)과 캐소드 전위가 되는 GaAs가 교차하는 부분에는 절연을 위해 폴리이미드층(30)이 형성된다. 이 교차 부분의 면적은 1300㎛2 정도로도 되어, 큰 기생 용량을 갖기 때문에, 그 이격 거리로서 6∼7㎛ 정도의 두께로 함으로써 기생 용량을 완화할 필요가 있다. 폴리이미드는 그 낮은 유전률과 두껍게 형성할 수 있는 성질로부터 층간 절연층으로서 채용된다.
쇼트키 접합 영역(31a)은 10V 정도의 내압과 양호한 쇼트키 특성을 확보하기 위해서 1.3×1017㎝-3 정도의 n형 에피택셜층(23) 상에 형성된다. 한편, 오믹 전극(28)은 추출 저항을 저감하기 위해서, 메사 에칭에 의해 노출한 n+형 에피택셜층(22)의 표면에 형성한다. 또한, n+형 에피택셜층(22)의 하층은 고농도의 GaAs 기판(21)이 되고 있고, 이면 전극으로서 오믹 전극(28)인 AuGe/Ni/Au가 형성되며, 기판 이면으로부터의 추출 기종에도 대응이 가능해지고 있다.
도 10에 종래의 화합물 반도체의 쇼트키 배리어 다이오드의 평면도를 도시한다.
칩의 거의 중앙에서 n형 에피택셜층(23) 상에 쇼트키 접합 영역(31a)을 형성한다. 이 영역은 직경 약 10㎛의 원형으로, n형 에피택셜층(23)을 노출시킨 쇼트키 컨택트홀(29)에 제2층째의 금속층인 Ti/Pt/Au를 순차 증착하여 형성한다. 원형의 쇼트키 접합 영역(31a)의 외주를 둘러싸서 제1층째의 금속층인 오믹 전극(28)이 형성된다. 오믹 전극(28)은 AuGe/Ni/Au를 순차 증착한 것으로, 칩의 반 정도 근접 한 영역에 형성된다. 또한, 전극의 추출을 위해서 제2층째의 금속층을 오믹 전극(28)과 컨택트시켜서 베이스 전극으로 한다.
애노드측 및 캐소드측의 베이스 전극은 제3층째가 되는 Au 도금층을 위해 형성된다. 애노드측에서는 쇼트키 접합 영역(31a) 부분과 본딩에 필요 최소한의 영역에 형성하고, 캐소드측은 원형의 쇼트키 접합 영역(31a)의 외주를 둘러싸는 형상으로 패터닝된다. 또한, 고주파 특성의 요인인 인덕터 성분을 낮게 하기 위해서, 본딩 와이어를 많이 고착할 필요가 있고, 그 때문에 칩의 약 반정도를 차지하는 영역을 본딩 영역으로 하고 있다.
또한, 베이스 전극과 중첩되도록 Au 도금층을 형성한다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어 전극이 추출된다. 애노드 본딩 패드부는 40×60㎛2이고, 캐소드 본딩 패드부는 240×70㎛2이다. 스티치 본드에 의한 접속에서는, 1회의 본딩에 의해 2개의 본딩 와이어를 접속할 수 있기 때문에, 본딩 면적이 작은 것이라도, 고주파 특성의 파라미터인 인덕터 성분을 작게 할 수 있어 고주파 특성의 향상에 기여하고 있다.
도 11 내지 도 15에 종래의 쇼트키 배리어 다이오드의 제조 방법을 도시한다.
도 11에서는 메사 에칭에 의해 n+형 에피택셜층(22)을 노출하여, 제1층째의 금속층을 부착하여 오믹 전극(28)을 형성한다.
즉, n+형 GaAs 기판(21)에 n+형 에피택셜층(22)(5×1019㎝-3)을 6㎛ 정도 퇴적 하고, 그 위에 n형 에피택셜층(23)(1.3×1017㎝-3)을 3500Å 정도 퇴적한다. 그 후 전면을 산화막(25)으로 피복하고, 예정의 오믹 전극(28) 상의 레지스트층을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 예정의 오믹 전극(28) 부분의 산화막(25)을 에칭하고, 또한 n+형 에피택셜층(22)이 노출하도록 n형 에피택셜층(23)의 메사 에칭을 행한다.
그 후, 제1 층째의 금속층인 AuGe/Ni/Au의 3층을 순차 진공 증착하여 적층한다. 그 후, 레지스트층을 제거하여 예정의 오믹 전극(28) 부분에 금속층을 남긴다. 이어서 합금화 열 처리에 의해 n+형 에피택셜층(22)에 오믹 전극(28)을 형성한다.
도 12에서는 쇼트키 컨택트홀(29)을 형성한다. 새로운 레지스트층을 전면에 형성하고, 예정의 쇼트키 접합 영역(31a) 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 노출한 산화막(25)을 에칭 후 레지스트를 제거하고, 예정의 쇼트키 접합 영역(31a)부의 n형 에피택셜층(23)이 노출된 쇼트키 컨택트홀(29)을 형성한다.
도 13에서는 절연을 위한 폴리이미드층(30)을 형성한다. 전면에 폴리이미드를 몇회에 걸쳐 코팅하고, 두꺼운 폴리이미드층(30)을 형성한다. 새로운 레지스트층을 전면에 형성하고, 예정의 폴리이미드층(30) 부분이 남도록 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 노출한 폴리이미드를 웨트 에칭에 의해 제거한다. 그 후 레지스트층을 제거하여 폴리이미드층(30)을 경화하고, 6∼7㎛의 두께로 한다.
도 14에서는 쇼트키 컨택트홀(29) 내에 노출하는 n형 에피택셜층(23)을 에칭하고 쇼트키 전극(31)을 형성한다.
쇼트키 컨택트홀(29) 주위의 산화막(25)을 마스크로 하여 n형 에피택셜층(23)을 에칭한다. 전술한 바와 같이, 컨택트홀(29) 형성 후에, n형 에피택셜층(23) 표면이 노출한 채로 폴리이미드층(30)이 형성된다. 쇼트키 접합은 청정한 GaAs 표면에 형성하는 것이 필수이고, 그 때문에 쇼트키 전극 형성 전에 n형 에피택셜층(23) 표면을 에칭한다. 또한, 동작층으로서 최적의 두께인 2500Å를 확보하기 위해서, 온도 및 시간을 정밀하게 컨트롤하여 3500Å 정도의 두께로부터 2500Å가 되도록 웨트 에칭한다.
그 후, Ti/Pt/Au를 순차 진공 증착하여 애노드 전극의 베이스 전극을 겸하는 쇼트키 전극(31) 및 캐소드 전극(35)용 베이스 전극을 형성한다.
도 15에서는 애노드 전극(34) 및 캐소드 전극(35)이 되는 Au 도금층을 형성한다.
예정의 애노드 전극(34) 및 캐소드 전극(35) 부분의 베이스 전극을 노출하여 다른 것을 레지스트층으로 덮은 후, 전해금 도금을 행한다. 그 때 레지스트층이 마스크가 되어, 베이스 전극이 노출한 부분만 Au 도금이 부착하고, 애노드 전극(34), 캐소드 전극(35)이 형성된다. 베이스 전극은 전면에 형성되어 있고, 레지스트 제거 후, Ar 플라즈마에 의한 이온 밀링을 행하여, Au 도금이 실시되어 있지 않은 부분의 베이스 전극을 연삭하여 애노드 및 캐소드 전극(34, 35)의 형상으로 패터닝한다. 그 때, Au 도금 부분도 다소 연삭되지만, 6㎛ 정도의 두께가 있어 문제없다.
또한 이면을 백 랩핑 처리하여, AuGe/Ni/Au를 순차 증착하고, 합금화 열 처리를 실시하여, 이면의 오믹 전극(28)을 형성한다.
화합물 반도체 쇼트키 배리어 다이오드는 전 공정을 완성하면, 조립을 행하는 후 공정으로 옮겨진다. 웨이퍼 형상의 반도체 칩은 다이싱되고, 개별의 반도체 칩 분리되어, 프레임(도시하지 않음)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 애노드 및 캐소드 본딩 패드와 소정의 리드(도시하지 않음)를 접속한다. 본딩 와이어로서는 금 세선을 이용하여, 주지의 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
종래의 쇼트키 배리어 다이오드의 기판 구조는 다양한 기종에 대응할 수 있도록, 이면으로부터도 캐소드 전극을 추출할 수 있는 구조가 되고 있고, n+형 GaAs 기판 상에 n+형 에피택셜층을 형성하고, 그 상층에는 소정의 특성을 확보하기 위해서, 1.3×1017㎝-3 정도의 n형 에피택셜층을 형성한 구조로 되어 있다.
쇼트키 전극은 소정의 특성을 확보할 필요로부터, n형 에피택셜층의 청정한 표면을 노출하여 금속을 증착하여, 쇼트키 접합을 형성한다. 오믹 전극은 추출 저항을 저감하기 위해서, 그 하층의 n+형 에피택셜층에 오믹 접합을 형성한다.
여기서, 종래 구조에 있어서는, 이하에 나타내는 문제점이 있었다. 첫째, 오믹 전극(28) 형성을 위해서는 메사를 형성하여 n+형 에피택셜층(22)을 노출해야 한다. n형 에피택셜층(23)은 3500Å 정도의 두께가 있고, 그 아래의 n+형 에피택셜층(22)을 노출시키기 위해서는 메사 에칭이 필수이다. 기판 표면에는 기판 보호를 위한 산화막(25)이 형성되어 있고, 메사 에칭은 그 표면에 포토레지스트에 의한 마스크를 형성하여 에칭하지만, 산화막(25) 표면과 레지스트의 밀착성에 변동이 생긴다. 그 상황에서 웨트 에칭하면 에칭이 필요 이상으로 가로 방향으로 넓어지고, 필요한 산화막(25)까지 에칭하는 경우도 있어, GaAs가 노출하면 메사의 형상이 불안정하게 된다. 이 때문에 메사의 개구부에 형성하는 오믹 전극(28) 형성 시의 포토레지스트도, 주단부의 형상으로 푹 꺼짐이 발생하는 등으로 하여, 결과적으로 리프트 오프에 의한 오믹 전극(28)의 형상이 나빠지거나, GaAs가 쇼트키 접합 부근까지 에칭되어 특성에 악영향을 미치게 하는 듯한 문제가 발생하는 경우가 있다.
둘째로는, 애노드 전극(34)은 그 대부분이 캐소드 전위가 되는 GaAs 상에 형성되어 있고, 여기서의 기생 용량이 커지게 되는 문제가 있다. 교차 부분의 면적은 1300㎛2이기 때문에, 두꺼운 층간 절연막으로 기생 용량을 저감하는 것이 필수이다. 메사를 매립하여, 두꺼운 층간 절연막으로 하기 위해서, 6∼7㎛의 폴리이미드층(30)을 형성해야만 한다. 쇼트키 접합 영역(31a)의 전극을 추출하기 위해 폴리이미드층(30)에는 개구부를 형성하지만, 두꺼운 폴리이미드층(30)의 에칭에 의해, 또한 폴리이미드층(30) 상의 전극의 단계 커버리지를 고려할 목적도 있고, 그 개구 부에는 테이퍼가 부착된다. 그러나 폴리이미드층(30)의 막질의 변동이나 폴리이미드층(30)과 레지스트와의 밀착성의 변동에 의해, 그 테이퍼의 각도가 30∼45도로 크게 변동되게 된다. 이 때문에, 동작 영역인 쇼트키 접합 영역(31a)와 오믹 전극(28)과의 이격 거리는 테이퍼를 고려하면 7㎛ 정도 확보할 필요가 있다. 그러나, 이 각 접합의 이격 거리는 직렬 저항에 기여하기 때문에, 이격 거리가 크면 고주파 특성의 향상을 저지하고, 또한 칩의 소형화도 진행하지 않는 원인으로 되었다.
셋째로, 쇼트키 접합 및 오믹 접합의 부근에 테이퍼가 부착되어 있기 때문에, 쇼트키 배리어 다이오드의 동작 영역 부근에서는 층간 절연막의 6㎛의 두께가 계속 될 수 없고, 기생 용량을 증가시켜, 특성을 악화시키는 원인이 되게 되는 문제가 있었다.
또한, 종래의 제조 방법에 따르면 이하의 문제가 있었다.
첫째로, 쇼트키 접합은 최상층의 n형 에피택셜층(23)에 쇼트키 접합시키지만, 동작층의 내압 및 저항을 고려한 최적의 두께인 2500Å를 확보하기 위해서, 3500Å 정도의 n형 에피택셜층(23)으로부터 2500Å가 될 때까지 에칭하여 형성된다. 이 때의 에칭은 웨트 에칭이기 때문에, 시간이나 온도, 또한 에칭액 내에서의 웨이퍼의 진동폭, 진동 스피드 등의 컨트롤이 대단히 곤란한 데다가, 에칭액을 소정의 선도 유지 시간 내에 사용하는 것이 요구된다. 따라서, 이 방법에 의하면 웨이퍼마다 변동이 생겨, 동작 영역의 특성의 재현성 및 고주파 특성의 향상이 매우 도모하기 어려운 문제가 있었다.
둘째로, 메사 구조를 채용함으로써, 공정수가 걸리는 메사 에칭이 필요해져 레지스트와 산화막과의 밀착성의 변동에 의해 불량이 발생하는 것이 있다. 또한, 층간 절연막으로서의 폴리이미드층 형성 공정이나, 폴리이미드층 상에 전극의 추출을 형성하는 Au 도금 형성 공정 등이 동시에 필요하고, 제조 플로우를 복잡화시키고, 시간적으로도 효율적이지 못하다는 문제가 있었다.
화합물 반도체는 그 기판의 가격 자체가 높기 때문에, 합리화를 위해서는 칩 사이즈를 수축하여 비용을 억제할 필요가 있다. 즉, 칩 사이즈의 저감은 불가피하고, 재료 자체의 비용의 삭감도 기대되고 있다. 또한 동시에 고주파 특성의 또 다른 개선도 요구되어 있다. 또한, 제조 공정의 간소화나 효율화를 도모하는 것도 중요한 과제였다.
본 발명은, 이러한 과제에 감안하여 이루어져, 화합물 반도체 기판과, 기판 상에 형성한 평탄한 일 도전형의 에피택셜층 및 에피택셜층을 보호하는 안정된 화합물 반도체층과, 화합물 반도체층 표면에 형성한 일 도전형의 고농도 이온 주입 영역과, 고농도 이온 주입 영역 표면에 오믹 접합하는 제1 전극과, 에피택셜층 표면과 쇼트키 접합을 형성하는 제2 전극과, 제1 및 제2 전극의 추출이 되는 금속층을 구비하는 것을 특징으로 하는 것으로, 기판 표면에 형성한 고농도 이온 주입 영역 표면에 오믹 전극을 형성함으로써 메사나 폴리이미드층 및 Au 도금층을 불필요하다는 것이다. 이에 따라, 화합물 반도체의 플래너형 쇼트키 배리어 다이오드가 실현하여, 동작 부분의 면적도 저감할 수 있기 때문에, 칩 사이즈의 소형화나 비용 의 삭감, 또한 기생 용량이나 저항의 저감에 의한 고주파 특성의 향상에 기여할 수 있는 것이다.
또한, 비도핑 화합물 반도체 기판에 일 도전형의 에피택셜층 및 안정된 화합물 반도체층을 적층하여, 예정의 제1 전극 하의 화합물 반도체층 표면에 일 도전형의 고농도 이온 주입 영역을 형성하는 공정과, 고농도 이온 주입 영역 표면에 오믹 접합하는 제1 전극을 형성하는 공정과, 화합물 반도체층에 쇼트키 컨택트홀을 형성하여, 상기 에피택셜층 표면과 쇼트키 접합을 형성한다. 제2 전극을 형성하는 공정과, 제1 및 제2 전극에 각각 컨택트하는 금속층을 형성하는 공정을 포함하는 것을 특징으로 하여, 제조 공정의 간소화 및 효율화를 실현하고, 고주파 특성이 더 향상될 수 있는 쇼트키 배리어 다이오드의 제조 방법을 제공할 수 있는 것이다.
<발명의 실시예>
도 1 내지 도 8을 참조하여, 본 발명의 실시예를 상세히 나타낸다.
본 발명의 쇼트키 배리어 다이오드는, 화합물 반도체 기판(1)과, 고농도 에피택셜층(2), 에피택셜층(3) 및 안정된 화합물 반도체층(4)과, 고농도 이온 주입 영역(7)과, 제1 전극(8)과, 제2 전극(11)과, 금속층(14, 15)으로 구성된다.
도 1에는 동작 영역 부분의 단면도를 나타낸다.
화합물 반도체 기판(1)은 비도핑의 GaAs 기판으로, 또한 5000Å의 n+형 에피택셜층(2)(5×1018㎝-3), 2500Å의 n형 에피택셜층(3)(1.3×1017㎝-3), 및 200Å의 비도핑 InGaP층(4)을 적층한다. 어느 하나의 층에서도 메사는 형성되지 않고, 평탄한 기판 구조로 되어 있다. 또한,최상층의 InGaP층(4)에 의해, 외부 오염을 받기 쉬운 n형 에피택셜층(3)의 표면이 보호되어 있다.
고농도 이온 주입 영역(7)은 오믹 전극(8) 아래의 InGaP층(4) 표면보다 n+ 에피택셜층(2)까지 도달하도록 형성한다. 원형의 쇼트키 전극(11) 외주에 따라 형성되고, 오믹 전극(8)과 거의 중첩하고, 쇼트키 전극(11)과 인접하는 부분에서는 오믹 전극(8)으로부터 비어져 나와 형성되고, 쇼트키 전극(11)과 고농도 이온 주입 영역(7)과의 이격 거리는 1㎛가 된다. 즉, 종래의 메사 구조를 채용하는 대신에, 플래너 구조를 유지한 채로 표면에 고농도 이온 주입 영역(7)을 형성한 구조가 되고 있고, 메사를 형성하지 않고서 오믹 접합을 실현할 수 있다.
제1 전극인 오믹 전극(8)은 고농도 이온 주입 영역(7)에 컨택트하는 제1층째의 금속층이다. AuGe/Ni/Au를 순차 증착하고, 쇼트키 접합 부분을 원형으로 도려낸 형상으로 패터닝된다. 인접하는 쇼트키 전극(11)과의 이격 거리는 2㎛이다.
제2 전극인 쇼트키 전극(11)은 Pt/Ti/Pt/Au 또는 Ti/Pt/Au를 순차 증착한 제2층째의 금속층에서, 직경 10㎛의 원형으로 패터닝되고, InGaP층(4)의 하층의 n형 에피택셜층(3)과 쇼트키 접합을 형성한다.
동작 영역이 되는 n형 에피택셜층(3)은 내압 등 소정의 특성을 얻을 필요로부터 그 두께가 2500Å가 바람직하다. 여기서, n형 에피택셜층(3) 상에 InGaP층(4)을 형성함으로써, n형 에피택셜층(3)은 쇼트키 전극(11)이 형성되기 직전까지, InGaP층(4)에 의해 보호되고, 2500Å의 n형 에피택셜층(3)과 고품질, 고정 밀도인 쇼트키 접합이 얻어진다. 또한 InGaP층(4)은 비도핑이기 때문에, 제2층째의 금속층으로 형성하는 쇼트키 접합 측면부에서의 용량의 발생을 억제할 수 있다.
금속층은 애노드 전극(14) 및 캐소드 전극(15)이 되는 제3층째의 Ti/Pt/Au로 이루어지는 증착 금속층이다. 애노드 전극(14)은 쇼트키 전극(11)과 컨택트하여, 애노드 본딩 영역까지 연장되고, 애노드 본딩 패드(14a)가 된다. 또한, 질화막(5)을 통해 오믹 전극(8) 또는 캐소드 전위인 GaAs와 절연된다.
애노드 본딩 패드부(14a) 하에는, 붕소 등을 주입하여 절연화한 영역(6)(이것을 이하 절연화 영역으로 칭한다)이 형성된다. 비도핑 GaAs 기판까지 도달하는 절연화 영역(6)에 의해 캐소드 전위인 GaAs와 애노드 전극(14)이 절연할 수 있기 때문에, 폴리이미드 및 질화막을 형성하지 않고 와이어 본드부를 기판에 직접 고착할 수 있다.
캐소드 전극(15)은 애노드 전극(14)에 서로 대향하여 형성되고, 오믹 전극(8)과 컨택트하여 캐소드 본딩 영역까지 연장되어, 캐소드 본딩 패드(15a)가 된다. 오믹 전극(8)이 컨택트하는 고농도 이온 주입 영역(7) 및 n+형 에피택셜층(2)은 캐소드 전위(전극)가 된다. 캐소드 본딩 패드(15a)는 InGaP층(4) 표면에 직접 고착된다.
도 2 및 도 3에 본 발명의 화합물 반도체의 쇼트키 배리어 다이오드의 평면도를 나타낸다. 도 2는 칩의 패턴도의 개략으로, 도 3은 동작 영역 부분의 확대도이다. 이 도 3은 본 발명의 제1 실시예로, 쇼트키 접합이 1개인 경우이다.
칩의 거의 중앙에 n형 에피택셜층(3)에 쇼트키 접합을 형성하는 쇼트키 전극(11)을 형성한다. 이 전극은 직경 약 10㎛의 원형으로, 제2층째의 금속층인 Pt/Ti/Pt/Au 또는 Ti/Pt/Au를 순차 증착한 것이다. 중앙의 원형 부분만이 GaAs에 직접 컨택트하고, 그 전극의 추출을 위해 제3층째의 증착 금속층에 의한 애노드 전극(14)을 형성하여 연장하여 애노드 본딩 패드(14a)를 형성한다.
애노드 본딩 패드(14a) 하에는 B+ 이온을 주입한 절연화 영역 등이 형성된다. 이에 따라 애노드 본딩 패드(14a)를 절연막을 통하지 않고 기판에 직접 고착할 수 있고, 본딩 시의 불량을 저감하여 본딩 패드부에서의 기생 용량을 없앨 수 있다.
파선으로 나타내는 부분이 오믹 전극(8)이다. 원형의 쇼트키 전극(11)의 외주를 둘러싸서 고농도 이온 주입 영역(7)(도시하지 않음)으로 컨택트하고 있다. 오믹 전극(8)은 AuGe/Ni/Au를 순차 증착한 제1층째의 금속층이다. 고농도 이온 주입 영역(7)과 거의 중첩하여 형성되고, 또한 전극의 추출을 위해서 제3층째의 증착 금속층에 의한 캐소드 전극(15)을 형성하고, 연장하여 캐소드 본딩 패드(15a)를 형성한다. 캐소드 전극의 추출은 고주파 특성의 요인인 인덕터 성분을 낮게 하기 위해서, 본딩 와이어를 많이 고착할 필요가 있어, 그 때문에 칩의 반을 차지하는 영역을 본딩 영역으로 하고 있다.
애노드 및 캐소드 본딩 패드(14a, 15a)에는 스티치 본드에 의해 본딩 와이어를 고착하고 전극이 추출된다. 애노드 본딩 패드(14a)부의 면적은 60×70㎛이고, 캐소드 본딩 패드(15a)부는 180×70㎛이다. 스티치 본드에 의한 접속에서는 1회의 본딩에 의해 2개의 본딩 와이어를 접속할 수 있기 때문에, 본딩 면적이 작은 것이라도, 고주파 특성의 파라미터인 인덕터 성분을 작게 할 수 있어 고주파 특성의 향상에 기여하고 있다.
도 3에 도시한 바와 같이, 애노드 전극과 캐소드 전위가 되는 GaAs의 교차 부분은 사선으로 나타내는 영역만으로 되고, 이 부분의 면적은 약 100㎛이다. 이것은, 종래의 1300㎛와 비교하여 1/13 정도까지 축소되어 있기 때문에, 층간 절연막이었던 폴리이미드를 얇은 질화막(5)에 대용할 수 있다.
본 발명의 특징은 GaAs 에피택셜층 상에 InGaP층(4)을 형성하여, 오믹 전극(8)이 컨택트하는 InGaP층(4) 표면에 고농도 이온 주입 영역(7)을 형성하는 것에 있다. 이에 따라, 쇼트키 전극(11) 및 오믹 전극(8)은 GaAs 표면에 형성되고, 쇼트키 배리어 다이오드의 플래너 구조가 실현한다.
메사 형상의 변동에 의한 오정렬을 고려할 필요가 없기 때문에, 쇼트키 전극(11)과 오믹 전극(8)의 이격 거리가 대폭 저감할 수 있다. 또한, 애노드 전극(14) 하에서는, 그 대부분의 영역에 절연화 영역(6)이 형성되어 있고, 캐소드 전위가 되는 GaAs와 애노드 전극(14)이 교차하는 부분의 면적은 100㎛2 정도가 되어, 종래와 비교하여 1/13의 면적으로 되어 있다. 이 때문에 두께(이격 거리)를 크게 함으로써 기생 용량을 억제할 필요가 없고, 폴리이미드를 얇은 질화막으로 대용할 수 있고, 폴리이미드의 테이퍼 부분도 고려할 필요도 없어진다.
이에 따라, 구체적으로는, 쇼트키 접합 영역과 오믹 전극의 이격 거리는 7㎛에서 2㎛까지 저감할 수 있다. 더욱, 고농도 이온 주입 영역(7)과의 이격 거리는 1㎛이고, 이 경우 고농도 이온 주입 영역(7)은 캐리어의 이동 경로이고 거의 오믹 전극(8)과 동일한 효과가 있는 것으로, 종래와 비교하여 이격 거리는 1/7로 저감할 수 있게 된다. 쇼트키 전극(11) 및 오믹 전극(8)의 이격 거리는 직렬 저항에 기여하기 때문에, 이격 거리가 축소되면 저항을 보다 저감할 수 있고, 고주파 특성의 향상에 크게 기여할 수 있다.
이에 따라, 칩의 소형화에 기여하게 되어, 칩 사이즈로서는 종래 0.27×0.31㎟의 사이즈였던 것이 0.25×0.25㎟까지 수축할 수 있다. 사이즈로서는 본딩 패드를 배치할 필요성이나 조립 시에 핸들링할 수 있는 칩 사이즈의 한계가 있기 때문에 0.25㎜ 각이 현상에서의 한계이지만, 동작 영역으로서는 1/10 정도까지 대폭 수축할 수 있기 때문에, 후술하는 바와 같이, 동작 영역을 배치하는 자유도가 대단히 높아진다.
도 4에는 본 발명의 제2 실시예인, 쇼트키 전극을 복수개 형성한 경우를 나타낸다.
본 발명의 구조에서는, 쇼트키 전극(11)을 복수개 형성하는 것도 가능하다. 예를 들면 도 4와 같이 배치하면 쇼트키 전극(11)이 병렬로 접속되게 되며, 저항의 저감에 기여할 수 있다.
또한, 쇼트키 컨택트홀(19) 직경을 작게 하여 복수개 배치하면, 토탈의 쇼트키 컨택트홀(19) 면적이 동일하고 1개를 배치한 경우와 비교하여, 쇼트키 컨택트홀(19)의 중심과, 고농도 이온 주입 영역(7)과의 이격 거리가 더욱 저감할 수 있고, 고농도 이온 주입 영역(7)에서의 캐리어의 트랩이 효과적이게 된다. 이에 따라, 캐소드 저항의 값이 작아져, 고주파 특성을 더 향상시킬 수 있는 이점을 갖는다.
도 5 내지 도 8에 본 발명의 쇼트키 배리어 다이오드의 제조 방법을 상세히 나타낸다.
쇼트키 배리어 다이오드는, 비도핑 화합물 반도체 기판에 일 도전형의 에피택셜층 및 안정된 화합물 반도체층을 적층하고, 예정의 제1 전극 하의 화합물 반도체층 표면에 일 도전형의 고농도 이온 주입 영역을 형성하는 공정과, 고농도 이온 주입 영역 표면에 오믹 접합하는 제1 전극을 형성하는 공정과, 화합물 반도체층에 쇼트키 컨택트 볼을 형성하여, 에피택셜층 표면과 쇼트키 접합을 형성하는 제2 전극을 형성하는 공정과, 제1 및 제2 전극에 각각 컨택트하는 금속층을 형성하는 공정으로 구성된다.
본 발명의 제1 공정은, 도 5에 도시하는 바와 같이, 비도핑 화합물 반도체 기판(1)에 일 도전형의 에피택셜층(3) 및 안정된 화합물 반도체층(4)을 적층하여, 예정의 제1 전극(8) 하의 화합물 반도체층(4) 표면에 고농도 이온 주입 영역(7)을 형성하는 것이다.
본 공정은 본 발명의 특징이 되는 공정으로, 예정의 오믹 전극(8)이 형성되는 영역 하의 n형 에피택셜층(3)을 관통하여 n+형 에피택셜층(2)에 달하는 고농도 이온 주입 영역(7)을 형성한다.
즉, 비도핑 GaAs 기판(1)에 n+형 에피택셜층(2)(5×1018㎝-3)을 5000Å 정도 퇴적하고, 그 위에 n형 에피택셜층(3)(1.3×1017㎝-3)을 2500Å 퇴적한다. 그 상층에는 비도핑의 InGaP층(4)을 200Å를 더 형성한다. 그 후 전면을 질화막(5)으로 피복하여, 레지스트층을 형성하여 예정의 절연화 영역(6) 상의 레지스트층을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 B+ 불순물을 이온 주입하여 비도핑 GaAs 기판(1)까지 달하는 절연화 영역(6)을 형성하여, 캐소드 전위가 되는 GaAs와 애노드 본딩 패드부(14a)와의 절연화를 도모한다.
다음에, 예정의 고농도 이온 주입 영역(7)이 형성되는 영역 상의 레지스트층을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 고농도의 n형 불순물(Si+, 1×1018㎝-3 정도)을 이온 주입하여, 예정의 오믹 전극(8) 하의 InGaP층(4), n형 에피택셜층(3)을 관통하여, n+형 에피택셜층(2)에 달하는 고농도 이온 주입 영역(7)을 형성한다. 이 때, 이온 주입은 다른 조건으로 복수회로 나누어서 주입하는 등으로 하여, 고농도 이온 주입 영역(7)의 불순물 농도가 깊이 방향에 될 수 있는 한 균일해지도록 형성한다.
그 후 레지스트층을 제거하여, 어닐링용에 질화막(5)을 재차 피착하여 고농도 이온 주입 영역(7) 및 절연화 영역(6)의 활성화 어닐링을 실시한다.
본 발명의 제2 공정은, 도 6에 도시하는 바와 같이, 고농도 이온 주입 영역(7) 표면에 오믹 접합하는 제1 전극(8)을 형성하는 것에 있다.
전면에 레지스트층을 형성하여, 예정의 오믹 전극(8)을 형성하는 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 레지스트층에서 노출한 질화막(5)을 제거하고, 제1층째의 금속층인 AuGe/Ni/Au의 3층을 순차 진공 증착하여 적층한다. 그 후, 리프트 오프에 의해 레지스트층을 제거하여, 예정의 오믹 전극(8) 부분에 제1층째의 금속층을 남긴다. 이어서 합금화 열 처리에 의해 고농도 이온 주입 영역(7) 표면에 오믹 전극(8)을 형성한다.
본 발명의 제3 공정은, 도 7에 도시하는 바와 같이, 화합물 반도체층(4)에 쇼트키 컨택트홀(9)을 형성하여, 에피택셜층(3) 표면에 쇼트키 접합을 형성하는 제2 전극(11)을 형성하는 것에 있다.
본 공정은 본 발명의 특징이 되는 공정으로, 쇼트키 컨택트홀(9)을 형성하고, 증착 금속에 의해 쇼트키 접합을 형성하는 것이다.
우선 도 7의 (a)에서는, 레지스트층 PR을 전면에 형성하고, 예정의 쇼트키 전극(11) 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 노출한 질화막(5)을 드라이 에칭 후 동일 마스크로써 InGaP층(4)을 에칭한다. 여기서, InGaP는 GaAs와의 에칭의 선택비가 매우 크기 때문에, 소정의 조건에 의해 에칭하면 InGaP층(4)만이 제거되고, n형 에피택셜층(3)이 노출한 쇼트키 컨택트홀(9)이 형성된다.
그 후, 도 7의 (b)에 도시하는 바와 같이, 전면에 제2층째의 금속층인 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층한다. 그 후, 리프트 오프에 의해 레지스트층 PR을 제거하고, n형 에피택셜층(3) 표면에 쇼트키 접합을 형성하여, 쇼트키 전극(11)으로 한다. 쇼트키 접합을 형성할 때까지, GaAs 표면은 InGaP에 의해 덮어져 있고, GaAs 표면이 양호한 상태에서 쇼트키 접합을 형성할 수 있다.
즉, InGaP층(4)에 의해, n형 에피택셜층(3) 표면과 양호한 쇼트키 접합을 형성하는 쇼트키 전극(11)을 용이하게 형성할 수 있다. 종래의 제조 방법에서는, 시간이나 온도, 더욱 에칭액 내에서의 웨이퍼의 진동 폭, 진동 스피드 등의 정밀한 컨트롤이 대단히 곤란한 데다가, 에칭액을 소정의 선도 유지 시간 내에 사용하는 것이 요구된다. 그러나, 본 발명의 제조 방법에 따르면, 사전에 동작층으로서 최적의 2500Å의 에피택셜층(3)을 형성해 두면, 선택성이 높은 에칭에 의해, InGaP만이 에칭되어, 동작층의 두께의 컨트롤이 용이하게 되기 때문에, 재현성이 좋은 쇼트키 접합이 형성할 수 있고, 특성이 안정된 쇼트키 배리어 다이오드를 제조할 수 있는 이점을 갖는다.
본 발명의 제4 공정은, 도 8에 도시하는 바와 같이, 제1 전극(8) 및 제2 전극(11)에 각각 컨택트하는 금속층(14, 15)을 형성하는 것에 있다.
본 공정도 본 발명의 특징이 되는 공정으로, 쇼트키 전극(11) 및 오믹 전극(8)의 추출을 위해, 애노드 전극(14) 및 캐소드 전극(15)이 되는 증착 금속층을 형성한다.
우선, 전면에 층간 절연막이 되는 5000Å 정도의 질화막(5)을 재차 피착한다. 레지스트층을 형성하여, 컨택트부가 되는 쇼트키 전극(11), 오믹 전극(8) 및 애노드 본딩 패드(14a), 캐소드 본딩 패드(15a) 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 질화막(5)을 에칭한다. 레지스트를 제거 후에, 더욱 새로운 레지스트층을 형성하고, 원하는 애노드 전극(14), 캐소드 전극(15)의 패턴을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 전면에 Ti/Pt/Au를 순차 증착하여, 리프트 오프에 의해 애노드 전극(14) 및 캐소드 전극(15)을 형성하여, 이면을 백랩핑 처리한다.
여기서, 애노드 전극(14) 및 캐소드 전극(15)은, 통상의 리프트 오프법으로 형성하는 증착 금속이다. 또한, 애노드 전극(14) 및 캐소드 전극(15)과의 층간 절연막은 질화막(5)으로, 본딩 패드부도 기판에 직접 고착할 수 있기 때문에, 폴리이미드층을 생략할 수 있다. 이에 따라, 종래 폴리이미드층 상에서 폴리이미드의 문제점을 흡수하기 위해서 두껍게 형성하고 있는 배선 및 본딩 패드 형성의 Au 도금 공정을 생략할 수 있다.
종래의 두꺼운 폴리이미드층의 형성 공정은, 수회에 걸치는 코팅이나 경화에 의해, 시간도 걸리는 데다가, 공정을 복잡하게 하고 있었다. 또한 Au 도금층의 형성 공정도 제조 공정 수를 늘리는 요인으로 되어 있었다. 그러나, 본 발명의 제조 방법에 따르면, 이들 폴리이미드층 및 Au 도금층 형성 공정을 생략할 수 있고, 제조 공정의 대폭적인 간략화와, 효율화를 실현할 수 있다.
화합물 반도체 쇼트키 배리어 다이오드는 전 공정을 완성하면, 조립을 행하는 후 공정에 옮겨진다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별의 반도체 칩 분리되어, 프레임(도시하지 않음)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 본딩 패드(14a, 15a)와 소정의 리드(도시하지 않음)를 접속한다. 본딩 와이어로서는 금납선을 이용하여, 주지의 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
본 발명의 구조에 따르면 이하에 나타내는 수많은 효과가 얻어진다.
첫째로, InGaP층에서 GaAs의 n+형 에피택셜층에 달하여 형성된 고농도 이온 주입 영역 표면에, 오믹 전극을 형성함으로써, 플래너 구조의 쇼트키 배리어 다이오드가 실현한다. 메사를 형성하지 않기 때문에, 메사 형상의 변동에 의한 오믹 전극 형상의 변동이나 특성의 열화가 억제할 수 있고, 오정렬을 고려할 필요가 없기 때문에, 쇼트키 전극(11)과 오믹 전극(6)의 이격 거리를 대폭 저감할 수 있다. 쇼트키 전극(11) 및 오믹 전극(8)의 이격 거리는 직렬 저항에 기여하기 때문에, 이격 거리가 축소하면 저항을 보다 저감할 수 있다.
둘째로, 캐소드 전위가 되는 GaAs와 애노드 전극(14)이 교차하는 부분의 면적은 100㎛2 정도가 되어, 기생 용량의 대폭적인 저감이 된다. 이것은 애노드 전극(14) 하의 거의의 영역에 절연화 영역(6)이 형성되고 있고, 이에 따라 기생 용량을 발생시키는 교차부의 면적이 종래와 비교하여 쇼트키 접합 부분만으로 1/13로 저감할 수 있게 된다. 또한, 애노드 본딩 패드(14a)도 GaAs에 직접 고착할 수 있기 때문에, 이 부분에서의 기생 용량은 발생하지 않고, 토탈의 기생 용량이 대폭 저감할 수 있다. 종래에서는 기생 용량을 억제하기 위해서 유전률이 낮은 폴리이 미드를 채용하여 두꺼운 층간 절연막을 형성하고 있었지만, 얇은 질화막으로 대용할 수 있다. 질화막은 폴리이미드와 비교하여 유전률이 높지만, 본 발명의 구조에 따르면, 5000Å 정도의 질화막을 이용해도, 종래와 비교하고 기생 용량이 저감할 수 있다.
셋째로, 두꺼운 폴리이미드를 이용하지 않기 때문에, 동작 영역이 되는 폴리이미드 개구부의 테이퍼 부분의 거리나, 테이퍼 각도의 변동도 고려할 필요가 없어진다.
이상의 사항, 쇼트키 전극과 오믹 전극의 이격 거리는, 단순하게 내압과 마스크 정합 정밀도만을 고려하면 되게 된다. 구체적으로는, 쇼트키 접합 영역과 오믹 전극의 이격 거리는 7㎛에서 2㎛까지 저감할 수 있다. 또한, 고농도 이온 주입 영역(7)과의 이격 거리는 1㎛이고, 이 경우 고농도 이온 주입 영역(7)은 캐리어의 이동 경로이고 거의 오믹 전극(8)과 동일한 효과가 있는 것으로, 종래와 비교하여 이격 거리는 1/7로 저감할 수 있게 된다. 따라서, 저항의 대폭적인 저감과, 기생 용량의 대폭적인 저감 및 기생 용량의 변동의 저감에 의해, 고주파 특성의 향상에 크게 기여할 수 있다.
네째로, 칩의 소형화에 기여하게 되고, 칩 사이즈로서는 종래 0.27×0.31㎟의 사이즈였던 것이 0.25×0.25㎟까지 수축할 수 있다. 사이즈로서는 본딩 패드를 배치할 필요성이나 조립 시에 핸들링할 수 있는 칩 사이즈의 한계가 있기 때문에 0.25㎜ 각이 현상에서의 한계이지만, 동작 영역으로서는 1/10 정도까지 대폭 수축할 수 있기 때문에, 동작 영역을 배치하는 자유도가 대단히 높아진다.
다섯째로, 쇼트키 전극을 형성하는 쇼트키 접합부를 복수개 형성함으로써, 저항을 더 저감할 수 있다. 쇼트키 접합부의 컨택트 직경을 작게 하여 복수개 형성하면, 토탈의 쇼트키 컨택트 면적이 동일한 쇼트키 전극을 1개 형성한 경우와 비교하여, 보다 저항을 저감하여 고농도 이온 주입 영역에서의 캐리어의 트랩을 효과적으로 할 수 있기 때문에, 고주파 특성이 보다 향상하는 이점을 갖는다.
여섯째로, 폴리이미드층이나, 금 도금을 이용하지 않기 때문에 재료비를 저감할 수 있는 데다가 칩 미세화할 수 있기 때문에, 비용의 저감이 실현한다.
또한, 본 발명의 제조 방법에 의하면, 이하에 나타내는 효과가 얻어진다.
첫째, 안정된 쇼트키 접합을 형성하는 것이 가능해지므로, 고주파 회로에서 대단히 중요한 과제인 특성의 변동을 억제할 수 있다. 쇼트키 접합을 형성하는 직전까지 n형 에피택셜층은 InGaP로 덮어지고 있고, InGaP를 에칭하여 Ti/Pt/Au를 증착하면, 전혀 오염이 없는 결정면에 쇼트키 접합이 가능해진다. 또, n형 에피택셜층은 동작층으로서 최적의 2500Å로 형성되어 있고, InGaP는 GaAs와의 에칭의 선택비가 매우 크기 때문에, 소정의 조건으로 에칭하면 InGaP만을 에칭할 수 있다. 이 때문에 종래와 같은 복잡한 GaAs의 에칭 컨트롤이 불필요해진다. 즉 수율이 향상하고, 재현성이 좋은 안정된 특성을 갖는 쇼트키 배리어 다이오드의 제조가 가능해진다.
둘째, 상기한 쇼트키 배리어 다이오드의 제조가 효율적으로, 제조 공정을 더 간략화하여 실현할 수 있다. 구체적으로는, 메사 에칭 공정, 쇼트키 접합 형성 전의 n형 에피택셜층 에칭 공정, 폴리이미드층 형성 공정, Au 도금 공정 등이다. 폴 리이미드층은 6∼7㎛의 두께로 하기 위해서, 수회의 코팅을 반복하여 형성된다. 폴리이미드층을 수회에 걸쳐서 코팅하면 시간이도 걸리고 제조 공정도 복잡해진다. 또한, 폴리이미드가 불필요해지면, Au 도금층에 의한 전극도 불필요해진다. 종래는 땜납 실장 시의 열이나 와이어 본딩 시의 스트레스에 의한 전극의 조각이나 변형을 막기 위해서 전극의 강도를 확보할 필요가 있고, 두꺼운 Au 도금층에 의해 애노드 전극 및 캐소드 전극이 형성되어 있었다. 그러나, 폴리이미드층이 불필요하면, 그 영향을 고려할 필요도 없다. 즉, 금 도금 전극은 불필요해져서, Ti/Pt/Au의 증착 금속만으로 애노드 전극 및 캐소드 전극을 형성할 수 있고 신뢰성도 향상한다. 종래 수율의 저하를 더 야기하고 있는 상기한 요인이 없어지기 때문에, 수율도 향상되게 된다.
즉, 기생 용량이 대폭 저감할 수 있고, 더욱 저항을 저감하여 고주파 특성이 대폭 향상할 수 있는 쇼트키 배리어 다이오드이면서, 제조 공정의 간략화와 효율화를 도모한 제조 방법이 제공할 수 있는 이점을 갖는다.

Claims (12)

  1. 삭제
  2. 화합물 반도체 기판과,
    상기 기판 상에 형성한 평탄한 일 도전형의 고농도 에피택셜층과 일 도전형의 에피택셜층 및 상기 에피택셜층 표면을 보호하는 최상층으로서의 비도핑 화합물 반도체층과,
    상기 비도핑 화합물 반도체층 표면으로부터 상기 고농도 에피택셜층까지 도달하는 일 도전형의 고농도 이온 주입 영역과,
    상기 고농도 이온 주입 영역 표면에 오믹 접합하는 제1 전극과,
    상기 제1 전극에 외주를 둘러싸이고, 상기 화합물 반도체층의 하층의 상기 에피택셜층 표면과 쇼트키 접합을 형성하고, 상기 비도핑 화합물 반도체층에 외주를 둘러싸인 원형의 제2 전극과,
    상기 제1 및 제2 전극의 추출로 되는 금속층
    을 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  3. 제2항에 있어서,
    상기 화합물 반도체층은 비도핑의 InGaP인 것을 특징으로 하는 쇼트키 배리어 다이오드.
  4. 제2항에 있어서,
    상기 화합물 반도체 기판은 비도핑의 GaAs 기판인 것을 특징으로 하는 쇼트키 배리어 다이오드.
  5. 제2항에 있어서,
    상기 제2 전극은 최하층이 Pt로 이루어지는 증착 금속인 것을 특징으로 하는 쇼트키 배리어 다이오드.
  6. 제2항에 있어서,
    상기 제2 전극과 상기 고농도 이온 주입 영역과의 이격 거리는 1㎛ 이상 5㎛ 이하에 있는 것 특징으로 하는 쇼트키 배리어 다이오드.
  7. 제2항에 있어서,
    상기 제2 전극이 형성하는 쇼트키 접합 영역을 복수개로 분할하여 형성하는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  8. 제2항에 있어서,
    상기 고농도 이온 주입 영역은 상기 제1 전극으로부터 비어져 나와 형성하는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  9. 삭제
  10. 비도핑 화합물 반도체 기판에 일 도전형의 고농도 에피택셜층과 일 도전형의 에피택셜층 및 상기 에피택셜층 표면을 보호하는 최상층으로서의 비도핑 화합물 반도체층을 적층하고, 예정된 제1 전극 아래의 상기 비도핑 화합물 반도체층 표면에서 상기 고농도 에피택셜층에 도달하는 일 도전형의 고농도 이온 주입 영역을 형성하는 공정과,
    상기 고농도 이온 주입 영역 표면에 오믹 접합하는 제1 전극을 형성하는 공정과,
    상기 제1 전극에 외주를 둘러싸이는 예정의 제2 전극 부분의 상기 화합물 반도체층에 쇼트키 컨택트홀을 형성하고, 노출한 상기 에피택셜층 표면과 쇼트키 접합을 형성하고, 상기 비도핑 화합물 반도체층에 외주를 둘러싸인 원형의 제2 전극을 형성하는 공정과,
    상기 제1 및 제2 전극에 각각 컨택트하는 금속층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 전극은 Ti/Pt/Au의 다층 금속층을 순차 증착하여 형성하는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  12. 제10항에 있어서,
    상기 화합물 반도체층은 상기 에피택셜층과의 에칭의 선택비가 큰 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100463425B1 (ko) * 2002-10-04 2004-12-23 삼성전기주식회사 광픽업용 광검출기 집적회로의 포토다이오드 셀 구조 및그 제조 방법
JP4954463B2 (ja) * 2004-10-22 2012-06-13 三菱電機株式会社 ショットキーバリアダイオード
KR101058593B1 (ko) 2009-09-08 2011-08-22 삼성전기주식회사 반도체 소자 및 그 제조 방법
CN108022837B (zh) * 2017-11-14 2020-02-11 厦门市三安集成电路有限公司 一种制备hbt基极的蚀刻工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745445A (en) * 1983-03-15 1988-05-17 Itt Gallium Arsenide Technology Center, A Division Of Itt Corporation Interdigitated Schottky diode
EP0704906A2 (en) * 1994-09-22 1996-04-03 Mitsubishi Denki Kabushiki Kaisha Electrode of semiconductor device and method of fabricating thereof
US5760427A (en) * 1994-12-05 1998-06-02 Nec Corporation High electron mobility transistor with an improved interface between donor and schottky layers

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2432550A1 (fr) * 1978-08-04 1980-02-29 Sueddeutsche Kalkstickstoff Procede pour la fabrication d'un melange de desulfuration pulverulent facilement fluidifiable
JPH07211924A (ja) * 1994-01-17 1995-08-11 Nippondenso Co Ltd ショットキーダイオード及びその製造方法
JP3319514B2 (ja) * 1999-09-17 2002-09-03 日本電気株式会社 Ｉｉｉ−ｖ族化合物半導体結晶積層体の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745445A (en) * 1983-03-15 1988-05-17 Itt Gallium Arsenide Technology Center, A Division Of Itt Corporation Interdigitated Schottky diode
EP0704906A2 (en) * 1994-09-22 1996-04-03 Mitsubishi Denki Kabushiki Kaisha Electrode of semiconductor device and method of fabricating thereof
US5760427A (en) * 1994-12-05 1998-06-02 Nec Corporation High electron mobility transistor with an improved interface between donor and schottky layers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
GaAs IC symposium pp.101-104 (1989.10.22) *

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Publication number Publication date
JP2003046094A (ja) 2003-02-14
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