CN101154647B - 半导体装置 - Google Patents

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Abstract

本发明公开一种半导体装置，其包括：形成到半导体衬底的第一表面的半导体器件；提供在第一通孔中的阻挡膜，该第一通孔以凹状形成到半导体衬底的第一表面；第一通路线，连接至与阻挡膜接触的半导体器件的电极；第二通路线，形成在第二通孔内，与第一通路线电连接且阻挡膜介于其间，并且是形成于第二表面的布线的一部分，该第二通孔以凹状形成在与半导体衬底的第一表面相对的第二表面，以到达阻挡膜。该阻挡膜包括8族元素中的至少一种。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，并且具体地涉及一种具有通过从半导体衬底的两侧挖沟槽形成的用于电连接的双面衬底通孔(via-hole)的半导体装置。
背景技术
对于半导体装置，尤其是处理高频晶体管和信号的模拟集成电路的半导体芯片，通常使用衬底通孔作为地线，而不是线焊(wirebonding)。衬底通孔是形成在衬底表面上的半导体器件的地线。衬底通孔是通过向半导体衬底和赋予金属镀层的线提供通孔而形成的。对于线焊，线的弯曲是电感分量，而线的直径是电阻分量。由此半导体芯片上的地电位变得不稳定，并且很难获得高频性能。然后，通过衬底通孔利用更厚更短的线连接背面的接地平面与形成在表面上的半导体器件，抑制了电感和电阻分量，并且半导体芯片连接到地。这提高了半导体装置的高频性能。
通过蚀刻在半导体衬底中形成沟槽并在沟槽中形成金属镀层，制成了衬底通孔。提供沟槽的方法宽泛地分为3种方法。第一种方法是在提供半导体器件的表面上形成沟槽。通过第一种方法形成的衬底通孔称为表面衬底通孔。第二种方法是在半导体衬底的背面上形成沟槽。通过第二种方法形成的衬底通孔称为背面衬底通孔。第三种方法是从半导体衬底的两面形成沟槽。通过第三种方法形成的衬底通孔称为双面衬底通孔。
这些通孔中最早的是背面衬底通孔。用于半导体衬底的蚀刻最初是利用溶液的湿法类型。通过利用各向同性蚀刻的底切(undercut)从光致抗蚀剂膜掩模进行湿法蚀刻。沟槽的截面形状是梯形的。由此，表面侧的孔径面积比背面的开口窄。在背面衬底通孔中，在衬底的背面上提供光致抗蚀剂膜作为蚀刻掩模。因此，背面衬底通孔需要特殊的背面光刻设备来根据表面侧上的标记使用于形成于背面侧的光致抗蚀剂膜的蚀刻掩模对准。
之后，已开发了利用高密度等离子体的高速干法蚀刻技术，其能够将半导体衬底挖成垂直形状。该表面衬底通孔可以从表面侧形成。开始使用表面衬底通孔。为形成表面衬底通孔，不需要特殊的背面光刻设备。利用普通的步进式光刻设备形成通孔。也就是说，根据形成到表面上的光致抗蚀剂膜掩模的图案形成通孔。然而，如果通过干法蚀刻所蚀刻的光致抗蚀剂的厚度和要蚀刻的半导体芯片中的区域的厚度之间的比率(选择性)太低，则光致抗蚀剂膜需要比半导体衬底的厚度更厚。在这种情况下，存在光致抗蚀剂膜的厚度使得开口图案的分辨度降低并且难以提供精细开口的问题。
两种通孔的结合是双面衬底通孔。对于表面侧，使用厚度能获得精细分辨度的光致抗蚀剂膜。通过干法蚀刻将衬底蚀刻到衬底的一半，并提供金属镀层。此外，以不严格的精度从背面提供沟槽。然后，将从背面在沟槽中形成的地线与从表面侧在沟槽中形成的线连接。也就是说，双面衬底通孔的问题在于，由于其需要从表面和背面进行处理，所以工艺数目和工艺周期增加。然而，双面衬底通孔使得能够从表面侧高精度的挖槽，由此能够增加半导体芯片的密度。
在半导体衬底的湿法蚀刻中，使用过氧化氢溶液和酸或碱的混合溶液。在这种方法中，首先过氧化氢溶液氧化半导体晶体。氧化物被酸或碱分解。对于酸，当半导体是Si时使用氢氟酸。另一方面，当半导体为化合物例如GaAs或InP时，使用硫酸或磷酸等。然而，当由于蚀刻的反应热使温度升高时，存在光致抗蚀剂膜的粘附性降低和进行底切的问题。因此，需要用水稀释酸来抑制蚀刻速率。
其间，在半导体衬底的干法蚀刻中，使用氯(Cl)或溴(Br)气体。在最初的蚀刻中，使用平行板型RIE(反应离子蚀刻)。之后，为了增加蚀刻速率，已开发了高密度等离子型干法蚀刻设备。高密度等离子型设备宽泛地分类为使用电子回旋加速谐振微波的ECR(电子回旋加速谐振)或其是感应耦合放电系统的ICP(感应耦合等离子体)。此外，通过利用He气强制冷却衬底底座的方法，使得高速且垂直的干法蚀刻成为可能。
然而通过氯气蚀刻，可以高速蚀刻半导体例如Si、GaAs和InP，但是也存在蚀刻作为线金属的Al、Au和Cu等的缺点。这意味着在利用双面衬底通孔将这些线金属提供到表面侧的沟槽中并从背面进行氯干法蚀刻时，先前提供到表面侧的线金属也被蚀刻了。
作为相关技术1，日本未审查专利申请公布No.60-134483，公开了一种具有双面衬底通孔的FET(场效应晶体管)。图19A和19B是示出具有双面衬底通孔的场效应晶体管结构的顶视图和截面图。图19A是场效应晶体管的顶视图，图19B是场效应晶体管的截面图。如图19B所示，对于根据相关技术1的场效应晶体管，提供到GaAs衬底101的表面的FET的有源层区102的下部的背面被挖成梯形形状(截面110)。沟槽从GaAs衬底101的一端形成到另一端，成为条状。形成沟槽的部分比没有形成沟槽的其它部分薄。地电极109提供到整个背表面。在封装工艺中，当GaAs衬底101安装到金属基部时，在背面焊接填充材料(brazing fillermaterial)进入沟槽，并填充沟槽。由此，根据相关技术1的场效应晶体管减少了加热FET有源层区域中的衬底厚度，以减少该区域的热阻。源电极107在垂直方向上伸出，以提供焊盘部分。在焊盘部分下面有衬底通孔108。在衬底背面形成沟槽的较薄区域中衬底通孔108与地电极109连接。
另一方面，在半绝缘GaAs衬底101上方引出栅电极103和漏电极104，该衬底101没有开槽并且仍然很厚。栅电极103和漏电极104将成为匹配电路105。此外，将焊盘106提供到栅电极103和漏电极104。由于匹配电路105的衬底厚，所以仅存在小损耗。对于匹配电路105，对应于消切锥形部分111的斜面，线形成为变尖(变尖部分112)。这使得匹配电路105的阻抗保持恒定，由此没有降低一致性。
作为相关技术2，日本未审查专利申请公布No.3-99470公开了一种根据相关技术的半导体装置的制造方法。图20A至20D是示出根据相关技术2的制造双面衬底通孔单元的工艺的截面图。在图20A至20D中，相关技术中的半导体装置包括GaAs衬底121、第一通孔122、第二通孔123、第一通孔内金属层124、基底非电解镍镀层125、光致抗蚀剂层126、非电解镍镀层127、电解Au镀层128和突出切割部分181。
如图20A所示，通过RIE方法等从GaAs衬底121的第一表面形成约30μm的第一通孔122。在通孔122内部，通过电解镀金(Au)形成金属层124。之后，通过缠绕(wrapping)和抛光等，将GaAs衬底121处理成100μm厚。通过化学蚀刻等，从作为GaAs衬底121的第一表面相对侧的第二表面侧形成第二通孔123。这时，形成第二通孔123，使得暴露第一通孔122内部的金属层124的底部。
然后进行图20B所示的工艺。在该工艺中，对包括第二通孔123的内表面的GaAs衬底121的整个第二表面进行钯(Pd)激活。电镀非电解镍(Ni)，以形成基底非电解镍镀层125。通过光刻，通过光致抗蚀剂层126等，对除第二通孔123的开口之外的GaAs衬底121的整个第二表面掩模。不用Pd激活，用非电解镀Ni溶液进行处理。然后用在第二通孔123内部暴露的基底非电解镍镀层作为催化剂进行化学还原反应。通过进行上述工艺，填充非电解镍镀层127(见图20C)。移除光致抗蚀剂层126。对衬底121的整个第二表面，形成电解Au镀层128。之后，对由第二通孔123的填充层127的波动(undulation)产生的凸出部分181进行抛光和切除(见图20D)。
通过用于表面侧的RIE方法和用于背面的化学蚀刻，根据相关技术2的半导体器件形成通孔的沟槽。通路线对于表面侧来说是电解金(Au)镀层，对于背面来说是非电解Ni镀层。
作为相关技术3，日本未审查专利申请公布No.2004-128352公开了一种相关技术中的半导体装置制造方法。图21A至21E是根据相关技术3制造双面衬底通孔单元的每个工艺中半导体装置的截面图。如图21E所示，完成的半导体装置包括由GaAs等形成的半导体衬底202、形成到半导体衬底202的主表面侧的欧姆电极204、绝缘206、具有阻挡金属的通孔基底电极210、通孔电极212和形成到半导体衬底202背面的背面通孔电极214。在下文中，参考每个工艺的截面图描述该半导体装置的制造工艺。
下面描述图21A示出的第一工艺。在第一工艺中，利用剥离方法，在半导体衬底202上方形成欧姆电极204。利用CVD方法在欧姆电极204上方形成绝缘膜206。接下来，将接触孔220的开口形成到绝缘膜206，以暴露欧姆电极204的表面。
下面描述图21B示出的第二工艺。在第二工艺中，在欧姆电极204上方的区域中并且还在接触孔220的内部形成抗蚀剂208。开口图案将形成抗蚀剂208。用抗蚀剂208作为掩模，进行干法蚀刻，例如离子修整(trimming)。这暴露出半导体衬底202的表面。此外，用抗蚀剂208作为掩模，通过RIE将半导体衬底202干法蚀刻到预定的深度。这形成通孔226。之后，移除用作掩模的抗蚀剂208。
下面描述图21C中示出的第三工艺。在第三工艺中，首先重新构成抗蚀剂208。形成抗蚀剂208，使得暴露出一部分通孔226和暴露出欧姆电极204，并且覆盖绝缘膜206。向半导体芯片的整个表面淀积阻挡金属膜210，例如WSi。阻挡金属膜210覆盖通孔226的内壁、暴露的欧姆电极204和抗蚀剂208。在阻挡金属膜210上方，形成开口图案比抗蚀剂208的开口图案更宽的抗蚀剂(未示出)。用该抗蚀剂作为掩模，通过电解电镀方法形成通孔电极212。
下面描述图21D中示出的第四工艺。在第四工艺中，首先移除形成在阻挡金属膜210上方的抗蚀剂。用通孔电极212作为掩模，移除暴露的阻挡金属膜210。移除暴露的抗蚀剂208。从半导体衬底202的背面，形成背面通孔232，使得暴露通孔226底部的阻挡金属膜210。
下面描述图21E中示出的第五工艺。在第五工艺中，通过电解电镀方法将背面通孔电极214形成到包括背面通孔223的内部的半导体衬底202的背面。由上面的工艺，获得了相关技术3的半导体装置。
在根据相关技术3的半导体装置中，在表面侧上用作通孔电极212的基底的阻挡金属膜210是WSi，且目的在于防止通孔电极212和欧姆电极204之间相互扩散。在日本未审查专利申请公布No.8-46042中公开了这种半导体装置，其是相关技术4。
如上所述，为了通过利用相关技术的氯气干法蚀刻来形成双面衬底通孔，在从背面蚀刻时，不仅蚀刻了用于背面通孔的半导体衬底例如GaAs和Si，而且蚀刻了掩埋在表面侧上的通孔中的布线材料，例如Au、Cu、Al、Ti、Ta、W、Mo、TiN和WSi。存在这样的问题：如果用这种方式蚀刻掩埋在表面侧上的通孔中的通路线(via line)，就会有导致线断开的问题。
发明内容
在一个实施例中，一种半导体装置，包括：形成到半导体衬底的第一表面的半导体器件；提供在第一通孔中的阻挡膜，该第一通孔以凹状形成于半导体衬底的第一表面；第一通路线，连接至接触阻挡膜的半导体器件的电极；第二通路线，形成在第二通孔内，与第一通路线电连接而阻挡膜介于其间，并且是形成于第二表面的布线的一部分，该第二通孔以凹状形成于与半导体衬底的第一表面相对的第二表面，以到达阻挡膜。该阻挡膜包括8族元素中的至少一种。
利用本发明的半导体装置，第一和第二通路线与插入其间的阻挡膜电连接。该阻挡膜包括元素周期表中的8族元素；铁(Fe)、钴(Co)、镍(Ni)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)和铂(Pt)。8族元素全是金属，且呈现出良好的导电性。在将半导体器件形成到第一表面(例如，半导体衬底的表面)之后，形成凹状的第一通孔(例如表面通孔)，并在表面通孔内部形成第一通路线(例如表面通路线)，以便阻挡膜接触表面通孔。之后，从相对的第二表面形成凹状的第二通孔(例如背面通孔)，并形成第二通路线(例如背面通路线或背面电极)以到达形成到第一通路线侧的阻挡膜。这使得第一和第二通路线与作为介于它们之间的金属的阻挡膜电连接。
本发明实现了一种结构，以确实制造具有双面结构通孔的半导体器件。
附图说明
由下面结合附图对特定优选实施例的描述，本发明的上述和其它目的、优点和特征将变得更明显，其中：
图1A和1B是用于检验掩模材料蚀刻选择性的半导体衬底的截面图；
图2是根据本发明第一实施例的其上形成有场效应晶体管的半导体芯片的顶视图；
图3是根据本发明第一实施例的其上形成有场效应晶体管的半导体芯片的顶视图；
图4是放大一部分图3的截面图；
图5A至5D是示出根据本发明第一实施例的双面衬底通孔单元的制造工艺的截面图；
图6是根据本发明第二实施例的其上形成有场效应晶体管的半导体芯片的截面图；
图7是根据本发明第二实施例的其上形成有场效应晶体管的半导体芯片的截面图；
图8是根据本发明第三实施例的其上形成有场效应晶体管的半导体芯片的截面图；
图9是根据本发明第四实施例的其上形成有场效应晶体管的半导体芯片的截面图；
图10是根据本发明第五实施例的其上形成有场效应晶体管的半导体芯片的顶视图；
图11是示出根据本发明第六实施例的具有异质双极晶体管的半导体器件结构的放大顶视图；
图12是根据本发明第六实施例的具有异质双极晶体管的半导体器件的截面图；
图13是根据本发明第七实施例的具有异质双极晶体管的半导体器件的截面图；
图14是根据本发明第八实施例的半导体芯片的背面视图；
图15是根据本发明第八实施例的半导体芯片的截面图；
图16是根据本发明的第八实施例安装半导体芯片时的截面图；
图17是根据本发明第八实施例的其上形成有半导体芯片的放大截面图；
图18A至18F是示出根据本发明第九实施例的利用导电Si衬底的双面衬底通孔单元的制造工艺的截面图；
图19A和19B是示出根据相关技术1的场效应晶体管结构的顶视图和截面图；
图20A至20D是示出根据相关技术2的双面衬底通孔单元制造方法的截面图；和
图21A至21E是示出根据相关技术3的双面衬底通孔单元制造方法的截面图。
具体实施方式
在这里，现在将参考示范性实施例描述本发明。本领域内的技术人员将认识到：利用本发明的教导可以实现许多可选实施例，并且本发明并不限于这些为说明的目的而示出的实施例。
在本发明中，使用阻挡膜，以便使利用氯气由背面进行的干法蚀刻不会达到表面上的线。对于阻挡膜，8族的金属元素是适合的。这涉及下文将要描述的本发明的原理。
利用氯(Cl)或溴(Br)气可以干法蚀刻半导体衬底材料，例如Si、GaAs、InP、GaN和SiC。对于这种干法蚀刻，有一种在2个平行电极之间施加高频电能的被称为反应离子蚀刻或平行板型的蚀刻。在该设备中，例如阳离子集中到阴极侧，并产生高电场部分(离子鞘(ionsheath))。通过在该阴极上方布置晶片，通过溅射和反应等离子体进行干法蚀刻。
近年来，已开发了具有降低的溅射能力和提高的反应性能的高密度等离子体型干法蚀刻设备，其能够高速蚀刻。这种高密度等离子体型装置宽泛地分成利用电子回旋加速谐振微波的ECR型和其是感应耦合放电系统的ICP(感应耦合等离子体)。然而由于ECR型需要数GHz的超高频率能量，所以使用数十MHz的高频率能量的ICP型是主流。
另一方面，元素周期表中8族元素是金属。在几百摄氏度的温度下，8族元素稳定且反应慢。因此，对于作为特定部分的电极等来使用，这些金属引起了注意。对于8族元素，有下面9种：原子序数26的铁(Fe)、27的钴(Co)、28的镍(Ni)、44的钌(Ru)、45的铑(Rh)、46的钯(Pd)、76的锇(Os)、77的铱(Ir)和78的铂(Pt)。Fe、Co和Ni用于磁器件，而Ni、Ru和后面的元素用于电极材料例如半导体装置和电容器。然而8族的这些金属元素很难被通常用来干法蚀刻金属的氯和溴气体蚀刻。8族元素具有8个价电子和强共价键。因而，8族元素稳定且很难显示离子性。由此可以认为其很难被7B族中的Cl和Br蚀刻。同时，8族元素的金属可以用作掩模材料。然而，由于难以移除这种掩模材料，所以除了简单的实验其很少使用。
对8族的金属元素进行干法蚀刻的方法基本上是物理溅射。作为典型的方法，有用于对Ar离子进行电场加速的离子铣(ion milling)方法。溅射效应是通过利用平行板型RIE将晶片布置到阴极侧而产生的。在这种通过溅射的工艺中，散射离子碰撞半导体器件，甚至穿过夹在中间的绝缘膜，由此存在损害半导体器件的缺点。
近些年来，已开发了用于以低损伤处理8族金属元素的反应干法蚀刻设备。这种反应干法蚀刻设备是高密度等离子体型，其通过将衬底的温度加热到200至300摄氏度提高化学反应性。相反地，通过水冷等将衬底的温度冷却到0摄氏度，则这些金属很难被蚀刻。
8族元素的铁(Fe)等与氧键合产生Fe2O3或Fe4O3的反应物，且展现出二价或三价阳离子的特性。因此，当向蚀刻气体中加入元素周期表中6B族的氧(O)或硫(S)的成分时，就会产生这些成分和8族元素的反应物。然后，通过用Cl和Br置换O和S，得到Cl(或Br)的、8族元素成分和7B族元素成分的反应物。这使得能够对8族元素的金属干法蚀刻。然而，由于这些蚀刻需要中间工艺，所以蚀刻速率慢。
下面，将详细地描述本发明中使用的9种8族元素膜和半导体衬底的蚀刻选择性。图1A和1B是形成用来检验掩模材料的蚀刻选择性的半导体衬底的截面图。图1A中示出的截面图是蚀刻前半导体衬底的图。如图1A所示，对半导体衬底(晶片)87的表面，通过溅射淀积8族元素的金属膜90，以具有100nm(0.1μm)的厚度。对金属膜90，提供具有几mm宽的开口88，以接受用于测量台阶的针的针尖。用下面的方式形成开口88。在提供了具有开口的光致抗蚀剂膜之后，通过利用Ar离子铣或RIE溅射移除8族元素的金属膜90，以暴露半导体表面并移除光致抗蚀剂。通过这种方式，将制备的半导体衬底87投入干法蚀刻设备中。干法蚀刻设备蚀刻半导体衬底87。然后，形成了具有图1B中所示的沟槽97的半导体衬底。将半导体衬底从干法蚀刻设备中取出。用粗糙度测量设备测量开口88的沟槽97的深度。粗糙测量设备中之一以精细探针水平扫描测量目标，并且另一个使用光干涉。
至于要用作掩模膜90的8族元素的金属，有下面9种类型：原子序数26的铁(Fe)、27的钴(Co)、28的镍(Ni)、44的钌(Ru)、45的铑(Rh)、46的钯(Pd)、76的锇(Os)、77的铱(Ir)和78的铂(Pt)。Fe、Co和Ni用于磁器件，而Ni、Ru和后面的元素用于电极材料例如半导体器件。因此，作为用于溅射的对象(target)，可以获得99.99％或更高的高纯度元素。
在下文中描述了第一蚀刻条件下的蚀刻选择性。第一蚀刻选择性使用高纯度半绝缘GaAs衬底作为半导体衬底87。至于干法蚀刻设备，使用ICP。干法蚀刻的条件是RF天线功率为500W(13.56 MHz)，RF偏置功率为30W(2MHz)，蚀刻气体Cl2/SiCl4为8.45×10-2/8.45×10-2Nm/S(50/50sccm)，蚀刻压力为2N/m2，衬底冷却温度为0摄氏度，以及衬底冷却的背面He压力为600N/m2。注意，在后面描述的本发明实施例中使用该干法蚀刻条件。
在第一蚀刻条件下，仅用Cl2蚀刻是各向同性的。通过加入SiCl4并对侧表面产生沉淀物，形成了垂直处理形状。为了冷却晶片衬底87，在衬底底座和晶片之间通氦(He)气，以加速冷却的热传导。泄露的He在蚀刻腔内部流动，并加入蚀刻气体。在该条件下GaAs衬底87的蚀刻速率为约4μm/min。
干法蚀刻9种8族元素的掩模膜90，使得掩模的厚度为0.1μm。GaAs衬底开槽约100μm。对于Fe和Co，掩模金属已消失了。对于Fe保留约30μm的台阶，而对于Co保留约70μm的台阶。认为在掩模膜90消失之后，整个半导体衬底87被回刻(etch back)，而留下了那些台阶。因此，Fe的蚀刻选择性约为300倍，而Co的选择性是700倍。除了Fe和Co之外，选择性在1000倍或以上。
以Fe和Co 1∶1的合金以及Fe和Ni 1∶1的合金作为对象。利用通过溅射淀积的具有0.1μm厚的掩模膜，蚀刻上述合金对象直到沟槽的深度约为100μm。对于Fe和Co的合金，掩模膜90消失了，并且保留了约60μm的沟槽。因此，Fe和Co合金的蚀刻选择性约为600倍。至于Fe和Ni的合金，剩余了掩模膜90，由此蚀刻选择性在1000倍以上。结果，认为对于组合每个具有高蚀刻选择性的8族金属元素的合金，蚀刻选择性高。
另一方面，对于4A族钛(Ti)、5A族钒(V)、铌(Nb)、钽(Ta)、6A族铬(Cr)、钼(Mo)或钨(W)，在该ICP条件下的蚀刻选择性为几倍到几十倍，这是较小的。
对于干法蚀刻气体，可以使用BCl3、或BCl3和Cl2等的组合。基本上，氯(Cl)有助于半导体衬底的蚀刻。8族元素金属膜很难被蚀刻，这没有区别。
下面描述了第二蚀刻条件下的蚀刻选择性。在第二蚀刻条件中，Si用于半导体衬底87，并且ICP用于干法蚀刻设备。用于干法蚀刻的条件是：天线功率为600W(13.56MHz)，RF偏置功率为60W(2MHz)，蚀刻气体Cl2/HBr为8.45×10-2/8.45×10-2Nm/S(50/50sccm)，蚀刻压力为2Pa，衬底冷却温度为30摄氏度，以及衬底冷却的背面He压力为600N/m2。该干法蚀刻条件也结合在后面描述的本发明的实施例中。
在该条件下Si衬底87的蚀刻速率约为3μm/min。HBr，蚀刻气体的成分，关系到侧面沉淀物SiBrx的产生和垂直可加工性。Cl2具有各向同性的可加工性，并且用Cl2蚀刻快。此外，假设与每个器件的沟槽相比，衬底通孔单元在水平方向上具有更大的空间。设置条件特别强调开槽更快且更深，而不是强调使通孔成形垂直。对于90度的垂直角，处理的形状是70到80度的斜坡或具有中间部分膨胀的桶形。
在9种8族元素形成的掩模膜90的厚度为0.1μm时，开槽Si衬底，使得槽的深度为约100μm。对于Fe、Co和Ni，掩模金属消失了，并且对于Fe保留约20μm的台阶，对于Co保留约50μm的台阶，而对于Ni保留约80μm的台阶。认为在掩模膜87消失之后，整个半导体衬底87被回刻，而剩余了这些台阶。因此，Fe、Co和Ni的蚀刻选择性分别为约200倍、500倍和800倍。除了Fe、Co和Ni之外，选择性在1000倍以上。因此，对于8族元素的任何金属，都有100倍或以上的选择性。
另一方面，对于4A族钛(Ti)、5A族钒(V)、铌(Nb)、钽(Ta)、6A族铬(Cr)、钼(Mo)或钨(W)，在该ICP条件下的蚀刻选择性为几到几十倍，这是较小的。
注意，作为对半导体衬底87的干法蚀刻，在条件上可以小心使用平行板型RIE。当增加蚀刻的电功率时，离子鞘电压也增加，由此提高了溅射强度。于是，降低了对8族元素膜的蚀刻选择性。因此开始用大的电功率形成背面通孔，并且在暴露表面通孔的底部的8族元素膜之前减小电功率。这确保了对8族元素膜一定的蚀刻选择性。
在下文中，描述可以结合本发明的实施例。下面的说明是关于本发明的实施例的，而且本发明并不限于下面的实施例。
第一实施例
参考附图在下文中详细地描述本实施例的半导体装置。图2是示出根据第一实施例的用于场效应晶体管(FET)的半导体芯片结构的顶视图。图3是示出根据第一实施例的用于场效应晶体管(FET)的半导体芯片结构的截面图。图3是沿着图2的线III-III的截面图。图4是放大图3一部分的截面图。在本实施例中，GaAs场效应晶体管(在下文中称为GaAs FET)用于半导体芯片10。
对于GaAs FET，向半绝缘GaAs衬底的表面形成通过n型AlGaAs/i型InGaAs异质层的n型GaAs导电层或沟道层。此外，在沟道层上形成肖特基接触栅电极。将源电极提供到栅电极的一侧，并将漏电极提供到另一侧。而且，在有源区的外围部分中，通过台面蚀刻和离子注入等而包括器件隔离区，其具有高电阻。
图2的顶视图示意性示出了连接到这些电极的布线图案。在图2中，示出了具有GaAs FET的沟道层区的区域宽度19。在沟道层区域上形成线形栅电极11。细条纹形源极线15和漏极线16提供到栅电极11的两侧。这些交替布置，就像以源、栅、漏、栅、源、栅、漏、栅一样。栅电极11的一端共同连接到宽条纹形栅极线14。此外，在栅极线11的中心附近，提供栅极焊盘17用于线焊连接。另一方面，漏电极16的细条纹形线共同连接到在栅极焊盘17的另一侧上的宽条纹形线，并且在宽条纹形线的中心附近提供漏极焊盘18。对细条纹形源极线15下的GaAs衬底，存在由虚线表示的表面通孔2的开口。表面通孔2连接到提供于GaAs衬底整个背面的背面电极。
在下文中参考图3描述半导体芯片10，图3示出了沿着图2中的线III-III的半导体芯片10的截面图。半导体芯片10具有形成到GaAs衬底1表面上的半导体器件。然而在图3中，省略了栅电极和器件结构，并示意性示出了源极和漏极线。当在半导体芯片衬底1的表面上形成了多层互连时，形成了绝缘膜6例如SiO2。在绝缘膜6上方，形成漏极线16和源极线15，其示于图2的顶视图中。在源极线15的下方，在GaAs衬底1的厚度方向上，通过挖掘得比GaAs衬底1的厚度浅，形成表面通孔2。在表面通孔2中埋入导体，作为表面通路线3。另一方面，背面通孔4形成具有达到表面通路线3的底部的沟槽的深度。将背面电极5提供到半导体芯片10的整个背面。背面电极5也掩埋在背面通孔4中。这使得背面电极5能够与表面通路线3的底部电连接。在本实施例中，表面通孔2的数目对应于背面通孔4的数目。一个背面通孔4连接一个表面通孔2。
图4是放大一个漏极线16附近的结构的截面图，聚焦于漏极线16。在下文中，参考图4详细地描述形成到该表面的GaAs FET器件。由导电半导体形成沟道层21到GaAs半导体衬底1的表面。这是由通过离子注入形成的n型GaAs层和通过外延生长等形成的n-AlGaAs/i-InGaAs异质层形成的。在沟道层21的上方，提供WSi或Al等的肖特基接触栅电极11。在栅极11的两侧，提供源电极12和漏电极13，它们是AuGeNi合金等的欧姆接触。为了确保欧姆接触，在欧姆电极下面提供高浓度杂质掺杂的导电半导体接触区(未示出)。如果通过离子注入形成沟道层21，则通过选择性离子注入将该接触区形成为高浓度n型GaAs区。如果通过外延生长形成沟道层21，则该接触区形成为高浓度n型GaAs层或高浓度n型InGaAs区。
用绝缘膜6，例如几μm厚的SiO2，覆盖GaAs FET器件的表面。在对应于源电极12和漏电极13上部的绝缘膜6的区域，提供通孔的开口。源极线15和漏极线16经由通孔连接到每个电极。作为源极线15和漏极线16，从电极侧面顺序淀积约50nm厚的Ti层、约200nm(0.2μm)厚的Pt层和约5μm厚度的Au层。为了保护这些线，可进一步提供绝缘和树脂膜(未示出)。通过淀积在表面通孔2的内部形成源极线15作为表面通路线3。在图中8族元素的Pt层对应于阻挡膜7。Ti层粘合电极和线。在对背面的干法蚀刻工艺中，移除背面通孔4内部的Ti层的暴露部分。将背面电极5提供到半导体衬底1的整个背面。背面电极5具有包括作为粘合膜22的100nm厚的Ti层和5μm厚的Au层的叠层结构。通过淀积在背面通孔4内部形成背面电极5，以与表面通路线3的底部电连接。
作为实例，描述根据本实施例的半导体芯片中每个部分的尺寸。半导体衬底1的厚度约为150μm，表面通孔2的表面侧上的宽度约为10μm，深度约为70μm。背面通孔4的背面宽度约为20μm，深度约为90μm。表面通路线3的底部凸出背面通孔4约10μm。仅需要在形成到背面通孔4的背面线5和形成到表面通孔2的源极线15之间电连接。并不必须以比表面通孔2的底部宽的面积形成背面通孔4。但是两部分可以仅接触。例如，由于在对准背面曝光中的未对准，背面线5和表面通路线3可能部分接触。背面线5与表面通路线3的底部的内侧可能部分接触。
为了固定封装等与半导体芯片10，使用焊接材料如AuSn。这是因为背面电极5的Au膜和AuSn焊接材料之间的润湿特性是优选的。将AuSn焊接材料填充到背面通孔4的凹入部分中，这使得能够确保辐射。虽然AuSn焊料的Sn合金反应在Au膜内部进行，但是在平坦的部分，其停止在Au膜的表面。与Au相比，阻挡膜7的Pt层具有与Sn更高的合金温度。即使背面通孔4内部的合金反应异常地进行，该合金反应也可以被阻挡膜7停止。
参考图5，在下文详细地描述根据本发明的半导体装置的制造方法。图5A至5D是示出根据第一实施例的具有双面衬底通孔的半导体装置的每个制造工艺的截面图。图5A至5D仅示出了用于半导体装置的双面衬底通孔的附近区域。
图5A是完成了第一个工艺之后的半导体装置的截面图。在第一工艺中，在约650μm厚的GaAs衬底1的表面，形成半导体器件(未示出)，例如GaAs FET。在半导体器件上方淀积约2μm的SiO2膜，作为用于多层互连的绝缘膜6。在绝缘膜6上方，形成具有表面通孔2的开口图案的4μm厚的光致抗蚀剂膜24。通过利用CF4气体的RIE等，通过干法蚀刻将开口图案形成到绝缘膜6上。此时，开口图案的宽度为8μm。
利用光致抗蚀剂膜24作为掩模，通过干法蚀刻开槽暴露的GaAs衬底1，槽深度约为70μm。于是，形成了表面通孔2。对于干法蚀刻设备，使用ICP并且在下面的条件下进行干法蚀刻。该条件与上面提到的第一蚀刻条件相同。干法蚀刻的条件是：RF天线功率为500W(13.56MHz)，RF偏置功率为30W(2MHz)，蚀刻气体Cl2/SiCl4为8.45×10-2/8.45×10-2Nm/S(50/50sccm)，蚀刻压力为2N/m2，衬底冷却温度为0摄氏度，以及衬底冷却的背面He压力为600N/m2 。
仅用Cl2An，蚀刻是各向同性的。于是，通过加入SiCl4并在侧表面产生沉淀物，使沟槽具有垂直处理形状。为了冷却晶片衬底，在衬底底座和晶片之间通氦气(He)，以加速冷却的热传导。泄露的He流到蚀刻腔内部并加入蚀刻气体。在该条件下GaAs衬底的蚀刻速度约为4μm/min。光致抗蚀剂膜的选择性是40倍。
基于蚀刻速率计算通孔的蚀刻时间。在实际处理之前，通过蚀刻具有宽开口图案掩模的虚晶片(dummy wafer)，计算蚀刻速率。为了计算蚀刻速率，测量蚀刻的沟槽的深度并将测量结果除以蚀刻时间。优选确认蚀刻速率在控制范围之内。通过将沟道的目标深度除以蚀刻速率并且乘以图案粗密度(crude density)的校正系数，来设定实际处理的蚀刻时间。校正系数是由截面SEM(扫描电子显微镜)测量的开口图案的目标沟槽深度和由宽图案测量的台阶之间的比率。
图5B是完成第二工艺之后的半导体装置的截面图。在第二工艺中，剥离和移除形成在绝缘膜6上方并用作掩模的光致抗蚀剂膜24。通过稀释的硫酸水溶液和过氧化氢溶液，蚀刻和清洗开槽的表面通孔2的内部。接下来，在溅射淀积设备中，从绝缘膜6的侧面顺序淀积约50nm厚的Ti层、约200nm厚的Pt层(用作阻挡膜7)和约200nm厚的Au层。这时，每层都淀积到半导体芯片的整个表面上。在除了用作布线层的区域外的部分形成光致抗蚀剂膜作为掩模，并用溅射的Au层作为馈电层形成约5μm的Au镀层。接下来，移除光致抗蚀剂膜。之后，再次提供光致抗蚀剂膜以覆盖镀Au的区域。通过蚀刻移除用Ar离子铣的溅射而淀积的Au/Pt/Ti的每层，以暴露绝缘膜6。在用于布线层的区域，形成淀积Au/Pt/Ti的每层的布线层。如果在半导体器件上方有绝缘膜6，例如0.5μm或更大厚度的SiO2，离子铣的损伤就不会影响半导体器件。
图5C是第三工艺完成之后半导体装置的截面图。在第三工艺中，通过蜡或树脂将GaAs衬底1的表面固定到稍微更大的透明玻璃衬底(未示出)上。抛光GaAs衬底1的背面，使得衬底的厚度从约650μm减少到150μm。对于这种蜡或树脂，优选选择在后面进行的GaAs衬底1的光致抗蚀剂工艺中不会溶解在光致抗蚀剂的溶剂中的一种。当将GaAs衬底1固定到透明玻璃衬底时，将6μm厚度的光致抗蚀剂膜25形成到GaAs衬底1的背面。在除背面通孔4的开口图案外的区域中形成光致抗蚀剂膜25。通过透过透明玻璃衬底读取表面上的位置标记或利用红外光穿过半导体衬底从背面来读取金属位置标记，对形成到背面的光致抗蚀剂膜25的图案进行对准。这种背面曝光的对准精度是几μm，与约0.1μm的普通步进式光刻设备的对准精度相比较差。由于光致抗蚀剂膜25厚，要形成的开口图案倾向于比形成到玻璃掩模的图案更宽。使开口图案的角圆化。
用光致抗蚀剂膜25作为掩模，通过干法蚀刻开槽GaAs衬底1的背面，具有约90μm的槽深度。通过这种方式，形成背面通孔4以暴露作为表面通路线3的底部的阻挡膜7的Pt。对于干法蚀刻设备，使用ICP，并且在与表面相同的条件下进行干法蚀刻。通过固定晶片的玻璃衬底进行衬底冷却。从而蚀刻时晶片增加的温度比表面侧高。因此，要形成的开口图案单元的截面形状是各向同性的或桶形的。根据冷却状态和在晶片的外围，蚀刻倾向于更快。优选假定10±5μm作为精度，以暴露表面通路线3的底部。
图5D是完成第四工艺之后的半导体装置的截面图。在第四工艺中，当在GaAs衬底1固定到玻璃衬底时，剥离并移除光致抗蚀剂膜25。GaAs衬底1固定到玻璃衬底，对GaAs衬底的背面进行溅射淀积，以形成约100μm厚度的Ti层作为粘接膜22。接下来，淀积200μm厚的Au层。优选GaAs衬底1的外围中的玻璃衬底表面被作为掩模的薄金属或塑料覆盖。薄Au层电镀为5μm厚的馈电层，以提供背面电极5。该背面粘接到粘附片，表面侧上的蜡等熔化以剥离玻璃衬底。通过对GaAs衬底1进行切割等同时将半导体衬底1的表面侧固定到该粘附片，GaAs衬底1分离成为芯片。从粘接薄片取走各个半导体芯片，来装配封装。
如上所述，8族金属元素的阻挡膜7提供到表面通孔2内部的界面。当从背面通孔4的背面干法蚀刻利用氯气时，用8族元素的材料作为阻挡膜7，对GaAs衬底1的蚀刻选择性可以是100倍或以上。阻挡膜7能够防止形成在表面通孔中的导体被从背面的蚀刻所蚀刻。当在背面通孔4内部提供背面电极5时，由于阻挡膜7是金属，所以确保了低电阻的导电性。当通过干法蚀刻处理表面侧上包括阻挡膜7的线时，需要使用溅射例如离子铣。在此时绝缘膜具有0.5μm或以上的厚度的情况下，不损害半导体。由于没有深深地开槽表面通孔2，所以可以确保精度。因此，表面通孔2形成具有薄形状。另一方面，由于半导体器件和布线图案没有形成到背面，所以能够用不严格的处理精度处理。
在上面说明中，半导体衬底1用GaAs衬底作为实例来说明，然而该半导体衬底不限于GaAs衬底。半导体衬底1可以通过其它的氯或溴气体干法蚀刻。该半导体衬底1可以是Si、InP、GaN和SiC。
用Pt作为实例说明了阻挡膜7，然而并不限于此。如上所述，其可以是组合除Pt之外8族元素的金属或8族元素的合金。
如上所述，已经说明了8族元素的阻挡膜8，对于半导体衬底1具有100倍或以上的蚀刻选择性。然而这处于平坦状态。由于阻挡膜通过溅射等淀积在沟槽的内部，所以沟槽内部的膜薄。认为在底部的角部中减少了膜质量例如膜厚度的退化。底部的角更容易被蚀刻。因此，优选阻挡膜7的平坦部分的厚度是能承受半导体衬底1过蚀刻的厚度极限的几倍到几十倍。在本实施例中，Pt膜的厚度是200nm。这比阻挡膜的极限厚度厚得多。
第二实施例
本实施例是根据第一实施例从半导体芯片10的背面通过蚀刻形成的背面通孔的修改。图6是根据第二实施例具有场效应晶体管的半导体芯片20的截面图。图7是根据第二实施例从具有场效应晶体管的半导体芯片20的背面观察的平面图(背面图)。图6是沿着图7的线XI-XI的截面图。
如图6和7所示，本实施例中的背面通孔4形成有一个沟槽。多个表面通孔2(或表面通路线3)连接到用这种方式形成的背面通孔4。也就是说，一个背面通孔4形成到多个表面通孔2上并且它们彼此连接。由于GaAs FET器件下的衬底变得更薄，所以提高了GaAs FET器件的辐射性能。
除了背面通孔4的结构之外，本实施例几乎与第一实施例相同。例如，半导体衬底1的厚度约为150μm，表面通孔2的表面侧上的宽度约为10μm，且深度约为70μm。提供该背面通孔4以具有约90μm的厚度。
为了将半导体芯片20装配到封装中，优选使用具有优选润湿特性的焊接材料例如AuSn。在开槽的背面通孔4的内部形成AuSn焊料，并将其固定以符合背面电极5的Au表面。由于GaAs FET器件下面的衬底变薄，所以提高了GaAs FET器件的辐射特性。
其间，通过外围衬底中的厚的部分确保半导体芯片20的强度。如图7所示，在形成在半导体芯片20的外围中的厚的衬底部分的表面上，没有形成GaAs FET器件或焊盘。然而，为了确保半导体芯片20的强度，该宽度优选具有一定尺寸。在向半导体芯片20施加压力例如切割和封装装配时，这防止半导体芯片20在搬运半导体芯片20的操作中破裂。半导体芯片20的面积优选比第一实施例的半导体芯片10大。
第三实施例
本实施例是根据第一实施例用于半导体芯片10的背面通孔4的示范性实施例的修改。图8是根据第三实施例具有场效应晶体管的半导体芯片30的截面图。如图8所示，通过各向同性蚀刻，将根据本实施例的背面通孔4的形状形成为梯形。
在本实施例的蚀刻中，没有加SiCl4，并且仅通入1.69×10-1Nm/S(100sccm)的Cl2。蚀刻条件除了这一点之外与对于ICP的第一实施例相同。对SiCl4的侧表面的淀积影响消失了，并且产生侧蚀刻以进行各向同性蚀刻。用这种方式形成的背面通孔是梯形的。仅用Cl2气体，GaAs衬底和Pt层之间的蚀刻选择性在100倍或以上。
在第二实施例中，GaAs FET器件下面的衬底厚度设定为均匀的薄。在本实施例中，与上面的情形相比，漏电极13的底部区域中的衬底厚。减少了形成在漏电极13和地电极之间的寄生电容的电容值。也增加了半导体芯片30的机械强度。另一方面，由于栅电极11的底部区域具有斜表面，并且确保了衬底的适当厚度，所以可以在该区域中获得辐射效应。
作为本实施例的修改，可以在栅电极11和漏电极13之间形成背面光致抗蚀剂膜，背面通孔4高精度对准。背面通孔4的侧壁的形状可以是台阶状形状，而不是斜坡形状。在这种情况下，通过重复光致抗蚀剂和干法蚀刻工艺，可以形成台阶状侧壁的背面通孔4。
第四实施例
对于通用目的的产品例如蜂窝式电话，需要更便宜的半导体器件。不能使用昂贵的Au和Pt，而使用便宜的Cu等。然而，不包括Au的线和焊接材料具有润湿特性变坏的问题。当利用Cu布线时，与利用Au线的上述实施例一样，很难明确地在薄的凹进部分中填充焊接材料和银膏等。由此必须用布线材料掩埋背面通孔。由于Cu很容易热扩散，并在半导体中产生深能级，所以需要停止热扩散的措施。
本实施例与第三实施例的半导体芯片30的不同之处在于：布线材料变成了Cu等。图9是根据第四实施例其上形成了场效应晶体管的半导体芯片40的截面图。根据第四实施例形成到半导体芯片40的背面的背面电极具有平坦的表面。
用绝缘膜6例如SiO2覆盖形成到GaAs衬底1的表面的GaAs FET器件。将通孔的开口提供到源电极12和漏电极13上的绝缘膜6。经由通孔连接源极线15和漏极线16。通过电镀等按顺序提供约50nm厚的Ti层和约300nm(0.3μm)厚的Ni层以及约5μm厚的Cu层，作为源极线15和漏极线16。与Au的情况相同，通过薄Cu膜的溅射淀积形成Cu镀线。该Cu膜作为馈电层(feeding layer)。而且利用淀积到除布线图案外的部分的光致抗蚀剂膜作为掩模，进行电镀工艺。通过离子铣等移除形成除未形成Cu镀层的区域之外的馈电层。为保护这些线，可提供绝缘膜或树脂膜(未示出)。
通过淀积在表面通孔2的内部形成源极线15作为表面通路线3。8族元素的Ni层用作阻挡膜7。Ti层用于粘接，并且在对背面通孔4的干法蚀刻工艺中移除背面通孔4内部的暴露部分。在包括GaAs衬底1的背面的背面通孔4的整个表面上，形成约100nm厚的Ti层作为粘接膜22。在粘接层22的上方，形成300nm厚的Ni层作为阻挡膜26。在阻挡膜26的上方，形成约30μm厚的平坦Cu层，作为背面电极5。
GaAs衬底1的厚度约为150μm。表面通孔2的深度约为70μm。背面通孔4的深度约为90μm。当向背面形成约130μm厚的Cu镀层时，背面通孔4完全被Cu掩埋了。之后，抛光该背面，使得平坦部分中Cu层的厚度约为30μm。切除背面通孔附近的Cu层，且使之变平。由于材料便宜，尽管Cu层被大量地切掉，但是对半导体装置的成本没有大影响。
用来阻止Cu热扩散的阻挡膜26必须阻止膜中Cu自身的扩散。对于阻挡膜26的特性，仅需要通过根据半导体装置规范的高温存储测试，来确认Cu的扩散在膜中停止。于是，改变阻挡膜26的厚度，防止Cu的扩散。对于阻挡膜26，通常使用高熔点金属。通过氮化和硅化提高热扩散的阻挡性质。然而，通过氮化或硅化要用于阻挡膜26的材料，增加了阻挡膜26的电阻率。然而由于必须通过夹在其间的阻挡膜26确保在形成到表面通孔2的线和背面电极之间的电连接，所以对阻挡膜26的氮化物和硅化物有条件限制。通常使用的金属是Ti、Ta和W。也使用TiN、TaN、TiSi、TaSi和WSi。8族的每个金属元素都具有高熔点。因此，在约500摄氏度对铜没有很强的反应，并且包含阻止Cu热扩散的能力。在8族元素中，Ni更容易提炼，因为它容易提炼且制造便宜。
表面和背面的布线材料不限于Au和Cu。仅需要布线材料具有导电性。通常其可以是Al、Al合金或用作插塞的W。
包括导电颗粒例如银和导电碳的树脂膏等可以用于背面电极5。可使用包括焊料粉末和助熔媒质(flux vehicle)的焊料膏。当在熔化的焊料或银膏上放置半导体芯片40时，空气残留在背面通孔4的凹进部分中而产生空腔。另一方面，通过对背面上面涂附这种膏，可以将焊料或银膏置入形成到背面的凹进部分。然而在晶片状态的背面处理中，晶片自身会被蜡或树脂临时固定。所以，通过由高至约100摄氏度预焙烘来蒸发溶剂，焊料或银膏等仅可以临时变硬。因此，实际变硬的加热(后焙烘)必须在安装到封装时进行。焊料膏的焊料粉末选自锡(Sn)、银(Ag)、铜(Cu)、铟(In)、铋(Bi)、锌(Zn)和锑(Sb)等。用来固定半导体芯片40的焊料优选是通过400摄氏度或以上的高温软化的焊料，使得不会被用于引线框的200到299摄氏度的焊料软化。接触焊料的背面电极5的金属膜可以是铜(Cu)或镍(Ni)。
GaAs衬底用作半导体衬底1，其可以是例如Si、SiC、GaN和InP。对于所有的干法蚀刻，使用Cl或Br气体，并且用相同的方式处理。
第五实施例
根据第一至第四实施例的半导体芯片具有交替重复的电极结构，如以源、栅、漏、栅和源。在源极电极12的下部，形成薄而长的条状衬底通孔。该衬底通孔并不限于形成有这种形状的通孔。对于本实施例，描述了具有与上述实施例不同形状的衬底通孔。
图10是根据第五实施例具有场效应晶体管的半导体芯片的顶视图。在本实施例中，每5个源电极15形成一个方形源极焊盘51，作为使源电极15接地的衬底通孔。表面通孔2形成在源极焊盘51的下方。表面通孔2是直径约为10μm的圆形。即使光刻刻掩模版的图案是方形的，由于光致抗蚀剂膜厚，几乎圆形图案形成到光致抗蚀剂膜。在半导体芯片50的干法蚀刻工艺中，通过侧蚀刻光致抗蚀剂膜的角的附近，表面通孔2以圆形扩大。由此，在表面通孔2下方的背面，形成几十μm直径的背面通孔(未示出)。对于形成在表面通孔2和背面通孔之间的阻挡膜(未示出)，如同第一实施例般使用8族金属元素。
对于约10μm直径的表面通孔2，形成布置在其之上的源极焊盘51，以具有一边为约20μm的矩形。另一方面，用于线焊的焊盘例如栅极焊盘17和漏极焊盘18，形成为一边约为100μm的矩形。与用于线焊的焊盘相比，源极焊盘51的面积小。由于不需要对每个源电极12形成衬底通孔，所以GaAs FET的源电极之间的间距可以很小。
蜂窝电话，一种安装GaAs FET的设备，不需要很多输出功率的高频信号。然而需要以低的漏极供电电压的高跨导。在这种情况下，为了增加GaAsFET的栅极宽度，必须布置大量的栅电极以显著地增加栅极宽度。为了形成这种GaAsFET，设置在本实施例中说明的源极焊盘15，对于减少芯片面积是非常有效的。考虑到接地端子上的电感、电阻等，配置连接到一个源极焊盘51的源电极12的数目。而且根据GaAsFET需要的频带和使用的输出功率等，来配置电感和电阻。
第六实施例
在上述实施例中，用GaAs FET作为实例，说明了具有双面衬底通孔的半导体装置。然而本发明并不限于此。根据第六实施例的半导体装置是形成在GaAs衬底上方的异质双极晶体管(在下文中简单地称为HBT)作为垂直晶体管。图11是根据第六实施例具有形成在其上的HBT的半导体芯片60的顶视图。图12是根据第六实施例具有形成在其上的HBT的半导体芯片60的截面图。图12是沿着图11中的线XII-XII的截面图。关于衬底通孔部分的基本结构与第一实施例基本相同。
简要描述HBT的示范性实施例。HBT向GaAs衬底的表面外延生长每种类型的化合物半导体层。然后蚀刻每层以形成电极。如果HBT是顶发射极型，则在GaAs衬底上方，外延生长高浓度n型GaAs的子集电极(sub-collector)层、低浓度n型GaAs的集电极层、高浓度p型GaAs的基极层、中浓度n型InGaP的异质发射极层、高浓度n型GaAs的接触层和超高浓度n型InGaAs的帽盖接触层。
由耐热金属形成的发射极电极与超高浓度的n型InGaAs帽盖接触层接触。当该层是超高浓度的n型时，可以获得欧姆接触而不用合金化热处理。通过蚀刻处理帽盖接触层和接触层以留下包括发射极电极的发射区。将基极电极淀积到暴露出的n型InGaP异质发射极层。通过在异质发射极层中合金化热处理和使基极电极扩散，获得了与其下面的p型GaAs基极层的欧姆接触。留下包括基极电极和发射极电极的基区，进行蚀刻以移除直到低浓度n型GaAs的集电极层。将集电极电极形成到暴露出的高浓度n型GaAs的子集电极层，并通过合金化热处理获得欧姆接触。通过蚀刻移除子集电极层，以留下包括集电极电极的HBT有源区。由此形成的HBT器件包括到台阶形状的每个台阶的电极。
每个台阶中的电极从底部起为集电极、基极和发射极。这里描述了电极的形状和基本结构。近来，为了更高的性能，各种类型的层插入到每个台阶，且可以改变半导体合成物。
图12是集中在GaAs半导体衬底1的表面侧上一个HBT器件的截面图。对于HBT器件，一个基极电极在中心，两个发射极电极64和两个集电极电极形成在两侧。首先在HBT器件的中心，形成基极电极(未示出)和连接到其上的基极线62。在基极线62的两侧上方，形成凸状的发射区。在发射区上方形成发射极电极64。发射线极63经由绝缘膜6的发射极孔65与发射极电极64连接。在发射极电极64的旁边远离发射极电极形成集电极电极(未示出)和连接于其上的集电极线61，并且形成到半导体衬底1的表面通孔2形成离得更远。在GaAs衬底1中挖沟槽形成发射极线63作为表面通路线3。作为HBT器件的示例性实施例，可提供1个发射极电极、2个基极电极和2个集电极电极。对于HBT器件，可提供2个发射极电极、3个基极电极和2个集电极电极。
如图11所示，HBT有源区形成为在较长的方向上为约50至100μm的矩形。每个电极设有具有该长度的条状。形成发射极线63以覆盖具有该宽度HBT器件。发射极线63与发射极电极64连接(图11中未示出)，该发射极电极64形成在由虚线指示的发射极孔65的下面。一个基极线62和2个集电极线61各自从从一侧如虚线所示地进入发射极线63的下部。远离HBT器件，如由发射极线63下面的虚线所示，表面通孔2的开口被提供为矩形。以表面通孔2为中心，对称地提供多个HBT器件。
如图12所示，衬底通孔的部分与第一实施例的图4基本相同。GaAs衬底1的厚度约为150μm。在表面侧上表面通孔2的宽度约为10μm且深度约为70μm。背面通孔4的背面宽度约为20μm且深度约为90μm。表面通路线3的底部突出于背面通孔4约10μm。表面通孔2在HBT器件一端离开集电极线61(集电极电极)约10μm。
按顺序提供约50nm厚的Ti层、约200nm(0.2μm)的Pt层和约5μm的Au层作为表面通路线3的发射极线63。8族元素的Pt层对应于图中的阻挡膜7。Ti层用于粘接，并且在用以形成背面通孔的工艺中，通过干法蚀刻移除暴露在背面通孔4内的部分。注意，形成表面通孔2和背面通孔4的干法蚀刻方法与第一实施例中描述的方法基本相同。将背面电极5形成到GaAs衬底1的整个背面。形成约100nm厚的Ti层作为粘接膜22。形成5μm厚的Au层作为背面电极5。背面电极5形成在背面通孔4的内部并且淀积以与表面通路线3的底部电连接。
当将半导体芯片60装配到封装等时，使用焊接材料例如AuSn来固定。由于AuSn焊接材料与用于背面电极5的Au膜的润湿特性是优选的，将AuSn焊接材料形成在背面通孔4中的凹入部分内，并且填充该凹入部分。由此确保了热辐射。发射极线63用于使热量通过衬底通孔单元从HBT器件辐射到背面。不仅考虑电阻而且考虑关于辐射性能的热阻，来配置Au层的厚度。
形成到HBT器件表面的绝缘膜6实际上包括多个绝缘膜。每个电极和连接其上的每个线经由形成到绝缘膜的通孔连接。在半导体表面附近，为了保护HBT器件，使用无机绝缘膜例如SiO2或SiN。另一方面，为了将发射极线63抬离半导体表面以减小寄生电容，使用具有低电容率的有机绝缘膜，例如聚酰亚胺和苯并环丁烯(Benzocyclobutene，BCB)。另外，其可以是线的下部在空中的空气桥(air-bridge)结构。向顶部上布线的表面提供绝缘膜例如SiN，以保护其不受湿气等的影响。
第七实施例
对于HBT器件，一个背面通孔不必对应一个表面通孔。图13是根据第七实施例的其形成有异质双极晶体管的半导体芯片70的截面图。如图13所示，一组HBT器件的底部侧上的背面通孔4可以是共用的。这与图6所示的第二实施例基本相同。
由于HBT器件下面的衬底薄，当焊料金属形成在背面通孔4内部并填充它时，HBT器件下部的辐射性能也提高了。从表面侧上的发射极线63，热量通过表面通路线3辐射到背面电极5。然而，当半导体芯片80的机械强度减小时，必须通过在背面通孔4的外围提供具有厚衬底的区域来确保机械强度。
第八实施例
在上述实施例中，整个背表面是金属以便通过焊接固定到封装。然而近来，已试图将多个焊盘端子和用作用于冷却的热沉(heat sink)的接地平面提供到半导体芯片的背面，以将半导体衬底的背面直接装配到电路衬底。在这种情况下，从表面上的电路组，必须通过穿过衬底的通孔进行与背面上的焊盘端子的连接，且本发明的双面衬底通孔有效地起作用。在本实施例中，描述了半导体芯片具有许多端子焊盘提供给半导体芯片的背面以直接装配到电路板。
在下文描述了这种半导体装置的一般示例性实施例。图14是示出根据第八实施例的半导体芯片结构的背面图。图15是示出根据第八实施例的半导体芯片结构的截面图。图15是沿着图14的线XV-XV得到的半导体装置的截面图。图16是示出根据第八实施例的半导体芯片实现方式的截面图。图17是示出根据第八实施例的半导体芯片结构的放大截面图。
如图14的背面图所示，在半导体芯片80的中心部分中有接地焊盘82。接地焊盘82用作电气接地和用于冷却的热沉。在外围，设置端子焊盘81，在相关技术中其已设置在表面上。在图14中，将端子焊盘81设置到相对的2侧。可将大量端子设置到所有的4侧并且矩形的接地平面可设置在内部。
如图15的截面图所示，将一组半导体器件(未示出)或其电路组(未示出)设置到背面的接地焊盘82上方的表面侧。为了接地，它们通过衬底通孔中的衬底通路线83与接地焊盘82连接。对应在相关技术中已设置到表面的端子焊盘的端子，通过衬底通路线83连接至背面上的端子焊盘81。
图16示出了安装半导体芯片80时的截面。接地焊盘82通过焊接等固定到对应于图案的金属底座84。另一方面，对于金属底座84与接地焊盘82不对应的区域被开槽以形成绝缘层85。金属线86形成到表面并且通过焊接等与端子焊盘81连接。在这里金属线86可以是通过绝缘层85的微带线，以金属底座84作为接地平面。金属底座84可装配到塑模或陶瓷衬底。
在下文参考图17描述了本实施例。图17是放大图14中形成端子焊盘81和接地焊盘82的部分的截面图。图17的大部分与第一实施例中的图4基本相同。不同之处在于，没有将背面电极5提供给整个表面，而是例如向端子焊盘81和地焊盘82提供成为隔离的图案。作为粘接膜22，将约100nm厚的Ti提供给背面。通过溅射将约5μm的Au镀层淀积到背面电极5。此外，装配几十μm作为焊接材料的AuSn，成为端子焊盘81和地焊盘82。背面通孔4的深度约100μm。背面通孔4不能被几十μm厚的焊接材料AuSn完全掩埋。由此将端子焊盘81引出到背面平坦部分以获得附着表面。
Au或AuSn焊接材料可附着到贴附于图16所示的金属底座84的金属线86。在这种情况下，在减少了氧的氮气氛中压半导体芯片80并且在400至500摄氏度下加热。这使焊接材料软化成焊料。由于焊接材料AuSn具有优选的与Au的润湿特性，可以可靠地进行焊接。
对于低成本产品，一般不使用Au。在这种情况下，使用不包含Au的Cu布线材料和锡(Sn)高温焊接。通过使用通常已知的助熔材料，为了焊接，可以移除表面上的氧化物膜来防止氧化。对于焊接焊盘，可以使用包含Ag、Cu或导电颗粒例如导电碳的焊膏材料，而不使用焊接材料。
第九实施例
在上述说明中，作为实例说明了具有化合物半导体GaAs器件的衬底1。然而这不限于GaAs。为了干法蚀刻每种半导体，对于蚀刻气体使用氯或溴气体。因此，本发明对于利用多种不同半导体的设备都是有效的。对于半绝缘衬底或具有高阻的衬底，化合物半导体可以获得1×106Ωcm或更大的电阻率。然而作为常用半导体的硅(Si)具有低电阻。硅最多具有约仅几kΩcm(103Ωcm)。此外，Si可掺杂为p型并且具有更低的电阻率。因此，如第八实施例中一样，当通过穿过衬底1的通路线3将端子焊盘81提供给背面时，通路线必须与Si衬底隔离。注意，当整个背面由Si衬底接地时，目的在于利用衬底的电阻率低来接地。因此，要接地的衬底通路线不需要与Si衬底隔离。
在本实施例中，第八实施例的半导体衬底1变为Si衬底。在下文描述了具有与穿过衬底1的Si衬底通路线隔离的多个衬底的半导体装置的制造方法。图18A至18F是示出根据第九实施例利用导电Si衬底的双面衬底通孔单元的制造工艺的截面图。
如图18A所示，首先将例如CMOSFET或双极晶体管的半导体器件(未示出)和多层互连(未示出)形成到Si晶片衬底91的表面。提供了绝缘膜6，例如SiO2和SiON。将具有开口图案的光致抗蚀剂膜92提供给绝缘膜6的表面。通过干法蚀刻例如RIE将开口提供给绝缘膜6。通过干法蚀刻对Si衬底91挖沟槽以形成表面通孔2。Si晶片衬底91的厚度约650μm并且沟槽的深度约100μm。
如图18B所示，移除光致抗蚀剂膜92。淀积具有1μm厚的SiON等的绝缘膜93。然后覆盖表面通孔2的内部。此外，通过溅射淀积约100nm厚的Ti膜、约300nm厚的Ni膜和约200nm厚的Cu膜。接下来，用例如光致抗蚀剂的掩模选择性地形成约5μm厚的要成为布线的Cu镀层。布线的外部通过蚀刻例如离子铣移除，以形成表面通路线3。在本实施例中，使用Ni膜作为阻挡膜7。形成该线，也形成用于功率供给顶层等的线。为了保护该表面，将10μm厚的SiON等和聚酰亚胺的绝缘膜形成到表面通路线3的表面。在主单元的电路中，表面侧上的焊盘开口不是必需的。根据需要将开口提供给表面侧上的监视器TEG的端子焊盘。
如图18C所示，抛光Si衬底91的背面以从约650μm减小到约200μm厚。对于Si衬底，即使以约200μm的厚度也可以确保强度，由此不必使用玻璃板等来增强。将具有开口图案的光致抗蚀剂膜94提供给Si衬底91的背面。通过干法蚀刻将Si衬底91的背面挖沟槽130μm以提供背面通孔4。露出表面通路线3的底部露出背面通孔4的内侧约30μm。如果淀积在表面通孔2内的绝缘膜93例如SiON保留，并且没有暴露出表面通路线3的底部，通过氟(F)气体增加RIE以移除该膜。
如图18D所示，通过CVD将约1μm厚的例如SiON的绝缘膜95淀积到Si衬底91的背面。此时，绝缘膜95也形成在背面通孔4的内部。绝缘膜95形成到由过蚀刻表面侧上的绝缘膜93产生的表面通孔2之间的间隙中。
提供了具有开口图案的薄光致抗蚀剂膜96。进行氟气的RIE。这在绝缘膜95中产生开口97。对于对应于右接地焊盘82的一侧，形成比接地焊盘82的形状小5μm的开口。另一方面，对于对应于左接端子焊盘81的一侧，提供开口，其作为表面通路线3底部的内侧。例如，如果底部宽度为10μm，则开口形成为约5μm。用于形成开口的光致抗蚀剂膜96优选具有低粘度。而且光致抗蚀剂膜96优选较薄，在约1μm内。这是因为在背面通孔4的内部光致抗蚀剂膜将不会聚集很多且不太厚，并且可以暴露出开口图案。
如图18E所示，在背面通孔4的每一个中，提供背面电极5以与表面通路线3电连接。例如，顺序淀积Ti、Ni和Cu以选择性地提供Cu镀层，并且通过蚀刻移除不需要的金属区域。接下来如图18F所示，将几十μm的Sn焊接材料装配到背面电极5。从而将端子焊盘81和接地焊盘82形成到背面电极5。通过这一系列的制造方法，端子焊盘81通过绝缘膜与Si衬底隔离。
对于根据本发明中之一的具有双面衬底通孔的半导体装置，在表面通孔3内形成8族金属元素例如Pt和Ni的阻挡膜7。这防止了用于形成背面通孔4的氯气干法蚀刻蚀刻表面侧上的通路线。稳定地获得了通路线与半导体衬底1背面的导电性。此外，阻挡膜7保留在来自两侧的衬底通孔的边界。然而，阻挡膜7由8族元素制成。而8族元素都是金属并且具有低电阻。因此可以获得良好的电连接。
显然，本发明不限于上述实施例，而是可在不脱离本发明范围和精神的前提下修改和改变。

Claims (19)

1.一种半导体装置，包括：
形成到半导体衬底的第一表面的半导体器件；
提供在第一通孔中的阻挡膜，该第一通孔以凹状形成到半导体衬底的第一表面；
第一通路线，连接至与阻挡膜接触的半导体器件的电极；
第二通路线，形成在第二通孔内，与第一通路线电连接且阻挡膜介于其间，并且是形成于第二表面的布线的一部分，该第二通孔以凹状形成于与半导体衬底的第一表面相对的第二表面，以到达阻挡膜，
其中阻挡膜包括8族元素中的至少一种。
2.根据权利要求1的半导体装置，其中半导体衬底是Si、GaAs、InP、GaN或SiC。
3.根据权利要求1的半导体装置，其中该阻挡膜包括8族元素中的至少一种：铁(Fe)、钴(Co)、镍(Ni)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)和铂(Pt)。
4.根据权利要求1的半导体装置，其中一个第一通路线与一个第二通路线连接。
5.根据权利要求1的半导体装置，其中多个第一通路线与一个第二通路线连接。
6.根据权利要求1的半导体装置，其中将第二通路线提供到形成到第一表面的半导体器件的下部。
7.根据权利要求1的半导体装置，其中第二通路线被设置为相对于形成到第一表面的半导体器件的下部具有斜侧壁。
8.根据权利要求1的半导体装置，其中第一和第二通路线是金属、金属合金或具有扩散的导电颗粒的树脂。
9.根据权利要求1的半导体装置，其中形成到第二表面的布线形成到第二表面的整个表面。
10.根据权利要求1的半导体装置，其中形成到第二表面的布线是分开设置的多个第二通路线。
11.根据权利要求1的半导体装置，其中第一通路线与半导体衬底接触，并且绝缘层介于第一通路线与半导体衬底之间，并且
第二通路线与半导体衬底接触，并且绝缘层介于第二通路线与半导体衬底之间。
12.根据权利要求1的半导体装置，其中半导体器件是场效应晶体管或双极晶体管。
13.根据权利要求1的半导体装置，其中阻挡膜被形成为突出于第二通孔。
14.根据权利要求1的半导体装置，其中阻挡膜是沿着第一通孔的侧壁和底部的形状形成的。
15.根据权利要求1的半导体装置，其中第二通路线从第一通路线侧起顺序包括作为粘接膜的Ti层和作为导电膜的Au层。
16.一种半导体装置的制造方法，包括：
通过蚀刻将第一通孔形成到半导体衬底的第一表面；
将包括至少一种8族元素的阻挡膜形成到第一通孔内部；
在阻挡膜上方形成第一通路线；
从半导体衬底的第二表面形成第二通孔以到达阻挡膜；和
在第二通孔内形成第二通路线。
17.根据权利要求16的方法，其中阻挡膜包括8族元素中的至少一种：铁(Fe)、钴(Co)、镍(Ni)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)和铂(Pt)。
18.根据权利要求16的方法，其中形成第一和第二通路线以便一个第一通路线与一个第二通路线电连接。
19.根据权利要求16的方法，其中形成第一和第二通路线以便多个第一通路线连接一个第二通路线。
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