TWI409925B - 包含電容的晶片載體基板及其製造方法 - Google Patents
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Description
本發明大體上係關於在半導體製造內使用之晶片載體基板。更特定而言，本發明係關於以增強之效率製造的晶片載體基板。
為了提供增強級別之連接性以及增加之功率分配及信號處理選項，半導體晶片通常配合且固定至晶片載體基板。晶片載體基板通常包含包含於半導體晶片內之彼等層以外的額外導體層及分離介電質層。因此，晶片載體基板向進一步組裝之較高級電力組件提供半導體晶片之增強級別之連接性。
雖然晶片載體基板因此在向微電子電路提供增強之效能方面為重要的，但晶片載體基板並非完全沒有問題。詳言之，通常需要晶片載體基板效能之額外進步及增強。
在半導體製造技術中吾人已知各種晶片載體基板及其製造方法。詳言之，Chudzik等人在美國公開案第2004/0108587號中教示具有增強之能力的晶片載體基板。此特定晶片載體基板除由晶片載體基板內之介電質層所分離之習知導體互連層外包含被動去耦裝置，諸如，去耦電容或去耦電阻器。
由於需要微電子電路之效能及功能性的持續增強，所以晶片載體基板在微電子製造中很可能持續為相當重要的。因此，亦需要晶片具有增強之效能的晶片載體基板及其製
造方法。
本發明提供一種晶片載體基板及用於製造該晶片載體基板的方法。用於製造晶片載體基板之方法在晶片載體基板內電漿蝕刻(1)一內部定位有一電容之第一孔及(2)一內部定位有一通道之第二孔時利用微負荷效應。電漿蝕刻方法內之微負荷效應提供具有比第二孔窄之線寬及比第二孔更有限之深度兩者的第一孔。根據本發明之晶片載體基板自根據本發明之用於製造晶片載體基板的方法得到。
根據本發明之晶片載體基板包含一基板，該基板包含一定位於基板內的電容孔，該電容孔與穿過基板而定位之通道孔橫向分離。晶片載體基板亦包含一定位於電容孔內之電容及一定位於通道孔內之通道，其中電容孔具有比通道孔窄之線寬。
根據本發明之用於製造晶片載體基板之方法包含在一基板內同時形成一與一通道孔橫向分離的電容孔。方法亦包含在電容孔內形成電容及在通道孔內形成通道。
根據本發明之用於製造晶片載體基板之另一方法包含在一基板內同時形成一與一通道孔橫向分離的電容孔。詳言之，同時形成具有比通道孔窄之線寬及比通道孔淺之深度的電容孔。此另一方法亦包含在電容孔內形成電容及在通道孔內形成通道。
在以下提供之描述情形內理解包含一種晶片載體基板及
用於製造該晶片載體基板之方法的本發明。在以下所述之圖式之情形內理解以下提供之描述。由於圖式意欲為說明性目的，所以圖式未必按比例繪製。
圖1至圖12展示一系列示意性橫截面圖，其說明根據本發明之特定實施例之製造晶片載體基板中級進階段的結果。圖1展示根據實施例之晶片載體基板製造中處於一早期階段之晶片載體基板的示意性橫截面圖。
圖1展示基板10及定位於基板10上的遮罩層12。
基板10可包括若干微電子材料中之任一者。合適微電子材料之非限制實例包含微電子導體材料、微電子半導體材料及微電子介電質材料。為了易於在以下進一步揭示內容之情形內進行進一步處理，基板10通常包括一半導體材料，且詳言之基板10通常包括一半導體基板。在半導體製造技術中吾人已知半導體基板包括半導體材料，該等半導體材料包含(但不限於)矽、鍺、矽鍺合金、碳化矽、碳化矽鍺(silicon－germanium carbide)合金半導體材料。在此項技術中吾人亦已知合成半導體材料(compound semiconductor material)，其可包含(但不限於)砷化鎵、砷化銦及磷化銦半導體材料。通常，基板10包括一具有自約650微米至約800微米厚度的矽半導體材料。
遮罩層12(亦即，在各自表示為遮罩層12之個別遮罩層圖案之情形內說明)可包括若干遮罩材料中之任一者。遮罩層材料之通用非限制實例包含光限遮罩材料及硬式遮罩材料。然而，在當前實施例之情形內，硬式遮罩材料為相
當較常見的。硬式遮罩材料通常(但非排他性地)包含矽之氧化物、氮化物及氮氧化物。並不排除其他元素之氧化物、氮化物及氮氧化物，即使其為相當較不常見的。通常，遮罩層12包括一具有自約500埃至約1000埃厚度的氮化矽硬式遮罩材料。
如圖1中進一步所說明，遮罩層12界定第一孔A1及第二孔A2。基板10在第一孔A1及第二孔A2中之每一者的底部處曝露。通常，第一孔A1具有自約0.2微米至約1.0微米的線寬，且第二孔A2具有自約2.0微米至約4.0微米的線寬。因此，在當前實施例之情形內，第二孔A2總是寬於第一孔A1。
圖2展示在第一孔A1及第二孔A2之位置處蝕刻基板10的結果。作為前述蝕刻之結果，第一孔A1'係自第一孔A1形成於基板10'內，且第二孔A2'係自第二孔A2形成於基板10'內。
當前實施例涵蓋，使用反應性離子蝕刻方法(亦即，電漿蝕刻方法)，自第一孔A1形成第一孔A1'且自第二孔A2形成第二孔A2'。當前實施例亦涵蓋，反應性離子蝕刻方法亦顯現微負荷效應。微負荷效應提供，由於第一孔A1之線寬小於第二孔A2之線寬，所以第一孔A1'經蝕刻至小於第二孔A2'之第二深度D2的第一深度D1。通常，第一孔A1'具有自約5微米至約50微米的第一深度D1，且第二孔具有自約100微米至約200微米的第二深度D2。
更具體地談及用於蝕刻第一孔A1以形成第一孔A1'且蝕
刻第二孔A2以形成第二孔A2'之電漿蝕刻方法，此電漿蝕刻方法可為半導體製造技術中通常習知方法。當基板10'包括一矽半導體基板時，電漿蝕刻方法可使用在半導體製造技術中亦通常習知的蝕刻劑氣體組合物。用於蝕刻矽半導體基板之合適蝕刻劑氣體組合物包含含有氯之蝕刻劑氣體組合物及含有氟之蝕刻劑氣體組合物。含有氯之蝕刻劑氣體組合物可包含(但不限於)氯及氯化氫。含有氟之蝕刻劑氣體組合物可包含(但不限於)氟化氫、三氟化氮及六氟化硫。亦可包含合適之非反應性稀釋劑氣體及濺鍍氣體。此等氣體之非限制實例包含氦氣、氬氣、氙氣及氪氣。
用於形成第一孔A1'及第二孔A2'之電漿蝕刻製程亦可包含兩步驟式蝕刻製程。此兩步驟式蝕刻製程可使用如上所述之蝕刻步驟，繼之以側壁鈍化或烴沈積步驟，該步驟塗佈經蝕刻特徵(亦即，諸如，第一孔A1'及第二孔A2')之側壁以在整個兩步驟式蝕刻製程期間保持經蝕刻特徵之側壁垂直。可導致側壁烴沈積之特定氣體為三氟甲烷(亦即，CFH3
)及四氟化碳(亦即，CH4
)。不排除其他氣體。個別蝕刻製程步驟及側壁沈積製程步驟在兩步驟式製程期間可循環許多次。
通常，前述電漿蝕刻方法亦使用：(1)自約100毫托至約1000毫托之反應器腔室壓力；(2)自約攝氏＋20度至約攝氏－10度之基板10溫度；(3)自約500瓦特至約1000瓦特之源無線電頻率功率；(4)自約50瓦特至約150瓦特之偏壓功
率；及(5)自約10每分鐘標準立方公分(sccm)至約100每分鐘標準立方公分的蝕刻劑氣體流動速率。
雖然在圖2之示意性橫截面圖中未具體說明，但第一孔A1'及第二孔A2'中之每一者可在遮罩層12之下提供基板10'的底切。此底切可為自約0.1微米至約1.0微米。
圖3展示視需要熱氧化說明於圖2中之基板10'以在基板10"內之第一孔A1'及第二孔A2'內形成介電質襯裏層14的結果。此熱氧化在基板10"包括一介電質材料之境況下在本發明之替代性實施例內為可選的。然而，基板10"較佳包括半導體材料之當前實施例內，需要相對於基板10"針對第一孔A1'及第二孔A2'的熱氧化(或替代性介電質隔離)。
此熱氧化通常使用通常在周圍條件壓力下之含有氧氣的環境。通常，在自約攝氏900度至約攝氏1100度之溫度進行熱氧化歷時約1小時至約10小時的時間週期。所得介電質襯裏層14具有自約0.1微米至約2.0微米的厚度。作為對前述熱氧化之替代，實施例亦涵蓋，使用完全覆蓋晶片載體基板之等形介電質襯裏層，該晶片載體基板之示意性橫截面圖說明於圖2中。此等形介電質襯裏層可包括諸如(但不限於)矽之氧化物、氮化物或氮氧化物的介電質材料。此等形介電質襯裏層亦可形成為自約500埃至約1000埃的厚度。
圖4展示等形地覆蓋圖3之晶片載體基板而定位之第一電容板層16，因此自孔A1'及A2'形成孔A1"及A2"。第一電容
板層16可包括若干電容板材料中之任一者。電容板材料之非限制實例包含鉭、鎢及鈦電容板材料。亦包含作為非限制實例之鉭、鎢及鈦之氮化物。進一步包含作為電容板材料之非限制實例的鉭、鎢及鈦之矽化物。不排除其他電容板材料。第一電容板層16可使用若干方法中之任一者來形成。非限制實例包含化學氣相沈積方法(包含原子層化學氣相沈積方法)及物理氣相沈積方法(包含濺鍍方法)。通常，第一電容板層16包括一具有自約500埃至約2500埃之厚度的鉭電容板材料。
圖5展示蝕刻並圖案化第一電容板層16及遮罩層12內特定遮罩層圖案之下伏部分以形成相應第一電容板層16'及相應遮罩層12'的結果。前述蝕刻及圖案化意欲在形成說明於圖5中之第一電容板層16'時中斷說明於圖4中之第一電容板層16的連續性。前述蝕刻及圖案化亦意欲曝露較佳包括一半導體材料之基板10"的部分。
前述蝕刻及圖案化亦可使用在半導體製造技術中習知的方法及材料來實現。非限制實例包含濕式化學蝕刻方法、乾式電漿蝕刻方法及其集合蝕刻方法。電漿蝕刻方法為尤其常見的。電漿蝕刻方法將通常使用適於個別材料之蝕刻劑氣體組合物，由該等個別材料組成第一電容板層16及遮罩層12。
圖6展示填充由說明於圖5中之第一電容板層16'及遮罩層12'的經切斷部分留下之間隙而定位的複數個隔離區域15。在基板10"包括一半導體基板且詳言之一矽半導體基
板之較佳實施例內的境況下，隔離區域15可在第一孔A1"及第二孔A2"由犧牲填充劑材料填充時歸因於毯覆層沈積及平坦化方法而形成。如熟習此項技術者理解，圖5及圖6說明在圖4中說明之晶片載體基板的可選處理。此可選處理意欲在形成第一電容板層16'時提供第一電容板層16的切斷。
在圖5及圖6情形內揭示之實施例以外，亦涵蓋，第一電容板層16之切斷之額外實施例。此等實施例之非限制實例包含缺少硬式遮罩層12之任何蝕刻的僅第一電容板層16之切斷。此等實施例之另一非限制實例包含提供在沈積第一電容板層16之前形成隔離區域15。由於隔離區域15具有大於遮罩層12之厚度的厚度，所以當第一電容板層16沈積於遮罩層12'及隔離區域15上時，第一電容板層16可以自對準樣式平坦化以形成第一電容板層16'。
圖7說明在圖4說明中的晶片載體基板之替代性進一步處理的結果，該處理缺少在說明於圖5及圖6中之晶片載體基板之情形內說明的插入可選處理步驟。
圖7說明定位於圖4之晶片載體基板上之電容介電質層18。圖7亦說明定位於電容介電質層18上之第二電容板層20。
電容介電質層18可包括若干適當電容介電質材料中之任一者。通常，習知電容介電質材料包含矽之氧化物、氮化物及氮氧化物，該等材料具有在真空中量測之自約4至約20的介電常數。不排除其他元素之氧化物、氮化物及氮氧
化物。實施例亦涵蓋，亦可使用具有高達至少約100之通常較高之介電常數的電容介電質材料。此等通常較高之介電常數介電質材料之實例包含鈦酸鋇鍶(BST)及鈦酸鋯酸鉛(lead－zirconate－titanates；PZT)。前述類型之電容介電質材料中之任一者可使用在半導體製造技術中通常習知且亦適於電容介電質材料18之組合物材料的方法來形成。方法之非限制實例包含化學氣相沈積方法(包含原子層化學氣相沈積方法)及物理氣相沈積方法(包含濺鍍方法)。
可藉以組成電容介電質層18之電容介電質材料之所要實例可為(詳言之)第一電容板材料的氧化物，由該第一電容板材料組成第一電容板層16。在此等境況下，此特定實施例涵蓋，第一電容板層16可經電化學氧化或熱氧化以形成電容介電質材料。舉例而言且非限制，由鉭組成之第一電容板層可經陽極電化學氧化以形成包括氧化鉭的電容介電質層。通常，電容介電質層18具有自約50埃至約500埃的厚度。
第二電容板層20包括一第二電容板材料。第二電容板材料可包括一可與第一電容板材料相同或不同的電容板材料。通常，第二電容板層20亦包括一第二電容板材料，該第二電容板材料包括一金屬、金屬氮化物或金屬矽化物材料。通常，第二電容板層具有自約0.5微米至約2.0微米的厚度以完全填充第一孔A1"及第二孔A2"。第二電容板材料可使用包含(但不限於)化學氣相沈積方法及物理氣相沈積
方法之方法來形成。較佳地，在形成說明於圖7中之晶片載體基板時，第二電容板材料包括形成為自約0.5微米至約2.0微米的厚度之化學氣相沈積(CVD)鎢材料以完全覆蓋說明於圖4中之晶片載體基板。
圖8展示使說明於圖7中之基板10"變薄以形成基板10'''的結果。圖8亦展示移除在說明於圖4中之第二孔A2"之位置處之介電質襯裏層14、第一電容板層16及電容介電質層18之底部部分以形成介電質襯裏層14'、第一電容板層16'及電容介電質層18'的結果。前述變薄亦意欲提供，第二電容板層20在說明於圖8中之晶片載體基板之底部部分處完全曝露。
前述變薄可使用在半導體製造技術中習知的方法來實現。特定變薄方法包含化學蝕刻變薄方法以及平坦化變薄方法。平坦化變薄方法包含機械平坦化方法以及化學機械研磨(CMP)平坦化方法。化學機械研磨平坦化方法為尤其常見的。
圖9、圖10及圖11展示說明於圖8中之實施例以外的本發明之三項額外實施例。本發明之此三項額外實施例意欲對應於說明於圖8中之實施例，但展示關於第一電容板層16之切斷以提供第一電容板層16'(圖9)、切斷第二電容板層20以形成第二電容板層20'(圖10)或切斷第一電容板層16及第二電容板層20兩者以形成第一電容板層16'及第二電容板層20'(圖11)的特定變化。選擇性切斷提供允許第一電容板層16、電容介電質層18及第二電容板層20相對於說明於圖
2中之第一孔A1及第二孔A2的不同級別之鄰接性的結構。
示意性橫截面圖說明於圖9中之晶片載體基板在說明於圖7及圖8中之進一步處理的情形內由示意性橫截面圖說明於圖6中之晶片載體基板的進一步處理產生。說明於圖10中之晶片載體基板藉由圖案化僅第二電容板層20而由說明於圖8中之晶片載體基板的進一步處理產生。說明於圖11中之晶片載體基板藉由圖案化第二電容板層20、電容介電質層18及第一電容板層16而由說明於圖8中之晶片載體基板的進一步處理產生。可使用在半導體製造技術中通常習知的方法及材料來進行圖10及圖11之晶片載體基板之情形內的前述圖案化。詳言之，所包括之方法為電漿蝕刻方法，即使實施例未必如此限制。
圖12展示說明圖10之晶片載體基板之進一步處理及組裝之結果的示意性橫截面圖，即使相同進一步處理及組裝亦適用於圖8、圖9及圖11之晶片載體基板。圖12展示第一基板22a，其具有定位於其中且經由複數個第一焊料層24a連接至第二電容板層20'之經分離部分的複數個第一接觸區域23a及23b。圖12中亦展示第二基板22b，其具有定位於其中且在第二孔A2內之通道的位置處連接至第二電容板層20'之第二部分的第二接觸區域23b。
在當前實施例內，第一基板22a通常包括一半導體基板，且第一接觸區域23a通常包括半導體基板內的導體接觸層。藉以組成第一基板22a之半導體基板意欲包含半導體裝置以及為了存取半導體裝置的互連電路。第一接觸區
域23a包括導體接觸材料。合適導體接觸材料包含金屬、金屬合金、金屬氮化物及金屬矽化物。亦包含(且亦非限制)經摻雜之多晶矽及複晶金屬矽化物導體接觸材料。複數個第一焊料層24a可包括若干焊料材料中的任一者。焊料材料之非限制實例包含鉛、錫及銻合金焊料材料。
第二基板22b通常意欲為(但未必限於)多層陶瓷基板。此多層陶瓷基板包含由多個介電質層分離之多個導體層。多層陶瓷基板意欲提供由半導體基板內之金屬化層提供之(諸如，由第一基板22a意欲之)彼等配線以外的額外配線選項。第二接觸區域23b關於組合物之材料及尺寸大體上類似於或等效於第一接觸區域23a。第二焊料層24b關於組合物之材料及尺寸大體上類似於或等效於第一焊料層24a。
圖12展示根據本發明之一實施例之晶片載體基板的示意性橫截面圖。晶片載體基板進一步經製造且連接至第一基板22a(亦即，通常為半導體基板)及第二基板(亦即，通常為多層陶瓷基板)。晶片載體基板包含一內部定位有一電容之第一孔及一內部定位有一通道之橫向分離之第二孔。第一孔具有小於第二孔之第二線寬及第二孔深度的第一線寬及第一孔深度。第一孔及第二孔使用對於微負荷效應敏感之電漿蝕刻方法同時形成。歸因於微負荷效應，具有小於第二孔之第二線寬的第一線寬的第一孔將蝕刻至小於第二孔之第二深度的第一深度。
本發明之較佳實施例說明本發明而非限制本發明。可對
根據較佳實施例之晶片載體基板之方法、材料、結構及尺寸進行修正及修改，同時仍提供根據本發明、進一步根據隨附申請專利範圍的晶片載體基板。
10‧‧‧基板
10'‧‧‧基板
10"‧‧‧基板
10'''‧‧‧基板
12‧‧‧遮罩層
12'‧‧‧遮罩層
14‧‧‧介電質襯裏層
14'‧‧‧介電質襯裏層
15‧‧‧隔離區域
16‧‧‧第一電容板層
16'‧‧‧第一電容板層
18‧‧‧電容介電質層
18'‧‧‧電容介電質層
20‧‧‧第二電容板層
20'‧‧‧第二電容板層
22a‧‧‧第一基板
22b‧‧‧第二基板
23a‧‧‧第一接觸區域
23b‧‧‧第二接觸區域
24a‧‧‧第一焊料層
24b‧‧‧第二焊料層
A1‧‧‧第一孔
A1'‧‧‧第一孔
A1"‧‧‧第一孔
A2‧‧‧第二孔
A2'‧‧‧第二孔
A2"‧‧‧第二孔
D1‧‧‧第一深度
D2‧‧‧第二深度
圖1至圖12展示一系列示意性橫截面圖，其說明根據本發明之特定實施例之製造晶片載體基板中級進階段的結果。
10'''‧‧‧基板
12'‧‧‧遮罩層
14‧‧‧介電質襯裏層
14'‧‧‧介電質襯裏層
16'‧‧‧第一電容板層
18'‧‧‧電容介電質層
20‧‧‧第二電容板層
20'‧‧‧第二電容板層
22a‧‧‧第一基板
22b‧‧‧第二基板
23a‧‧‧第一接觸區域
23b‧‧‧第二接觸區域
24a‧‧‧第一焊料層
24b‧‧‧第二焊料層
Claims (25)
- 一種晶片載體基板，其包括：一基板，該基板包含一定位於該基板內的電容孔，該電容孔與穿過該基板而定位之一通道孔橫向分離；及一定位於該電容孔內之電容及一定位於該通道孔內之通道，其中該電容孔具有比該通道孔窄之線寬，該電容包含：一使該電容孔加襯裏的第一電容板層；一定位於該第一電容板層上的電容介電質層；及一定位於該電容介電質層上且填充該電容孔的第二電容板層，其中該第二電容板層鄰接該電容孔及該通道孔。
- 如請求項1之晶片載體基板，其中該基板包括一半導體基板。
- 如請求項1之晶片載體基板，其中該基板包括一介電質基板。
- 如請求項1之晶片載體基板，其中該第一電容板層鄰接該電容孔及該通道孔。
- 如請求項1之晶片載體基板，其中該電容介電質層鄰接該電容孔及該通道孔。
- 如請求項1之晶片載體基板，其中該第一電容板層及該第二電容板層中之僅一者鄰接該電容孔及該通道孔。
- 如請求項1之晶片載體基板，其中該第一電容板層、該電容介電質層及該第二電容板層中之每一者鄰接該電容 孔及該通道孔。
- 一種用於製造一半導體結構之方法，其包含：由以下步驟形成一晶片載體基板：在一基板中形成具有一第一寬度及一第一深度之一第一溝槽及具有一第二寬度及一第二深度之一第二溝槽，其中該第二寬度大於該第一寬度且該第二深度大於該第一深度，且該第一及第二溝槽從該基板之一前表面延伸進入該基板，在該第一溝槽及該第二溝槽內，依序沈積一第一電容板層、一電容介電質層、及一第二電容板層之一堆疊，及平坦化該基板之一背表面，其中該第一溝槽與該基板之一平坦化背表面相隔一定距離且該第二溝槽內該第二電容板層之一部分係實體上在該基板之該平坦化背表面曝露；在該第二電容板層之該部分之一表面上形成至少一焊料層；及透過該至少一焊料層藉由至少連接該至少一半導體晶片至該第二電容板層之該部分固定至少一半導體晶片至該晶片載體基板上。
- 如請求項8之方法，其中該第一溝槽及該第二溝槽係同時形成。
- 如請求項9之方法，其中該第一溝槽及該第二溝槽係經由一電漿蝕刻形成。
- 如請求項9之方法，其中該第一溝槽及該第二溝槽係經由下列步驟形成：在該基板之該前表面形成一遮罩層；藉由移除該遮罩層具有該第一寬度之一第一部份及該遮罩層具有該第二寬度之一第二部份圖案化該遮罩層；及使用該圖案化遮罩層作為一蝕刻遮罩以轉移該遮罩層中之一圖案進入該基板中。
- 如請求項10之方法，其中該第一溝槽及該第二溝槽係藉由執行一具有一微負荷效應之蝕刻製程形成。
- 如請求項8之方法，其進一步包含圖案化該第二電容板層，其中該第二電容板層之該部分與該第二電容板層位於該第一溝槽內之另一部份分離。
- 如請求項13之方法，其進一步包含圖案化該第一電容板層，其中該第一電容板層位於該第二溝槽內之一部分與該第一電容板層位於該第一溝槽內之另一部份分離。
- 如請求項8之方法，其中形成該晶片載體基板進一步包含以下步驟：移除該第二溝槽內該第一電容板層之一部分；隨後移除該第二溝槽內該電容介電質層之一部分；及隨後移除該第二溝槽內該第二電容板層之一部分，且該第一溝槽中沒有材料被移除。
- 如請求項8之方法，其中該第二電容板層之該部分之一側壁延伸至一平面，該平面與該基板在該平坦化後之該 平坦化背表面共平面。
- 如請求項16之方法，其中位於該第二溝槽內之該第一電容板層之一部分之一側壁在該平坦化後延伸至該平面。
- 如請求項17之方法，其中該電容介電質層之一部份之一側壁在該平坦化後延伸至該平面。
- 如請求項8之方法，其進一步包含在沈積該堆疊之前在該第一溝槽之側壁及一底表面上形成一第一介電質襯裏層及在該第二溝槽之側壁及一底表面上形成一第二介電質襯裏。
- 如請求項19之方法，其進一步包含在該平坦化期間移除該第二介電質襯裏之一水平部分，且該第一介電質襯裏仍嵌入該基板之中並未在該基板之該背表面被實體上曝露。
- 如請求項19之方法，其中該基板包含一半導體材料，且該第一及第二介電質襯裏係藉由氧化該半導體材料之若干部分形成。
- 如請求項8之方法，其中該第二電容板層之該部分之該表面較靠近該基板之該前表面而較不靠近該基板之該平坦化背表面。
- 如請求項8之方法，其中該至少一焊料層包含：一第一焊料結構，其定位在該第二電容板層之該部分之該表面上且接觸該至少一半導體晶片之一者；及一第二焊料結構，其定位在該第二半導體板層之另一部分之一表面上，該第二焊料結構鄰近地延伸進入該第 一溝槽且接觸該至少一半導體晶片之一者。
- 如請求項8之方法，其中該第二電容板層之該部分之該表面與該基板之該平坦化背表面共平面，且該至少一焊料層包含一接觸該至少一半導體晶片之一者之焊料結構。
- 如請求項8之方法，其中該至少一焊料層包含一第一焊料層及一第二焊料層，其中該第一焊料層包含：一第一焊料結構，其定位在該第二電容板層之該部分之該表面上且接觸該至少一半導體晶片之一者，及一第二焊料結構，其定位在該第二半導體板層之另一部分之一表面上，該第二焊料結構鄰近地延伸進入該第一溝槽且接觸該至少一半導體晶片之一者；及其中該第二焊料層包含一接觸該第二電容板層之另一表面之第三焊料結構，該第三焊料結構與該基板之該平坦化背表面共平面且接觸該至少一半導體晶片之另一者。
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