KR20120034410A - 반도체 장치 및 제조 방법 - Google Patents

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Abstract

발명의 일 실시예에 따른 반도체 장치는 일면에 리세스된 영역을 구비하는 실리콘 기판, 실리콘 기판의 적어도 일부를 관통하는 관통 비아, 리세스된 영역에 배치된 절연체 및 관통 비아와 전기적으로 연결되는 배선 패턴을 포함하는 인터포저를 포함하고, 배선 패턴의 적어도 일부는 절연체 상에 배치되어 실리콘 기판에 의한 신호 손실을 감소시킬 수 있다.

Description

반도체 장치 및 제조 방법 {Semiconductor device and fabrication method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 따라서 더 작은 반도체 장치 안에 다양한 기능을 하는 회로를 집적하고, 반도체 장치를 더 빠르게 동작시키기 위한 다양한 시도가 이루어지고 있다.
반도체 칩의 소형화 및 고속 동작 요구에 따라 관통 비아(through via) 및/또는 재배선(Redistribution Layer) 기술이 사용된다. 관통 비아는 본딩 와이어를 통해 신호를 전달하는 경우에 비해 신호 전달 거리를 줄일 수 있으므로 고성능 반도체 장치에 사용된다. 재배선을 통해 서로 다른 반도체 장치를 연결하므로 반도체 장치의 디자인 자유도가 증가한다.
본 발명이 해결하고자 하는 과제는, 절연체 상에 배치되고 관통 비아와 연결된 배선 패턴을 포함하는 인터포저 및 인터포저 상에 실장되는 반도체 칩을 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 절연체 상에 배치되고 관통 비아와 연결된 배선 패턴을 포함하는 반도체 칩을 적어도 하나 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 절연체 상에 배치되고 관통 비아와 연결된 배선 패턴을 포함하는 반도체 장치를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야의 통상의 기술을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 실리콘 기판, 실리콘 기판을 적어도 일부 관통하는 관통 비아, 실리콘 기판의 일면으로부터 리세스 되어 배치된 절연체 및 관통 비아와 전기적으로 연결되고 적어도 일부는 절연체 상에 배치되는 제 1 배선 패턴을 포함하는 인터포저 및 인터포저의 일면에 실장되는 반도체 칩을 포함할 수 있다.
다른 실시예에 있어서, 관통 비아는 실리콘 기판을 적어도 일부 관통하는 관통홀의 측벽을 덮는 비아 절여막 및 비아 절연막 상에 형성되는 비아 전극을 포함하고, 절연체는 비아 절연막과 물리적으로 접촉할 수 있다.
다른 실시예에 있어서, 절연체는 관통 비아를 둘러쌀 수 있다.
다른 실시예에 있어서, 절연체는 두께가 10um 이상일 수 있다.
다른 실시예에서, 절연체의 두께는 실리콘 기판의 두께와 동일할 수 있다.
다른 실시예에서, 절연체는 SiO2, FSG, SiOC, SiOCH 를 포함하는 실리콘 산화물 그룹에서 선택된 어느 하나를 포함할 수 있다.
다른 실시예에서, 절연체의 열전도도는 실리콘 기판의 열전도도보다 클 수 있다.
다른 실시예에서, 실리콘 기판은 불순물이 도핑되지 않은 순수 실리콘 및 P형 실리콘 중에서 선택된 어느 하나를 포함할 수 있다.
다른 실시예에서, 인터포저는 절연체 상에 배치되는 수동 소자를 더 포함할 수 있다.
다른 실시예에서, 실리콘 기판은 제 1 배선 패턴의 일부를 노출하면서 실리콘 기판의 일면의 적어도 일부를 덮는 보호층을 더 포함할 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제 1 면 및 제 1 면과 다른 제 2 면을 포함하는 실리콘 기판, 제 1 면으로부터 리세스된 영역에 배치되는 제 1 절연체를 포함하는 제 1 영역, 제 1 절연체가 배치되지 않은 제 2 영역, 실리콘 기판을 관통하는 제 1 관통 비아 및 제 1 관통 비아와 전기적으로 연결되고 제 1 영역 상으로 연장된 제 1 배선 패턴을 포함하는 인터포저, 및 인터포저의 제 1 면 상에 실장되고 제 1 배선 패턴과 전기적으로 연결되는 제 1 반도체 칩을 포함할 수 있다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 실리콘 기판을 적어도 일부 관통하는 제 1 관통 비아, 실리콘 기판의 일면으로부터 리세스된 영역에 배치되는 제 1 절연체 및 제 2 절연체, 제 1 관통 비아와 전기적으로 연결되고 제 1 절연체 상으로 연장된 제 1 배선 패턴 및 제 2 절연체 상에 배치되는 제 2 배선 패턴을 포함하는 인터포저, 인터포저의 일면 상에 실장되는 제 1 반도체 칩, 및 제 1 반도체 칩과 이격되어 인터포저 상에 실장되고 제 2 배선 패턴을 통해 제 1 반도체 칩과 전기적으로 연결되는 제 2 반도체 칩을 포함할 수 있다.
상기의 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 실리콘 기판의 일면에 제 1 트렌치 및 제 2 트렌치를 형성하는 단계, 제 1 트렌치에 제 1 절연막을 형성하는 단계, 제 1 트렌치에 비아 전극을 형성하는 단계, 제 2 트렌치에 제 2 절연막을 형성하는 단계, 제 2 절연막 상에 비아 전극과 전기적으로 연결되는 배선 패턴을 형성하는 단계 및 실리콘 기판의 일면에 반도체 칩을 실장하는 단계를 포함할 수 있다.
본 발명에 의하면, 관통 비아 및 배선 패턴을 포함하는 반도체 장치에서, 실리콘 기판의 절연체 상에 배선 패턴을 배치함으로써 관통 비아 및 배선 패턴을 통한 신호 전달 특성이 개선될 수 있다. 또한, 반도체 장치의 절연체 상에 수동 소자를 배치하여 반도체 장치의 특성이 개선될 수 있다.
도 1a 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들 및 평면도들이다.
도 7 내지 도 12g는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 블록도들 및 단면도들이다.
도 13 내지 도 16은 본 발명의 실시예들이 적용되는 모듈, 카드, 전자 시스템 및 전자 장치를 나타내는 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "사이에"와 "직접 ~ 사이에"등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 부분 단면도 및 평면도이다.
도 1a 내지 도 1g를 참고하면, 본 발명의 일 실시예에 의한 반도체 장치는, 예컨대 인터포저로 구현될 수 있다. 인터포저는, 트랜지스터를 구비하는 회로부를 포함하지 않으면서, 기판(110), 기판(110)의 리세스된 영역(116)에 형성된 절연체(120), 기판(110)을 적어도 일부 관통하는 관통 비아(130) 및 관통 비아(130)와 전기적으로 연결되고 기판(110)의 일면으로 확장된 배선 패턴(140)을 포함할 수 있다. 예를 들어, 인터포저는 기판(110)과 배선 패턴(140) 만을 포함할 수 있다. 배선 패턴(140)의 적어도 일부는 절연체(120) 상에 배치될 수 있다.
예를 들어, 기판(110)은 실리콘을 포함할 수 있다. 실리콘 기판(110)은 불순물이 도핑되지 않은 순수 실리콘 기판, 붕소와 같은 3족 원소가 도핑된 P형 실리콘 기판, 인과 같은 5족 원소가 도핑된 N형 실리콘 기판, SiC(Silicon Carbide) 또는 SiGe(Silicon Germanium)을 포함할 수 있다. 실리콘 기판(110)은 제 1 면(112) 및 제 1 면(120)과 반대되는 제 2 면(114)을 포함할 수 있다.
기판(110)은 일면에 리세스된 영역(116)을 포함할 수 있다. 리세스된 영역(116)은, 예를 들어 기판(110)의 제 1 면(112)으로부터 리세스되어 형성될 수 있다.
기판(110)의 제 1 면(112)에 절연체(120)가 배치될 수 있다. 절연체(120)는 제 1 면(120)의 전체 또는 일부에 배치될 수 있다. 절연체(120)는 기판(110)의 리세스된 영역(116)에 배치될 수 있다. 절연체(120)의 일면은 기판(110)의 제 1 면(112)과 실질적으로 동일한 레벨을 가지도록 형성될 수 있다.
절연체(120)는 저유전 물질을 포함할 수 있다. 저유전 물질은 유전상수가 4 이하인 물질일 수 있다. 예를 들어, 절연체(120)는 실리콘 산화물(SiOx), FSG, SiOC, SiOCH 실리콘 질화물, 또는 실리콘 산질화물을 포함하는 그룹에서 선택된 어느 하나 또는 둘 이상의 조합을 포함할 수 있다. 절연체(120)의 두께(D_In)는 기판의 두께(D_sub)보다 작을 수 있다. 예를 들어, 반도체 장치의 두께가 약 50um에서 100um의 범위에 있을 때, 절연체(120)의 두께(D_in)는 10um 보다 크고 기판(110)의 두께(D_sub)보다 작을 수 있다. 여기서 절연체(120)의 두께(D_In)는 기판(110)의 제 1 면(112)으로부터의 깊이일 수 있다. 도 1g를 참고하면, 절연체(120)의 두께(D_in)가 10um 보다 큰 경우, 기판(110)으로부터의 영향을 효과적으로 차단할 수 있다.
관통 비아(130)는 기판(110)을 적어도 일부 관통하여 제 1 면(112)으로부터 제 2 면(114)을 향하여 연장될 수 있다. 관통 비아(130)는 기판(110)을 적어도 일부 관통하는 비아 홀(111), 비아 홀(111)에 의해 노출된 기판(110)의 내벽에 형성된 비아 절연막(134) 및 비아 절연막(134) 상에 형성되는 비아 전극(136)을 포함할 수 있다. 관통 비아(130)는 비아 절연막(134)과 비아 전극(136) 사이에 베리어층(barrier layer, 미도시) 및/또는 씨드층(seed layer, 미도시)을 더 포함할 수 있다. 관통 비아(130)는 기판(110)을 완전히 관통하여 상부(131)는 실리콘 기판(110)의 제 1 면(112)으로 노출되고, 하부(132)는 제 2 면(114)으로 노출될 수 있다.
관통 비아(130)는 절연체(120)와 적어도 일부 접촉하거나 이격될 수 있다. 예를 들어 도 1a 및 도 1a의 A 부분에 대한 평면도인 도 1b를 참조하면, 비아 절연막(134)의 일부가 절연체(120)와 접촉할 수 있다. 다른 예로 도 1c 및 도 1c의 B부분에 대한 평면도인 도 1d를 참조하면, 관통 비아(130)는 절연체(120)의 의해 둘러싸일 수 있다. 비아 절연막(134)의 일부가 절연체(120)와 접촉함으로써 비아 전극(136), 비아 절연막(134) 및 실리콘 기판(110)에 의해 생성되는 커패시턴스를 감소시킬 수 있다. 또 다른 예로 도 1e 및 도 1e의 C 부분에 대한 평면도인 도 1f를 참조하면, 절연체(120)는 관통 비아(130)와 이격될 수 있다.
배선 패턴(140)은 기판(110)의 제 1 면(112)에 배치되고, 관통 비아(130)의 비아 전극(136)과 전기적으로 연결될 수 있다. 예를 들어, 배선 패턴(140)은 재배선일 수 있다. 배선 패턴(140)의 폭은 관통 비아(130)의 단면의 폭과 동일하거나 다를 수 있다. 배선 패턴(140)의 적어도 일부는 절연체(120) 상에 배치될 수 있으며, 절연체(120)와 물리적으로 접촉할 수 있다. 절연체(120)는 저유전 물질을 포함하므로, 절연체(120) 상에 배치되는 배선 패턴(140)의 폭이 감소함에 따른 저항 증가, 복수의 배선 패턴들이 형성되는 경우 배선 패턴들 사이의 커패시턴스 증가, RC지연으로 인한 속도 저하 및/또는 크로스 토크(cross talk)가 개선될 수 있다. 절연체(120)의 두께(D_In)는 이러한 효과를 고려하여 결정될 수 있다.
반도체 장치는 기판(110)의 제 1면(112)을 일부 덮는 보호막(150)을 더 포함할 수 있다. 보호막(150)은 배선 패턴(140)의 적어도 일부를 노출하면서 기판(110)의 제 1 면(112)의 일부 또는 전부를 덮을 수 있다. 배선 패턴(140)의 노출된 부분을 통해 관통 비아(130)가 다른 반도체 장치와 전기적으로 연결될 수 있다. 예를 들어, 배선 패턴(140)의 노출된 부분은 접속 패드로 사용될 수 있다. 또는, 배선 패턴(140)의 노출된 부분 상에 접속 패드(미도시)가 배치될 수 있다. 제 1 면(112)을 덮는 보호막(150)은 외부의 습기 및/또는 충격 등으로부터 반도체 장치를 보호할 수 있다. 보호막(150)은 절연 물질을 포함할 수 있다. 예를 들어, 보호막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 폴리이미드 또는 이들의 조합물 중 적어도 하나를 포함할 수 있다.
본 실시예에 따르면, 배선 패턴(140)이 절연체(120) 상에 배치됨으로써 배선 패턴(140)을 통한 신호 전달 과정에서의 손실을 줄일 수 있다. 반도체 장치에 실리콘 기판(110)이 사용되는 경우, 실리콘 기판(110)에 형성된 배선 패턴(140)을 통한 신호 전달 시에 실리콘 기판(110)의 자체 특성에 의한 신호 손실이 발생할 수 있다. 배선 패턴(140)의 적어도 일부가 절연체(120) 상에 배치됨으로써 실리콘 기판(110)에 의한 신호 손실을 줄여 반도체 장치의 동작 특성이 개선될 수 있다. 또한, 관통 비아(130)의 적어도 일부가 절연체(120)와 접촉하는 경우, 관통 비아(130)에 의해 발생하는 커패시턴스를 감소시켜 신호 전달 특성을 향상시킬 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 부분 단면도이고, 도 2b는 도 2a의 D 부분의 평면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치인 인터포저에서, 절연체(120)는 인접한 관통 비아들(130a, 130b) 사이에 배치될 수 있다. 절연체(120)는 인접한 관통 비아들(130a, 130b)과 이격되거나 적어도 일부 접촉할 수 있다. 반도체 장치는 제 1 관통 비아(130a)와 연결되고 절연체(120) 상으로 확장된 제 1 서브 배선 패턴(140a) 및/또는 제 2 관통 비아(130b)와 연결되고 절연체(120) 상으로 확장된 제 2 서브 배선 패턴(140b)을 포함할 수 있다. 제 1 서브 배선 패턴(140a)과 제 2 서브 배선 패턴(140b)은 서로 전기적으로 절연되거나, 또는 연결될 수 있다.
기판(110)의 제 1 면(112)에 수동 소자(141)가 배치될 수 있다. 수동 소자(141)는 도 2b와 같이 제 1 서브 배선 패턴(140a) 및 제 2 서브 배선 패턴(140b)과 전기적으로 연결될 수 있다. 수동 소자(141)는 별도로 형성되어 기판(110)의 제 1 면(112)에 부착되거나, 배선 패턴들(140a, 140b)과 동시에 형성될 수 있다. 예를 들어, 수동 소자(141)는 스파이럴(spiral) 또는 미앤더(meander) 형태의 인덕터를 포함할 수 있다. 수동 소자(141)는 관통 비아들(130a, 130a)을 통해 반도체 장치의 외부와 연결될 수 있다. 수동 소자(141)의 적어도 일부는 절연체(120) 상에 배치될 수 있다. 수동 소자(141)는 절연체(120)의 바로 위에 배치되어, 절연체(120)와 물리적으로 접촉할 수 있다. 수동 소자(141)의 적어도 일부는 절연체(120) 상에 배치되므로, 기판(110)에 의한 신호 손실을 개선할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치인 인터포저에서 절연체(120)는 기판(110)의 제 1 면(112)으로부터 제 2 면(114)까지 연장될 수 있다. 절연체(120)의 두께(D_In)는 기판(110)의 두께(D_Sub)와 같을 수 있다. 예를 들어, 절연체(120)의 일면은 기판(110)의 제 1 면(112)과 실질적으로 동일한 레벨에 형성되고, 일면과 반대되는 타면은 기판(110)의 제 2 면(114)과 실질적으로 동일한 레벨에 형성될 수 있다. 절연체(120)는 관통 비아(130)의 적어도 일부와 접촉하거나 이격될 수 있다.
배선 패턴(140)이 관통 비아(130)와 전기적으로 연결되면서 절연체(120) 상으로 확장될 수 있다. 배선 패턴(140)은 기판(110)의 제 1 면(112)에 배치되었으나, 이는 제 2 면(114)에 배치되는 방식으로 변형될 수 있다. 기판(110)의 제 1 면(112) 및/또는 제 2 면(114) 상에, 배선 패턴(140)의 적어도 일부를 노출시키는 보호층(150)이 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 4를 참조하면, 반도체 장치는 집적 회로를 포함하는 반도체 칩일 수 있다. 예를 들어, 기판(110)의 제 2 면(114)에 소자 분리막(172), 트랜지스터(170)가 배치될 수 있다. 소자 분리막(172)의 두께는 절연체(120)의 두께보다 얇을 수 있다. 예를 들어, 소자 분리막(172)의 제 2 면(114)으로부터의 깊이는 0.3 내지 0.5um, 즉 3000 내지 5000Å일 수 있다. 트랜지스터(170)와 반도체 장치의 외부를 연결하기 위한 컨택 비아(174), 내부 배선(176), 칩 패드(180) 및 층간 절연막(182)이 형성될 수 있다. 층간 절연막(182)은 기판(110)의 제 2 면(114)을 덮고, 두께는 0.5 내지 1um 범위를 가질 수 있다. 층간 절연막(182)은 적어도 두 층 이상의 복수의 절연막(182a, 182b)을 포함할 수 있다. 층간 절연막(182) 상에, 칩 패드(180)의 적어도 일부를 노출시키는 패시베이션막(184)이 형성될 수 있다. 칩 패드(180)와 전기적으로 연결되도록 도전 수단(190)이 형성될 수 있다. 예를 들어, 도전 수단(190)은 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 솔더 볼(solder ball), 핀 그리드 어레이(Pin Grid Array; PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 도전 수단(190)을 통해서 반도체 장치는 다른 반도체 장치 또는 보드(board)와 물리적 및/또는 전기적으로 연결될 수 있다.
집적 회로가 기판(110)의 제 2 면(114)에 형성되는 경우, 절연체(120)는 제 1 면(112)에 형성될 수 있다. 예를 들어, 기판의 제 2 면(114)은 활성 영역(active area)이고 제 1 면(112)은 후면(back side)일 수 있다. 관통 비아(130)는 층간 절연막(182)의 적어도 일부를 관통하여 내부 배선 패턴(176) 또는 칩 패드(180)와 전기적으로 연결될 수 있다. 내부 배선 패턴(176), 관통 비아(130) 및 배선 패턴(140)을 통해 제 2 면(114)에 형성된 트랜지스터(170)와 제 1 면(112)이 전기적으로 연결될 수 있다. 예를 들어, 배선 패턴(140)은 후면 재배선(back side redistribution layer)일 수 있다.
본 실시예의 반도체 장치는, 관통 비아(130) 및 배선 패턴(140)을 통해 집적 회로로 신호를 송수신 하는 경우에 기판(110)에 의한 신호 손실을 감소시켜 반도체 장치의 동작 특성을 개선할 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 장치를 보여주는 평면도이고, 도 5b는 도 5a의 I-I'에 따른 단면도이다.
도 5a 및 도 5b를 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 예컨대 반도체 패키지의 형태로 구현될 수 있다. 반도체 패키지는 인터포저(200) 및 인터포저(200) 상에 실장된 제 1 반도체 칩(310)을 포함할 있다. 인터포저(200)는 도 1a 내지 도 3의 실시예에 따른 인터포저의 구성을 포함할 수 있다.
인터포저(200)는 제 1 영역(202) 및 제 2 영역(204)을 포함할 수 있다. 제 1 영역(202)은 기판(210)의 제 1 면(212)에 배치되는 제 1 절연체(220a)를 포함할 수 있다. 제 1 절연체(220a)는 기판(210)의 리세스된 영역(216a)에 배치될 수 있다. 기판(210) 및 제 1 절연체(220a)는 도 1 내지 도 3의 실시예에 따른 기판(110) 및 절연체(120)와 동일하거나 유사할 수 있다. 제 2 영역(204)은 제 1 절연체(220a)가 형성되지 않은 기판(210)의 영역일 수 있다. 제 1 영역(202)과 제 2 영역(204)의 배치는 인터포저(200)에 상에 실장되는 제 1 반도체 칩(310)의 기능 및/또는 위치에 따라 달라질 수 있다. 예를 들어, 제 1 영역(202)은 제 1 반도체 칩(310)의 가장자리 영역(312)과 수직 방향으로 적어도 일부 중첩될 수 있다. 제 1 절연체(220a)는 제 1 반도체 칩(310)이 실장되는 영역과 평면적으로 일부 중첩될 수 있다. 제 2 영역(204)은 제 1 반도체 칩(310)의 중앙 영역(314)과 수직 방향으로 적어도 일부 중첩될 수 있다.
제 1 관통 비아(230a)는 제 1 영역(202)에 배치되고, 제 2 관통 비아(230b)는 제 2 영역(204)에 배치될 수 있다. 제 1 관통 비아(230a)는 제 1 절연체(220a)와 이격되거나, 또는 적어도 일부 접촉하도록 배치될 수 있다. 제 1 관통 비아(230a)와 제 2 관통 비아(230b)를 통해 신호 및/또는 전원이 제 1 반도체 칩(310)으로 전달될 수 있다. 예를 들어, 제 1 관통 비아(230a)를 통해 제 1 반도체 칩(310)으로 신호를 송수신하고, 제 2 관통 비아(230b)를 통해 전원을 전달할 수 있다.
제 1 관통 비아(230a)와 전기적으로 연결되고 제 1 절연체(220a) 상으로 확장된 제 1 배선 패턴(242)이 형성될 수 있다. 제 1 관통 비아(230a)가 제 1 절연체(220a)와 이격되어 배치되는 경우에도 제 1 배선 패턴(242)의 적어도 일부는 제 1 절연체(220a) 상에 배치될 수 있다. 제 1 배선 패턴(242)을 통해 제 1 관통 비아(230a)와 제 1 반도체 칩(310)이 전기적으로 연결될 수 있다. 제 1 반도체 칩(310)은, 제 1 반도체 칩(310)과 인터포저(200) 사이에 개재되는 제 1 도전 수단(390a)을 통해 제 1 배선 패턴(242)과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 제 1 도전 수단(390a)과 제 1 관통 비아(230a)가 수직 방향으로 정렬되지 않는 경우, 제 1 배선 패턴(242)을 통해 연결될 수 있다.
제 1 관통 비아(230a) 및 제 1 배선 패턴(242)을 통해 제 1 반도체 칩(310)으로 신호를 송수신하는 경우, 제 1 배선 패턴(242)이 제 1 절연체(220a) 상에 배치됨으로써 신호 전달 과정에서의 손실을 감소시킬 수 있다.
제 2 관통 비아(230b)와 전기적으로 연결되고 기판(210) 상으로 확장된 제 2 배선 패턴(244)이 형성될 수 있다. 제 2 배선 패턴(244)을 통해 제 2 관통 비아(230b)와 제 1 반도체 칩(310)이 전기적으로 연결될 수 있다. 제 1 반도체 칩(310)은, 제 1 반도체 칩(310)과 인터포저(200) 사이에 개재되는 제 2 도전 수단(390b)을 통해 제 2 배선 패턴(244)과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 제 2 도전 수단(390b)과 제 2 관통 비아(230b)가 수직 방향으로 정렬되지 않는 경우, 제 2 배선 패턴(244)을 통해 연결될 수 있다. 다른 예로, 제 2 도전 수단(390b)과 제 2 관통 비아(230b)가 수직 방향으로 정렬되는 경우, 제 2 배선 패턴(244)이 형성되지 않을 수 있다. 관통 비아들(230a, 230b)과 도전 수단들(390a, 390b) 사이에 각각 접속 패드(미도시)가 배치될 수 있다.
제 2 관통 비아(230b) 및 제 2 배선 패턴(244)을 통해 제 1 반도체 칩(310)으로 전원를 공급하는 경우, 제 2 배선 패턴(244)이 제 2 영역(204)에 배치됨으로써 열 방출 특성이 향상될 수 있다. 예를 들어, 기판(210)은 실리콘을 포함하고, 제 1 절연체(220a)는 실리콘 산화물을 포함하는 경우, 300K에서 실리콘의 열 전도도(thermal conductivity)는 약 149W/m/K이고, 실리콘 산화물의 열 전도도는 약 1.38W/m/K이다. 즉, 실리콘의 열 전도 특성이 실리콘 산화물의 열 전도 특성보다 우수하다. 따라서 전원을 전달하는 제 2 배선 패턴(244)은, 제 1 절연체(220a)가 형성되는 제 1 영역(202)에 배치되는 경우에 비해서 제 1 절연체(220a)가 형성되지 않는 제 2 영역(204)에 배치되는 경우에 전원 전달 과정에서 발생하는 열 방출 효율이 향상될 수 있다.
다른 예로, 제 2 영역(204)의 적어도 일부에 제 2 절연체(220b)가 배치될 수 있다. 제 2 절연체(220b)는 기판(210)의 리세스된 영역(216b)에 형성될 수 있다. 제 2 절연체(220b)는 기판(210)에 비하여 열 전도도가 큰 물질을 포함할 수 있다. 예를 들어, 제 2 절연체(220b)는 도전성 입자(conductive particle)을 포함하는 절연 물질을 포함할 수 있다. 제 2 절연체(220b) 상에 제 2 배선 패턴(244)의 적어도 일부가 배치될 수 있다. 제 2 절연체(220b)는 기판(210)보다 열 전도도가 큰 물질을 포함하므로, 제 2 배선 패턴(244)을 통해 전원이 전달되는 경우 반도체 장치의 열 방출 효율을 향상시킬 수 있다.
인터포저(200) 상에, 제 2 반도체 칩(320)이 실장될 수 있다. 제 2 반도체 칩(320)은 제 1 반도체 칩(310)과 이격되어 배치될 수 있다. 제 2 반도체 칩(320)은 제 1 반도체 칩(310)과 동종의 칩이거나, 또는 이종의 칩일 수 있다.
인터포저(200) 상에 제 3 배선 패턴(246a, 246b)이 형성될 수 있다. 제 3 배선 패턴(246a, 246b)의 적어도 일부는 제 1 영역(202)의 제 1 절연체(220a) 상에 배치될 수 있다. 제 1 배선 패턴(242)이 배치되는 제 1 절연체(220a)와 제 3 배선 패턴(246a, 246b)이 배치되는 제 1 절연체(220a)는 서로 이격되거나 또는 연결되어 형성될 수 있다.
제 3 배선 패턴(246a)을 통해 제 1 반도체 칩(310)과 제 2 반도체 칩(320)이 전기적으로 연결될 수 있다. 예를 들어, 제 1 반도체 칩(310)은 메모리 제어 회로를 포함하는 로직 칩 또는 프로세서를 포함하는 시스템 온 칩(System On Chip)이고, 제 2 반도체 칩(320)은 메모리 회로를 포함하는 메모리 칩일 수 있다. 제 2 반도체 칩(320)은 제 3 배선 패턴(246a)을 통해 제 1 반도체 칩(310)으로부터 제어 신호를 전달받을 수 있다. 제 3 배선 패턴(246a)이 제 1 절연체(220a) 상에 배치됨으로써 신호 전달 과정에서의 손실을 줄이고, 반도체 패키지의 고속 동작이 가능하다.
인터포저(200)는 제 2 반도체 칩(320)과 전기적으로 연결되는 제 3 관통 비아(230c, 230d)를 포함할 수 있다. 제 3 관통 비아(230c, 230d)는 제 4 배선 패턴(248a, 248b)을 통해 제 2 반도체 칩(320)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 반도체 칩(320)의 동작에 필요한 신호가 제 3 관통 비아(230c)를 통해 전달되는 경우, 제 4 배선 패턴(248a)은 제 1 영역(202)에 배치될 수 있다. 제 4 배선 패턴(248a)이 제 1 영역(202)의 제 1 절연체(220a) 상에 배치됨으로써 신호 전달 과정의 손실을 줄여 동작 특성이 향상될 수 있다. 다른 예로, 제 2 반도체 칩(320)의 동작에 필요한 전원이 제 3 관통 비아(230d)를 통해 전달되는 경우, 제 4 배선 패턴(248b)은 제 2 영역(204)에 배치될 수 있다. 기판(210)의 열 전도도가 제 1 절연체(220a)의 열 전도도 보다 높은 경우, 제 4 배선 패턴(248b)이 제 1 절연체(220a)가 아닌 기판(210) 상에 배치됨으로써 전원 전달 과정에서 발생하는 열을 효율적으로 방출시킬 수 있다.
인터포저(200) 상에 수동 소자(341)가 배치될 수 있다. 수동 소자(341)는 별도로 형성되거나 또는 배선 패턴의 일부로 형성되어 제 1 영역(202) 상에 배치될 수 있다. 수동 소자(341)는 제 1 반도체 칩(310) 및/또는 제 2 반도체 칩(320)과 연결되거나, 반도체 패키지 외부와 연결될 수 있다. 예를 들어, 수동 소자(341)는 제 3 배선 패턴(246b)을 통해 제 1 반도체 칩(310)과 전기적으로 연결될 수 있다. 수동 소자(341) 및 제 3 배선 패턴(246b)은 제 1 영역(202)에 배치될 수 있다. 수동 소자(341) 및 제 3 배선 패턴(246b)이 제 1 절연체(220a) 상에 배치됨으로써 제 1 반도체 칩(310)과의 송수신 과정에서의 신호 손실을 감소시킬 수 있다. 다른 예로, 수동 소자(341)는 도 2a 및 도 2b의 실시예와 같이 관통 비아(130_a, 130_b)와 전기적으로 연결되어 반도체 패키지 외부와 연결될 수 있다.
보호막(250)은 배선 패턴(242, 244, 246a, 246b, 248a, 248b)의 적어도 일부를 노출하면서 인터포저(200)의 적어도 일부를 덮을 수 있다. 배선 패턴(242, 244, 246a, 246b, 248a, 248b)의 노출된 부분을 통해 인터포저(200)와 제 1 반도체 칩(310) 및/또는 제 2 반도체 칩(320)이 전기적으로 연결될 수 있다. 배선 패턴(242, 244, 246a, 246b, 248a, 248b)의 노출된 부분 상에 도전 수단들(390a, 390b)과 접촉하는 접속 패드(미도시)가 배치될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 6을 참조하면, 본 실시예에 따른 반도체 장치인 반도체 패키지는 제 1 반도체 칩(400a) 및 제 1 반도체 칩(400a) 상에 적층된 제 2 반도체 칩(400b)을 포함할 수 있다. 적층된 반도체 칩들(400a, 400b) 중 적어도 하나는 도 4의 실시예에 따른 반도체 칩의 구성을 포함할 수 있다.
제 1 반도체 칩(400a)은 기판(410), 기판(410)의 제 1 면(412)에 형성된 절연체(420), 제 1 면(412)과 다른 제 2 면(414) 면에 배치된 회로부(470), 및 기판(410)을 적어도 일부 관통하는 제 1 관통 비아(430a)를 포함한다. 회로부(470)와 제 1 관통 비아(430a) 및/또는 제 1 칩 패드(480a)는 제 1 내부 배선 패턴(476a)을 통해 전기적으로 연결될 수 있다. 기판(410)의 제 2 면(414) 상에 회로부(470)와 제 1 내부 배선 패턴(476a)을 덮는 층간 절연막(482) 및/또는 패시베이션막(484)이 배치될 수 있다. 제 1 칩 패드(480a) 상에 제 1 반도체 칩(400a)을 외부와 연결하기 위한 제 1 도전 수단(490a)이 배치될 수 있다.
기판(410)의 제 1 면(412) 상에, 제 1 배선 패턴(440a)이 배치될 수 있다. 제 1 배선 패턴(440a)은 제 1 관통 비아(430a)와 전기적으로 연결되고, 기판(410)의 제 1 면(412) 상으로 연장될 수 있다. 제 1 배선 패턴(440a)의 적어도 일부는 절연체(420) 상에 배치될 수 있다. 제 1 배선 패턴(440a)의 적어도 일부는 절연체(420)와 물리적으로 접촉할 수 있다. 절연체(420)는 제 1 관통 비아(430a)와 이격되거나 적어도 일부 접촉하도록 배치될 수 있다.
기판(410)의 제 1 면(412) 상에, 제 1 배선 패턴(440a)을 적어도 일부 노출하는 보호막(450)이 배치될 수 있다. 제 1 배선 패턴(440a)의 노출된 부분 상에 접속 패드(미도시)가 배치될 수 있다.
제 1 반도체 칩(400a)의 제 1 면(402) 상에 제 2 반도체 칩(400b)이 적층될 수 있다. 예를 들어, 제 1 반도체 칩(400a)의 제 2 면(404)은 활성면(active surface)이고, 제 1 면(402)은 후면(back side)일 수 있다. 제 2 반도체 칩(400b)은 제 1 관통 비아(430a) 및 제 1 배선 패턴(440a)을 통해 제 1 반도체 칩(400a)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 반도체 칩(400a)은 메모리 제어 회로를 포함하는 로직 칩이고, 제 2 반도체 칩(400b)은 메모리 회로를 포함하는 메모리 칩일 수 있다. 메모리 칩(400b)의 동작에 필요한 제어 신호는 로직 칩(400a)의 메모리 제어 회로(470)에서 생성되고, 제 1 관통 비아(430a) 및 제 1 배선 패턴(440a)을 통해 제 2 반도체 칩(400b)으로 전달될 수 있다. 제 1 배선 패턴(440a)이 절연체(420) 상에 배치됨으로써, 신호 전달 과정에서의 손실을 줄여 반도체 패키지의 동작 특성이 개선될 수 있다.
제 1 반도체 칩(400b)은 제 2 관통 비아(430b)를 포함할 수 있다. 제 2 관통 비아(430b)는 제 1 반도체 칩(400a)과 전기적으로 절연되고, 제 2 반도체 칩(400b)을 반도체 패키지의 외부와 직접 연결할 수 있다. 예를 들어, 제 2 반도체 칩(400b)의 동작에 필요한 전원은 제 2 도전 수단(490b), 제 2 칩 패드(480b), 제 2 내부 배선 패턴(476b) 및 제 2 관통 비아(430b)를 통해 제 2 반도체 칩(400b)으로 공급될 수 있다. 제 2 도전 수단(490b), 제 2 칩 패드(480b), 제 2 내부 배선 패턴(476b) 및 제 2 관통 비아(430b)는 회로부(470), 제 1 도전 수단(490a), 제 1 칩 패드(480a), 제 1 내부 배선 패턴(476a) 및 제 1 관통 비아(430a)와 전기적으로 절연되어 별개의 전원 전달 경로를 형성할 수 있다.
제 1 반도체 칩(400a)과 제 2 반도체 칩(400b) 사이에 개재되는 도전 수단(490d)이 제 2 관통 전극(430b)과 수직 방향으로 정렬되지 않는 경우, 제 2 관통 전극(430b)은 제 2 배선 패턴(440b)을 통해 도전 수단(490d)과 전기적으로 연결될 수 있다. 제 2 배선 패턴(440b)은 기판(410)의 제 1 면(412) 상에 배치되고, 기판(410)과 물리적으로 접촉할 수 있다. 제 2 배선 패턴(440b)이 하부에 절연체(420)가 마련되지 않는 기판(410) 상에 배치됨으로써 전원 전달 과정에서 발생하는 열을 효율적으로 방출할 수 있다.
반도체 장치에 형성되는 절연체(120)의 배치는 도 1a 내지 도 6에서 설명한 실시예에 한정되지 않고 배선 패턴(140)의 배치 디자인 및 배선 패턴(140)을 통해 전달되는 신호 및/또는 전원에 따라 다양하게 변형될 수 있다.
도 7, 도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 블록도 및 단면도이다.
도 7을 참조하면, 본 실시예에 따른 반도체 장치의 제조 방법은 제 1 트렌치(113) 및 제 2 트렌치를 형성하는 단계(S11), 비아 절연막 및/또는 절연체를 형성하는 단계(S12, S12a, S12b), 비아 전극을 형성하는 단계(S13) 및 기판의 초기의 제 2 면을 제거하여 관통 비아를 노출하는 단계(S14)를 포함할 수 있다.
도 8a를 참조하면, 기판(110)은 제 1 면(112) 및 제 1 면(112)과 대향하는 제 2 면(114a)을 포함할 수 있다. 기판(110)의 제 1 면(112)을 일부 제거하여 제 1 트렌치(113) 및 제 2 트렌치(115a)를 형성할 수 있다. 제 1 트렌치(113) 및 제 2 트렌치(115a)는 동일한 마스크(512)를 이용하여 기판(110)을 이방성 식각하여 형성될 수 있다. 마스크(512)는 실리콘 질화막 및/또는 포토레지스트필름(photo resist film)을 포함할 수 있다.
예를 들어, 제 1 트렌치(113)는 관통 비아(도 1a의 130)를 형성하기 위한 비아 홀(도 1a의 111)이고 제 2 트렌치(115a)는 절연체(도 1a의 120)를 형성하기 위한 트렌치일 수 있다. 제 2 트렌치(115a)의 폭(W_tren)은 제 1 트렌치(113)의 폭보다 작을 수 있다. 따라서 동일한 식각 공정으로 제 1 트렌치(113)와 제 2 트렌치(115a)를 동시에 형성하는 경우, 제 2 트렌치(115a)의 깊이는 제 1 트렌치(113)의 깊이보다 기판(110)의 제 1 면(112)으로부터의 더 얕을 수 있다. 제 2 트렌치(115a)의 폭(W_tren)은, 후속 산화 공정에서 기판(110)이 산화될 때 제 2 트렌치(115a)가 완전히 채워질 수 있는 폭으로 결정될 수 있다. 예를 들어, 기판(110)이 실리콘 기판인 경우 제 2 트렌치(115a)의 폭(W_tren)과 제 2 트렌치(115a) 사이의 기판(110)의 간격(W_sub)의 비율은 약 0.56:0.44일 수 있다. 다르게 표현하면, 제 2 트렌치(115a)의 폭(W_tren)은 제 2 트렌치(115a) 사이의 기판(110)의 간격(W_sub)의 약 1.2 내지 1.3배일 수 있다.
도 8b를 참조하면, 제 1 트렌치(113) 및 제 2 트렌치(115a) 내에 비아 절연막(134) 및 절연체(120)를 각각 형성할 수 있다.
예를 들어, 비아 절연막(134)과 절연체(120)는 동시에 형성(도7의 S12)될 수 있다. 비아 절연막(134)과 절연체(120)는 기판(110)을 산화(oxidation)시켜 형성될 수 있다. 제 1 트렌치(113)의 폭이 제 2 트렌치(115a)의 폭 보다 큰 경우, 비아 절연막(134)은 제 1 트렌치(113)의 벽면 및 하부면에 형성될 수 있다. 제 2 트렌치(115a)는 산화에 의해 형성된 산화막으로 전부 채워질 수 있다. 산화 공정은, 기판(110)의 제 1 면(112)을 전부 노출시키거나, 또는 산화막을 형성하고자 하는 영역만 노출시키고 진행될 수 있다. 제 1 면(112)을 전부 노출시키고 산화 공정을 진행하는 경우, 산화 공정 후에 제 1 면(112)에 형성된 산화막(134a)을 제거하는 공정이 추가될 수 있다.
다른 예로, 비아 절연막(134)과 절연체(120)는 별개의 공정으로 형성(도 7의 S12a, S12b)될 수 있다. 비아 절연막(134)은 절연 물질을 증착하여 형성될 수 있다. 절연 물질의 증착은 화학 기상 증착법(Chemicla Vapor Depositioin)으로 수행될 수 있다. 절연체(120)를 형성하기 위한 산화공정 후에 비아 절연막(134) 형성(S12a)을 위한 증착 공정이 추가로 진행될 수 있다. 증착 공정으로 신뢰성을 확보할 수 있는 두께의 비아 절연막(134)이 형성될 수 있다.
도 8c를 참조하면, 비아 전극(136)의 형성 및 비아 전극(136)을 노출하기 위한 공정이 추가로 진행될 수 있다. 비아 전극(136)을 형성하기 전에, 제 1 트렌치(113) 내부의 비아 절연막(134) 상에 베리어막(barrier layer)이 형성될 수 있다. 베리어막은 비아 전극(136)을 형성하기 위한 도전 물질이 기판(110)으로 확산되는 것을 방지하는 역할을 할 수 있다. 예를 들어, 베리어막은 Ti, TiN, Ta 또는 TaN을 포함할 수 있다. 베리어막 상에 비아 전극(136)을 형성하기 위한 도전 물질이 형성될 수 있다. 예를 들어, 도전 물질은 Ag, Au, Cu, W 또는 In을 포함할 수 있다. 비아 전극(136)은 제 1 트렌치(113)를 전부 채우거나, 비아 절연막(134) 상에 막의 형태로 형성될 수 있다. 비아 전극(136)은 전기 도금 방법 또는 증착 방법을 통해 형성될 수 있다. 전기 도금 방법은, 베리어막 상에 씨드막(seed layer)을 형성하는 단계 및 씨드막을 이용하여 도전 물질을 도금하는 단계를 포함할 수 있다.
도 8d를 참조하면, 기판(110)의 초기의 제 2 면(114a)을 제거하여 비아 전극(136)의 하단이 노출되는 제 2 면(114)을 형성할 수 있다. 초기의 제 2 면(114a)을 제거하는 공정은, 초기의 제 2 면(114a)을 연마하는 단계 및/또는 식각하는 단계를 포함할 수 있다.
이어서 기판(110)의 제 1 면(112)에, 관통 비아(130)와 전기적으로 연결되고 절연체(120) 상으로 확장된 배선 패턴(도 1a의 140) 및 보호막(도 1a의 150)을 형성하여 도 1a의 반도체 장치를 형성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치를 제조하는 방법도 이와 동일하거나 유사할 수 있다.
도 9, 도 10a 내지 도 10d는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 블록도 및 단면도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 장치의 제조 방법은, 제 1 트렌치 및 제 2 트렌치를 형성하는 단계(S21), 비아 절연막을 형성하는 단계(S22a), 절연체를 형성하는 단계(S22b), 비아 전극을 형성하는 단계(S23) 및 기판의 초기의 제 2면을 제거하여 관통 비아와 절연체의 일면을 노출하는 단계(S24)를 포함할 수 있다.
도 10a를 참조하면, 기판(110)의 제 1 면(112)을 일부 제거하여 제 1 트렌치(113) 및 제 2 트렌치(115b)가 형성될 수 있다. 제 1 트렌치(113) 및 제 2 트렌치(115b)는 동일한 마스크(612)를 이용하여 기판(110)의 제 1 면(112)을 이방성 식각하여 형성될 수 있다.
제 2 트렌치(115b)의 폭은 제 1 트렌치(113)의 폭보다 클 수 있다. 따라서 동일한 식각 공정을 통해 제 1 트렌치(113)와 제 2 트렌치(115b)를 동시에 형성하는 경우, 제 2 트렌치(115b)의 깊이는 제 1 트렌치(113)의 깊이보다 기판(110)의 제 1 면(112)으로부터 더 깊을 수 있다.
도 10b 내지 도 10d를 참조하면, 제 1 트렌치(113) 내에 비아 절연막(134)을 형성하고, 제 2 트렌치(115b) 내에 절연체(120)를 형성할 수 있다. 비아 절연막(134)과 절연체(120)는 별도의 공정으로 형성될 수 있다. 예를 들어, 비아 절연막(134)은 증착 방법으로 형성되고, 절연체(120)는 증착 또는 프린팅 방법으로 형성될 수 있다. 절연체(120)는 이상에서 기술한 방법에 한정되지 않고 제 2 트렌치(115b)를 채울 수 있는 다양한 방법으로 형성될 수 있다.
기판(110)의 제 1 면(112)에 도 10b와 같이 절연 물질(120a)을 증착 또는 프린팅 방법으로 형성한다. 그후, 절연체(120)가 형성될 제 2 트렌치(115b) 내부의 절연 물질(120a)을 제외한 나머지 부분의 절연 물질(120a)을 도 10c와 같이 제거하여 절연체(120)를 형성할 수 있다. 절연 물질(120a)은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 식각 방법으로 제거될 수 있다.
이어서, 도 10d와 같이 절연막(134a)을 제 1 트렌치(113) 및 기판(110)의 제 1 면(112) 상에 증착한다. 이때, 절연막(134a)을 제 1 트렌치(113) 및 기판(110)의 제 1 면(112) 상에 증착한 후, 비아 절연막(134)이 형성될 제 1 트렌치(113)를 제외한 나머지 부분의 절연막(134a)을 제거하여 비아 절연막(134)을 형성할 수 있다. 한편, 비아 절연막(134)은 절연체(120)를 형성하기 전 미리 형성하는 방식으로도 변형될 수 있다.
도 10e를 참조하면, 비아 절연막(134) 상에 비아 전극(136)을 형성하여 관통 비아(130)를 형성할 수 있다. 후속하여, 초기의 제 2 면(114a)의 일부를 제거하여 비아 전극(136) 및 절연체(120)의 일면을 기판(110)의 제 2 면(114)으로 노출시킬 수 있다. 기판(110)의 제 1 면(112) 및/또는 제 2 면(114) 상에, 관통 비아(130)와 전기적으로 연결되고 절연체(120) 상으로 확장된 배선 패턴(도 3의 140) 및 보호막(도 3의 150)을 형성하여 도 3의 반도체 장치를 형성할 수 있다.
도 11, 도 12a 내지 도 12g는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 블록도 및 단면도이다.
도 11을 참조하면, 본 실시예에 따른 반도체 장치의 제조 방법은, 제 1 트렌치를 형성하는 단계(S31a), 제 2 트렌치를 형성하는 단계(S31b), 비아 절연막을 형성하는 단계(S32a), 절연체를 형성하는 단계(S32b), 비아 전극을 형성하는 단계(S33) 및 기판의 초기의 제 2면을 제거하여 관통 비아와 절연체의 일면을 노출하는 단계(S34)를 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 기판(110)의 제 1 면(112)을 일부 제거하여 제 1 트렌치(113) 및 제 2 트렌치(115c)가 형성될 수 있다. 제 1 트렌치(113)는, 제 1 트렌치(113)가 형성될 기판(110)의 영역만 노출시키는 제 1 마스크(712a)를 이용하여 이방성 식각 방법으로 형성될 수 있다. 제 2 트렌치(115c)는 제 1 트렌치(113)와 별도의 단계로 형성될 수 있다. 제 2 트렌치(115c)는, 제 2 트렌치(115c)가 형성될 기판(110) 영역만 노출시키는 제 2 마스크(712b)를 이용하여 이방성 식각 방법으로 형성될 수 있다. 제 2 트렌치(115c)의 깊이는, 제 1 트렌치(113) 보다 얕거나 또는 깊을 수 있다. 한편, 제 2 트렌치(115c)는 제 1 트렌치(113) 형성 전 또는 후에 형성될 수 있다.
도 12c 내지 도 12e를 참조하면, 비아 절연막(134)과 절연체(120)가 형성될 수 있다. 예를 들어, 비아 절연막(134)은 절연체(120)를 형성하기 전에 형성될 수 있다. 기판(110)의 제 1 면(112)에 절연막(134a)이 증착될 수 있다. 후속하여, 기판(110)의 제 1 면(112)에 절연 물질(120a)이 증착 또는 프린팅 방식으로 형성될 수 있다. 다음으로, 절연체(120)가 형성될 제 2 트렌치(115b) 내부의 절연 물질(120a)을 제외한 나머지 부분의 절연 물질(120a)을 제거하여 절연체(120)를 형성할 수 있다. 절연 물질(120a)을 일부를 제거하는 동안에, 기판(110)의 제 1 면(112)에 형성된 절연막(134a)의 일부가 제거될 수 있다.
다른 예로, 비아 절연막(134)은 절연체(120)를 형성한 후에 형성될 수 있다. 도 10a 내지 도 10d에서 설명된 방법은 본 실시예에 따른 반도체 장치의 제조 방법에 적용될 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 이상에서 설명한 순서에 한정되지 않는다. 예를 들어, 절연체(120)는 관통 비아(130)가 모두 형성된 후에 형성될 수 있다. 다른 예로, 절연체(120)가 형성된 후에 관통 비아(130) 형성을 위한 제 1 트렌치(113), 비아 절연막(134) 및 비아 전극(136)이 형성될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 패키지 모듈을 보여주는 평면도이다.
도 13을 참조하면, 패키지 모듈은 외부 연결 단자(1012)가 구비된 모듈 기판(1010)과, 모듈 기판(1010)에 실장된 반도체 칩(1020) 및 반도체 패키지(1030)를 포함할 수 있다. 반도체 칩(1020) 및/또는 반도체 패키지(1030)는 도 1 내지 도 6의 실시예에 따른 반도체 장치들 가운데 적어도 하나를 포함할 수 있다. 예를 들어, 반도체 패키지(1030)는, 도 5a와 같이 하나의 인터포저(200) 상에 실장된 복수의 반도체 칩(310, 320, 330)을 포함하는 시스템 인 패키지(System In Package)를 포함할 수 있다. 반도체 패키지(1030)와 모듈 기판(1010) 사이에 접속 수단(1040)이 개재될 수 있다. 접속 수단(1040)은, 예를 들어 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 볼 그리드 어레이(Ball Grid Array; BGA), 핀 그리드 어레이(Pin Grid Array; PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 접속 수단(1040)을 통해 반도체 패키지(1030)와 모듈 기판(1010)이 전기적으로 연결될 수 있다.
접속 수단(1040)은 모듈 기판(1010)에 형성된 도전 라인(1014)을 통해 외부 연결 단자(1012)와 전기적으로 연결될 수 있다. 예를 들어 도 13 및 도 5a를 참조하면, 제 1 반도체 칩(310)의 동작에 필요한 신호는 제 1 외부 연결 단자(1012a)를 통해 모듈 기판(1010)으로 입력되고, 제 1 도전 라인(1014a), 제 1 접속 수단(1040a), 제 1 관통 비아(230a) 및 제 1 배선 패턴(242)을 통해 제 1 반도체 칩(310)으로 공급될 수 있다.
제 1 반도체 칩(310)의 동작에 필요한 전원은 제 2 외부 연결 단자(1012b), 제 2 도전 라인(1014b), 제 2 접속 수단(1040b) 및 제 2 관통 비아(230b)를 통해 제 1 반도체 칩(310)으로 공급될 수 있다. 제 2 반도체 칩(320)의 동작에 필요한 전원 및/또는 신호는, 제 1 반도체 칩(310)의 전원 공급 경로와 별개로, 제 3 외부 연결 단자(1012c), 제 3 도전 라인(1014c), 제 3 접속 수단(1040c) 및 제 3 관통 비아(230c)를 통해 제 2 반도체 칩(320)으로 공급될 수 있다. 패키지 모듈은 외부 연결 단자(1012)를 통해 외부 전자 장치와 연결될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 카드를 보여주는 개략도이다.
도 14를 참조하면, 카드는 하우징(1110) 내에 제어기(1120)와 메모리(1130)를 포함할 수 있다. 제어기(1120)와 메모리(1130)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1120)의 명령(Command)에 따라서, 메모리(1130)와 제어기(1120)는 데이터(Data)를 주고받을 수 있다. 이에 따라, 메모리 카드는 메모리(1130)에 데이터를 저장하거나 또는 메모리(1130)로부터 데이터를 외부로 출력할 수 있다.
카드는 본 발명의 도 1 내지 도 6의 실시예들에 따른 반도체 장치를 포함할 수 있다. 예를 들어, 도 5a의 제 1 반도체 칩(310)은 제어기(1120)를 포함하고, 제 2 반도체 칩(320)은 메모리(1130)를 포함할 수 있다. 제어기(1120)와 메모리(1130)는 제 1 반도체 칩(310)과 제 2 반도체 칩(320)을 연결하는 제 3 배선 패턴(246)을 통해 명령 및/또는 데이터를 주고 받을 수 있다. 제 3 배선 패턴(246)은 절연체(220a) 상에 배치되어 명령 및/또는 데이터의 전송 과정에서 손실을 감소시키므로 제 1 반도체 칩(310)과 제 2 반도체 칩(320) 사이의 고속 통신이 가능하다. 본 발명의 실시예에 따른 반도체 장치를 적용하여 성능이 개선된 카드가 제공될 수 있다.
카드는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 15는 본 발명의 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 15를 참조하면, 전자 시스템은 도 1 내지 도 6의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 전자 시스템은 모바일 기기나 컴퓨터 등에 적용될 수 있다. 예를 들어, 전자 시스템은 프로세서(1210), 메모리 시스템(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1250)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1210)는 프로그램을 실행하고 전자 시스템을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1210)의 동작 메모리로서 사용될 수 있다. 프로세서(1210)와 램(1230)이 하나의 패키지에 포함될 수 있다.
예를 들어 도 6을 참조하면, 프로세서(1210)를 포함하는 제 1 반도체 칩(400a)과 램(1230)을 포함하는 제 2 반도체 칩(400b)이 하나의 패키지에 포함되어 서로 통신할 수 있다. 프로세서(1210)와 램(1230) 은 제 1 반도체 칩(400a)과 제 2 반도체 칩(400b)을 연결하는 제 1 배선 패턴(440a)을 통해 신호를 주고 받을 수 있다. 제 1 배선 패턴(440a)은 절연체(420) 상에 배치되어 신호 전송 과정에서 손실을 감소시키므로 제 1 반도체 칩(400a)과 제 2 반도체 칩(400b) 사이의 고속 통신이 가능하다. 본 발명의 실시예에 따른 반도체 장치를 적용하여 성능이 개선된 전자 시스템이 제공될 수 있다.
유저인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1220)은 프로세서(1210)의 동작을 위한 코드, 프로세서(1210)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1220)은 제어기 및 메모리를 포함할 수 있으며, 도 15의 메모리 카드와 실질적으로 동일 또는 유사하게 구성될 수 있다.
도 15의 전자 시스템은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 16은, 도 15의 전자 시스템이 모바일 폰에 적용되는 예를 도시한다. 그 밖에, 도 15의 전자 시스템은 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
110: 기판, 116: 리세스된 영역,
120: 절연체, 130: 관통 비아,
134: 비아 절연막, 140: 배선 패턴,
150: 보호막.

Claims (19)

  1. 일면에 리세스된 영역을 구비하는 실리콘 기판과, 상기 실리콘 기판을 적어도 일부 관통하는 관통 비아와, 상기 리세스된 영역에 배치된 절연체와, 상기 관통 비아와 전기적으로 연결되고 적어도 일부는 상기 절연체 상에 배치되는 제 1 배선 패턴을 포함하는 인터포저; 및
    상기 인터포저의 상기 일면에 실장되는 반도체 칩을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 관통 비아는 상기 실리콘 기판을 적어도 일부 관통하는 관통홀의 측벽을 덮는 비아 절연막 및 상기 비아 절연막 상에 배치되는 비아 전극을 포함하고,
    상기 절연체는 상기 비아 절연막과 물리적으로 접촉하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 절연체는 상기 관통 비아를 둘러싸는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 절연체는 상기 일면으로부터의 두께가 10um 이상인 반도체 장치.
  5. 제 1 항에 있어서,
    상기 절연체는 SiO2, SiOC, SiOCH를 포함하는 실리콘 산화물 그룹에서 선택된 어느 하나를 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 실리콘 기판은 불순물이 도핑되지 않은 순수 실리콘, P형 실리콘, SiC, 및 SiGe 중에서 선택된 어느 하나를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 인터포저는 상기 절연체 상에 배치되는 수동 소자를 더 포함하는 반도체 장치.
  8. 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 실리콘 기판과, 상기 제 1 면으로부터 리세스된 영역에 배치되는 제 1 절연체를 포함하는 제 1 영역과, 상기 제 1 절연체가 배치되지 않은 제 2 영역과, 상기 실리콘 기판을 관통하는 제 1 관통 비아와, 상기 제 1 관통 비아와 전기적으로 연결되고 상기 제 1 영역 상으로 연장된 제 1 배선 패턴을 포함하는 인터포저; 및
    상기 인터포저의 상기 제 1 면 상에 실장되고 상기 제 1 배선 패턴과 전기적으로 연결되는 제 1 반도체 칩을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 절연체는 상기 제 1 반도체 칩이 실장되는 영역과 평면적으로 적어도 일부 중첩되는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 1 배선 패턴은 상기 제 1 반도체 칩으로 신호를 전달하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 인터포저는 상기 제 2 영역에 배치되는 제 2 관통 비아를 더 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제 2 관통 비아는 상기 제 1 반도체 칩으로 전원을 전달하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 2 영역의 적어도 일부는 상기 제 1 반도체 칩의 중앙 영역과 수직 방향으로 중첩되는 반도체 장치.
  14. 일면에 리세스된 영역을 구비하는 실리콘 기판과, 상기 실리콘 기판을 적어도 일부 관통하는 제 1 관통 비아와, 상기 리세스된 영역에 형성되는 제 1 절연체가 배치되는 제 1 영역과, 상기 제 1 절연체가 배치되지 않은 제 2 영역과, 상기 제 1 영역 상에 배치되고 상기 제 1 관통 비아와 연결되는 제 1 배선 패턴과, 상기 제 1 영역 상에 배치되는 제 2 배선 패턴을 포함하는 인터포저;
    상기 인터포저의 상기 일면 상에 실장되는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩과 이격되어 상기 인터포저 상에 실장되는 제 2 반도체 칩을 포함하고,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 제 2 배선 패턴을 통해 전기적으로 연결되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 반도체 칩은 제어 회로를 포함하고, 상기 제 2 반도체 칩은 메모리 회로를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 2 배선 패턴은 상기 메모리 회로의 동작에 필요한 신호를 상기 제 1 반도체 칩으로부터 상기 제 2 반도체 칩으로 전달하는 반도체 장치.
  17. 제 14항에 있어서,
    상기 인터포저는 상기 제 1 영역 상에 배치되고 상기 제 1 반도체 칩과 전기적으로 연결되는 수동 소자를 더 포함하는 반도체 장치.
  18. 제 14항에 있어서,
    상기 인터포저는 상기 제 2 반도체 칩으로 전원을 전달하는 제 2 관통 비아를 더 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 인터포저는 상기 제 2 관통 비아와 상기 제 2 반도체 칩을 연결하고, 상기 제 2 영역 상에 배치되는 제 3 배선 패턴을 더 포함하는 반도체 장치.
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