CN103378057A - 半导体芯片以及其形成方法 - Google Patents

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CN103378057A CN2012101185735A CN201210118573A CN103378057A CN 103378057 A CN103378057 A CN 103378057A CN 2012101185735 A CN2012101185735 A CN 2012101185735A CN 201210118573 A CN201210118573 A CN 201210118573A CN 103378057 A CN103378057 A CN 103378057A
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Abstract

本发明公开了一种半导体芯片，包括基底、第一穿硅通孔、第一穿硅通孔结构、第二穿硅通孔、第二穿硅通孔结构以及被动器件。第一穿硅通孔设置于基底中、并贯穿上表面，第二穿硅通孔亦设置于基底中、贯穿下表面并与第一穿硅通孔相连通。第一穿硅通孔结构设置于第一穿硅通孔中，包括第一通孔导电材料，第二穿硅通孔结构亦设置于第二穿硅通孔中，包括与第一通孔导电材料电气连接的第二通孔导电材料。被动器件覆盖下表面，并与第二通孔导电材料电气连接。

Description

半导体芯片以及其形成方法
技术领域
本发明是涉及一种穿硅通孔结构的半导体芯片以及其形成方法，特别来说，是涉及了一种形成具有对接穿硅通孔结构与被动器件的半导体芯片以及其形成方法。
背景技术
在现代的资讯社会中，由集成电路(integrated circuit，IC)所构成的微处理系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、行动通讯设备、个人计算机等，都有集成电路的使用。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。
一般所称集成电路，是通过现有半导体工艺中所生产的晶粒(die)而形成。制造晶粒的过程，是由生产一晶圆(wafer)开始：首先，在一片晶圆上区分出多个区域，并在每个区域上，通过各种半导体工艺如沉积、光刻、蚀刻或平坦化工艺，以形成各种所需的电路路线。然后，在进行一般的测试步骤以测试内部组件是否能顺利运作。接着，再对晶圆上的各个区域进行切割而成各个晶粒，并加以封装成芯片(chip)，最后再将芯片电连到一电路板，如一印刷电路板(printed circuit board，PCB)，使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程序化的处理。
为了提高芯片功能与效能，增加集成度以便在有限空间下能容纳更多半导体组件，相关厂商开发出许多半导体芯片的堆叠技术，包括了覆晶封装(flip-chip)技术、多芯片封装(multi-chip package，MCP)技术、封装堆叠(packageon package，PoP)技术、封装内藏封装体(package in package，PiP)技术等，都可以通过芯片或封装体间彼此的堆叠来增加单位体积内半导体组件的集成度。近年来又发展一种称为穿硅通孔(through silicon via，TSV)的技术，可促进在封装体中各芯片间的内部连结(interconnect)，以将堆叠效率进一步往上提升。
穿硅通孔是一种贯穿硅基材的导体结构，缩短芯片电极之间的互连。采用这种方式可以大幅缩小芯片尺寸，提高芯片的晶体管密度，改善层间电气互联性能，提升芯片运行速度，降低芯片的功耗。现有技术的制造穿硅通孔结构的方法有穿孔优先制作(Via-First)、穿孔中间制作(Via-Middle)、或穿孔最后制作(Via-Last)技术。其制作方法大体上是先在各芯片预定处形成垂直通孔，再于各通孔内形成绝缘层，于绝缘层上形成晶种层，然后以电镀方法将通孔填满金属，再进行「基板背面薄化工艺」，将晶背抛光到使穿硅通孔的一端显露出来。
然而，在现有的封装技术中，利用穿硅通孔来堆叠封装的结构，仍面临着许多问题。如果想要穿硅通孔愈深，穿硅通孔内径就要愈大愈好。可是如果想要增加芯片的积集度，穿硅通孔的内径就要愈小愈好，如此一来穿硅通孔的深度反而会变浅，陷入两难的矛盾。请参考图1，如果想要穿硅通孔的内径愈小愈好，又要穿硅通孔的深度够深，如此一来半导体基板的厚度就要变薄，反而使得加工困难，大大增加生产成本。
另外，在堆叠封装的工艺中，还需要增加被动器件。这通常是利用表面贴装技术(SMT)将被动器件引入堆叠封装的结构中，来完成系统级集成(System-Level Integration)。或是，在多芯片封装的工艺中，也需要增加被动器件。目前的工艺水平，是在基底的有源面上增加被动器件，作为解决。但是，将被动器件引入基底的有源面上会占去有源面的空间，减低半导体芯片的集成度。
上述问题的困难点在于，目前工艺水平无法在控制成本的条件下，兼顾芯片的积集度与穿硅通孔的深度，也无法在兼顾芯片的积集度下，完成系统级集成(System-Level Integration)。
发明内容
因此，本发明提出一种穿硅通孔结构的半导体芯片以及其形成方法，可以在控制成本的条件下，在半导体芯片中形成理想内径的穿硅通孔结构，克服目前工艺水平无法同时兼顾成本、芯片的积集度与穿硅通孔深度的难点，同时一倂解决系统级集成的问题。
本发明要解决的技术问题在于，在控制成本的条件下，兼顾芯片的积集度与穿硅通孔的深度，而在半导体芯片中形成理想内径的穿硅通孔结构，同时又解决系统级集成的问题，一倂克服目前工艺水平难点。
为了解决上述技术问题，本发明采用的技术方案是：
一种半导体芯片，包括基底、第一穿硅通孔、第一穿硅通孔结构、第二穿硅通孔、第二穿硅通孔结构以及被动器件。基底具有上表面以及相对于上表面的下表面。第一穿硅通孔设置于基底中，贯穿上表面。第二穿硅通孔设置于基底中，贯穿下表面并与第一穿硅通孔相连通。第一穿硅通孔结构设置于第一穿硅通孔中，包括第一通孔导电材料。第二穿硅通孔结构设置于第二穿硅通孔中，包括与第一通孔导电材料电气连接的第二通孔导电材料。被动器件覆盖下表面，并与第二通孔导电材料电气连接。
作为本发明的一项优选方案，半导体芯片更包括：
设置于基底、第一穿硅通孔与第二穿硅通孔中的绝缘层，并同时围绕第一通孔导电材料与第二通孔导电材料。
作为本发明的另一项优选方案，半导体芯片更包括：
设置于基底、第一穿硅通孔与第二穿硅通孔中的阻挡层，并同时围绕第一通孔导电材料与第二通孔导电材料。
作为本发明的另一项优选方案，第一通孔导电材料与第二通孔导电材料不同。
作为本发明的另一项优选方案，第一通孔导电材料与第二通孔导电材料独立为铜、硅、钨、铝、镍其中一者。
作为本发明的另一项优选方案，交界面位于第一通孔导电材料与第二通孔导电材料之间，而为合金与介金属化合物其中至少一者。
作为本发明的另一项优选方案，第一穿硅通孔与第二穿硅通孔的表面粗糙度不同。
作为本发明的另一项优选方案，第一穿硅通孔与第二穿硅通孔的孔径不同。
作为本发明的另一项优选方案，第一穿硅通孔与第二穿硅通孔之间有对准误差。
本发明又提出一种形成半导体芯片的方法，包括以下步骤：
提供具有上表面以及相对于上表面的下表面的基底；
在基底中形成第一穿硅通孔，贯穿上表面而不贯穿下表面；
在第一穿硅通孔中形成第一穿硅通孔结构，其中第一穿硅通孔结构填满第一穿硅通孔并包括第一通孔导电材料；
在基底中另外形成第二穿硅通孔，贯穿下表面并暴露第一通孔导电材料；
在第二穿硅通孔中形成第二穿硅通孔结构，其中第二穿硅通孔结构填满第二穿硅通孔并包括与第一通孔导电材料电气连接的第二通孔导电材料；以及
形成覆盖下表面的被动器件，其与第二通孔导电材料电气连接。
作为本发明的一项优选方案，形成半导体芯片的方法，更包括：
形成设置于上表面与下表面至少一者上的功能层，功能层为金属层与重布线路层(redistribution layer，RDL)其中至少一者。
作为本发明的另一项优选方案，形成半导体芯片的方法更包括：
形成设置于基底、第一穿硅通孔与第二穿硅通孔中的绝缘层，而同时围绕第一通孔导电材料与第二通孔导电材料。
作为本发明的另一项优选方案，形成半导体芯片的方法更包括：
形成设置于基底、第一穿硅通孔与第二穿硅通孔中的阻挡层，而同时围绕第一通孔导电材料与第二通孔导电材料。
作为本发明的另一项优选方案，第一通孔导电材料与第二通孔导电材料不同。
作为本发明的另一项优选方案，第一通孔导电材料与第二通孔导电材料独立为铜、硅、钨、铝、镍其中一者。
作为本发明的另一项优选方案，交界面为合金与介金属化合物其中至少一者。
作为本发明的另一项优选方案，第一穿硅通孔与第二穿硅通孔的表面粗糙度不同。
作为本发明的另一项优选方案，第一穿硅通孔与第二穿硅通孔的孔径不同。
作为本发明的另一项优选方案，第一穿硅通孔与第二穿硅通孔之间有对准误差。
作为本发明的一项优选方案，形成半导体芯片的方法更包括：
在基底中形成金属内连线系统(metal interconnection system)。
作为本发明的一项优选方案，使用刻蚀工艺在基底中形成第一穿硅通孔。
作为本发明的一项优选方案，使用钻孔工艺在基底中另外形成第二穿硅通孔。
作为本发明的一项优选方案，形成半导体芯片的方法更包括：
形成第一穿硅通孔结构后，抛光基底的下表面进行基底的背面薄化工艺。
作为本发明的一项优选方案，形成半导体芯片的方法更包括：
在背面薄化工艺后，形成第二穿硅通孔。
附图说明
图1例示穿硅通孔的内径，穿硅通孔的深度与生产成本之间的关联。
图2到图9所示为本发明一优选实施例，例示形成本发明穿硅通孔结构的半导体芯片的步骤示意图。
图10所示为本发明穿硅通孔结构的半导体芯片用来电气连接其它的半导体芯片。
其中，附图标记说明如下：
100    半导体芯片               130    上表面功能层
101    第一面/上表面            140    第二穿硅通孔
102    第二面/下表面            150    第二穿硅通孔结构
109    半导体基板                151    第二通孔导电材料
110    第一穿硅通孔              152    交界面
112    绝缘层                    160    下表面功能层
113    阻挡层                    161    被动器件
120    第一穿硅通孔结构          200    半导体芯片
121    第一通孔导电材料          300    半导体芯片
具体实施方式
图2到图9所示为本发明一优选实施例，例示形成本发明穿硅通孔结构的半导体芯片的步骤示意图。如图2所示，首先提供半导体基板109，包括第一面101及第二面102。半导体基板109，例如是硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)、硅锗半导体基底(silicon germaniumsubstrate)或碳化硅基底(silicon carbide substrate)，并具有第一面101及第二面102。于本发明优选实施例中，第一面101及第二面102上形成有功能层。例如，上表面101是基底109的后端工艺(back end ofline，BEOL)面，利用集成电路制造工艺步骤将有源组件(晶体管等)、功能层与晶圆上的布线相连，包括触点、绝缘材料、金属层和芯片与封装连接的焊接点。而下表面102例如是基底109的背面(back surface)，用来容纳功能层或是被动器件。上表面101相对于下表面102。基底109厚度大体上为方便工艺制造的厚度，例如750微米(micrometer)，但并不以此为限。功能层，可以是重布线路层(redistribution layer，RDL)、金属内连线系统或是金属层。基底109中可以形成有金属内连线系统(metal interconnection system)。
然后，在基底109的上表面101上形成第一穿硅通孔(through silicon via，TSV)110，而深入基底109中，第一穿硅通孔110贯穿上表面101但不贯穿下表面102，例如具有5-10微米的内径，或是30～75微米的深度。形成第一穿硅通孔110的方法，例如先在基底109的第一面109上利用光刻形成图案化材料层，然后配合蚀刻工艺在基底109中形成一深开孔的第一穿硅通孔110。第一穿硅通孔110的蚀刻工艺可使用各种干式刻蚀或各种湿式刻蚀(等向性及非等向性蚀刻)技术。在穿硅通孔形成上特别要求其轮廓尺寸的一致性，以及穿硅通孔中不能有残渣存在，并且穿硅通孔的形成必须能够达到相当高的速度需求。
接着，如图3所示，作为本发明的一项优选方案，在第一穿硅通孔110与基底109中分别填入绝缘材料与阻挡材料，而形成绝缘层112与阻挡层113。绝缘材料与阻挡材料各自为功能不同的屏蔽材料，例如绝缘材料作为基底109和导体间的为电气绝缘的屏蔽材料。沉积绝缘层的方式，包括热化学气相沉积(Thermal CVD)法、电浆辅助化学气相沉积(PE-CVD)法、亚常压热化学气相沉积(Sub-Atmospheric Pressure Thermal Chemical Vapor Deposition，SACVD)形成的硅氧层(TEOS)，以及使用低压化学气相沉积(LP-CVD)法来沉积氮化物层(Nitride Layer)或是形成聚合物(Polymer)绝缘层。阻挡材料则为阻挡原子扩散的屏蔽材料。绝缘层112可以是利用阻挡层113可以是厚度约600埃(angstrom)的钽(Ta)金属。
然后，如图4所示，于半导体基板109第一面101的第一穿硅通孔110中形成第一穿硅通孔结构120。绝缘层112与阻挡层113围绕穿硅通孔结构120。第一穿硅通孔结构120填满穿硅通孔110，并包括第一通孔导电材料121。第一通孔导电材料121例如是铜、硅、钨、铝、或是镍。其中，铜具有优良导电率，电镀铜可作为第一穿硅通孔110的充填。钨(W)与钼(Mo)也可用来充填第一穿硅通孔110，使用钨(W)与钼(Mo)金属来进行导孔充填，可减少热机械应力。充填第一通孔导电材料121的各种方法，可以是物理气相沉积(Physical Vapor Deposition；PVD)、沉积或是溅射(Sputtering)。激光辅助化学气相沉积(Laser-Assisted Chemical Vapor Deposition)，可快速沉积钨(W)与钼(Mo)金属于深穿硅通孔内。
接着，如图5所示，利用后端工艺在上表面101上形成上表面功能层130，包括触点、绝缘材料、金属层和芯片与封装连接的焊接点。上表面功能层130，可以是重布线路层、金属内连线系统或是金属层。
然后，如图6所示，从半导体基板109的背面102进行抛光，直到半导体基板109的背面102在第一穿硅通孔110上留有预定厚度为止。本文中，「抛光，直到半导体基板在第一穿硅通孔上留有预定厚度为止」意思是，使抛光到接近第一穿硅通孔110但不接触第一穿硅通孔110时停止，换句话说，于理想停止点停止抛光时，第一穿硅通孔110上还有一个厚度的半导体基板109，还没裸露到环境中。这个预定的厚度并无特别限制，在不裸露第一穿硅通孔110越薄越有利后续的工艺。
接着，如图7所示，从基底109的下表面102另外形成第二穿硅通孔140，而深入基底109中，贯穿下表面102并暴露第一通孔导电材料121。所以，第二穿硅通孔140与第一穿硅通孔110形成对接穿硅通孔，第二穿硅通孔140与第一穿硅通孔110相连通。形成第二穿硅通孔140与第一穿硅通孔110的工艺可以不同，所以第二穿硅通孔140可能不同于第一穿硅通孔110，例如具有不同于第一穿硅通孔110的孔径、不同于第一穿硅通孔110的表面粗糙度或是不同于第一穿硅通孔110的深度。形成第二穿硅通孔140的方法，例如是钻孔工艺在基底109中形成第二穿硅通孔140。因为第二穿硅通孔140与第一穿硅通孔110是先后形成的，所以第二穿硅通孔140与第一穿硅通孔110之间可能有对准误差。
接着，如图8所示，作为本发明的一项优选方案，在第二穿硅通孔140与基底109中分别填入绝缘材料与阻挡材料而形成绝缘层112与阻挡层113。绝缘材料与阻挡材料各自为功能不同的屏蔽材料，例如绝缘材料作为基底109和导体间的电气绝缘的屏蔽材料。沉积绝缘层的方式，包括热化学气相沉积(Thermal CVD)法、电浆辅助化学气相沉积(PE-CVD)法、亚常压热化学气相沉积(Sub-Atmospheric Pressure Thermal Chemical Vapor Deposition，SACVD)形成的硅氧层(TEOS)，以及使用低压化学气相沉积(LP-CVD)法来沉积氮化物层(Nitride Layer)或是形成聚合物(Polymer)绝缘层。阻挡材料则为阻挡原子扩散的屏蔽材料。绝缘层112可以是利用阻挡层113可以是厚度约600埃(angstrom)的钽(Ta)金属。
然后，于第二穿硅通孔140中形成一第二穿硅通孔结构150。绝缘层112与阻挡层113围绕穿硅第二通孔结构150。第二穿硅通孔结构150填满第二穿硅通孔140，并包括第二通孔导电材料151。第一通孔导电材料121与第二通孔导电材料151彼此电气连接。第一通孔导电材料121与第二通孔导电材料151可以相同或是不同，例如是分别独立选自铜、硅、钨、铝、或是镍。作为本发明的另一项优选方案，第二通孔导电材料151可以是独立选自钨。由于第一通孔导电材料121与第二通孔导电材料151分别先后完成，第一通孔导电材料121与第二通孔导电材料151之间可能有交界面152。如果第一通孔导电材料121与第二通孔导电材料151不同，交界面152可能是合金与介金属化合物其中至少一者。
接着，如图9所示，利用后端工艺在下表面102上形成下表面功能层160，包括触点、绝缘材料、金属层和芯片与封装连接的焊接点，还有覆盖下表面102的被动器件161，而完成本发明穿硅通孔结构的半导体芯片100。下表面功能层160，可以是重布线路层、金属内连线或是金属层。被动器件161可以是电阻、电容、电感、或是连接器。被动器件161还会接合半导体芯片100的导线，例如电气接合第二通孔导电材料151。本发明半导体芯片100穿硅通孔的深度与穿硅通孔的内径，不受限于两难的矛盾。被动器件161可以用于堆叠封装的工艺中，一倂解决系统级集成的问题。
图10所示为本发明穿硅通孔结构的半导体芯片100用来电气连接其它的半导体芯片200与半导体芯片300。本发明穿硅通孔结构的半导体芯片100，利用下表面功能层160与上表面功能层130的触点，通过彼此电气连接的第一通孔导电材料121与第二通孔导电材料151，电气连接不相邻的半导体芯片200与半导体芯片300。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (17)

1.一种半导体芯片，其特征在于，包括：
基底，具有上表面以及相对于所述上表面的下表面；
第一穿硅通孔设置于所述基底中，贯穿所述上表面；
第一穿硅通孔结构设置于所述第一穿硅通孔中，包括第一通孔导电材料；
第二穿硅通孔设置于所述基底中，贯穿所述下表面并与所述第一穿硅通孔相连通；
第二穿硅通孔结构设置于所述第二穿硅通孔中，包括与所述第一通孔导电材料电气连接的第二通孔导电材料；以及
被动器件覆盖所述下表面，并与所述第二通孔导电材料电气连接。
2.根据权利要求1所述的半导体芯片，其特征在于，还包括：
绝缘层设置于所述基底、所述第一穿硅通孔与所述第二穿硅通孔中，所述绝缘层同时围绕所述第一通孔导电材料与所述第二通孔导电材料。
3.根据权利要求1所述的半导体芯片，其特征在于，还包括：
阻挡层设置于所述基底、所述第一穿硅通孔与所述第二穿硅通孔中，所述阻挡层同时围绕所述第一通孔导电材料与所述第二通孔导电材料。
4.根据权利要求1所述的半导体芯片，其特征在于，所述第一通孔导电材料与所述第二通孔导电材料不同。
5.根据权利要求1所述的半导体芯片，其特征在于，所述第一通孔导电材料与所述第二通孔导电材料独立为铜、硅、钨、铝、镍其中至少一者。
6.根据权利要求1所述的半导体芯片，其特征在于，交界面位于所述第一通孔导电材料与所述第二通孔导电材料之间。
7.根据权利要求1所述的半导体芯片，其特征在于，所述第一穿硅通孔与所述第二穿硅通孔的表面粗糙度不同。
8.根据权利要求1所述的半导体芯片，其特征在于，所述第一穿硅通孔与所述第二穿硅通孔的孔径不同。
9.一种形成半导体芯片的方法，其特征在于，包括：
提供基底，具有上表面以及相对于所述上表面的下表面；
在所述基底中形成第一穿硅通孔，贯穿所述上表面而不贯穿所述下表面；
在所述第一穿硅通孔中形成第一穿硅通孔结构，所述第一穿硅通孔结构填满所述第一穿硅通孔并包括第一通孔导电材料；
在所述基底中形成第二穿硅通孔，贯穿所述下表面并暴露所述第一通孔导电材料；
在所述第二穿硅通孔中形成第二穿硅通孔结构，所述第二穿硅通孔结构填满所述第二穿硅通孔并包括与所述第一通孔导电材料电气连接的第二通孔导电材料；以及
形成覆盖所述下表面的被动器件，其与所述第二通孔导电材料电气连接。
10.根据权利要求9所述的形成半导体芯片的方法，其特征在于，更包括：
形成设置于所述基底、所述第一穿硅通孔与所述第二穿硅通孔中的绝缘层，所述绝缘层同时围绕所述第一通孔导电材料与所述第二通孔导电材料。
11.根据权利要求9所述的形成半导体芯片的方法，其特征在于，更包括：
形成设置于所述基底、所述第一穿硅通孔与所述第二穿硅通孔中的阻挡层，所述阻挡层同时围绕所述第一通孔导电材料与所述第二通孔导电材料。
12.根据权利要求9所述的形成半导体芯片的方法，其特征在于，所述第一通孔导电材料与所述第二通孔导电材料不同。
13.根据权利要求9所述的形成半导体芯片的方法，其特征在于，所述第一通孔导电材料与所述第二通孔导电材料独立为铜、硅、钨、铝、镍其中至少一者。
14.根据权利要求9所述的形成半导体芯片的方法，其特征在于，交界面位于所述第一通孔导电材料与所述第二通孔导电材料之间并为合金与介金属化合物其中至少一者。
15.根据权利要求9所述的形成半导体芯片的方法，其特征在于，所述第一穿硅通孔与所述第二穿硅通孔的表面粗糙度不同。
16.根据权利要求9所述的形成半导体芯片的方法，其特征在于，所述第一穿硅通孔与所述第二穿硅通孔的孔径不同。
17.根据权利要求9所述的形成半导体芯片的方法，其特征在于，更包括：
形成设置于所述上表面与所述下表面至少一者上的功能层，所述功能层为重布线路层与金属层其中至少一者。
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