CN104752337A - 半导体结构及其形成方法 - Google Patents

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Abstract

本公开提供了半导体结构及其形成方法。本发明的实施例通常涉及诸如半导体晶片的电子元件，并且更具体地涉及用于使用穿硅通孔(TSV)和背面布线的布置的多个半导体晶片的双面三维(3D)分层体系结构方案。在实施例中，第一字线体系结构可以在IC芯片的正面上形成，并且通过晶片内TSV连接到在IC芯片背面上形成的第二字线体系结构，从而重新安置到IC芯片的背面的需要的布线。

Description

半导体结构及其形成方法
技术领域
本发明一般地涉及诸如半导体晶片的电子元件，并且更具体地涉及用于多个集成电路(IC)芯片的3D集成方案中的分层体系结构，其中在IC芯片正面上的全局电路和局部电路通过晶片间和晶片内穿硅通孔(TSV)的布置耦合至IC芯片背面上的全局信号线。
背景技术
由于为了将更多的器件容纳到封装中，半导体器件中的封装密度持续增大，因此三维(3D)芯片堆叠技术已经更广泛地用于工业中。通常，半导体晶片包括构建在硅衬底上的若干层集成电路(IC)(例如，处理器、可编程器件、存储器件等)。芯片的顶层可以通过穿硅通孔(TSV)或者互连件连接至晶片的底层。为了形成3D芯片堆叠，两个或更多个晶片放置在彼此的顶部上并且接合。
3D芯片堆叠技术提供许多潜在益处，包括，例如，通过片上系统(SOC)解决方案的更高的集成、改善的形状因子(form factor)、更低的成本以及提高的性能。另外，3D芯片堆叠技术可以为芯片提供其它功能。通过3D芯片堆叠形成的SOC体系结构可以使在其他方面具有不兼容工艺流程的产品(例如，逻辑电路和动态随机存取存储器(DRAM))实现高带宽连通性。目前，有许多用于3D芯片堆叠技术的应用，包括高性能处理器件、视频和图形处理器、高密度和高带宽存储器芯片以及其它SOC解决方案。
发明内容
根据本发明的一个实施例，公开了一种方法。该方法可以包括：形成从集成电路(IC)芯片的正面延伸到IC芯片的背面的一个或者多个晶片内穿过衬底的通孔(TSV)；在IC芯片的正面布线层中形成局部体系结构，该局部体系结构具有电连接至一个或者多个晶片内TSV的一个或者多个局部特征部件；以及在IC芯片的背面布线层中形成全局体系结构，该全局体系结构连接至所述一个或者多个晶片内TSV并且使一个或者多个局部特征部件电耦合在一起。
根据本发明另一个实施例，公开了一种方法。该方法可以包括：形成从集成电路(IC)芯片的正面延伸到IC芯片的背面的一个或者多个晶片内穿过衬底的通孔(TSV)；在IC芯片的正面布线层中形成局部体系结构，该局部体系结构具有电连接至一个或者多个晶片内TSV的一个或者多个局部特征部件；在IC芯片的背面布线层中形成全局体系结构，该全局体系结构连接至一个或者多个晶片内TSV并且使一个或者多个局部特征部件电耦合在一起；以及形成延伸穿过所述IC芯片的外周的整体厚度的一个或者多个晶片间TSV，所述晶片间TSV的宽度是所述一个或者多个晶片内TSV的宽度的近似1.25倍至近似30倍大。
根据本发明另一个实施例，公开了一种结构。该结构可以包括：从集成电路(IC)芯片的正面延伸到IC芯片的背面的一个或者多个晶片内穿过衬底的通孔(TSV)；IC芯片的正面布线层中的局部体系结构，该局部体系结构具有电连接至一个或者多个晶片内TSV的一个或者多个局部特征部件；以及在IC芯片的背面布线层中的全局体系结构，该全局体系结构连接至所述一个或者多个晶片内TSV并且使一个或者多个局部特征部件电耦合在一起。
附图说明
下列详细说明将结合附图得到最好的理解，所述详细说明以示例的方式给出而不旨在将本发明仅限制于此，在附图中可以不示出所有结构。
图1是图示根据本发明实施例在半导体衬底中形成多个晶片内TSV的横截面视图。
图2是图示根据本发明实施例在半导体衬底的正面上形成布线层的横截面视图。
图3是图示根据本发明实施例在图2所示的结构上形成第一钝化层的横截面视图。
图4是图示根据本发明实施例将图3所示的结构接合至第二晶片的横截面视图。
图5是图示根据本发明实施例去除半导体衬底的背面的一部分的横截面视图。
图6是图示根据本发明实施例在半导体晶片的背面上形成背面电介质层和背面布线的横截面视图。
图7是图示根据本发明实施例贯穿第一晶片和第二晶片的整个厚度形成晶片间TSV的横截面视图。
图8是图示根据本发明实施例在晶片的正面和背面上使用金属层面的双面3D分层的存储器字线的等距视图。
图9是图示根据本发明实施例的双面3D分层字线体系结构以及主数据线双面3D分层列体系结构的等距视图。
图10是图示根据本发明实施例的双面3D分层字线体系结构以及双面3D分层逻辑计时联网体系结构的等距视图。
图11是图示根据本发明实施例的双面3D分层字线体系结构的示意图。
图12是图示根据本发明实施例用于电源双面3D集成分层字线体系结构的晶片内TSV的集成的示意图。
图13是图示根据本发明实施例用于主数据线(PDL)通信的双面3D分层体系结构的示意图。
图14是图示根据本发明实施例用于在两个或更多个IC芯片之间延伸的PDL通信的双面分层体系结构的示意图。
图15是图示根据本发明实施例晶片内TSV、晶片间TSV和背面布线的布置的顶视图和横截面视图。
图16是图示根据本发明实施例晶片内TSV、晶片间和背面布线的布置的顶视图。
附图不一定是按比例绘制的。附图仅仅是示意性的，并不旨在描绘本发明的具体参数。附图旨在仅描绘本发明的典型实施例。在附图中，相同的附图标记代表相同的元件。
具体实施方式
此处公开了要求保护的结构和方法的详细实施例；然而，应当理解，公开的实施例仅仅是对要求保护的可以以各种形式实现的结构和方法的说明。然而，本发明可以以许多不同的形式来实现，不应该被解释为限于这里阐述的示例的实施例。相反，提供这些示例的实施例，以使得本公开将是彻底和完整的，并将本发明的构思完全传达给本领域技术人员。
在下面的描述中，为了提供对本发明的全面理解，阐述了许多具体细节，例如特定的结构、组件、材料、尺寸、处理步骤以及技术。本领域普通技术人员将意识到，可以在没有这些特定细节的情况下实践本发明。在其它实例中没有详细描述公知结构或者处理步骤以免使本发明变得模糊。还应当理解，当提到例如层、区域或者衬底的元件在另一个元件“上”或“上方”时，它可以直接在该另一元件上或者也可以存在介于中间的元件。相对地，当提到元件“直接位于另一元件上”或“直接位于另一元件上方”时，则表示没有任何介于中间的元件存在。还应该理解，当提到元件在“在另一元件下”、“在另一元件下方”或“在另一元件之下”时，其可以直接在其它元件下或之下，或者可以存在介于中间的元件。相对地，当提到元件“直接位于另一元件下”或“直接位于另一元件下方”时，则表示没有介于中间的元件存在。
为了不模糊本发明实施例的介绍，在以下具体实施例中，为了介绍和说明目的，本领域所公知的一些处理步骤或操作可以合并起来，并且在一些实例中可能没有详细的描述。在其它实例中，本领域所公知的一些处理步骤或操作可能完全没有描述。应当理解，以下描述更关注于本发明各种实施例的区别特征或元件。
本发明一般地涉及诸如半导体晶片的电子元件，并且更具体地涉及用于使用穿硅通孔(TSV)和背面布线布置的多个半导体晶片中的电力、字线、数据线和逻辑信号的分段3D路由体系结构方案。实现分段3D路由方案的一个方式可以包括通过晶片内TSV将信号从IC芯片正面上的器件路由至更厚的背面布线，以及然后通过晶片内TSV将信号路由回正面上的其它器件。该实现方式还可以包括用于芯片至芯片通信的较大晶片间TSV和/或耦合至连接到背面布线层的开关或直接耦合至背面布线层的外部电源。背面布线可以接着通过晶片内TSV连接至正面上的电路。仅在必要时，该布置才可以允许将电力供应至正面上的特定电路(即，电力选通方法)。该电力选通方法可以允许将有缺陷的电路与电源隔离，其可以提高3D芯片成品率。另外，选择性地接通和关闭开关的能力，由于器件泄露的待机电流也可以减小。下面将通过参考附图1-16详细描述使用用于分层解码体系结构的晶片内TSV和晶片间TSV实现分段3D路由方案的实施例。
应当理解，尽管此处描绘了具体的晶片衬底接合工艺流程，但是这种描述仅仅是示例性的，并且此处公开的原则还适用于各种类型的TSV导电材料、电介质和粘合剂界面材料，以及多种类型的半导体晶片和衬底。因而，除传统的“穿硅通孔”意思以外，缩写“TSV”还可以用于更一般地指“穿过衬底的通孔”。此外，这种接合可以包括诸如面对面、面对背和面对面对背接合的布置，并且这种接合结构还可以包括微机电系统(MEMS)结构。
现在参考图1，示出了结构100的横截面视图。图1示出了使用已知技术在半导体衬底102中形成多个晶片内TSV 104。在一个实施例中，半导体衬底102可以由块状半导体衬底组成，该块状半导体衬底由若干已知半导体材料(例如Si、应变Si、Ge、SiGe、Si:C、SiGeC、Si合金、Ge合金和化合物(例如III-V和II-VI)半导体材料)中的任何一个制成。化合物半导体材料的非限制性示例包括GaAs、InAs和InP或者它们的任意组合。半导体衬底102可以大约是，但不限于几百微米厚。例如，尽管厚度范围可以根据涉及的应用而改变，但是半导体衬底102的厚度T102的范围可以从大约10μm至大约1000μm。
尽管没有在图1中描绘，但是半导体衬底102还可以由绝缘体上半导体(SOI)衬底组成。SOI衬底通常至少由在电介质层之上的SOI层组成，该电介质层常被称为掩埋电介质层。基础半导体层可以存在于电介质层下面。SOI层和基础半导体层可以由与上述块状半导体衬底类似的材料组成。可以通过将高能掺杂剂注入块状半导体衬底形成掩埋电介质层，然后对该结构进行退火以形成掩埋氧化物层。在另一个实施例中，掩埋电介质层可以在SOI层形成之前沉积或者生长。在又另一个实施例中，可以使用晶片接合技术形成SOI衬底，其中使用胶水、粘合剂聚合物或直接接合形成接合的晶片对。掩埋电介质层可以具有从大约100nm到大约500nm厚的厚度范围。尽管加工厚度范围可以根据应用而不同，但是SOI层可以具有与掩埋电介质层类似的厚度，并且基础半导体层可以具有从大约10μm到大约1000μm的厚度范围。
可以通过适合于形成TSV的任何已知的图案化和蚀刻工艺形成晶片内TSV 104。在一个实施例中，可以通过在半导体衬底102的正面106上以及在存在于其上的任何FEOL结构(未示出)的上方形成光致抗蚀剂层(未示出)以形成晶片内TSV 104。然后，可以使用光刻工艺对光致抗蚀剂层进行图案化以暴露半导体衬底102的部分。然后，可以对半导体衬底102的暴露部分进行蚀刻，优选地使用例如反应离子蚀刻(RIE)的干蚀刻工艺以形成TSV沟槽(未示出)。然后，可以在TSV沟槽(未示出)内形成绝缘衬垫(未示出)。
紧接着，可以使用任何已知技术(例如，沉积或者电镀)用导电材料110填充TSV沟槽(未示出)。在实施例中，可以在TSV沟槽(未示出)内以及绝缘衬垫(未示出)的顶部沉积籽晶层(未示出)以促进电镀导电材料110。然后，可以执行平坦化工艺(例如化学机械平坦化(CMP))以去除任何多余材料。
导电材料110可以包括，但不限于铜(Cu)、钨(W)、它们的合金或者足够低电阻率的其它金属材料。绝缘衬垫(未示出)可以是氧化硅或者氮化硅或者其它绝缘体材料。籽晶层(未示出)可以在绝缘衬垫(未示出)上形成，并且可以对导电材料110起到粘合剂和扩散阻挡的作用。籽晶层(未示出)可以由一个或多个金属氮化物(例如氮化钛(TiN)、氮化钽(TaN)或其它这种合适的材料)层组成。
应当注意，晶片内TSV 104可以不延伸贯穿半导体衬底102的整个厚度T102。可以在下面参考图5描述的后续处理步骤中使半导体衬底102的背面108减薄或者凹进之后暴露晶片内TSV 104的底部。在一个实施例中，晶片内TSV 104中的每一个可以具有范围从大约0.05μm到大约0.5μm的宽度W104。在另一个实施例中，晶片内TSV 104中的每一个可以具有范围从大约0.1μm到大约0.4μm的宽度W104。在一个实施例中，晶片内TSV 104可以具有大约1:40的宽高比，并且因而可以称为高宽高比TSV。应当注意，上面描述的关于晶片内TSV 104的制造技术可以针对它们在制造高宽高比TSV中的适用性进行具体地选择。
应当注意，在制造期间可以在半导体衬底102中的多个点处形成晶片内TSV 104。在实施例中，可以在前端制程(FEOL)结构(未示出)已在在半导体衬底102正面106之上的外延层(未示出)中形成之后形成晶片内TSV 104。可以优选地在FEOL/中端制程(MOL)处理期间，或者最迟在Mx层形成期间，通过在外延层(未示出)上进行图案化并且穿过其进行蚀刻形成晶片内TSV 104。
在另一个实施例中，晶片内TSV 104可以稍后在过程中形成，在形成FEOL结构和正面布线层(图2)之后，以及在使用已知技术将半导体衬底102背面108减薄之后。从而可以通过从背面108贯穿减薄的半导体衬底102的整个厚度进行蚀刻以形成背面沟槽(未示出)来形成晶片内TSV 104。在该实施例中，在较早FEOL处理期间，背面沟槽(未示出)的“底部”可以与在半导体衬底102的正面106上形成的着陆垫片(未示出)接触。着陆垫片(未示出)可以由具有与半导体衬底102不同蚀刻速率的导电材料组成，并且可以在形成背面沟槽(未示出)期间充当蚀刻终止。然后，可以通过使用基本上与如上描述的那些类似的技术用导电材料填充背面沟槽(未示出)来形成晶片内TSV 104。在实施例中，可以执行各向异性蚀刻(例如RIE)以从背面沟槽(未示出)的底部仅去除绝缘衬垫(未示出)的底部部分。去除绝缘衬垫的底部部分以确保贯穿晶片内TSV 104的整个长度以及具体地在TSV的导电材料与相应的着陆垫片之间的电连通性。
现在参考图2，示出了结构200的横截面视图。图2图示了在结构100上的一个或者多个晶体管或者FEOL结构(未示出)的上方形成一个或者多个布线层202以形成第一集成电路(IC)芯片201(在下文中，“第一IC芯片”)。在一个实施例中，如本领域中公知的，第一IC芯片201可以表示具有FEOL、MOL和后端制程(BEOL)结构形成于其上的存储器芯片。然而，应当注意，第一IC芯片201可以是具有存在于其上的任何类型IC器件的晶片或者处理器芯片，包括多堆叠晶片。因此，此处提供的方法可以用于同质(homogeneous)晶片接合/堆叠(即，存储器至存储器、逻辑至逻辑等)或者异质(heterogeneous)晶片接合/堆叠(即，存储器至逻辑等)。
应当理解，布线层202仅仅是说明性的。在实际器件中，可以有若干层绝缘体材料以及在其中形成的关联布线。在实施例中，布线层202可以包括具有Mx布线204的Mx层206、具有Mx+1布线210的Mx+1层208、具有Mx+2布线214的Mx+2层212以及具有Mx+3布线220的Mx+3层216。Mx层206、Mx+1层208、Mx+2层212以及Mx+3层216可以由绝缘体(例如电介质)组成。电介质可以包括任何合适的电介质材料，例如，氧化硅、氮化硅、氢化硅碳氧化物、硅基低k电介质、多孔电介质或者包括多孔有机电介质的有机电介质。可以使用已知的合适沉积技术形成Mx层206、Mx+1层208、Mx+2层212和Mx+3层216，例如，原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、旋转涂布沉积(spin on deposition)或者物理气相沉积(PVD)。尽管可以明确地预期更大或更小的厚度，但是Mx层206、Mx+1层208、Mx+2层212以及Mx+3层216可以各自具有范围从大约70nm到大约140nm的厚度。
Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220可以是，例如在典型布线结构中见到的典型布线、通孔或线路。Mx布线204、Mx+1线路210、Mx+2线路214以及Mx+3线路220可以由包括例如铜、铝或者钨的导电互连材料制成。可以使用传统图案化/蚀刻技术(例如，光刻和RIE)以及传统填充技术(例如电镀、无电镀敷、化学气相沉积、物理气相沉积或者各方法的组合)形成导电互连材料。导电互连材料还可以包括掺杂剂，例如锰、镁、铜、铝或者其它已知掺杂剂。在一些实施例中，可以在Mx布线204、Mx+1线路210、Mx+2线路214以及Mx+3线路220中形成各种衬垫(未示出)。在一个实施例中，衬垫可以包括，例如，氮化钽层，继之以钽层。其它阻挡衬垫可以包括单独地或者与任何其它合适衬垫结合的锰、钴或者钌。
在实施例中，Mx布线204、Mx+1线路210、Mx+2线路214以及Mx+3线路220可以具有基本上与晶片内TSV 104的宽度类似的宽度。这可以允许晶片内TSV 104直接连接至FEOL结构(未示出)和布线层202而不用显著改变，从而最小化来自第一IC芯片201正面106上的晶片内TSV 104的任何面积代价。
现在参考图3，示出了结构300的横截面视图。图3图示了在准备芯片接合中在第一IC芯片201上形成第一接合层302。第一接合层302可以由氧化物或者其它合适类型绝缘体材料(包括任何永久性粘合剂材料)组成。在实施例中，第一接合层302还可以包括其中限定的金属区(未示出)以用作为与第二IC芯片的电接触件。可以使用已知的合适沉积技术(例如，ALD、CVD、PECVD、旋转沉积或者PVD)形成第一接合层302。应当注意，尽管将第一接合层302图示为一个层，但是可以设想第一接合层302可以由多个层组成。
现在参考图4，示出了结构400的横截面视图。图4图示了通过将第一IC芯片201上的第一接合层302接合到第二IC芯片404上的第二接合层402以将第一IC芯片201接合到第二IC芯片404。第二接合层402可以基本上类似于第一接合层302并且使用基本上类似于上面参照图3描述的那些技术形成。在使用氧化物形成第一接合层302和第二接合层402的实施例中，氧化物至氧化物的接合(例如，表面活化、清洗、初始接合和退火)可以用于将第一接合层302与第二接合层402接合到一起。另外，可以使用永久性粘合剂接合或者本领域中在电绝缘层之间产生强接合的任何其它合适技术。其它示例性技术可以包括金属至金属的热压接合或者其它已知混合接合技术。可以在第一接合层302与第二接合层402之间形成接合界面406。接合界面406可以完全由绝缘材料或者由在其中具有导电区域(未示出)的绝缘材料组成。
应当注意，如本领域中已知的，第二IC芯片404可以是具有FEOL、MOL和BEOL结构(未示出)形成其上的存储器芯片或者处理器芯片。更一般地，第二芯片404可以是具有存在于其上的任何类型IC器件的晶片。甚至更一般地，第一IC芯片201和第二IC芯片404两者可以表示在衬底上形成的任何类型IC器件，在衬底上期望以3D方式集成相同或者其它类型集成电路器件。
现在参考图5，示出了结构500的横截面视图。图5图示了使半导体衬底102的背面108的一部分凹进以暴露晶片内TSV 104之后的结构400(图4)。在实施例中，可以使用任何已知技术(包括，例如，氢氟酸/硝酸/乙酸(HNA)蚀刻、反应性离子蚀刻(RIE)或者它们的组合)使背面108的部分凹进。在这些情况下，如在附图中图示的，凹进技术可以对晶片内TSV 104选择性地去除仅衬底102的部分，导致晶片内TSV的部分504保留在背面108上方。在晶片内TSV 104包括绝缘衬垫(未示出)的实施例中，可以使用蚀刻工艺(例如RIE)去除绝缘衬垫(未示出)的部分，以便暴露由导电材料110组成的底部TSV表面502。这些允许导电路径穿过半导体衬底102的整体厚度。
在另一个实施例中，可以使用基本上非选择性的技术(包括，例如，研磨、化学机械平坦化(CMP)或者它们的组合)使背面108的部分凹进。在这些情况下，凹进技术还可以去除晶片内TSV 104的部分，以便暴露底部TSV表面502。在该实施例中，底部表面502可以基本上与半导体衬底102的背面108共面。
现在参考图6，示出了结构600的横截面视图。图6图示了在结构500上形成背面电介质层602和背面布线604。可以在半导体晶片102的背面108上形成背面电介质层602。背面电介质层602可以基本上类似于Mx层206、Mx+1层208、Mx+2层212和Mx+3层216并且可以使用如上面参考图2描述的那些基本上类似的技术形成。在底部TSV表面502延伸到背面108之外的实施例中，可以通过使用任何已知毯式沉积工艺沉积电介质材料(未示出)以形成背面电介质层602。然后，可以使用任何已知平坦化工艺对电介质材料(未示出)进行平坦化，以便底部TSV表面502基本上与背面电介质层602的上表面齐平。
在底部TSV表面502基本上与背面108齐平的实施例中，在背面电介质层602形成以连接晶片内TSV 104之后，可以穿过背面电介质层602的整体厚度形成背面接触件(未示出)。背面接触件(未示出)可以基本上类似于晶片内TSV 104并且可以使用如上面参考图1描述的那些基本上类似的技术形成。
在实施例中，可以在背面电介质层602上形成背面布线电介质层608。背面布线电介质层608可以基本上类似于背面电介质层602并且可以使用基本上类似的技术形成。然后，可以在背面布线电介质层608中形成背面布线604。背面布线604可以电连接至晶片内TSV104，该晶片内TSV 104可以接着连接至FEOL结构(未示出)和正面布线层202。在于背面电介质层602中形成背面接触件(未示出)的实施例中，背面布线604可以电连接至背面接触件(未示出)，该背面接触件依次连接到晶片内TSV 104。
背面布线604布线可以基本上类似于Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220并且可以使用如上面参考图2描述的那些基本上类似的技术形成。然而，背面布线604可以基本上比Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220厚。在一个实施例中，背面布线604的厚度可以是Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220的厚度的近似8倍至近似10倍大。在实施例中，背面布线604可以用作使用晶片内TSV 104布置在正面106中的全局电路和局部电路之间的通信通路，在下面参考图8-16详细地讨论其细节。
现在参考图7，示出了结构700的横截面视图。结构700图示了IC芯片的堆叠，并且可以被称为3D集成结构。图7图示了穿过结构600(图6)的整体厚度形成晶片间TSV 702。晶片间TSV 702可以基本上类似于晶片内TSV 104并且可以使用如上面参考图1描述的那些基本上类似的技术形成。然而，晶片间TSV 702可以大于晶片内TSV 104。在一个实施例中，晶片间TSV 702可以具有范围从大约0.5μm到大约3μm的宽度W702。另外，由于晶片间TSV 702通过多个晶片，每个都潜在地具有不同组成的多个层，因此可以使用多步蚀刻工艺。在实施例中，可以在结构700外周处或者附近形成晶片间TSV 702，并且更具体地，在第一IC芯片201和第二IC芯片404的外周处或者附近形成晶片间TSV 702。
通常，晶片间TSV 702可以电连接3D集成结构中的堆叠晶片的一些或者全部。更具体地，晶片间TSV 702可以电连接3D集成结构堆叠晶片的一些或者全部的背面。应当注意，在任何想得到的配置中，可以使用晶片内TSV(例如晶片内TSV 104)和晶片间TSV(例如晶片间TSV 702)的组合在3D集成结构各处分配电信号。
在本实施例中，晶片间TSV 702可以将第一IC芯片201电连接至第二IC芯片404。更具体地，晶片间TSV 702可以将第二IC芯片404中的背面布线(未示出)电连接至第一IC芯片201的背面布线604。在实施例中，晶片间TSV 702可以耦合至第二IC芯片正面的顶部金属。晶片间TSV 702可以用来传送3D集成结构中多个晶片之间的电力信号或者输入/输出(IO)信号。应当注意，设想了3D集成结构可以具有仅传送电力信号、仅传送IO信号或者两者的组合的晶片间TSV的实施例。在上述实施例中的任何一个中，可以将电力信号或者输入/输出(IO)信号从晶片间TSV 702传送到背面布线604中。
在晶片间TSV 702中的一个传送电力信号的实施例中，背面布线604可以电连接至晶片间TSV 702。可以从晶片间TSV 702传送电力信号并且使用背面布线604分配电力信号。可以通过背面布线604和晶片内TSV 104将电力信号传送至正面布线层202。在实施例中，晶片间TSV 702可以连接到第一IC芯片201的正面106上的电力开关以及附加芯片上的附加电力开关，以便电力信号可以耦合至多个芯片。在晶片间TSV 702中的一个传送IO信号的实施例中，可以通过背面布线604和晶片内TSV 104将IO信号从晶片间TSV 702传送到正面布线层202。
在形成晶片间TSV 702之后，为了使用如上面参考图5描述的那些基本上类似的技术将附加IC芯片(未示出)接合至结构700，可以在背面布线电介质层608和背面布线604上形成附加接合层(未示出)。然后，可以重复上面参考图1-7描述的工艺以形成一个或者多个附加3D集成晶片。
现在参考图8，示出了根据实施例的结构800的等距视图，其中第一IC芯片201(图7)是具有分层体系结构的超大规模集成(VLSI)芯片。图8图示了具有双面分层体系结构的第一IC器件201(图7)的等距视图。双面分层体系结构可以指局部信号线路可以位于正面布线层202中以支持局部电路、晶体管或者FEOL结构而全局信号线路可以位于背面布线604中的布置。应当注意，为了说明性目的，没有在图8中描绘衬底102(图7)和正面布线层202(图7)，以便更清楚地描绘双面3D分层体系结构的通路。
在本实施例中，结构800可以表示VLSI芯片(优选地为存储器芯片)，除晶片内TSV 104和晶片间TSV 702以外，该VLSI芯片具有一个或者多个全局电路802(即，全局字线解码器)、一个或者多个全局信号线路804(即，全局字线)、一个或者多个局部电路806(即，局部字线驱动器)和一个或者多个局部信号线路808(耦合至多个存储器单元的局部字线)。通常，可以使用晶片内TSV 104和晶片间TSV 702结合背面布线604在位于正面106上的不同特征部件之间进行电连接。
通常，将在正面布线层202中制造分层体系结构(尤其对于存储器芯片)。在本实施例中，可以在正面晶体管和布线层202中制造一个或者多个全局电路802、一个或者多个局部电路806和一个或者多个局部信号线路808，而一个或者多个全局信号线路804可以在背面布线604中进行制造。一个或者多个全局电路802可以通过晶片内TSV 104与一个或者多个全局信号线路804进行通信。因此，可以在每个存储器阵列段中对存储器芯片的分层体系结构进行分段而不需要间断(break)存储器阵列，其中晶片内TSV 104充当正面106与背面108之间的连接，使用背面布线604以使正面106上的局部电路和全局电路耦合。
更具体地，双面3D分层体系结构可以用于存储器的分层解码体系结构。可以通过使用晶片内TSV 104将在半导体衬底102正面106上形成的一个或者多个全局电路802(在实施例中，其可以是全局解码器)的输出信号连接至背面布线604中的一个或者多个全局信号线路804(在实施例中，其可以是全局解码信号)来实现双面3D分层解码体系结构。一个或者多个全局解码信号804可以沿着可以连接到其它晶片内TSV 104的背面108的长度行进。然后，可以通过不同晶片内TSV 104将输出信号返回到正面106，其中，输出信号可以行进到一个或者多个局部电路806(在实施例中，其可以是局部字线驱动器)。然后，一个或者多个局部电路806可以通过局部信号线路808连接到比特单元阵列(未示出)中的一个或者多个比特单元。可选地，局部信号线路808可以直接耦合到存取存储器单元而无需局部字线驱动器。在一个实施例中，单个的全局解码信号804可以位于传送电力信号的背面布线604的两个单个布线之间。还可以通过晶片间TSV 702、背面布线604和晶片内TSV将电力路由至正面106。下面可以参考图12对该布置进行描述。
作为背面布线604的一部分，一个或者多个全局信号线路804的厚度可以是正面布线层202中的一个或者多个局部信号线路808的厚度的近似8倍至近似10倍大。应当注意，以简化形式描绘了一个或者多个全局电路802和一个或者多个局部电路806，并且为了说明性目的没有在图8中描绘比特单元阵列以及半导体衬底102和正面布线层202，以便更清楚地描绘双面3D分层字线体系结构的通路。
有利地，可以通过将布线中的一些重新安置到背面布线604以减少正面布线层202的布线量。更具体地，晶片间TSV 104允许全局电力信号、IO信号和字线信号的分配在正面布线层202与背面布线604两者之间展开。另外，背面布线604和全局信号线路804由于其较大的尺寸可以具有比典型正面布线更低的电阻以及更长的运行长度，这可以减少对通常可以在IC芯片正面上单独形成的传统字线体系结构中见到的可以减薄布线的控制/中继器组的需要。可选地，局部电路802可以包括1/n个解码功能(即，n＝4)，以使得全局信号布线节距804增加为n这么大。这导致克服全局信号804需要的节距比多个局部信号线路808大。因而，每个全局信号线路804可以能够驱动更多的比特单元阵列。另外，双面3D分层字线体系结构允许多个局部电路806由一个共享全局电路802支持，从而提高存储器面积效率。
现在参考图9，并且在另一个实施例中，示出了结构900的等距视图。图9图示了VLSI芯片中的双面3D数据线路体系结构的结合，并且具体地为除了用于存储器字线路由的3D分层体系结构以外的主数据线路路由。在该实施例中，可以在背面108上形成主数据线路902(在下文中，“PDL”)作为背面布线604的一部分。可以通过晶片内TSV 104将PDL 902连接到用于正面106上的存储器阵列(未示出)的多个感测放大器(SA)904。PDL 902的厚度可以是局部信号线路808的厚度的近似8倍至近似10倍大。由于大直径PDL902的较低电阻，其允许与传统薄正面布线相比更长的运行长度，因此该布置可以减少正面106上需要的布线量并且可以减少对控制电路/中继器组的需要。
现在参考图10，并且在另一个实施例中，示出了结构1000的等距视图。图10图示了双面3D分层逻辑计时联网体系结构与用于存储器字线路由的3D分层体系结构的结合。在该实施例中，可以通过晶片内TSV 104将一个或者多个逻辑缓冲器1002(在下文中，“逻辑缓冲器”)连接到背面布线604的分布网格1004。然后，将分布网格连接至不同晶片内TSV 104，该不同晶片内TSV 104可以接着连接到在布线层202(图7)中形成的薄逻辑布线1006和局部逻辑特征部件1008，该布线层202在正面106上形成。布线层202可以沿x方向或者y方向或者两个方向行进。由于大直径分布网格1004的较低电阻，其允许与传统薄正面布线相比更长的运行长度，因此该布置可以减少正面106上需要的布线量并且可以减少对控制电路/中继器组的需要。在实施例中，局部逻辑器件1008可以是可以驱动相应局部逻辑网络的局部逻辑缓冲器。在实施例中，双面3D分层逻辑计时联网体系结构可以是时钟树形网络。换句话说，一个全局时钟缓冲器1002可以通过晶片内TSV 104驱动背面108上的全局时钟树形布线1004。然后，全局时钟树形布线1004可以通过晶片内TSV 104连接至局部逻辑特征部件1006(其可以是局部时钟驱动器)。局部逻辑特征部件1006可以驱动相应的局部时钟树(未示出)。
现在参考图11，并且在另一个实施例中，示出了示意图1100。图11图示了双面3D分层字线体系结构，其中信号全局字线(GWL)804位于背面108(图7)上并且所有其它特征部件被包括在正面106(图7)上。不同于通常用于2D存储器的传统分层字线结构，在背面布线604中在第一IC芯片201(图7)的背面108(图7)上形成信号GWL 804。更具体地，可以使用晶片内TSV 104将正面106(图7)上的全局解码器电路1102耦合至背面布线604(图7)中的信号GWL 804。信号GWL 804可以在存储器阵列1104下方的背面108(图7)上行进并且可以使用晶片内TSV 104将其耦合至正面106(图7)上的局部字线驱动器电路1106。该布置可以引起正面106(图7)上局部字线808的激活。由于在减薄半导体衬底102(图7)之后，在背面108(图7)上形成信号GWL 804，因此正面106上的GWL不需要附加布线。另外，信号GWL 804可以由厚的低电阻布线制成，其可能能够通过每个全局解码器电路1102支持比传统2D分层解码体系结构中多的存储器段1108和/或存储器块(tile)1110。
在该双面3D分层字线体系结构中，背面108(图7)上的信号GWL 804可以具有比正面106中的局部字线808布线节距大得多的布线节距。可以通过在局部字线驱动器电路1106中的选择信号(SEL)中的一个内包括1/n(即，n＝4)解码功能解决该问题，从而允许信号GWL 804布线节距高达n(即，n＝4)。这可以导致一个信号GWL 804通过一个晶片内TSV 104耦合至局部字线驱动器电路1106中的n个。每个局部字线驱动器电路1106可以耦合至n个局部字线808中的一个，从而克服布线节距问题。
现在参考图12，并且在另一个实施例中，示出了示意图1200。图12图示了用于上面参考图11描述的电源双面3D分层字线体系结构的晶片内TSV 104的集成。除上面参考图11描述的GWL布置以外，可以在背面布线604(图7)中的背面108(图7)上形成一个或者多个电力总线线路1202。更具体地，可以通过晶片间TSV 702将全局电源提供给每个单个的IC芯片(例如，第一IC芯片201(图7))，该全局电源对于在3D封装中堆叠的超过一个的芯片是共用的。晶片间TSV 702可以耦合至在背面布线604(图7)中形成的电力线路1204。电力线路1204可以通过晶片内TSV 104耦合至在正面106(图7)上形成的电力栅极开关1206。可以使用晶片内TSV 104将电力栅极开关1206的输出耦合至背面108(图7)上的一个或者多个电力总线线路1202，充当晶片内电源。然后，可以通过晶片内TSV 104将一个或者多个电力总线线路1202连接到局部字线驱动器电路1106。在实施例中，一个或者多个电力总线线路1202可以通过晶片内TSV 104直接耦合至局部字线驱动器电路1106，而无需通过电力栅极开关1206的第一路由。在实施例中，用于GWL体系结构和电力总线线路1202的晶片内TSV 104可以优选地布置在耦合至GWL 1202的多个存储器阵列段中的每个列段间断中。可以在存储器IP(未示出)的外周或者存储器IP(未示出)中的扇区(未示出)的外周上布置用于主电源的晶片间TSV 702。
现在参考图13，并且在另一个实施例中，示出了示意图1300。图13图示了双面3D分层体系结构可以用于主数据线路(PDL)通信的实施例。如附图所示，PDL 1304可以垂直于全局字线信号线路(GWL)804行进并且可以在外围电路(未示出)与存储器块1110之间传递数据比特，该存储器块可以在垂直方向上堆叠。更具体地，在该实施例中，可以使用晶片内TSV 104将来自存储器块1104的每个行段的感测放大器电路1302耦合至在背面108(图7)上形成的PDL 1304。为简单起见，附图示出了每个存储器块1110中一个感测放大器电路耦合至一个PDL 1304，然而，多个感测放大器电路1302可以耦合至PDL 1304。由于使用具有低电阻的厚PDL 1304，因此该实施例可以允许比在传统2D分层体系结构中更多的存储器块1110通过外围电路(未示出)被支持，从而提高存储器面积效率。
现在参考图14，并且在另一个实施例中，示出了示意图1400。图14图示了用于PDL通信的双面分层体系结构可以在不同晶片中制造的两个或更多个IC芯片之间延伸的实施例。在该实施例中，正面106(图7)上的PDL驱动器1402可以耦合至晶片间TSV 702。在实施例中，可以使用晶片内TSV 104将PDL 1304耦合至PDL驱动器1402的输入。然后，可以通过晶片内TSV 104将PDL驱动器1402的输出再次路由到背面108(图7)并且接着路由到短背面布线1404，其中该短背面布线1404可以接着连接到晶片内TSV 702。在实施例中，可以在存储器IP(未示出)的转接驱动器块(未示出)或者外围电路区域(未示出)中布置PDL驱动器1402以及耦合的晶片内TSV 104和晶片间TSV 702。在PDL驱动器1402布置在转接驱动器块(未示出)中的实施例中，其可以在两个块(未示出)之间布置，每个块(未示出)由存储器块1110的堆叠组成。
现在参考图15，可以用第一IC芯片201(图7)的顶视图1500和横截面视图1506对上述参考图11-12讨论的实施例进行进一步地解释。图15图示了根据本发明实施例的晶片内TSV 104和晶片间TSV 702的优选布置，其中字线在水平方向上行进。可以在存储器扇区1502的左外周上形成晶片间TSV 702，其可以是较大存储器IP的一部分。可以在第一IC芯片201的正面106上形成存储器扇区1502。存储器扇区1502可以包括多个存储器段1504，每个由多个存储器块1110(图11)组成。可以在晶片间TSV 702与存储段1504之间以及在单个的存储段1504之间形成晶片内TSV 104。在实施例中，可以使用晶片内TSV 104与信号GWL 804的组合耦合全局解码器电路1102(位于正面106上的扇区1502的左面)和局部字线驱动器电路1106(位于正面106上的存储段1504之间)。
在实施例中，双面3D分层字线体系结构还可以包括可以使用晶片间TSV 702进行分配的主电源。晶片间TSV 702可以通过晶片内TSV 104耦合至正面106上的电力栅极开关1206。然后，电力栅极开关1206接着可以通过另一个晶片内TSV 104耦合至电力总线线路1202。电力总线线路1202可以在多个存储器块1504下方的背面108上行进并且通过位于存储器块1504之间的晶片内TSV 104将电力分配到局部字线驱动器电路1106。在另一个实施例中，可以将电力从晶片间TSV 702直接分配到电力总线线路1202而无需使用电力栅极开关1206。在典型2D字线体系结构中，可以仅为电力分配预留正面布线的大约20％，其通常在较高布线层中进行分配。当每个全局字线驱动器支持更多列段时，通过将电力网格移动到背面，本发明的实施例可以将通常用于供附加信号布线或者附加器件使用的电力的正面布线空出来。这可以引起存储器面积效率的提高。
现在参考图16，可以用第一IC芯片201(图7)的顶视图1600对上面参考图13-14讨论的实施例进行进一步地解释。在这些实施例中，PDL 1304可以垂直于多个存储器段1504下方的背面108(图7)上的全局信号线路804，该多个存储器段1504可以包括存储器块1110(图15)的堆叠。晶片间TSV 104可以在存储器段1504的行之间进行布置并且可以用于将正面106(图7)上的感测放大器电路1302连接至背面108(图7)上的PDL 1304。另外，晶片间TSV104可以用于将正面106(图7)上的PDL驱动器1402耦合至PDL1304，该晶片间TSV 104布置在存储器扇区1502的外周上。
本发明的实施例对于晶片内连接和晶片内电力分配利用亚微米晶片内TSV 104并且对于用于信号分配和/或电力分配的层间连接/晶片间连接利用大的、低密度的晶片间TSV 702。电力信号和/或IO信号可以通过堆叠中的多个IC芯片传送并且通过背面布线604分配至每个IC芯片以及通过晶片内TSV 104分配至正面106，其中该电力信号和/或IO信号可以分配至FEOL结构(未示出)和正面布线层202。
由于晶片间TSV 702的大宽度和它们在芯片外周上的位置，以及用晶片内TSV 104形成的密集连接，因此与传统3D设计相比，本发明的实施例可以减少第一IC芯片201的正面106上的面积代价，该传统3D设计可以使用仅一种尺寸的TSV(通常大于晶片内TSV104)以形成3D连接件。该体系结构进而可以减少施加在半导体衬底102上的应力量。另外，该体系结构可以在形成3D集成结构期间最小化与接合不对准相关联的问题，这由于仅晶片间TSV 702经受该不对准。根据形成期间使用的工艺，晶片内TSV 104可以仅经受大约10nm到大约100nm数量级的光刻容差。
用于使用内TSV和间TSV的字线和/或主数据线路路由的双面3D体系结构的实施例可以通过允许背面布线604用于分配全局信号和全局电力而减少IC芯片的器件侧上需要的布线层202的数量。由于背面布线604可以具有大厚度，因此与薄布线层202相比，其可以有更小的电阻。这可以允许背面布线604的更长行进长度，从而减少分配全局信号需要的中继器/重新缓冲器的数量。另外，由于较大背面布线604仅用于传送全局信号，并且从较小正面布线层202去除了较大背面布线604，因此可以单独地为较低电压降(IR压降)优化背面布线604而不是当在正面上形成电力网格时必须在低RC(较小信号延迟需要的)与低IR压降(在该网格两端较少损耗需要的)之间平衡。
此处所用的术语仅是为了描述特定实施例，而并非意在限制本发明。如在此处所使用的，除非上下文另外清楚指出，单数形式“一”、“一个”及“这个”旨在也包括复数形式。已经出于说明的目的给出了对本发明各种实施例的描述，但该描述并不旨在穷举或限制为所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对本领域的普通技术人员将是明显的。此处选择使用的术语是为了最好的解释本实施例的原理、实际应用或在市场中找到的技术之上的技术改进，或使得本领域的其他技术人员能够理解此处公开的实施例。

Claims (20)

1.一种方法，包括：
形成从集成电路IC芯片的正面延伸到所述IC芯片的背面的一个或者多个晶片内穿过衬底的通孔TSV；
在所述IC芯片的正面布线层中形成局部体系结构，所述局部体系结构具有电连接至所述一个或者多个晶片内TSV的一个或者多个局部特征部件；以及
在所述IC芯片的背面布线层中形成全局体系结构，所述全局体系结构连接至所述一个或者多个晶片内TSV并且使所述一个或者多个局部特征部件电耦合在一起。
2.根据权利要求1所述的方法，其中在所述IC芯片的所述正面布线层中形成所述局部体系结构包括：
形成全局解码器电路；
形成局部字线驱动器电路；以及
形成连接到所述局部字线驱动器电路和存储器单元的局部字线。
3.根据权利要求1所述的方法，其中在所述IC芯片的所述背面布线层中形成所述全局体系结构包括：
形成信号全局字线。
4.根据权利要求1所述的方法，其中在所述IC芯片的所述正面布线层中形成所述局部体系结构包括：
形成连接到存储器单元的感测放大器电路。
5.根据权利要求1所述的方法，其中在所述IC芯片的所述背面布线层中形成所述全局体系结构包括：
形成主数据线路PDL。
6.根据权利要求1所述的方法，其中所述全局体系结构中的单个布线的厚度是所述局部体系结构中的单个布线的厚度的近似8倍至近似10倍大，并且其中所述局部体系结构包括解码器，所述解码器使所述一个或者多个局部特征部件能够使用单个晶片内TSV连接到所述全局体系结构中的单个布线。
7.一种方法，包括：
形成从集成电路IC芯片的正面延伸到所述IC芯片的背面的一个或者多个晶片内穿过衬底的通孔TSV；
在所述IC芯片的正面布线层中形成局部体系结构，所述局部体系结构具有电连接至所述一个或者多个晶片内TSV的一个或者多个局部特征部件；
在所述IC芯片的背面布线层中形成全局体系结构，所述全局体系结构连接至所述一个或者多个晶片内TSV并且使所述一个或者多个局部特征部件电耦合在一起；以及
形成延伸穿过所述IC芯片的外周的整体厚度的一个或者多个晶片间TSV，所述晶片间TSV的宽度是所述一个或者多个晶片内TSV的宽度的近似1.25倍至近似30倍大。
8.根据权利要求7所述的方法，其中在所述IC芯片的所述正面布线层中形成所述局部体系结构包括：
形成电力栅极开关。
9.根据权利要求7所述的方法，其中在所述IC芯片的所述背面布线层中形成所述全局体系结构包括：
将所述一个或者多个晶片间TSV电连接至外部电源。
形成连接到所述一个或者多个晶片间TSV的电力线路；以及
形成电力总线线路。
10.根据权利要求7所述的方法，其中在所述IC芯片的所述正面布线层中形成所述局部体系结构包括：
形成PDL驱动器。
11.根据权利要求7所述的方法，其中在所述IC芯片的所述背面布线层中形成所述全局体系结构包括：
形成PDL；以及
形成连接到所述一个或者多个晶片间TSV的短背面布线，所述一个或者多个晶片间TSV电连接至相邻IC芯片。
12.根据权利要求7所述的方法，其中所述全局体系结构中的单个布线的厚度是所述局部体系结构中的单个布线的厚度的近似8倍至近似10倍大，并且其中所述局部体系结构包括解码器，所述解码器使所述一个或者多个局部特征部件能够使用单个晶片内TSV连接到所述全局体系结构中的单个布线。
13.根据权利要求7所述的方法，其中在所述IC芯片的所述背面布线层中形成所述全局体系结构包括：
形成直接连接至所述一个或者多个晶片间TSV的电力线路总线。
14.根据权利要求7所述的方法，其中在所述IC芯片的所述背面布线层中形成所述全局体系结构包括：
形成PDL；以及
形成连接到所述一个或者多个晶片间TSV的短背面布线，所述一个或者多个晶片间TSV电连接至所述正面上的存储器块的垂直堆叠。
15.一种结构，包括：
从集成电路IC芯片的正面延伸到所述IC芯片的背面的一个或者多个晶片内穿过衬底的通孔TSV；
所述IC芯片的正面布线层中的局部体系结构，所述局部体系结构具有电连接至所述一个或者多个晶片内TSV的一个或者多个局部特征部件；以及
所述IC芯片的背面布线层中的全局体系结构，所述全局体系结构连接至所述一个或者多个晶片内TSV并且使所述一个或者多个局部特征部件电耦合在一起。
16.根据权利要求15所述的结构，其中所述IC芯片的所述正面布线层中的第一体系结构包括：
全局解码器电路；
局部字线驱动器电路；以及
连接到所述局部字线驱动器电路和存储器单元的局部字线。
17.根据权利要求15所述的结构，其中所述IC芯片的所述背面布线层中的第二体系结构包括：
信号全局字线。
18.根据权利要求15所述的结构，其中所述局部体系结构中的所述一个或者多个局部特征部件通过单个晶片内TSV连接至所述全局体系结构中的单个布线，所述全局体系结构中的单个布线的厚度是所述局部体系结构中的单个布线的厚度的近似8倍至近似10倍大。
19.根据权利要求15所述的结构，还包括：
延伸穿过所述IC芯片的所述外周的整体厚度的一个或者多个晶片间TSV，所述一个或者多个晶片间TSV的宽度是所述一个或者多个晶片内TSV的宽度的近似1.25倍至近似30倍大。
20.根据权利要求19所述的结构，其中所述一个或者多个晶片间TSV电连接至相邻IC芯片。
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