TW202119603A - 鍵合的立體記憶體元件及其形成方法 - Google Patents

鍵合的立體記憶體元件及其形成方法 Download PDF

Info

Publication number
TW202119603A
TW202119603A TW108147984A TW108147984A TW202119603A TW 202119603 A TW202119603 A TW 202119603A TW 108147984 A TW108147984 A TW 108147984A TW 108147984 A TW108147984 A TW 108147984A TW 202119603 A TW202119603 A TW 202119603A
Authority
TW
Taiwan
Prior art keywords
layer
bonding
semiconductor structure
semiconductor
contact
Prior art date
Application number
TW108147984A
Other languages
English (en)
Other versions
TWI710118B (zh
Inventor
黃詩琪
劉威
巴特爾 謝倫
胡思平
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI710118B publication Critical patent/TWI710118B/zh
Publication of TW202119603A publication Critical patent/TW202119603A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

公開了鍵合的3D記憶體元件及其製作方法的實施例。在示例中，一種3D記憶體元件包括第一半導體結構和第二半導體結構。第一半導體結構包括具有多個第一導體層的第一儲存堆疊層，以及具有多個第一字元線鍵合接觸結構的第一鍵合層。第二半導體結構包括具有多個第二導體層的第二儲存堆疊層，以及具有多個第二字元線鍵合接觸結構的第二鍵合層。所述3D記憶體元件還包括位於第一鍵合層和第二鍵合層之間的鍵合介面，在所述鍵合介面處，第一字元線鍵合接觸結構與第二字元線鍵合接觸結構發生接觸。

Description

鍵合的立體記憶體元件及其形成方法
本發明的實施例涉及立體（3D）記憶體元件及其製作方法。
透過改進製程技術、電路設計、程式設計演算法和製作製程使平面儲存單元縮小到了更小的尺寸。但是，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。因此，平面儲存單元的儲存密度接近上限。
3D儲存架構能夠解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列，以及用於控制讀取或存入儲存陣列的信號的週邊元件。
公開了3D記憶體元件及其製作方法的實施例。
在一個實施例中，一種3D記憶體元件包括第一半導體結構和第二半導體結構。第一半導體結構包括具有多個第一導體層的第一儲存堆疊層以及具有分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層。第二半導體結構包括具有多個第二導體層的第二儲存堆疊層以及具有分別導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的第二鍵合層。所述3D記憶體元件還包括位於第一鍵合層和第二鍵合層之間的鍵合介面，第一字元線鍵合接觸結構與第二字元線鍵合接觸結構在所述鍵合介面處發生接觸，使得第一導體層的至少其中之一分別導電性連接至第二導體層的至少其中之一。
在另一示例中，一種3D記憶體元件包括具有多對已經被鍵合的半導體結構的堆疊結構。所述對中的每者包括第一半導體結構，所述第一半導體結構包括具有多個第一導體層的第一儲存堆疊層以及具有分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層。所述對中的每者還包括第二半導體結構，所述第二半導體結構包括具有多個第二導體層的第二儲存堆疊層以及具有分別導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的第二鍵合層。所述對中的每者還包括位於第一鍵合層和第二鍵合層之間的鍵合介面。第一字元線鍵合接觸結構可以在所述鍵合介面處與第二字元線鍵合接觸結構發生接觸，使得第一導體層的至少其中之一分別導電性連接至第二導體層的至少其中之一。所述3D記憶體元件還包括鍵合並且導電性連接至所述堆疊結構的第三半導體結構。第三半導體結構可以包括至少一對半導體結構的週邊電路。
在又一示例中，一種用於形成3D記憶體元件的方法包括下述操作步驟。首先，在第一基底上形成具有多個第一導體層的第一儲存堆疊層以及具有導電性連接至所述第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層，以形成第一半導體結構。在第二基底上形成具有多個第二導體層的第二儲存堆疊層以及具有導電性連接至所述第二導體層的多個第二字元線鍵合接觸結構的第二鍵合層，以形成第二半導體結構。使第一半導體結構和第二半導體結構按照面對面的方式鍵合，使得（i）第一半導體結構被鍵合至第二半導體結構，並且（ii）第一導體層透過鍵合介面處的被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構而導電性連接至第二導體層。
在又一示例中，一種用於形成3D記憶體元件的方法包括交替地鍵合多個第一半導體結構和多個第二半導體結構，以形成具有多對已經被鍵合的半導體結構的堆疊結構，至少一對已經被鍵合的半導體結構的導體層透過鍵合而導電性連接。形成所述多個已經被鍵合的半導體結構包括：使第二半導體結構與第一半導體結構按照面對面的方式鍵合，進而形成一對已經被鍵合的半導體結構，第二半導體結構位於第一半導體結構上方；使另一第一半導體結構與所述一對已經被鍵合的半導體結構鍵合，所述另一第一半導體結構面朝上；以及使另一第二半導體結構與所述另一第一半導體結構按照面對面的方式鍵合，進而形成另一對已經被鍵合的半導體結構，所述一對和所述另一對按照背對背的方式鍵合。
在又一示例中，一種3D記憶體元件包括第一半導體結構，所述第一半導體結構包括具有多個第一導體層的第一儲存堆疊層以及具有分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層。所述3D記憶體元件還包括第二半導體結構，所述第二半導體結構包括具有多個第二導體層的第二儲存堆疊層以及具有分別導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的第二鍵合層。所述3D記憶體元件還包括位於第一鍵合層和第二鍵合層之間的第三半導體結構，所述第三半導體結構具有第一儲存堆疊層和第二儲存堆疊層的至少其中之一的週邊電路，第一導體層的至少其中之一透過第三半導體結構導電性連接至所述第二導體層的至少其中之一並且導電性連接到第三半導體結構。
本發明提供一種立體（3D）記憶體元件，包括一第一半導體結構，包括包括多個第一導體層的一第一儲存堆疊層，以及包括分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的一第一鍵合層，一第二半導體結構，包括包括多個第二導體層的一第二儲存堆疊層，以及包括分別導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的一第二鍵合層；以及位於所述第一鍵合層和所述第二鍵合層之間的一鍵合介面，其中，所述第一字元線鍵合接觸結構在所述鍵合介面處與所述第二字元線鍵合接觸結構互相接觸，使得所述第一導體層的至少其中之一分別導電性連接至所述第二導體層的至少其中之一。
在本發明的其中一些實施例中，其中所述第一半導體結構包括所述鍵合介面處的所述第一鍵合層，在所述第一鍵合層之下的所述第一儲存堆疊層，所述第一儲存堆疊層包括交錯的所述多個第一導體層和多個第一絕緣層，以及垂直地延伸穿過所述第一儲存堆疊層的多個第一NAND儲存串；並且所述第二半導體結構包括所述鍵合介面處的所述第二鍵合層，在所述第二鍵合層上方的所述第二儲存堆疊層，所述第二儲存堆疊層包括交錯的所述多個第二導體層和多個第二絕緣層，以及垂直地延伸穿過所述第二儲存堆疊層的多個第二NAND儲存串。
在本發明的其中一些實施例中，其中，所述多個第一導體層和所述多個第二導體層經繞線（routing），並且在沿橫向方向遠離所述第一導體層和所述第二導體層的一鍵合區處導電性連接。
在本發明的其中一些實施例中，其中，所述第一半導體結構包括位於所述多個第一NAND儲存串和所述第一鍵合層之間，且包括多個第一導電配線（conducting routes）的一第一互連層，並且所述第二半導體結構包括位於所述多個第二NAND儲存串和所述第二鍵合層之間，且包括多個第二導電配線（conducting routes）的一第二互連層，並且所述第一導體層導電性連接到所述鍵合區，並透過所述第一導電配線（conducting routes）而繞線至所述鍵合區，並且所述第二導體層導電性連接到所述鍵合區，並透過所述第二導電配線（conducting routes）而繞線至所述鍵合區。
在本發明的其中一些實施例中，其中，所述第一儲存堆疊層和所述第二儲存堆疊層按照錯開的方式垂直佈置，所述第一導體層中的每者透過一第一過孔結構和所述第一導電配線（conducting routes）導電性連接至相應的所述第一字元線鍵合接觸結構，並且所述第二導體層中的每者透過一第二過孔結構和所述第二導電配線（conducting routes）導電性連接至相應的所述第二字元線鍵合接觸結構。
在本發明的其中一些實施例中，還包括：在所述第一半導體結構上方的一第三半導體結構，所述第三半導體結構包括所述第一儲存堆疊層和所述第二儲存堆疊層的一週邊電路，以及在所述第二半導體結構和所述第三半導體結構的一第三鍵合層之間的一第二鍵合介面。
在本發明的其中一些實施例中，其中：所述第二半導體結構包括位於所述第二NAND儲存串上方，並且與所述第二NAND儲存串接觸的一半導體層，所述第一半導體結構包括位於所述第一NAND儲存串之下，並且與所述第一NAND儲存串接觸的一基底，並且所述第三半導體結構包括： 位於所述第三鍵合層和所述週邊電路之間的一第三互連層，位於所述第三互連層上方，並且與所述第三互連層接觸的所述週邊電路，位於所述週邊電路上方，並且與所述週邊電路接觸的一第二半導體層，以及位於所述第二半導體層上方的一襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，還包括：位於所述第一半導體結構之下的一第三半導體結構，所述第三半導體結構包括所述第一儲存堆疊層和所述第二儲存堆疊層的一週邊電路，以及位於所述第一半導體結構和所述第三半導體結構的一第三鍵合層之間的一第二鍵合介面。
在本發明的其中一些實施例中，其中，所述第二半導體結構包括：位於所述第二NAND儲存串上方，並且與所述第二NAND儲存串接觸的一半導體層，以及位於所述半導體層上方，並且導電性連接至所述週邊電路的一襯墊引出（pad-out）互連層，所述第一半導體結構包括：位於所述第一NAND儲存串之下，並且與所述第一NAND儲存串接觸的一第二半導體層，並且所述第三半導體結構包括：位於所述第三鍵合層之下，並且與所述第三鍵合層接觸的一第三互連層，位於所述第三互連層之下，並且與所述第三互連層接觸的所述週邊電路，以及位於所述週邊電路之下，並且與所述週邊電路接觸的一基底。
本發明另提供一種3D記憶體元件，具有以下元件：包括多對已經被鍵合的半導體結構的一堆疊結構，其中，所述每一對已經被鍵合的半導體結構各自包括：一第一半導體結構，其包括：包括多個第一導體層的一第一儲存堆疊層，以及包括分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的一第一鍵合層，一第二半導體結構，其包括：包括多個第二導體層的一第二儲存堆疊層，以及包括分別導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的一第二鍵合層；以及位於所述第一鍵合層和所述第二鍵合層之間的一鍵合介面，其中，所述第一字元線鍵合接觸結構在所述鍵合介面處與所述第二字元線鍵合接觸結構接觸，使得所述第一導體層的至少其中之一分別導電性連接至所述第二導體層的至少其中之一，以及鍵合並且導電性連接至所述堆疊結構的一第三半導體結構，其中，所述第三半導體結構包括至少一對半導體結構的一週邊電路。
在本發明的其中一些實施例中，其中，所述第一半導體結構包括：所述鍵合介面處的所述第一鍵合層，在所述第一鍵合層之下的所述第一儲存堆疊層，所述第一儲存堆疊層包括交錯的所述多個第一導體層和多個第一絕緣層，以及垂直地延伸穿過所述第一儲存堆疊層的多個第一NAND儲存串，並且所述第二半導體結構包括：所述鍵合介面處的所述第二鍵合層，在所述第二鍵合層上方的所述第二儲存堆疊層，所述第二儲存堆疊層包括交錯的所述多個第二導體層和多個第二絕緣層，以及垂直地延伸穿過所述第二儲存堆疊層的多個第二NAND儲存串。
在本發明的其中一些實施例中，其中，所述多個第一導體層和所述多個第二導體層經繞線（routing）並且在沿橫向方向遠離所述第一導體層和所述第二導體層的一鍵合區處導電性連接。
在本發明的其中一些實施例中，其中所述第一半導體結構包括位於所述多個第一NAND儲存串和所述第一鍵合層之間，且包括多個第一導電配線（conducting routes）的一第一互連層，並且所述第二半導體結構包括位於所述多個第二NAND儲存串和所述第二鍵合層之間，且包括多個第二導電配線（conducting routes）的一第二互連層，並且所述第一導體層導電性連接到所述鍵合區，並透過所述第一導電配線（conducting routes）而繞線至所述鍵合區，並且所述第二導體層導電性連接到所述鍵合區，並透過所述第二導電配線（conducting routes）而繞線至所述鍵合區。
在本發明的其中一些實施例中，其中所述第一儲存堆疊層和所述第二儲存堆疊層按照錯開的方式垂直佈置，所述第一導體層中的每者透過一第一過孔結構和所述第一導電配線（conducting routes）導電性連接至相應的所述第一字元線鍵合接觸結構，並且所述第二導體層中的每者透過第二過孔結構和所述第二導電配線（conducting routes）導電性連接至相應的所述第二字元線鍵合接觸結構。
在本發明的其中一些實施例中，其中所述堆疊結構包括：位於頂部的所述第二半導體結構中的所述第二NAND儲存串上方，並且與所述第二NAND儲存串接觸的一半導體層，以及位於底部的所述第一半導體結構中的所述第一NAND儲存串之下，並且與所述第一NAND儲存串接觸的一基底，並且所述第三半導體結構包括：位於所述半導體層上方，並且與所述半導體層接觸的一第三鍵合層，位於所述第三鍵合層上方的所述週邊電路，位於所述週邊電路上方的一第二半導體層，以及位於所述第二半導體層上方的一襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，其中所述堆疊結構包括：位於頂部的所述第二半導體結構中的所述第二NAND儲存串上方，並且與所述第二NAND儲存串接觸的一半導體層，以及位於所述半導體層上方，並且與所述第二NAND儲存串接觸的一襯墊引出（pad-out）互連層，位於底部的所述第一半導體結構中的所述第一NAND儲存串之下，並且與所述第一NAND儲存串接觸的一第二半導體層，並且所述第三半導體結構包括：位於所述第二半導體層之下，並且與所述第二半導體層接觸的第三鍵合層，位於所述第三鍵合層之下，並且與所述第三鍵合層接觸的所述週邊電路，以及位於所述週邊電路之下的一基底。
本發明另提供一種用於形成立體（3D）記憶體元件的方法，包括：在一第一基底上形成包括多個第一導體層的一第一儲存堆疊層，以及包括導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的一第一鍵合層，以形成一第一半導體結構，在一第二基底上形成包括多個第二導體層的一第二儲存堆疊層，以及包括導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的一第二鍵合層，以形成一第二半導體結構，以及使所述第一半導體結構和所述第二半導體結構按照面對面的方式鍵合，使得（i）所述第一半導體結構被鍵合至所述第二半導體結構，並且（ii）所述第一導體層透過一鍵合介面處的被鍵合的一第一字元線鍵合接觸結構和一第二字元線鍵合接觸結構，來導電性連接至所述第二導體層。
在本發明的其中一些實施例中，其中形成所述第一半導體結構包括：形成包括位於所述第一導體層和所述第一字元線鍵合接觸結構上方，並且導電性連接至所述第一導體層和所述第一字元線鍵合接觸結構的多個第一導電配線（conducting routes）的一第一互連層，形成位於所述第一互連層上方，並且導電性連接至所述第一互連層的所述第一鍵合層，形成位於所述第一基底上方的所述第一儲存堆疊層，所述第一儲存堆疊層包括交錯的所述多個第一導體層和多個第一絕緣層，以及形成垂直地延伸穿過所述第一儲存堆疊層的多個第一NAND儲存串，並且形成所述第二半導體結構包括：形成包括位於所述第二導體層和所述第二字元線鍵合接觸結構上方，並且導電性連接至所述第二導體層和所述第二字元線鍵合接觸結構的多個第二導電配線（conducting routes）的一第二互連層，形成位於所述第二互連層上方，並且導電性連接至所述第二互連層的所述第二鍵合層，形成位於所述第二基底上方的所述第二儲存堆疊層，所述第二儲存堆疊層包括交錯的所述多個第二導體層和多個第二絕緣層，以及形成垂直地延伸穿過所述第二儲存堆疊層的多個第二NAND儲存串。
在本發明的其中一些實施例中，還包括：對所述第二基底減薄，以形成一半導體層，使一第三半導體結構鍵合到所述半導體層，對所述第三半導體結構的一第三基底減薄，以形成一第二半導體層，以及形成位於所述第二半導體層上方的一襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，還包括：對所述第一基底減薄，以形成一半導體層，使一第三半導體結構鍵合到所述半導體層，對所述第二半導體結構的一第二基底減薄，以形成一第二半導體層，以及形成位於所述第二半導體層上方的一襯墊引出（pad-out）互連層。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於例示性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必各個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍中。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的附加因素，其同樣至少部分地取決於上下文。
應當容易理解，本發明中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，例如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖中所描繪的取向之外的在設備使用或操作步驟中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文所使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由例如玻璃、塑膠或藍寶石晶片的非導電材料製成。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體層和接觸層（其中形成互連線和/或過孔接觸）和一個或多個介電層。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於部件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）中變化。
如本文所使用的，術語“立體（3D）NAND儲存串”是指在橫向取向的基底上的垂直取向的串聯連接的儲存單元電晶體串，以使得儲存串在相對於基底的垂直方向上延伸。如文中使用的，術語“垂直/垂直地”是指在標稱上垂直於基底的橫向表面。
如本文所使用的，“晶片”是用於構建在其中和/或其上的半導體元件的一片半導體材料，其在被分成裸片之前可以經歷各種製作製程。
隨著3D NAND記憶體元件持續地垂直擴展（例如，具有96個或更多的層），對高深寬比結構（例如，通道孔和閘極線狹縫（GLS））實現單次蝕刻可能是不切實際的，其原因在於乾式蝕刻所面臨的困難。尤其是，對於小尺寸的圖案（例如，通道孔）而言，臨界尺寸（CD）控制可能一直存在挑戰。另一方面，由於具有增大的長度的半導體通道中的受限的載子傳輸速率的原因，希望以更高的電壓對儲存單元進行程式設計寫入和擦除。當前，降低導體/介電對的厚度以及在儲存堆疊層中堆疊多個堆疊已經被用來提高字元線（WL）（導體層）的數量。然而，降低導體/介電對的厚度可能導致相鄰儲存單元之間產生不預期出現的耦合。
堆疊多個堆疊結構，往往包括使堆疊的對應部分垂直地相互對準，進而在鍵合介面處形成直接鍵合。例如，在相關領域中，一個堆疊中的各個儲存串在鍵合介面處與另一堆疊中的對應儲存串對準並鍵合，進而能夠對鍵合的堆疊中的儲存串進行導電性連接。導電性連接至位元線（BL）（例如，還導電性連接至儲存串）的位元線鍵合接觸結構與相應的儲存串垂直對準。在另一示例中，兩個堆疊中的字元線（WL）的導電性連接要求兩個堆疊中的字元線（WL）直接對準並鍵合，並且導電性連接至字元線（WL）並與字元線（WL）垂直對準的字元線鍵合接觸結構能夠在鍵合介面處鍵合。儲存串和字元線（WL）的直接對準和鍵合需要高對準精確度來控制相鄰堆疊中的儲存串之間以及字元線（WL）之間的重疊。鍵合接觸結構的分佈和/或佈局受到儲存串/字元線（WL）的尺寸和/或相鄰儲存串/字元線（WL）之間的間隔的限制，進而使獲得高製造良率變得困難。現有的用於形成多堆疊鍵合半導體元件的對準和鍵合方法可能損害產品的良率，並且因而需要改進。
根據本發明的各種實施例，提供了具有一對或多對已經被鍵合的半導體結構的鍵合的3D記憶體元件。在每一對中，兩個半導體結構（例如，第一半導體結構和第二半導體結構）中的對應部分經繞線（routing）至預期鍵合區以進行鍵合，而不是像在相關領域中那樣在鍵合介面處直接對準並鍵合。在每一對中，兩個半導體結構按照面對面的方式鍵合。兩個半導體結構中的對應部分可以導電性連接至相應的導電配線（conducting routes），相應的導電配線再將所述部分繞線/延伸至鍵合區。兩個半導體結構的對相應的導電配線（conducting routes）進行導電性連接的鍵合接觸結構可以在鍵合介面處鍵合。相應地，兩個半導體結構中的對應部分能夠透過導電配線（conducting routes）和鍵合區處的鍵合接觸結構得到導電性連接。因而，兩個半導體結構中的對應部分的導電性連接不要求對鍵合介面處的對應部分的直接對準和鍵合。用於控制每一對已經被鍵合的半導體結構的操作步驟的週邊電路以及任何邏輯製程相容元件可以被積體到另一半導體結構中，例如，所述另一半導體結構是鍵合至一對或多對的第三半導體結構。
可以靈活地確定導電配線（conducting routes）和鍵合接觸結構的佈局，以適應半導體結構中的其他結構/元件的佈局，並且促進鍵合介面處的更容易的鍵合。與要求半導體結構中的對應部分的直接對準和鍵合的現有鍵合及堆疊製程相比，在本發明中，半導體結構的鍵合只要求鍵合接觸結構在鍵合介面處對準。鍵合所需的對準精確度可以更低。鍵合接觸結構的位置、分佈和/或尺寸不太受半導體結構中的對應結構的空間和位置的限制，而且能夠加以改善，以促進容易的對準和鍵合。兩個半導體結構可以是使用任何適當製作製程（例如，現有製作製程）形成的，以維持良率和預期的材料/電特性。在本發明的其中一些實施例中，使半導體結構按照面對面的方式鍵合能夠使導電配線（conducting routes）的數量和複雜性最小化。能夠在保持預期的良率的同時使一對已經被鍵合的半導體結構的製作變得更加容易。
在本發明的示例中，被鍵合成一對的兩個半導體結構均包括儲存堆疊層。這兩個半導體結構中的位元線（BL）和/或字元線（WL）在預期的鍵合區中的鍵合介面處被分別繞線並鍵合。位元線（BL）的鍵合能夠對兩個半導體結構中的儲存串進行導電性連接，並且字元線（WL）的鍵合能夠對兩個半導體結構中的字元線（WL）（例如，導體層）進行導電性連接。兩個半導體結構中的儲存串可以是使用任何適當蝕刻製程（例如，單次蝕刻）形成通道孔，並且隨後採用適當通道形成材料填充所述通道孔而形成的。所述對中的儲存串的製作能夠保持良率，並且半導體通道中的載子傳輸速率能夠保持預期的傳輸速率。
在本發明的其中一些實施例中，在鍵合的3D記憶體元件中按照背對背的方式鍵合不止一對已經被鍵合的半導體結構。在每一對中，兩個半導體結構的位元線（BL）和/或字元線（WL）被鍵合。鍵合的3D記憶體元件中的所有半導體結構的週邊電路（或其他邏輯製程相容元件）可以被積體到形成在鍵合的3D記憶體元件的一側上的一個半導體結構中。能夠降低鍵合的3D記憶體元件的晶片尺寸。
圖1-圖3繪示出了對半導體結構中的部分進行鍵合和導電性連接的各種方式。圖4繪示出了圖1-圖3中的鍵合的3D記憶體元件的平面圖。圖1A和圖1B繪示出了根據本發明的其中一些實施例的鍵合的3D記憶體元件100和3D記憶體元件101，其中，已經被鍵合的半導體結構的位元線（BL）經繞線（routing）並鍵合。圖2A和圖2B繪示出了根據本發明的其中一些實施例的鍵合的3D記憶體元件200和201，其中，已經被鍵合的半導體結構的字元線（WL）經繞線（routing）並鍵合。圖3A和圖3B繪示出了根據本發明的其中一些實施例的鍵合的3D記憶體元件300和301，其中，已經被鍵合的半導體結構的位元線（BL）和字元線（WL）都經繞線（routing）並鍵合。在鍵合的3D記憶體元件100、200和300中，嵌入有儲存陣列的週邊電路的半導體結構位於相應的鍵合的3D記憶體元件的一端（例如，上端）。在鍵合的3D記憶體元件101、3D記憶體元件201和3D記憶體元件301中，嵌入有所述週邊電路的半導體結構位於該對半導體結構之間。
在本發明中，為了例示的簡單起見，在圖1-圖3和圖5-圖8中分別以相同的附圖標記標示類似或相同的物件。應當指出，本發明的附圖中所示的物件僅用於例示的目的。任何物件的位置、尺寸、形狀和數量不反映該物件的實際位置、尺寸、形狀和數量。附圖中的鍵合接觸結構的例示位置不反映鍵合接觸結構所處的實際位置。應當指出，在圖1-圖3以及圖5-圖12中添加x軸、y軸和z軸是為了進一步例示鍵合的3D記憶體元件中的部件的空間關係。應當指出，在這些附圖中包括x軸和y軸是為了例示半導體結構的平面內的兩個正交方向。x方向是字元線方向（例如，字元線（WL）/導體層的延伸方向），並且y方向是位元線方向（例如，位元線（BL）的延伸方向）。半導體結構（例如，第一/第二/第三半導體結構）或3D NAND記憶體元件（例如，3D記憶體元件100、3D記憶體元件101、3D記憶體元件200、3D記憶體元件201、3D記憶體元件300和3D記憶體元件301）的基底包括在x-y平面內橫向延伸的兩個橫向表面：位於半導體結構/3D NAND記憶體元件的正面上的頂表面以及位於與所述正面相反的背面上的底表面。z軸垂直於x軸和y軸兩者。如文中所使用的，當基底在z方向（垂直於x-y平面的垂直方向）上位於半導體元件的最低平面內時，半導體結構/3D NAND記憶體元件的一個部件（例如，層或元件）是位於另一部件（例如，層或元件）“上”、“上方”還是“下方”是沿z方向相對於半導體元件的基底確定的。在本發明中將通篇採用相同的概念來描述空間關係。
在本發明中，為了便於描述，“導電性連接的位元線（BL）”是指透過鍵合經繞線（routing）並導電性連接的位元線（BL），“導電性連接的字元線（WL）”是指透過鍵合經繞線（routing）並導電性連接的字元線（WL），並且“導電性連接的3D儲存串”是指透過鍵合經繞線（routing）並導電性連接的3D儲存串。
在圖1-圖3中，鍵合的3D記憶體元件100、3D記憶體元件101、3D記憶體元件200、3D記憶體元件201、3D記憶體元件300和3D記憶體元件301可以包括第一（1ST ）半導體結構、第二（2ND ）半導體結構和第三（3RD ）半導體結構。在圖1A、圖2A和圖3A中，第一和第二半導體結構可以按照面對面的方式直接鍵合，並且第三半導體結構在鍵合的3D記憶體元件的一端鍵合至第一半導體結構和第二半導體結構之一。出於例示的目的，第二半導體結構位於第一半導體結構上方，並且位於第二半導體結構上方的第三半導體結構按照面朝下的方式鍵合至第二半導體結構。在圖1B、圖2B和圖3B中，第一半導體結構和第二半導體結構可以按照面對面的方式鍵合，並且第三半導體結構按照面朝上的方式居於其間。
在本發明的其中一些實施例中，第一半導體結構和第二半導體結構均包括相互面對的儲存堆疊層。第三半導體結構可以包括用於第一半導體結構和第二半導體結構兩者中的儲存堆疊層的週邊電路。在本發明中，半導體結構可以透過適當的鍵合方法來鍵合，適當的鍵合方法例如是混合鍵合（又稱為“金屬/介電混合鍵合”），其是一種直接鍵合技術（例如，在不使用例如焊料或黏合劑的中間層的情況下在表面之間形成鍵合），並且可以同時獲得金屬-金屬鍵合和介電-介電鍵合。除非另外指明，否則第一半導體結構、第二半導體結構和第三半導體結構中的任兩者之間的鍵合包括混合鍵合。
如圖1A所示，鍵合的3D記憶體元件100還包括第一半導體結構和第二半導體結構被鍵合的鍵合介面126以及第二半導體結構和第三半導體結構被鍵合的鍵合介面164。如下文所詳述的，第一半導體結構、第二半導體結構和第三半導體結構可以是單獨製作的（並且在一些實施例中是並行製作的），以使得製作第一、第二和第三半導體結構之一的熱預算不對製作第一、第二和第三半導體結構中的另一個的製程構成限制。此外，可以形成穿過鍵合介面126和鍵合介面164的大量鍵合接觸結構，進而分別在第一半導體結構和第二半導體結構之間以及在第二半導體結構和第三半導體結構之間形成電性連接。導電性連接至相應的半導體結構中的對應結構（例如，位元線（BL）和/或字元線（WL））的鍵合接觸結構可以形成在離開儲存堆疊層的預期鍵合區中。一對已經被鍵合的半導體結構中的NAND記憶體（例如，儲存堆疊層）與週邊電路（以及任何其他邏輯製程相容元件）之間的資料傳輸可以是透過跨越鍵合介面126和鍵合介面164的鍵合接觸結構和導電配線（conducting routes）來執行的。透過垂直地積體第一半導體結構、第二半導體結和第三半導體結構，能夠降低晶片尺寸，並且能夠提高儲存單元密度。此外，作為“統一的”晶片，透過將多個分立晶片（例如，各種處理器、控制器和記憶體）積體到單個鍵合的晶片（例如，鍵合的3D記憶體元件100）中，還能夠實現更快的系統速度以及更小的PCB尺寸。下文現在描述鍵合的3D記憶體元件100中的各個半導體結構的細節。
作為鍵合的3D記憶體元件的部分，第一半導體結構可以包括基底102，其可以包括矽（例如，單晶矽、c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或者任何其他適當材料。
第一半導體結構可以包括位於基底102上方的儲存堆疊層108。基底102可以包括沿x軸（橫向方向或寬度方向）橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如文中所使用的，當鍵合的3D記憶體元件的基底（例如，基底102）沿y軸（垂直方向或厚度方向）位於鍵合的3D記憶體元件（例如，鍵合的3D記憶體元件100）的最低平面內時，鍵合的3D記憶體元件的一個部件（例如，層或元件）是位於另一部件（例如，層或元件）“上”、“上方”還是“下方”是沿y軸相對於基底確定的。在本發明中將通篇採用相同的概念來描述空間關係。
在本發明的其中一些實施例中，鍵合的3D記憶體元件100的第一半導體結構包括NAND快閃記憶體鍵合的3D記憶體元件，其中，儲存單元是按照3D NAND儲存串132的陣列的形式提供的。根據本發明的其中一些實施例，各個3D NAND儲存串132垂直地延伸穿過多個對，每一對包括導體層108-1和介電層108-2。堆疊並且交錯的導體層108-1和介電層108-2在文中又被稱為儲存堆疊層108。根據本發明的其中一些實施例，儲存堆疊層108中的交錯的導體層108-1和介電層108-2在垂直方向上交替。換言之，除了位於儲存堆疊層108的頂部或底部的層之外，各個導體層108-1可以在上下兩側與兩個介電層108-2鄰接，並且各個介電層108-2可以在上下兩側與兩個導體層108-1鄰接。導體層108-1可以均具有相同厚度或者不同厚度。類似地，介電層108-2可以均具有相同厚度或者不同厚度。導體層108-1可以包括導體材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其任何組合。介電層108-2可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。導體層108-1可以是字元線（WL）的部分。除非另外指明，否則在本發明中，“字元線（WL）”和“導體層”可互換使用。也就是說，在已經被鍵合的半導體結構中，字元線（WL）的鍵合可以等價於導體層的鍵合。在本發明的其中一些實施例中，各個導體層108-1與一個或多個字元線接觸150接觸並導電性連接，一個或多個字元線接觸150與第一半導體結構的互連層接觸並導電性連接。
在本發明的其中一些實施例中，各個3D NAND儲存串132是包括半導體通道和記憶體膜的“電荷捕獲”類型的NAND儲存串。在本發明的其中一些實施例中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。在本發明的其中一些實施例中，記憶體膜是包括穿隧層、儲存層（又稱為“電荷捕獲/儲存層”）和阻擋層的複合介電層。各個3D NAND儲存串132可以具有圓柱形狀（例如，柱形狀）。根據本發明的其中一些實施例，記憶體膜的半導體通道、穿隧層、儲存層和阻擋層按此順序沿從柱的中間向柱的外表面的方向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電或其任何組合。在一個示例中，阻擋層可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。在另一示例中，阻擋層可以包括高k介電層，例如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）或氧化鉭（a2 O5 ）層等
在本發明的其中一些實施例中，3D NAND儲存串132還包括多個控制閘極（均是字元線（WL）的部分）。儲存堆疊層108中的各個導體層108-1可以充當用於3D NAND儲存串132的各個儲存單元的控制閘極。在本發明的其中一些實施例中，各個3D NAND儲存串132包括在垂直方向上位於相應端部的兩個插塞。如文中所使用的，在基底102被置於鍵合的3D記憶體元件100的最低平面內時，部件（例如，3D NAND儲存串132）的“上端”是沿y軸離基底102較遠的一端，並且部件（例如，3D NAND儲存串132）的“下端”是沿y軸離基底102較近的一端。位於3D NAND儲存串132的下端並且與半導體通道接觸的插塞可以包括從基底102磊晶生長的半導體材料，例如，單晶矽。該插塞可以充當由3D NAND儲存串132的源極選擇閘極控制的通道。位於半導體通道的上端並且與半導體通道接觸的另一插塞可以包括半導體材料（例如，多晶矽）。透過在第一半導體結構的製作期間覆蓋3D NAND儲存串132的上端，位於另一端的插塞能夠充當蝕刻停止層，進而防止蝕刻到填充在3D NAND儲存串132中的介電層（例如氧化矽和氮化矽）。在本發明的其中一些實施例中，位於上端的插塞起著3D NAND儲存串132的汲極的作用。
應當理解，3D NAND儲存串132不限於“電荷捕獲”類型的3D NAND儲存串，並且在其他實施例中可以是“浮動閘極”類型的3D NAND儲存串。基底102可以包括多晶矽作為“浮動閘極”類型的3D NAND儲存串的源極板。在本發明的其中一些實施例中，儲存堆疊層108包括多個2D NAND儲存串。
在本發明的其中一些實施例中，鍵合的3D記憶體元件100的第一半導體結構還包括位於儲存堆疊層108上方的互連層110，以傳輸電信號。互連層110可以包括多個互連。如本文所用，術語“互連”可以寬泛地包括任何適當類型的互連，例如中道工序（MEOL）互連和後道工序（BEOL）互連。在本發明的其中一些實施例中，互連層110中的互連還包括例如位元線接觸和字元線接觸的局部互連。互連層110還可以包括一個或多個層間介電（ILD）層，其中可以形成互連和過孔接觸。互連層110中的互連和過孔接觸可以包括導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層110中的ILD層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
第一半導體結構可以包括多個位元線（BL） 134，其與3D NAND儲存串132的另一端的另一插塞接觸並且導電性連接。位元線（BL） 134可以是互連層110的部分，並透過位元線接觸導電性連接至3D NAND儲存串132。在本發明的其中一些實施例中，位元線（BL） 134位於互連層110的下端，並且位於3D NAND儲存串132上方。
互連層110還可以包括設置在互連層110中的任何適當位置的多個第一導電配線（conducting routes）140。例如，第一導電配線（conducting routes）140可以位於位元線（BL） 134上方和/或可以圍繞位元線（BL） 134。第一導電配線（conducting routes）140可以透過任何適當的電性連接手段（例如，過孔）導電性連接至位元線（BL） 134。第一導電配線（conducting routes）140可以被設計為將位元線（BL） 134（例如，將位元線（BL）的電信號）靈活地繞線至鍵合介面126處的預期位置（例如，鍵合區）。在本發明的其中一些實施例中，第一導電配線（conducting routes）140將位元線（BL） 134繞線為在鍵合介面126處與第一半導體結構的第一鍵合層112中的多個第一位元線鍵合接觸結構發生接觸和/或導電性連接。
作為第一半導體結構的部分，第一鍵合層112可以位於互連層110上方並且位於鍵合介面126處。在本發明的其中一些實施例中，第一鍵合層112可以是互連層110的部分。第一鍵合層112可以包括與第一導電配線（conducting routes）140接觸和/或導電性連接的多個第一位元線鍵合接觸結構142，進而可以將位元線134的電信號透過第一導電配線（conducting routes）140傳送（讀取或存入）一位元線鍵合接觸結構142。第一鍵合層112可以包括第一位元線鍵合接觸結構142所處的介電層。在本發明的其中一些實施例中，第一位元線鍵合接觸結構142可以位於第一半導體結構的適當鍵合區處，進而與第二半導體結構的多個第二位元線鍵合接觸結構144鍵合。第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144的位置和分佈可以是基於某些因素確定的，例如晶片的元件/結構的佈局、用於放置第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144的可用空間、相鄰位元線鍵合接觸結構之間的間隔、和/或用以完成第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144的形成、對準和鍵合的製作製程。在本發明的其中一些實施例中，第一鍵合層112可以包括多個鍵合接觸結構，所述多個鍵合接觸結構透過（例如，互連層110中的）任何適當互連/繞線導電性連接至字元線接觸150，進而使字元線（WL）（例如，導體層108-1）可以透過鍵合而導電性連接至第三半導體結構中的週邊電路和/或其他邏輯製程相容元件。
第一導電配線（conducting routes）140、第一位元線鍵合接觸結構142、字元線接觸150、字元線鍵合接觸結構和互連層110中的互連可以包括導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層110中的任何ILD層和第一鍵合層112中的介電層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。除非另外指明，否則本發明的互連層和鍵合層中的導電結構（例如，互連和鍵合接觸結構）可以包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合，並且本發明的互連層和鍵合層中的介電結構（例如，ILD和介電層）可以包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
第二半導體結構可以具有位於包括多個交錯的導體層118-1和介電層118-2的儲存堆疊層118上方，並與儲存堆疊層118接觸的半導體層104。導體層118-1可以均與一個或多個字元線接觸174接觸並導電性連接，所述字元線接觸174可以導電性連接至通過鍵合與第三半導體結構中的週邊電路和/或其他邏輯製程相容元件導電性連接的多個鍵合接觸結構。半導體層104可以由減薄的基底形成，儲存堆疊層118形成在該基底上。半導體層104可以包括與基底102類似或相同的材料。第二半導體結構還可以包括垂直地延伸穿過儲存堆疊層118，並且與半導體層104接觸的多個3D NAND儲存串136。第二半導體結構還可以包括與3D NAND儲存串136和互連層116中的導電配線（conducting routes）146接觸並且導電性連接的多個位元線（BL） 138。在本發明的其中一些實施例中，互連層116可以位於位元線（BL） 138之下，並且位於包括多個第二位元線鍵合接觸結構144的第二鍵合層114上方，所述多個第二位元線鍵合接觸結構與第一位元線鍵合接觸結構142接觸並且導電性連接。在本發明的其中一些實施例中，儲存堆疊層118、3D NAND儲存串136、位元線（BL） 138、字元線接觸174、互連層116、第二互連層114分別與儲存堆疊層108、3D NAND儲存串132、位元線（BL） 134、字元線接觸150、互連層110和第一互連層112類似，並且將不再重複這些部件的詳細描述。然而，各個儲存堆疊層中的階梯/儲存單元的具體數量、各個互連層中的導電配線的圖案化和分佈可以是相同或不同的，例如，受到相應的半導體結構的設計和製作的影響，因而不受本發明的實施例限制。
第一半導體結構和第二半導體結構可以在鍵合介面126處鍵合。在本發明的其中一些實施例中，各個第一位元線鍵合接觸結構142在鍵合介面126處與相應的第二位元線鍵合接觸結構144對準並鍵合，並且第一鍵合層112和第二鍵合層114的介電層也鍵合在一起。
第一半導體結構和第二半導體結構的鍵合可以包括第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144的鍵合，第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144使各個3D NAND儲存串132與相應的3D NAND儲存串136導電性連接。儲存堆疊層108和儲存堆疊層118中的儲存單元可以透過位元線（BL） 134和位元線（BL） 138的鍵合而導電性連接。在本發明的其中一些實施例中，第一半導體結構和第二半導體結構的鍵合只要求第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144沿垂直方向對準。在本發明的其中一些實施例中，為了促進更容易的鍵合，第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144可以形成在預期鍵合區，進而可以改善儲存堆疊層108和儲存堆疊層118以及晶片中的其他結構的放置/佈局。在本發明的其中一些實施例中，相鄰的第一位元線鍵合接觸結構142之間和相鄰的第二位元線鍵合接觸結構144之間的間隔、以及各個第一位元線鍵合接觸結構142與相應的第二位元線鍵合接觸結構144之間的接觸面積可以足夠大，進而在對準期間容許較高的重疊誤差。因而，鍵合可以不太受3D NAND儲存串136和3D NAND儲存串134的尺寸和/或其間的間隔的限制。與其中不同儲存堆疊層中的3D NAND儲存串直接對準並且鍵合到一起的第一半導體結構和第二半導體結構的常規直接鍵合相比，促進不同儲存堆疊層中的3D NAND儲存串的導電性連接的對位元線鍵合接觸結構的對準和鍵合僅需要更低的重疊對準精確度，並且提供更高的良率。
在本發明的其中一些實施例中，第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144可以形成於位元線（BL）鍵合區處。位元線（BL）鍵合區的位置可以是基於前述因素確定的，並且可以位於或不位於位元線（BL） 134和位元線（BL） 138之間。在本發明的其中一些實施例中，位元線（BL）鍵合區可以在x-y平面內遠離位元線（BL） 134和位元線（BL） 138。鍵合的第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144可以透過互連層110或互連層116中的相同互連或導電配線（conducting routes）而導電性連接至第三半導體結構中的週邊電路和任何其他邏輯製程相容元件。出於例示目的，在圖1A中，第二導電配線（conducting routes）146和穿矽孔（TSV）148可以被示為在導電性連接的位元線（BL） 134和位元線（BL） 138（即，導電性連接的3D NAND儲存串136和3D NAND儲存串132）與第三半導體結構之間傳送電信號。換言之，位元線（BL） 134和位元線（BL） 138（即，3D NAND儲存串136和3D NAND儲存串132）共用相同的互連以傳輸電信號。在本發明的其中一些實施例中，如圖1A所示，儲存堆疊層108和儲存堆疊層118的字元線（WL）（或者導體層108-1和導體層118-1）之間的電信號可以透過相應的互連（例如，穿矽孔（穿矽孔（TSV）） 154）和鍵合接觸結構158單獨傳送至週邊電路和任何其他邏輯製程相容元件。
在本發明的其中一些實施例中，第二半導體結構包括鍵合層180，其具有透過介電材料絕緣的分佈在鍵合介面164處並且位於半導體層104上方的多個鍵合接觸結構158。鍵合接觸結構158可以包括分別導電性連接至第一半導體結構和第二半導體結構中的不同元件/結構的各種鍵合接觸結構。例如，鍵合接觸結構158可以包括分別導電性連接至穿矽孔（TSV） 148和穿矽孔（TSV） 154的鍵合接觸結構，以傳送用於導電性連接的位元線（BL）（即位元線134和位元線138）和單獨的字元線（WL）（即字元線108-1和字元線118-1）的電信號。
第三半導體結構可以包括用於儲存堆疊層108和儲存堆疊層118（以及任何其他邏輯製程相容元件）並且在鍵合介面164處與該對已經被鍵合的半導體結構鍵合的週邊電路。第三半導體結構可以包括位於元件層122上方並且位於襯墊引出（pad-out）互連層124之下的半導體層106。元件層122可以包括形成於半導體層106“上”的多個電晶體168，其中，電晶體168的全部或部分形成於半導體層106之下（例如，位於半導體層106的底表面上方）和/或直接形成於半導體層106之下。半導體層106可以由減薄的基底形成，與半導體層104類似。還可以在半導體層106中形成隔離區（例如，淺溝槽隔離（STI））170和摻雜區（例如，電晶體168的源極區和汲極區）。隔離區170可以包括任何適當的介電材料，例如氧化矽、氮化矽和/或氮氧化矽。根據本發明的其中一些實施例，借助於高級邏輯製程（例如，90奈米（nm）、65奈米（nm）、45奈米（nm）、32奈米（nm）、28奈米（nm）、20奈米（nm）、16奈米（nm）、14奈米（nm）、10奈米（nm）、7奈米（nm）、5奈米（nm）、3奈米（nm）等技術節點），電晶體168為高速電晶體。
電晶體168可以形成元件層122中的各種元件或者可以是其部分。在本發明的其中一些實施例中，元件層122包括完全或部分地由電晶體168形成的週邊電路。週邊電路可以是用於控制並感測鍵合的3D記憶體元件100的NAND記憶體的週邊電路的部分或全部。在本發明的其中一些實施例中，電晶體168形成用於促進NAND記憶體的操作步驟的週邊電路，即，任何適當的數位、類比和/或混合信號控制和感測電路，其包括但不限於頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考或者電路的任何主動或被動部件（例如，電晶體、二極體、電阻器或電容器）。
在本發明的其中一些實施例中，第三半導體結構還包括位於元件層122之下並且位於鍵合介面164上方的互連層120，以於週邊電路傳輸電信號。互連層120可以包括多個互連166，包括橫向互連線和垂直互連存取（過孔）接觸。互連層120還可以包括一個或多個層間介電ILD層，其中可以形成互連線和過孔接觸。也就是說，互連層120可以包括位於多個ILD層中的互連和過孔接觸。在本發明的其中一些實施例中，元件層122中的元件透過互連層120中的互連相互電性連接。
襯墊引出（pad-out）互連層124可以包括位於一個或多個ILD層中的互連，例如，接觸襯墊172。襯墊引出（pad-out）互連層124和互連層120可以形成在半導體層106的相對側。在本發明的其中一些實施例中，襯墊引出（pad-out）互連層124中的互連130能夠延伸到第三半導體結構中，並且在鍵合的3D記憶體元件100和外部電路之間傳輸電信號以例如用於襯墊引出（pad-out）的目的。除非另外指明，否則本發明的襯墊引出（pad-out）互連層中的接觸襯墊和互連可以包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合，並且本發明的襯墊引出（pad-out）互連層中的介電結構（例如，ILD層和介電層）可以包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
第三半導體結構還可以包括位於鍵合介面164處並且位於互連層120之下的鍵合層162。鍵合層162可以包括多個鍵合接觸結構160以及將鍵合接觸結構160電性隔離的介電。鍵合接觸結構160可以在鍵合介面164處與鍵合接觸結構158分別對準、接觸和導電性連接，以在週邊電路（和其他邏輯製程相容元件）與第一半導體結構和第二半導體結構中的元件/結構（例如，導電性連接的位元線（BL）和單獨的字元線（WL））之間傳送電信號。鍵合層162和鍵合層180中的鍵合接觸結構160和鍵合接觸結構158以及周圍介電可以用於混合鍵合。
應當理解，第一半導體結構、第二半導體結構和第三半導體結構的相對位置不受限制。圖1B繪示出了根據本發明的其中一些實施例的另一示例性的鍵合的3D記憶體元件101的示意圖。與其中第三半導體結構從上方與第一半導體結構和第二半導體結構鍵合、因而只與第二半導體結構鍵合的圖1A中的鍵合的3D記憶體元件100不同的是，在鍵合的3D記憶體元件101中，第三半導體結構位於第一半導體結構和第二半導體結構之間，進而與第一半導體結構和第二半導體結構兩者鍵合。襯墊引出（pad-out）互連層可以被形成為第二半導體結構的部分。在本發明的其中一些實施例中，第三半導體結構按照面朝上的方式鍵合至第一半導體結構和第二半導體結構。
如圖1B所示，第三半導體結構和第一半導體結構可以在鍵合介面127處鍵合，並且第二半導體結構和第三半導體結構可以在鍵合介面179處鍵合。由於鍵合的3D記憶體元件101中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於鍵合的3D記憶體元件100中的順序，因而在本發明的其中一些實施例中，鍵合的3D記憶體元件101中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於鍵合的3D記憶體元件100中的互連層和鍵合層。
在本發明的其中一些實施例中，第一半導體結構可以包括位於儲存堆疊層108上方的互連層111以及位於互連層111上方的第一鍵合層113。第一鍵合層113可以在鍵合介面127處與第三半導體結構的鍵合層181鍵合。在本發明的其中一些實施例中，第三半導體結構可以包括位於鍵合層181上方，並且位於元件層122之下的半導體層107。在本發明的其中一些實施例中，第三半導體結構還可以包括位於元件層122上方的互連層121以及位於元件層122上方的鍵合層163。鍵合層163可以在鍵合介面179處與第二半導體結構的第二鍵合層165鍵合。在本發明的其中一些實施例中，第二半導體結構可以包括位於第二鍵合層165上方並且位於儲存堆疊層118之下的互連層119。第二半導體結構還可以包括位於儲存堆疊層118上方並且與之接觸的半導體層105。襯墊引出（pad-out）互連層124可以形成於半導體層105上方。襯墊引出互連層124可以包括延伸到第二半導體結構中的接觸襯墊172和互連130，進而在鍵合的3D記憶體元件101與外部電路之間傳送電信號。在本發明的其中一些實施例中，半導體層105和半導體層107可以與半導體層106和半導體層104類似，並且本文不再重複對其的詳細描述。
第一鍵合層113可以包括分佈在鍵合介面127處、與第三半導體結構的鍵合接觸結構145對準並且鍵合的多個第一位元線鍵合接觸結構143。第二鍵合層165可以包括分佈在鍵合介面179處、與第三半導體結構的鍵合接觸結構117對準並且鍵合的多個第二位元線鍵合接觸結構115。第一位元線鍵合接觸結構143可以透過第一導電配線（conducting routes）141導電性連接至位元線（BL） 134，並且第二位元線鍵合接觸結構115可以透過第二導電配線（conducting routes）147導電性連接至位元線（BL） 138。第一位元線鍵合接觸結構143和第二位元線鍵合接觸結構115可以透過鍵合接觸結構117（位於鍵合層163中）和鍵合接觸結構145（位於鍵合層181中）以及在第三半導體結構中延伸的一個或多個互連（例如，穿矽孔（TSV） 149）導電性連接。位元線（BL） 134和位元線（BL） 138以及3D NAND儲存串132和3D NAND儲存串136可以由此得到導電性連接。第三半導體結構的互連層121中適當的互連可以將位元線（BL） 134和位元線（BL） 138以及導電性連接的3D NAND儲存串132和3D NAND儲存串136（或穿矽孔（TSV） 149）導電性連接至週邊電路（或其他邏輯製程相容元件）
第一位元線鍵合接觸結構143和第二位元線鍵合接觸結構115在相應鍵合層中的分佈和/或其位置可以與第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144的分佈和/或位置相同或不同。取決於第一位元線鍵合接觸結構143和第二位元線鍵合接觸結構115的分佈，可以對應地確定/調整第一導電配線（conducting routes）141和第二導電配線（conducting routes）147的分佈，進而分別將第一位元線鍵合接觸結構143和第二位元線鍵合接觸結構115導電性連接至位元線（BL） 134和位元線（BL） 138。在本發明的其中一些實施例中，導體層108-1和導體層118-1透過相應的字元線接觸150和字元線接觸174以及互連層121中的單獨互連而導電性連接至第三半導體結構。因而，導電性連接的3D NAND儲存串132和3D NAND儲存串136可以透過同一互連導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件），並且字元線（WL） 108-1和字元線（WL） 118-2可以透過單獨互連而導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件）。
儘管附圖中未示出，但是在本發明的其中一些實施例中，第三半導體結構可以位於相應的鍵合的3D記憶體元件的下端，並且從下面導電性連接至鍵合的該對半導體結構。在這種情況下，第三半導體結構的基底可以充當鍵合的3D記憶體元件的基底。如果第二半導體結構的半導體層是面朝上的，那麼襯墊引出（pad-out）互連層可以形成於該半導體層上方。第一半導體結構、第二半導體結構和第三半導體結構沿垂直方向的放置可以是基於鍵合的3D記憶體元件/晶片中的元件/結構的整體佈局/放置而確定的，並且不應受本發明的實施例限制。
圖2A繪示出了根據本發明的其中一些實施例的鍵合的3D記憶體元件200，其中，一對已經被鍵合的半導體結構的字元線（WL）（或導體層）鍵合到一起，進而將一對已經被鍵合的半導體結構中的儲存堆疊層（和儲存單元）導電性連接。在本發明的其中一些實施例中，導電性連接的字元線（WL）共用相同的互連，所述互連於週邊電路（或其他邏輯製程相容元件）傳送電信號。在鍵合的3D記憶體元件200中，對於位元線（BL）而言，於週邊電路（或其他邏輯製程相容元件）的電信號是單獨傳送的。如圖2A所示，第一半導體結構和第二半導體結構在鍵合介面226處鍵合，並且第三半導體結構和第二半導體結構在鍵合介面264處鍵合。第一半導體結構可以包括位於儲存堆疊層108上方，並且位於鍵合介面226之下的互連層210以及位於鍵合介面226處的第一鍵合層212。第二半導體結構可以包括位於儲存堆疊層118之下並且位於鍵合介面226上方的互連層216以及位於鍵合介面226處的第二鍵合層214。第二半導體結構還可以包括位於半導體層104上方並且位於鍵合介面264處的鍵合層280。第三半導體結構可以包括位於鍵合介面264處的鍵合層262以及位於鍵合層262和元件層122之間的互連層220。
在本發明的其中一些實施例中，第一鍵合層212包括分佈在鍵合介面226上的多個第一字元線鍵合接觸結構242，並且第二鍵合層214包括分佈在鍵合介面226上的多個第二字元線鍵合接觸結構244。第一字元線鍵合接觸結構242中的每者可以導電性連接至第一半導體結構的相應字元線（WL） 108-1（或導體層108-1），並且第二字元線鍵合接觸結構244中的每者可以導電性連接至第二半導體結構的相應字元線（WL） 118-1（或導體層118-1）。在本發明的其中一些實施例中，各個字元線（WL）透過相應的互連層（例如，互連層210或互連層216）中的相應導電配線（conducting routes）和/或互連而導電性連接至相應的鍵合接觸結構。例如，第一導電配線（conducting routes）240可以透過字元線接觸150和其他必要的過孔/互連而導電性連接至字元線（WL） 108-1（或導體層108-1），並且第二導電配線（conducting routes）246可以透過字元線接觸174和其他必要的過孔/互連而導電性連接至字元線（WL） 118-1（或導體層118-1）。與第一導電配線（conducting routes）140和第二導電配線（conducting routes）146類似，第一導電配線（conducting routes）240和第二導電配線（conducting routes）246可以被靈活地設計成將往返於字元線（WL）的電信號繞線至位於鍵合介面126處的預期鍵合區的相應字元線鍵合接觸結構。之後，第一字元線鍵合接觸結構242和第二字元線鍵合接觸結構244可以在鍵合介面126處相互對準並且鍵合，並且字元線（WL） 108-1和字元線（WL） 118-1可以被導電性連接。
互連層210或互連層216中的互連可以將導電性連接的字元線（WL）導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件）。為了便於例示，第二導電配線（conducting routes）246和穿矽孔（TSV） 248被示為將導電性連接的字元線（WL）導電性連接至鍵合層280中的鍵合接觸結構258。鍵合接觸結構258可以在鍵合介面264處與第三半導體結構的鍵合層262中的鍵合接觸結構260鍵合。互連層220中的適當互連可以將鍵合的鍵合接觸結構258和鍵合接觸結構260導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件）。之後，導電性連接的字元線（WL）可以導電性連接至週邊電路（和/或其他邏輯製程相容元件）。在本發明的其中一些實施例中，鍵合接觸結構258還包括其他鍵合接觸結構，進而將其他結構/元件導電性連接至第三半導體結構。在本發明的其中一些實施例中，位元線（BL） 134和位元線（BL） 138單獨地（例如，透過單獨的互連和鍵合接觸結構258）導電性連接至第三半導體結構。
圖2B繪示出了根據本發明的其中一些實施例的另一鍵合的3D記憶體元件201，其中，一對已經被鍵合的半導體結構的字元線（WL）（或導體層）鍵合到一起，進而將一對已經被鍵合的半導體結構中的儲存堆疊層（和儲存單元）導電性連接。與鍵合的3D記憶體元件200不同的是，置於第一半導體結構和第二半導體結構之間的第三半導體結構，可以被鍵合至第一半導體結構和第二半導體結構。如圖2B所示，第一半導體結構和第三半導體結構可以在鍵合介面227處鍵合，並且第三半導體結構和第二半導體結構可以在鍵合介面279處鍵合。襯墊引出（pad-out）互連層可以形成於第二半導體結構上方。在本發明的其中一些實施例中，第三半導體結構按照面朝上的方式，鍵合至第一半導體結構和第二半導體結構。由於鍵合的3D記憶體元件201中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於鍵合的3D記憶體元件200中的順序，因而在本發明的其中一些實施例中，鍵合的3D記憶體元件201中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於鍵合的3D記憶體元件200的互連層和鍵合層。
在本發明的其中一些實施例中，第一半導體結構可以包括位於儲存堆疊層108上方的互連層211以及位於互連層211上方的第一鍵合層213。第一鍵合層213可以在鍵合介面227處與第三半導體結構的鍵合層281鍵合。第三半導體結構還可以包括位於元件層122上方的互連層221以及在鍵合介面279處與第二半導體結構的第二鍵合層265鍵合的鍵合層263。在本發明的其中一些實施例中，第二半導體結構可以包括位於第二鍵合層265上方並且位於儲存堆疊層118之下的互連層219。襯墊引出（pad-out）互連層124可以形成於半導體層105上方。
第一鍵合層213可以包括分佈在鍵合介面227處、與第三半導體結構的鍵合接觸結構245對準並且鍵合的多個第一字元線鍵合接觸結構243。第二鍵合層265可以包括分佈在鍵合介面279處、與第三半導體結構的鍵合接觸結構217對準並且鍵合的多個第二字元線鍵合接觸結構215。第一字元線鍵合接觸結構243可以透過第一導電配線（conducting routes）241導電性連接至字元線（WL） 108-1（或導體層108-1），並且第二字元線鍵合接觸結構215可以透過第二導電配線（conducting routes）247導電性連接至字元線（WL） 118-1（或導體層118-1）。第一字元線鍵合接觸結構243和第二字元線鍵合接觸結構215可以透過（鍵合層263中的）鍵合接觸結構217和（鍵合層281中的）鍵合接觸結構245以及在第三半導體結構中延伸的互連249（例如，穿矽孔（TSV））導電性連接。字元線（WL） 108-1和字元線（WL） 118-1（或者導體層108-1和導體層118-1）因而可以得到導電性連接。第三半導體結構的互連層221中適當的互連可以將導電性連接的字元線（WL） 108-1和字元線（WL） 118-1（或互連249）導電性連接至週邊電路（或其他邏輯製程相容元件）。
第一字元線鍵合接觸結構243和第二字元線鍵合接觸結構215在相應鍵合層中的分佈和/或位置可以與第一字元線鍵合接觸結構242和第二字元線鍵合接觸結構244的分佈和/或位置相同或不同。取決於第一字元線鍵合接觸結構243和第二字元線鍵合接觸結構215的分佈，可以對應地確定/調整第一導電配線（conducting routes）241和第二導電配線（conducting routes）247的分佈，進而使第一字元線鍵合接觸結構243和第二字元線鍵合接觸結構215分別與字元線（WL） 108-1和字元線（WL） 118-1導電性連接。在本發明的其中一些實施例中，位元線（BL） 134和位元線（BL） 138透過互連層221中的單獨互連而導電性連接至第三半導體結構。因而，導電性連接的字元線（WL） 108-1和字元線（WL） 118-1可以透過同一互連導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件），並且位元線（BL） 134和位元線（BL） 138可以透過單獨的互連而導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件）。
圖3A繪示出了根據本發明的其中一些實施例的鍵合的3D記憶體元件300，其中，一對已經被鍵合的半導體結構的位元線（BL）和字元線（WL）（或導體層）被鍵合到一起，進而將一對已經被鍵合的半導體結構中的儲存堆疊層（和儲存單元）導電性連接。在本發明的其中一些實施例中，導電性連接的字元線（WL）和位元線（BL）分別共用相同的互連，所述互連從/向週邊電路（或其他邏輯製程相容元件）傳送電信號。如圖3A所示，第一半導體結構和第二半導體結構在鍵合介面326處鍵合，並且第三半導體結構和第二半導體結構在鍵合介面364處鍵合。第一半導體結構可以包括位於儲存堆疊層108上方並且位於鍵合介面326之下的互連層310以及位於鍵合介面326處的第一鍵合層312。第二半導體結構可以包括位於儲存堆疊層118之下並且位於鍵合介面326上方的互連層316以及位於鍵合介面326處的第二鍵合層314。第二半導體結構還可以包括位於半導體層104上方並且位於鍵合介面364處的鍵合層380。第三半導體結構可以包括位於鍵合介面364處的鍵合層362以及位於鍵合層362和元件層122之間的互連層320。
在本發明的其中一些實施例中，第一鍵合層312包括分佈在鍵合介面326上的多個第一位元線鍵合接觸結構342a和多個第一字元線鍵合接觸結構342b，並且第二鍵合層314包括分佈在鍵合介面326上的多個第二位元線鍵合接觸結構344a和多個第二字元線鍵合接觸結構344b。第一半導體結構的第一位元線鍵合接觸結構342a中的每者可以導電性連接至相應的位元線（BL） 134，並且第一字元線鍵合接觸結構342b中的每者可以導電性連接至相應的字元線（WL） 108-1（即，導體層108-1）。第二半導體結構的第二位元線鍵合接觸結構344a中的每者可以導電性連接至相應的位元線138，並且第二字元線鍵合接觸結構344b中的每者可以導電性連接至相應的字元線（WL） 118-1（即，導體層118-1）。在本發明的其中一些實施例中，位元線（BL）和字元線（WL）均透過相應的互連層（例如，互連層310或互連層316）中的適當過孔和/或互連導電性連接至相應的鍵合接觸結構。例如，第一導電配線（conducting routes）340a和第一導電配線（conducting routes）340b（和其他必要互連/過孔）可以將位元線（BL） 134和字元線（WL） 108-1（或導體層108-1）導電性連接至相應的第一位元線鍵合接觸結構342a和第一字元線鍵合接觸結構342b，並且第二導電配線（conducting routes）346a和第二導電配線（conducting routes）346b可以將位元線（BL） 138和字元線（WL） 118-1（或導體層118-1）導電性連接至相應的第二位元線鍵合接觸結構344a和第二字元線鍵合接觸結構344b。第一導電配線（即，第一導電配線340a和第一導電配線340b）和第二導電配線（即，第二導電配線346a和第二導電配線346b）可以被靈活地設計成將來自/通往位元線（BL）和字元線（WL）的電信號繞線至位於鍵合介面326處的預期位置（例如，鍵合區）的相應位元線鍵合接觸結構和相應的字元線鍵合接觸結構。之後在鍵合介面126處，可以使第一位元線鍵合接觸結構342a和第二位元線鍵合接觸結構344a相互對準鍵合，並且可以使第一字元線鍵合接觸結構342b和第二字元線鍵合接觸結構344b相互對準鍵合。相應地，3D NAND儲存串132和3D NAND儲存串136以及字元線（WL） 108-1和字元線118-1可以得到導電性連接。
互連層310或互連層316中的互連可以將導電性連接的位元線（BL）（即，位元線134和位元線138）以及導電性連接的字元線（WL）（例如，字元線108-1和字元線118-1）導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件）。為了便於例示，第二導電配線（conducting routes）346a和第二導電配線（conducting routes）346b以及穿矽孔（TSV） 348a和穿矽孔（TSV） 348b被示為將導電性連接的位元線（BL）和導電性連接的字元線（WL）導電性連接至鍵合層380中的相應鍵合接觸結構358。可以使鍵合接觸結構358與第三半導體結構的鍵合層362中的鍵合接觸結構360鍵合。互連層320中的適當互連可以將鍵合的鍵合接觸結構358和鍵合接觸結構360導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件）。導電性連接的位元線（BL） 134和位元線138以及導電性連接的字元線（WL） 108-1和字元線118-1、以及導電性連接的3D NAND儲存串132和3D NAND儲存串136之後可以被導電性連接至週邊電路（和/或其他邏輯製程相容元件）。
圖3B繪示出了根據本發明的其中一些實施例的另一鍵合的3D記憶體元件301，其中，一對已經被鍵合的半導體結構的位元線（BL）和字元線（WL）（或導體層）鍵合到一起，進而將一對已經被鍵合的半導體結構中的儲存堆疊層（和儲存單元）導電性連接。與鍵合的3D記憶體元件300不同的是，置於第一半導體結構和第二半導體結構之間的第三半導體結構，可以被鍵合至第一半導體結構和第二半導體結構。如圖3B所示，第一半導體結構和第三半導體結構可以在鍵合介面327處鍵合，並且第三半導體結構和第二半導體結構可以在鍵合介面379處鍵合。襯墊引出（pad-out）互連層可以形成於第二半導體結構上方。在本發明的其中一些實施例中，第三半導體結構按照朝上的方式鍵合至第一半導體結構和第二半導體結構。由於鍵合的3D記憶體元件301中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於鍵合的3D記憶體元件300的堆疊順序，因而在本發明的其中一些實施例中，鍵合的3D記憶體元件301中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於鍵合的3D記憶體元件300的互連層和鍵合層。
在本發明的其中一些實施例中，第一半導體結構可以包括位於儲存堆疊層108上方的互連層311以及位於互連層311上方的第一鍵合層313。第一鍵合層313可以在鍵合介面327處與第三半導體結構的鍵合層381鍵合。第三半導體結構還可以包括位於元件層122上方的互連層321以及在鍵合介面379處與第二半導體結構的第二鍵合層365鍵合的鍵合層363。鍵合層381和鍵合層363均可以包括多個鍵合接觸結構（例如，鍵合接觸結構345和鍵合接觸結構317），以將第一半導體結構和第二半導體結構中的位元線鍵合接觸結構和字元線鍵合接觸結構導電性連接。例如，鍵合接觸結構345可以包括用於對第一位元線鍵合接觸結構343a進行導電性連接的多個鍵合接觸結構以及用於對第一字元線鍵合接觸結構343b進行導電性連接的另外多個鍵合接觸結構，並且鍵合接觸結構317可以包括用於對第二位元線鍵合接觸結構315a進行導電性連接的多個鍵合接觸結構以及用於對第二字元線鍵合接觸結構315b進行導電性連接的另外多個鍵合接觸結構。在本發明的其中一些實施例中，第二半導體結構可以包括位於第二鍵合層365上方並且位於儲存堆疊層118之下的互連層319。襯墊引出（pad-out）互連層124可以形成於半導體層105上方。
第一鍵合層313可以包括分佈在鍵合介面327處，並且與第三半導體結構的鍵合接觸結構345鍵合的多個第一位元線鍵合接觸結構343a和多個第一字元線鍵合接觸結構343b。第二鍵合層365可以包括分佈在鍵合介面379處並且與第三半導體結構的鍵合接觸結構317鍵合的多個第二位元線鍵合接觸結構315a和多個第二字元線鍵合接觸結構315b。第一位元線鍵合接觸結構343a可以透過第一導電配線（conducting routes）357導電性連接至位元線（BL） 134，並且第二位元線鍵合接觸結構315a可以透過第二導電配線（conducting routes）347導電性連接至位元線（BL） 138。第一字元線鍵合接觸結構343b可以透過第一導電配線（conducting routes）357導電性連接至字元線（WL） 108-1（或導體層108-1），並且第二字元線鍵合接觸結構315b可以透過第二導電配線（conducting routes）347導電性連接至字元線（WL） 118-1（或導體層118-1）。第一位元線鍵合接觸結構343a和第二位元線鍵合接觸結構315a可以透過第三半導體結構中的鍵合接觸結構317（位於鍵合層363中）和鍵合接觸結構345（位於鍵合層381中）以及在第三半導體結構中延伸的互連349a（例如，穿矽孔（TSV））而導電性連接。第一字元線鍵合接觸結構343b和第二字元線鍵合接觸結構315b可以透過鍵合接觸結構317（位於鍵合層363中）和鍵合接觸結構345（位於鍵合層381中）以及在第三半導體結構中延伸的互連349b（例如，穿矽孔（TSV））而導電性連接。位元線（BL） 134和位元線（BL） 138、字元線（WL） 108-1和字元線（WL） 118-1（或導體層108-1和導體層118-1）以及儲存堆疊層108和儲存堆疊層118因而可以得到導電性連接。
第一位元線鍵合接觸結構343a和第二位元線鍵合接觸結構315a的分佈和/或位置可以與第一位元線鍵合接觸結構342a和第二位元線鍵合接觸結構344a的分佈和/或位置相同或不同。第一字元線鍵合接觸結構343b和第二字元線鍵合接觸結構315b的分佈和/或位置可以與第一字元線鍵合接觸結構342b和第二字元線鍵合接觸結構344b的分佈和/或位置相同或不同。根據這些鍵合接觸結構的分佈，可以相應地確定/調整第一導電配線（conducting routes）357和第二導電配線（conducting routes）347的分佈，進而將第一位元線鍵合接觸結構343a和第二位元線鍵合接觸結構315a分別導電性連接至位元線（BL） 134和位元線（BL） 138，並且將第一字元線鍵合接觸結構343b和第二字元線鍵合接觸結構315b分別導電性連接至字元線（WL） 108-1和字元線（WL） 118-1。因而，導電性連接的字元線（WL） 108-1和字元線（WL） 118-1可以透過相同的互連而導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件），並且位元線（BL） 134和位元線（BL） 138可以透過相同的互連而導電性連接至第三半導體結構中的週邊電路（和/或其他邏輯製程相容元件）。於是，鍵合的儲存堆疊層108和儲存堆疊層118中的3D NAND儲存串132和3D NAND儲存串136以及字元線（WL）（或導體層108-1和導體層118-1）可以得到導電性連接。
圖4繪示出了根據本發明的其中一些實施例的具有導電性連接的位元線（BL）和/或導電性連接的字元線（WL）的鍵合的3D記憶體元件的示意性平面圖400。該平面圖可以例示鍵合的3D記憶體元件100、3D記憶體元件101、3D記憶體元件200、3D記憶體元件201、3D記憶體元件300和3D記憶體元件301中的導電性連接的位元線（BL）和/或導電性連接的字元線（WL）的佈局/位置。如圖4所示，平面圖400可以包括核心陣列區、一個或多個（例如，一對）陣列公共源極（ACS）驅動器襯墊引出（pad-out）區、一個或多個（例如，一對）位元線（BL）鍵合和襯墊引出（pad-out）區、一個或多個（例如，一對）字元線（WL）鍵合和襯墊引出（pad-out）區、以及鍵合襯墊區。核心陣列區可以表示放置儲存陣列的區域。ACS驅動器襯墊引出（pad-out）區可以表示對儲存陣列的ACS和週邊電路進行導電性連接的接觸襯墊所處的區域。鍵合襯墊區可以表示用於整體晶片（例如，週邊電路）的接觸襯墊所處的區域。位元線（BL）鍵合和襯墊引出（pad-out）區可以表示其中鍵合的儲存堆疊層的位元線（BL）透過鍵合而導電性連接並且導電性連接至導電性連接的位元線（BL）的互連所處的區域。字元線（WL）鍵合和襯墊引出（pad-out）區可以表示其中鍵合的儲存堆疊層的字元線（WL）透過鍵合而導電性連接並且導電性連接至導電性連接的字元線（WL）的互連所處的區域。在本發明的其中一些實施例中，確定位元線（BL）鍵合和襯墊引出（pad-out）區和字元線（WL）鍵合和襯墊引出（pad-out）區的數量、位置和/或面積以（例如）適應整體晶片的佈局和/或佈置。
在各種實施例中，一對已經被鍵合的半導體結構的儲存堆疊層（例如，儲存堆疊層108和儲存堆疊層118）可以被靈活地置於核心陣列區中的相應預期位置上，例如，位於晶片中心，進而改善晶片中的結構/元件的整體佈置。儲存堆疊層（例如，108和118）可以或者可以不相互垂直（例如，沿z軸）對準。在本發明的其中一些實施例中，儲存堆疊層可以垂直地按照錯開方式佈置。也就是說，儲存堆疊層可以不沿z軸相互對準，進而（例如）改善晶片的整體佈置/繞線。相應的半導體結構中的導電配線（conducting routes）（例如，第一導電配線140、第二導電配線146、第一導電配線141、第二導電配線147、第一導電配線240、第二導電配線246、第一導電配線241、第二導電配線247、第一導電配線340a、第一導電配線340b、第二導電配線346a和/或第二導電配線346b）可以被設計為將相應的字元線（WL）和/或位元線（BL）導電性連接並繞線至將要導電性連接至相應的鍵合接觸結構的相應的鍵合和襯墊引出（pad-out）區。也就是說，各個導電配線的一端可以與相應的位元線（BL）/字元線（WL）發生接觸和/或導電性連接，並且該導電配線的另一端可以與相應的鍵合接觸結構發生接觸和/或導電性連接。導電配線的位於所述兩端之間的佈置可以服從相應半導體結構中的結構/元件的佈局。在各種實施例中，各個半導體結構中的導電配線的佈置可以是相同或不同的。
與相應的導電配線（conducting routes）發生接觸或導電性連接的鍵合接觸結構，可以分佈在相應鍵合和襯墊引出（pad-out）區處的相應鍵合層中，與另一鍵合層中的相應鍵合接觸結構相鍵合。取決於例如鍵合接觸結構的總數和/或儲存堆疊層的位置的因素，在本發明的其中一些實施例中，一對已經被鍵合的半導體結構的鍵合接觸結構被劃分成不止一個部分，所述的不止一個部分分別位於相應的鍵合和襯墊引出（pad-out）區中。對鍵合接觸結構的劃分可以允許對導電配線（conducting routes）和/或互連的佈置進行改善。例如，可以透過將位元線（BL）和/或字元線（WL）繞線至更加靠近位元線（BL）和/或字元線（WL）的相應的鍵合和襯墊引出（pad-out）區而使導電配線（conducting routes）的長度和複雜性最小化。在本發明的其中一些實施例中，儲存堆疊層108和儲存堆疊層118可以被置於核心陣列區中。
在示例中，對於鍵合的3D記憶體元件100和3D記憶體元件101而言，第一位元線鍵合接觸結構和第二位元線鍵合接觸結構（例如，鍵合的3D記憶體元件100中的第一位元線鍵合接觸結構142和第二位元線鍵合接觸結構144以及鍵合的3D記憶體元件101中的第一位元線鍵合接觸結構143和鍵合接觸結構145）可以在位元線（BL）鍵合和襯墊引出（pad-out）區中鍵合。在本發明的其中一些實施例中，取決於從各個半導體結構的位元線（BL）到各個位元線（BL）鍵合和襯墊引出（pad-out）區的距離，整個的鍵合的第一位元線鍵合接觸結構和第二位元線鍵合接觸結構被劃分成多個部分（例如，兩個部分），使得各個位元線（BL）鍵合和襯墊引出（pad-out）區包括鍵合的第一位元線鍵合接觸結構和第二位元線鍵合接觸結構的一部分。例如，鍵合的第一位元線鍵合接觸結構和第二位元線鍵合接觸結構可以被均勻劃分為分佈在兩個位元線（BL）鍵合和襯墊引出（pad-out）區中。與此同時，字元線（WL） 108-1（或導體層108-1）的部分和字元線（WL） 118-1（或導體層118-1）的部分可以透過相應的字元線接觸150和174以及任何適當的互連和/或鍵合接觸結構被單獨繞線至字元線（WL）鍵合和襯墊引出（pad-out）區之一。字元線（WL） 108-1（或導體層108-1）的另一部分和字元線（WL） 118-1（或導體層118-1）的另一部分可以透過相應的字元線接觸150和字元線接觸174以及任何適當的互連和/或鍵合接觸結構被單獨繞線至字元線（WL）鍵合和襯墊引出（pad-out）區中的另一個。在本發明的其中一些實施例中，字元線（WL）被均勻地劃分成兩個部分，各個部分經繞線（routing）至較近的字元線（WL）鍵合和襯墊引出（pad-out）區。
在該示例中，在位元線（BL）鍵合和襯墊引出（pad-out）區中，鍵合的第一位元線鍵合接觸結構和第二位元線鍵合接觸結構可以進一步透過適當的互連（例如，互連148或互連149）和鍵合接觸結構（例如，鍵合接觸結構158和鍵合接觸結構160）導電性連接至週邊電路和/或接觸襯墊（例如，172）。在字元線（WL）鍵合和襯墊引出（pad-out）區中，字元線接觸150和字元線接觸174可以透過適當的互連（例如，穿矽孔154）和鍵合接觸結構（例如，鍵合接觸結構158和鍵合接觸結構160）單獨導電性連接至週邊電路和/或接觸襯墊（例如，接觸襯墊172）。
在另一示例中，對於鍵合的3D記憶體元件200和3D記憶體元件201而言，第一字元線鍵合接觸結構和第二字元線鍵合接觸結構（例如，鍵合的3D記憶體元件200中的第一字元線鍵合接觸結構242和第二字元線鍵合接觸結構244以及鍵合的3D記憶體元件201中的第一字元線鍵合接觸結構243和鍵合接觸結構245）可以分別在字元線（WL）鍵合和襯墊引出（pad-out）區中鍵合。在本發明的其中一些實施例中，取決於從各個半導體結構的字元線（WL）到各個字元線（WL）鍵合和襯墊引出（pad-out）區的距離，被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構可以被劃分，使得各個字元線（WL）鍵合和襯墊引出（pad-out）區包括整個鍵合的第一字元線線鍵合接觸結構和第二字元線鍵合接觸結構的一部分。例如，被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構可以被均勻劃分為分佈在兩個字元線（WL）鍵合和襯墊引出（pad-out）區中。與此同時，位元線（BL） 134的部分和位元線（BL） 138的部分可以透過相應的互連和/或鍵合接觸結構單獨繞線至位元線（BL）鍵合和襯墊引出（pad-out）區之一。位元線（BL） 134的另一部分和位元線（BL） 138的另一部分可以透過相應的互連和/或鍵合接觸結構單獨繞線至位元線（BL）鍵合和襯墊引出（pad-out）區中的另一個。在本發明的其中一些實施例中，位元線（BL） 134和位元線（BL） 138被均勻地劃分成兩個部分，各個部分經繞線（routing）至較近的位元線（BL）鍵合和襯墊引出（pad-out）區。
在該示例中，在字元線（WL）鍵合和襯墊引出（pad-out）區中，被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構可以進一步透過適當的互連（例如，穿矽孔248或穿矽孔249）和鍵合接觸結構（例如，鍵合接觸結構258和鍵合接觸結構260）導電性連接至週邊電路和/或接觸襯墊（例如，接觸襯墊172）。在位元線（BL）鍵合和襯墊引出（pad-out）區中，單獨導電性連接至位元線（BL） 134和位元線（BL） 138的鍵合接觸結構（例如，鍵合接觸結構258）可以透過適當的互連和鍵合接觸結構（例如，鍵合接觸結構258和鍵合接觸結構260）導電性連接至週邊電路和/或接觸襯墊（例如，接觸襯墊172）。
在第三示例中，對於鍵合的3D記憶體元件300和3D記憶體元件301而言，第一位元線鍵合接觸結構和第二位元線鍵合接觸結構（例如，鍵合的3D記憶體元件300中的第一位元線鍵合接觸結構342a和第二位元線鍵合接觸結構344a以及鍵合的3D記憶體元件301中的第一位元線鍵合接觸結構343a和第二位元線鍵合接觸結構315a）可以分別在位元線（BL）鍵合和襯墊引出（pad-out）區中對準並鍵合，並且第一字元線鍵合接觸結構和第二字元線鍵合接觸結構（例如，鍵合的3D記憶體元件300中的第一字元線鍵合接觸結構342b和第二字元線鍵合接觸結構344b以及鍵合的3D記憶體元件301中的第一字元線鍵合接觸結構343b和第二字元線鍵合接觸結構315b）可以分別在字元線（WL）鍵合和襯墊引出（pad-out）區中對準並鍵合。在本發明的其中一些實施例中，取決於從各個半導體結構的位元線（BL）到各個位元線（BL）鍵合和襯墊引出（pad-out）區的距離和/或從各個半導體結構的字元線（WL）到各個字元線（WL）鍵合和襯墊引出（pad-out）區的距離，鍵合的第一位元線鍵合接觸結構和第二位元線鍵合接觸結構以及被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構均被劃分，使得各個位元線（BL）鍵合和襯墊引出（pad-out）區具有整個的鍵合的第一位元線鍵合接觸結構和第二位元線鍵合接觸結構的一部分，並且各個字元線（WL）鍵合和襯墊引出（pad-out）區具有整個被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構的一部分。例如，被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構可以被均勻劃分為分佈在兩個字元線（WL）鍵合和襯墊引出（pad-out）區中。與此同時，鍵合的第一位元線鍵合接觸結構和第二位元線鍵合接觸結構可以被均勻劃分為分佈在兩個位元線（BL）鍵合和襯墊引出（pad-out）區中。在該示例中，在字元線（WL）鍵合和襯墊引出（pad-out）區中，被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構可以進一步透過適當的互連（例如，穿矽孔348b或穿矽孔349b）和鍵合接觸結構（例如，鍵合的3D記憶體元件中的鍵合接觸結構358和鍵合接觸結構360以及鍵合的3D記憶體元件301中的第二字元線鍵合接觸結構315b、鍵合接觸結構317、鍵合接觸結構345和第一字元線鍵合接觸結構343b）導電性連接至週邊電路和/或接觸襯墊（例如，接觸襯墊172）。在位元線（BL）鍵合和襯墊引出（pad-out）區中，鍵合的第一位元線鍵合接觸結構和第二位元線鍵合接觸結構可以進一步透過適當的互連（例如，穿矽孔348a或穿矽孔349a）和鍵合接觸結構（例如，鍵合的3D記憶體元件300中的鍵合接觸結構358和鍵合接觸結構360以及鍵合的3D記憶體元件301中的第二位元線鍵合接觸結構315a、鍵合接觸結構317、鍵合接觸結構345和第一位元線鍵合接觸結構343a）導電性連接至週邊電路和/或接觸襯墊（例如，接觸襯墊172）。
圖5A-圖5F繪示出了根據本發明的其中一些實施例的用以形成具有一對已經被鍵合的半導體結構並且其中位元線（BL）被導電性連接的鍵合的3D記憶體元件的示例性製作製程。圖6A和圖6B繪示出了根據本發明的其中一些實施例的用以形成具有一對已經被鍵合的半導體結構並且其中字元線（WL）被鍵合到一起的鍵合的3D記憶體元件的示例性製作製程的部分。圖7A和圖7B繪示出了根據本發明的其中一些實施例的用以形成具有一對已經被鍵合的半導體結構並且其中位元線（BL）和字元線（WL）兩者被分別導電性連接的鍵合的3D記憶體元件的示例性製作製程的部分。圖13是根據本發明的其中一些實施例的用於形成鍵合的3D記憶體元件的示例性方法1300的流程圖。應當理解，方法1300中所示的操作步驟並不具有排他性，也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。此外，所述操作步驟中的一些可以是同時執行的或者可以是按照不同於圖13所示的循序執行的。方法1300可以被用於形成圖1A、圖2A和圖3B中所示的鍵合的3D記憶體元件。
參考圖13，方法1300開始於操作步驟1302，其中，形成第一半導體結構和第二半導體結構。第一半導體結構包括多個第一位元線（BL）、多個第一導體層以及具有多個第一位元線鍵合接觸結構和/或多個第一字元線鍵合接觸結構的第一鍵合層。第二半導體結構包括多個第二位元線（BL）、多個第二導體層以及具有多個第二位元線鍵合接觸結構和/或多個第二字元線鍵合接觸結構的第二鍵合層。圖5A、圖6A和圖7A繪示出了對應的結構。
圖5A繪示出了第一半導體結構和第二半導體結構，它們每者具有帶有多個位元線鍵合接觸結構的鍵合層。如圖5A所示，可以形成第一半導體結構和第二半導體結構。第一半導體結構可以包括基底502、位於基底502上方的儲存堆疊層506、垂直地延伸穿過儲存堆疊層506的多個3D NAND儲存串516、導電性連接至3D NAND儲存串516的多個第一位元線（BL） 522-1。儲存堆疊層506可以包括多個交錯的導體層506-1和介電層506-2。導體層506-1可以均是字元線（WL）的部分，其導電性連接至一個或多個字元線接觸524-1。第一半導體結構還可以包括位於儲存堆疊層506上方的互連層508以及位於互連層508上方或者作為互連層508的部分的第一鍵合層538。第一鍵合層538可以包括多個第一位元線鍵合接觸結構518-1，其透過互連層508中的多個第一導電配線（conducting routes）520-1導電性連接至第一位元線（BL） 522-1。
第二半導體結構可以與第一半導體結構類似。如圖5A所示，第二半導體結構可以包括基底504、位於基底504上方的儲存堆疊層510、垂直地延伸穿過儲存堆疊層510的多個3D NAND儲存串514、導電性連接至3D NAND儲存串514的多個第二位元線（BL） 522-2。儲存堆疊層510可以包括多個交錯的導體層510-1和介電層510-2。導體層510-1可以均是字元線（WL）的部分，其導電性連接至一個或多個字元線接觸524-2。第一半導體結構還可以包括位於儲存堆疊層510上方的互連層512以及位於互連層512上方或者作為互連層512的部分的第二鍵合層536。第二鍵合層536可以包括多個第二位元線鍵合接觸結構518-2，其透過互連層512中的多個第二導電配線（conducting routes）520-2導電性連接至第二位元線（BL） 522-2。儲存堆疊層506和儲存堆疊層510可以具有相同或不同層級/數量的階梯。在本發明的其中一些實施例中，各個第一位元線鍵合接觸結構518-1對應於相應的第二位元線鍵合接觸結構518-2。
圖6A繪示出了第一半導體結構和第二半導體結構，它們每個皆具有帶有多個字元線鍵合接觸結構的鍵合層。與圖5A中所示的第一半導體結構和第二半導體結構不同，在圖6A中，第一半導體結構的第一鍵合層538包括多個第一字元線鍵合接觸結構620-1，其透過導電性連接至字元線接觸524-1的多個第一導電配線（conducting routes）622-1導電性連接至字元線（WL） 506-1（或導體層506-1）。第二半導體結構的第二鍵合層536包括多個第二字元線鍵合接觸結構620-2，其透過導電性連接至字元線接觸524-1的多個第二導電配線（conducting routes）622-2導電性連接至字元線（WL） 510-1（或導體層510-1）。在本發明的其中一些實施例中，第一導電配線（conducting routes）622-1和第二導電配線（conducting routes）622-2分別位於互連層508和互連層512中。在本發明的其中一些實施例中，各個第一字元線鍵合接觸結構620-1對應於相應的第二字元線鍵合接觸結構620-2。
圖7A繪示出了第一半導體結構和第二半導體結構，它們每者具有帶有多個位元線鍵合接觸結構和多個字元線鍵合接觸結構的鍵合層。與圖5A和圖6A所示的第一半導體結構和第二半導體結構不同，在圖7A中，第一半導體結構的第一鍵合層538包括多個第一位元線鍵合接觸結構718-1和多個第一字元線鍵合接觸結構728-1。第一位元線鍵合接觸結構718-1可以透過多個第一導電配線（conducting routes）720-1導電性連接至第一位元線（BL） 522-1，並且第一字元線鍵合接觸結構728-1可以透過導電性連接至字元線接觸524-1的多個第一導電配線（conducting routes）730-1導電性連接至字元線（WL） 506-1（或導體層506-1）。第二半導體結構的第二鍵合層536包括多個第二位元線鍵合接觸結構718-2和多個第二字元線鍵合接觸結構728-2。第二位元線鍵合接觸結構718-2可以透過多個第二導電配線（conducting routes）720-2導電性連接至第二位元線（BL） 522-2，並且第二字元線鍵合接觸結構728-2可以透過導電性連接至字元線接觸524-2的多個第二導電配線（conducting routes）730-2導電性連接至字元線（WL） 510-1（或導體層510-1）。在本發明的其中一些實施例中，各個第一位元線鍵合接觸結構718-1對應於相應的第二位元線鍵合接觸結構718-2，並且各個第一字元線鍵合接觸結構728-1對應於相應的第二字元線鍵合接觸結構728-2。
第一半導體結構和第二半導體結構可以是透過類似的方法/製程形成的。在本發明的其中一些實施例中，儲存堆疊層形成於基底上方，並且形成垂直地延伸穿過儲存堆疊層的3D NAND儲存串的陣列。如圖5A、圖6A和圖7A所示，在基底（例如，基底502或基底504）上方形成交錯的犧牲層（未示出）和介電層（例如，介電層506-2或介電層510-2）。交錯的犧牲層和介電層可以形成介電堆疊層（未示出）。在本發明的其中一些實施例中，各個犧牲層包括氮化矽層，並且各個介電層包括氧化矽層。交錯的犧牲層和介電層可以由一種或多種薄膜沉積製程形成，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。在本發明的其中一些實施例中，儲存堆疊層（例如，儲存堆疊層506或儲存堆疊層510）可以透過閘極替換製程形成，例如，透過使用相對於介電層有選擇性的對犧牲層的濕式/乾式蝕刻並且利用導體層填充所產生的凹陷而以多個導體層（例如，導體層506-1或導體層510-1）替換犧牲層。結果，儲存堆疊層（例如，儲存堆疊層506或儲存堆疊層510）可以包括交錯的導體層（例如，導體層506-1或導體層510-1）和介電層（介電層506-2或介電層510-2）。在本發明的其中一些實施例中，各個導體層包括金屬層，例如，鎢層。應當理解，在其他實施例中，儲存堆疊層可以是透過交替地沉積導體層（例如，摻雜多晶矽層）和介電層（例如，氧化矽層）形成的，而不用閘極替換製程。在本發明的其中一些實施例中，在儲存堆疊層和基底之間形成包括氧化矽的襯墊氧化物層。
可以在基底上方形成多個3D NAND儲存串（例如，3D NAND儲存串516或3D NAND儲存串514），各個3D NAND儲存串垂直地延伸穿過儲存堆疊層的交錯的導體層和介電層。在本發明的其中一些實施例中，形成3D NAND儲存串的製作製程包括使用乾式蝕刻和/或濕式蝕刻（例如，深反應離子蝕刻（DRIE））形成穿過儲存堆疊層並且進入矽基底的通道孔，隨後在通道孔的下部中從基底磊晶生長出插塞。在本發明的其中一些實施例中，形成3D NAND儲存串的製作製程還包括接下來使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）或其任何組合的薄膜沉積製程利用例如記憶體膜（例如，穿隧層、儲存層和阻擋層）和半導體層的多個層填充各個通道孔。在本發明的其中一些實施例中，形成3D NAND儲存串的製作製程還包括：透過在3D NAND儲存串的上端蝕刻出凹陷，隨後使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）或其任何組合的薄膜沉積製程利用半導體材料填充凹陷而在各個通道孔的上部中形成另一插塞。
互連層（例如，互連層508或互連層512）可以形成於儲存堆疊層（例如，儲存堆疊層506或儲存堆疊層510）和3D NAND儲存串的陣列上方。互連層可以包括位於多個ILD層中的中段（MEOL）互連和/或後段（BEOL）互連的互連，進而形成與3D NAND儲存串的陣列的電性連接。在本發明的其中一些實施例中，互連層包括透過多種製程形成的多個ILD層以及其中的互連。例如，互連層中的互連可以包括透過一種或多種薄膜沉積製程沉積的導電材料，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電鍍或其任何組合。形成互連的製作製程還可以包括微影、化學機械拋光（CMP）、濕式/乾式蝕刻或者任何其他適當製程。ILD層可以包括透過一種或多種薄膜沉積製程沉積的介電材料，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在本發明的其中一些實施例中，互連層（例如，互連層508或互連層512）的形成還包括形成導電性連接至3D NAND儲存串（例如，3D NAND儲存串516或3D NAND儲存串514）的多個位元線（BL）（例如，第一位元線522-1或第二位元線522-2）以及導電性連接至位元線（BL）的多個導電配線（conducting routes）（例如，第一導電配線520-1、第二導電配線520-2、第一導電配線720-1和第二導電配線720-2）。在本發明的其中一些實施例中，互連層的形成還包括形成導電性連接至字元線（WL）（例如，字元線506-1和字元線510-1）的多個導電配線（conducting routes）（例如，第一導電配線622-1、第二導電配線622-2、第一導電配線730-1和第二導電配線730-2）。可以在位元線（BL）和導電配線（conducting routes）之間形成適當的過孔和/或互連，以進行電性連接。位元線（BL）和導電配線（conducting routes）的形成可以是互連的形成的一部分，因而不再重複對其的詳細描述。
鍵合層（例如，第一鍵合層538或第二鍵合層536）可以形成於互連層上方。鍵合層可以包括被介電層包圍的多個位元線鍵合接觸結構（例如，第一位元線鍵合接觸結構518-1、第二位元線鍵合接觸結構518-2、第一位元線鍵合接觸結構718-1和第二位元線鍵合接觸結構718-2）和/或多個字元線鍵合接觸結構（例如，第一字元線鍵合接觸結構620-1、第二字元線鍵合接觸結構620-2、第一字元線鍵合接觸結構728-1和第二字元線鍵合接觸結構728-2）。在本發明的其中一些實施例中，透過一種或多種薄膜沉積製程在互連層（例如，互連層508或互連層512）的頂表面上沉積介電層，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。之後，可以透過先使用圖案化製程（對介電層中的介電材料的微影以及乾式/濕式蝕刻）圖案化出穿過介電層的接觸孔，來形成穿過介電層並且與互連層中的互連接觸的鍵合接觸結構。可以利用導體（例如，銅）填充接觸孔。在本發明的其中一些實施例中，填充接觸孔包括在沉積導體之前沉積黏合（膠黏）層、阻擋層和/或晶種層。在本發明的其中一些實施例中，位元線鍵合接觸結構（例如，第一位元線鍵合接觸結構518-1、第二位元線鍵合接觸結構518-2、第一位元線鍵合接觸結構718-1和第二位元線鍵合接觸結構718-2）導電性連接至將要導電性連接至位元線（BL）（例如，第一位元線522-1和第二位元線522-2）的相應的導電配線（conducting routes）（例如，第一導電配線520-1、第二導電配線520-2、第一導電配線720-1和第二導電配線720-2）和/或與之接觸。在本發明的其中一些實施例中，字元線鍵合接觸結構（例如，第一字元線鍵合接觸結構620-1、第二字元線鍵合接觸結構620-2、第一字元線鍵合接觸結構728-1和第二字元線鍵合接觸結構728-2）導電性連接至相應的導電配線（例如，622-1、622-2、730-1和730-2）和/或與之接觸。
重新參考圖13，在形成第一半導體結構和第二半導體結構之後，方法1300進行至操作步驟1304，其中，將第一半導體結構和第二半導體結構按照面對面的方式鍵合，進而使第一位元線鍵合接觸結構與第二位元線鍵合接觸結構導電性連接，和/或使第一字元線鍵合接觸結構與第二字元線鍵合接觸結構導電性連接。圖5B、圖6B和圖7B繪示出了對應的結構。
如圖5B、圖6B和圖7B所示，第一半導體結構和第二半導體結構可以按照面對面的方式鍵合，由此形成鍵合介面。在本發明的其中一些實施例中，使第二半導體結構上下翻轉，並且使第一半導體結構朝上。於是，第二半導體結構可以在第一半導體結構上方，其中基底504朝上。在本發明的其中一些實施例中，在圖5B、圖6B和圖7B中，鍵合介面570、鍵合介面670和鍵合介面770分別形成於第一半導體結構和第二半導體結構之間。在本發明的其中一些實施例中，在鍵合之前對鍵合表面施加處理製程，例如，電漿處理、濕式處理和/或熱處理。鍵合包括混合鍵合。在本發明的其中一些實施例中，使各個第一位元線鍵合接觸結構（例如，第一位元線鍵合接觸結構518-1或第一位元線鍵合接觸結構718-1）與相應的第二位元線鍵合接觸結構（例如，第二位元線鍵合接觸結構518-2或第二位元線鍵合接觸結構718-2）對準並且鍵合，如圖5B和圖7B所示。在本發明的其中一些實施例中，使各個第一字元線鍵合接觸結構（例如，第一字元線鍵合接觸結構620-1或第一字元線鍵合接觸結構728-1）與相應的第二字元線鍵合接觸結構（例如，第二字元線鍵合接觸結構620-2或第二字元線鍵合接觸結構728-2）對準並且鍵合，如圖6B和圖7B所示。鍵合可以包括混合鍵合。
根據本發明的其中一些實施例，在圖15中繪示出了一對已經被鍵合的半導體結構的示意圖。圖15繪示出了一對已經被鍵合的半導體結構中的不同部件（例如位元線（BL）、字元線（WL）、位元線鍵合接觸結構、導電配線（conducting routes）和儲存串）的空間關係。
如圖15所示，第二半導體結構與第一半導體結構在鍵合介面處鍵合。第一半導體結構可以包括多個第一儲存串（例如，3D NAND儲存串516）、導電性連接至第一儲存串的多個第一位元線（位元線a-1、位元線a-2……位元線a-n）（例如，第一位元線522-1）、分佈在鍵合介面上的多個第一位元線鍵合接觸結構、以及對位元線鍵合接觸結構和位元線（BL）進行導電性連接的多個第一導電配線（例如，第一導電配線520-1）。類似地，第二半導體結構可以包括多個第二儲存串（例如，3D NAND儲存串514）、導電性連接至第二儲存串的多個第二位元線（位元線b-1、位元線b-2……位元線b-n）（例如，第二位元線522-2）、分佈在鍵合介面上的多個第二位元線鍵合接觸結構、以及對第二位元線鍵合接觸結構和第二位元線（BL）進行導電性連接的多個第二導電配線（conducting routes）（例如，第二導電配線520-2）。
在本發明的其中一些實施例中，各個位元線（BL）可以透過適當過孔導電性連接至相應的導電配線（conducting routes），所述適當過孔可以是相應半導體結構的相應互連層（例如，互連層508或互連層512）的部分。如圖15所示，第一位元線（BL）可以透過第一過孔導電性連接至第一導電配線（conducting routes），並且第二位元線（BL）可以透過第二過孔導電性連接至第二導電配線（conducting routes）。在本發明的其中一些實施例中，第一/第二導電配線（conducting routes）的一端與相應的過孔接觸，並且第一/第二導電配線（conducting routes）的另一端與相應的鍵合層（即，與相應的位元線（BL）橫向分開的鍵合層中的相應位元線鍵合接觸結構，未示出）接觸。第一過孔和第二過孔可以垂直地延伸穿過相應的互連層。第一位元線導電配線（conducting routes）和第二位元線導電配線（conducting routes）的另一端可以延伸至相應鍵合層中的預期鍵合位置（例如，位元線鍵合區），進而將第一位元線（BL）和第二位元線（BL）的電信號繞線/擴展到鍵合位置。第一位元線鍵合接觸結構和第二位元線鍵合接觸結構可以分佈在鍵合層上，並且在鍵合介面處鍵合在一起。因而，第一位元線（BL）和第二位元線（BL）可以經繞線（routing）並且在鍵合介面上的預期鍵合位置被導電性連接。
如圖15所示，第一半導體結構和第二半導體結構還可以包括第一導體層和第二導體層（例如，導體層506-1和導體層510-1），其充當第一半導體結構和第二半導體結構的第一字元線（WL）和第二字元線（WL）。第一導體層和第二導體層可以均為相應的儲存堆疊層（例如，儲存堆疊層506和儲存堆疊層510）的部分。第一3D NAND儲存串和第二3D NAND儲存串可以垂直地延伸穿過相應的儲存堆疊層。儘管圖中未示出，但是第一字元線（WL）和第二字元線（WL）還可以透過例如字元線接觸的適當互連（例如，字元線接觸524-1和字元線接觸524-2以及相應的導電配線）經繞線至相應鍵合層中的預期鍵合位置（例如，字元線鍵合區）。第一字元線鍵合接觸結構和第二字元線鍵合接觸結構可以分佈在鍵合層上，並且在鍵合介面處鍵合在一起。因而，第一字元線（WL）和第二字元線（WL）可以經繞線並且在鍵合介面上的預期鍵合位置被導電性連接。在本發明的其中一些實施例中，第一位元線（BL）和第二位元線（BL）以及第一字元線（WL）和第二字元線（WL）都可以經繞線（routing）並且在鍵合介面上的相應鍵合位置被導電性連接。
重新參考圖13，在第一半導體結構和第二半導體結構的鍵合之後，方法1300進行至操作步驟1306，其中，將第一半導體結構和第二半導體結構之一的基底減薄，以形成半導體層。圖5C、圖6B和圖7B繪示出了對應的結構。
如圖5C、圖6B和圖7B中所示，位於一對已經被鍵合的半導體結構的頂部的基底504被減薄，使得減薄的頂部基底504能夠充當半導體層540（例如，單晶矽層或多晶矽層）。半導體層540的厚度可以位於大約200奈米（nm）和大約5微米（µm）之間（例如位於200奈米（nm）和5微米（µm）之間），或者位於大約150奈米（nm）和大約50微米（µm）之間（例如位於150奈米（nm）和50微米（µm）之間）。可以透過包括但不限於晶片打磨、乾式蝕刻、濕式蝕刻、化學機械拋光（CMP）、任何其他適當製程或其任何組合的製程對基底504減薄。
在本發明的其中一些實施例中，在形成半導體層540之後，在半導體層540上方形成鍵合層546。鍵合層546可以包括被介電層包圍的多個鍵合接觸結構544。鍵合接觸結構544可以導電性連接至第二半導體結構中的將導電性連接至週邊電路（和其他邏輯製程相容元件）的任何互連。例如，鍵合接觸結構544可以導電性連接至互連層512中的將進一步導電性連接至第二導電配線（conducting routes）（例如，第二導電配線520-2、第二導電配線622-2、第二導電配線720-2和第二導電配線730-2）的互連。相應地，鍵合接觸結構544可以導電性連接至任何導電性連接的位元線（BL）（例如，第一位元線522-1和第二位元線522-2）和/或任何導電性連接的字元線（WL）（例如，導體層506-1和導體層510-1）。
鍵合層546可以是透過在半導體層540上沉積介電層形成的。圖5C繪示出了對應結構作為示例。介電層可以是透過一種或多種薄膜沉積製程形成的，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。可以透過首先使用圖案化製程（對介電層中的介電材料的微影以及乾式/濕式蝕刻）圖案化出穿過介電層的接觸孔，來形成穿過介電層並且與互連層512中的互連和/或導電配線接觸的鍵合接觸結構544。可以利用導體（例如，銅）填充接觸孔。在本發明的其中一些實施例中，填充接觸孔包括在沉積導體之前沉積黏合（膠黏）層、阻擋層和/或晶種層。例如穿矽孔（TSV） 542的互連可以被形成到第二半導體結構和/或第一半導體結構中，進而將位元線（BL） 第一位元線522-1和第二位元線522-2導電性連接至相應的鍵合接觸結構544。儘管附圖未示出，但是在圖6C和圖7C中還可以在半導體層540上方形成與鍵合層546相同或類似的鍵合層。
參考圖13，在基底被減薄並且在基底上方形成了鍵合層之後，方法1300進行至操作步驟1308，其中，將第三半導體結構鍵合至半導體層。圖5D和圖5E繪示出了對應結構。
在鍵合第三半導體層之前，如圖5D所示，可以在單獨的製作製程中形成第三半導體結構。第三半導體結構可以包括基底526、基底526上方的元件層548、元件層548上方的互連層550、以及在互連層550上方或者作為互連層550的部分的鍵合層552。基底526可以與基底502和基底504相同或類似。元件層548可以包括用於儲存堆疊層506和儲存堆疊層510的週邊電路以及任何其他邏輯製程相容元件。多個電晶體可以形成週邊電路以及任何其他邏輯製程相容元件的全部或部分。互連層550可以包括任何適當的導電互連，進而使週邊電路和任何其他邏輯製程相容元件與第一半導體結構和第二半導體結構中的結構導電性連接。鍵合層552可以包括用於與鍵合層546中的鍵合接觸結構544鍵合的多個鍵合接觸結構554。鍵合接觸結構554可以導電性連接至互連層550中的互連。
在本發明的其中一些實施例中，為了形成第三半導體結構，在基底526上形成具有週邊電路（和任何其他邏輯製程相容元件）的元件層548，在元件層548上方形成互連層550，並且在互連層550上方或者作為互連層550的部分形成鍵合層552。在本發明的其中一些實施例中，為了形成週邊電路（和任何其他邏輯製程相容元件），在基底526上形成多個電晶體。
在本發明的其中一些實施例中，在基底526上形成多個電晶體。電晶體可以是透過多種製程形成的，所述製程包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、化學機械拋光（CMP）以及任何其他適當製程。在本發明的其中一些實施例中，透過離子注入和/或熱擴散在基底526中形成充當（例如）電晶體的源極區和/或汲極區的摻雜區。在本發明的其中一些實施例中，還透過濕式/乾式蝕刻和薄膜沉積在基底526中形成隔離區（例如，淺溝槽隔離（STI））。電晶體能夠在基底526上形成元件層548。在本發明的其中一些實施例中，元件層548中的其他邏輯製程相容元件是透過類似的製作製程形成的。
此外，可以在元件層548上方形成互連層550。互連層550可以包括多個中段（MEOL）互連和/或後段（BEOL）互連的互連，互連層550的形成可以與互連層508和互連層512的形成相同或類似，並且這裡將不再重複對其的詳細描述。ILD層和互連可以被統稱為互連層550。鍵合層552可以形成於介電層550上方。鍵合層552可以包括被介電包圍的多個鍵合接觸結構554。鍵合層552的形成可以與鍵合層546、鍵合層538和鍵合層536的形成類似或相同，因而這裡不再重複對其的詳細描述。
如圖5E所示，將第三半導體層翻轉為上下顛倒，並且鍵合至鍵合層546。鍵合介面580可以形成於第二半導體結構和第三半導體結構之間，例如，形成於鍵合層546和鍵合層550之間。第三半導體層可以按照朝下的方式鍵合至第一半導體結構和第二半導體結構。在本發明的其中一些實施例中，鍵合包括混合鍵合，這與第一半導體結構和第二半導體結構的鍵合類似。在鍵合介面580處，鍵合接觸結構554可以與鍵合接觸結構554鍵合，並且週邊電路（和任何其他邏輯製程相容元件）可以導電性連接至鍵合的第一半導體結構和第二半導體結構中的對應結構（例如，導電性連接的位元線522-1和位元線522-2和/或導電性連接的字元線506-1和字元線510-1）。
重新參考圖13，在第三半導體結構的鍵合之後，方法1300進行至操作步驟1310，其中，形成襯墊引出（pad-out）互連層。圖5F繪示出了對應結構。
如圖5F，可以形成包括接觸襯墊572和導電性連接至接觸襯墊572的多個互連574的襯墊引出（pad-out）互連層576。在本發明的其中一些實施例中，在形成襯墊引出（pad-out）互連層576之前，對基底526減薄，以形成半導體層560。半導體層560的形成可以與半導體層540的形成類似，因而這裡不再重複對其的詳細描述。
襯墊引出（pad-out）互連層576可以包括形成於一個或多個ILD層中的互連，例如，接觸襯墊572。互連574可以與互連層550中的互連以及接觸襯墊572接觸。接觸襯墊572可以是透過在半導體層560之上沉積例如鎢（W）等導電材質，用以對互連574進行導電性連接。
還可以對圖6B和圖7B中的一對已經被鍵合的半導體結構執行圖5C-圖5F所示的操作步驟1306-操作步驟1310，進而將第三半導體結構鍵合至所述一對已經被鍵合的半導體結構。第三半導體結構中的週邊電路和任何其他邏輯製程相容元件可以導電性連接至所述一對已經被鍵合的半導體結構中的對應結構（例如，導電性連接的字元線506-1和字元線510-1和/或導電性連接的位元線522-1和位元線522-2）。
圖8A和圖8B繪示出了根據本發明的其中一些實施例的用以形成具有鍵合在第一半導體結構和第二半導體結構之間的第三半導體結構的鍵合的3D記憶體元件的鍵合方法的部分。為了便於例示，將不再詳細描繪或描述與方法1300中的操作步驟類似或相同的操作步驟。在本發明的其中一些實施例中，第三半導體按照朝上的方式鍵合。鍵合方法可以用於形成半導體結構1B、2B和3B。
如圖8A所示，第一半導體結構、第二半導體結構和第三半導體結構可以是透過單獨的製作製程形成的。第一半導體結構的互連層508可以包括透過任何適當互連而導電性連接至位元線522-1和/或字元線506-1（或導體層506-1）的多個第一導電配線806-1。位於互連層508上方或者作為其部分的第一鍵合層838可以包括多個第一位元線鍵合接觸結構804-1和/或多個第一字元線鍵合接觸結構808-1。在本發明的其中一些實施例中，第一位元線鍵合接觸結構804-1和/或第一字元線鍵合接觸結構808-1導電性連接至將導電性連接至位元線522-1和/或字元線506-1的相應的第一導電配線（conducting routes）806-1。類似地，第二半導體結構的互連層512可以包括透過任何適當互連而導電性連接至位元線522-2和/或字元線510-1（或導體層510-1）的多個第二導電配線806-2。位於互連層512上方或者作為其部分的第二鍵合層836可以包括多個第二位元線鍵合接觸結構816-2和/或多個第二字元線鍵合接觸結構814-2。在本發明的其中一些實施例中，第二位元線鍵合接觸結構816-2和/或第二字元線鍵合接觸結構814-2導電性連接至將被導電性連接至位元線522-2和/或字元線510-1的相應的第二導電配線（conducting routes）806-2。
第三半導體結構的基底526可以被減薄，以形成半導體層860，這與半導體層540/半導體層560類似。鍵合層854可以形成於半導體層860上，並且可以在鍵合層854中形成導電性連接至互連層550的多個鍵合接觸結構804-2和/或鍵合接觸結構808-2。在本發明的其中一些實施例中，為了形成鍵合層854，第三半導體結構的基底被減薄，以形成半導體層860，並且第三半導體結構被翻轉為上下顛倒，以使介電沉積在半導體層860上。鍵合接觸結構804-2可以被形成在介電中，進而形成鍵合層854。形成鍵合層854的製程與形成鍵合層546的製程類似。第三半導體結構的互連層550可以包括導電性連接至鍵合接觸結構804-2和/或鍵合接觸結構808-2的例如穿矽孔（TSV） 818和/或穿矽孔810的多個互連。在本發明的其中一些實施例中，互連層550包括任何適當互連（例如，互連822、穿矽孔818和/或穿矽孔810），所述互連將鍵合接觸結構804-2、鍵合接觸結構816-1、鍵合接觸結構808-2和/或鍵合接觸結構814-1導電性連接至元件層548中的週邊電路（和/或其他邏輯製程相容元件）。第三半導體層的鍵合層852可以包括分別導電性連接至鍵合接觸結構804-2和鍵合接觸結構808-2的多個鍵合接觸結構816-1和/或鍵合接觸結構814-1。
如圖8A所示，第一半導體結構和第二半導體結構可以被鍵合到一起。鍵合可以包括混合鍵合。在本發明的其中一些實施例中，第一半導體結構和第三半導體結構兩者按照朝上的方式鍵合。鍵合介面870形成於第一半導體結構和第三半導體結構之間（即，形成於第一鍵合層838和鍵合層854之間）。在本發明的其中一些實施例中，在鍵合介面處，第一位元線鍵合接觸結構804-1與鍵合接觸結構804-2對準並且鍵合，並且第一字元線鍵合接觸結構808-1與鍵合接觸結構808-2對準並鍵合。
之後，使第二半導體結構翻轉為上下顛倒，並且鍵合至第三半導體結構。第一半導體結構和第三半導體結構的鍵合、以及第三半導體結構和第二半導體結構的鍵合可以均包括混合鍵合。如圖8B所示，鍵合介面880可以形成於第二半導體層和第三半導體層之間（即，形成於第二鍵合層836和鍵合層852之間）。在本發明的其中一些實施例中，在鍵合介面880處，第二位元線鍵合接觸結構816-2與鍵合接觸結構816-1對準並且鍵合，並且第二字元線鍵合接觸結構814-2與鍵合接觸結構814-1對準並鍵合。之後，第一位元線鍵合接觸結構804-1可以透過鍵合接觸結構804-2和鍵合接觸結構816-1以及任何適當互連（例如，穿矽孔（TSV） 818）導電性連接至第二位元線鍵合接觸結構816-2。而且，之後第一字元線鍵合接觸結構808-1可以透過鍵合接觸結構808-2和鍵合接觸結構814-1以及任何適當的互連（例如，穿矽孔（TSV） 810）導電性連接至第二字元線鍵合接觸結構814-2。也就是說，位元線（例如，第一位元線522-1和第二位元線522-2）和字元線（例如，導體層506-1和導體層510-1）可以分別導電性連接在第三半導體結構中。導電性連接的位元線（BL） 522-1和位元線（BL） 522-2以及導電性連接的字元線（WL） 導體層506-1和導體層510-1可以分別透過任何適當的互連（例如穿矽孔（TSV） 808和穿矽孔（TSV） 810）以及互連822連接至週邊電路和任何其他邏輯製程相容元件。
在本發明的其中一些實施例中，在第二半導體結構與第三半導體結構鍵合之後，對第二半導體結構的基底504減薄，以形成半導體層840。之後，可以在半導體層840上方形成襯墊引出（pad-out）互連層。鍵合、鍵合層（例如，第一鍵合層838、鍵合層854、鍵合層852和第二鍵合層836）的形成、半導體層860和半導體層840的形成、以及襯墊引出（pad-out）互連層的形成可以被稱為對方法1300的描述。這裡不再重複對其的詳細描述。
圖12A和圖12B繪示出了堆疊結構1200和堆疊結構1201的示例性方框圖，各個堆疊結構具有N對已經被鍵合的半導體結構，每一對已經被鍵合的半導體結構沿垂直方向背對背地鍵合到另一對，其中，N是正整數。在堆疊結構1200中，含有一個或多個對（例如，N對）的週邊電路（和/或邏輯製程相容元件）的第三半導體結構可以位於N對上方。在堆疊結構1201中，第三半導體結構可以位於N對之下。堆疊結構1200和堆疊結構1201可以均包括位於堆疊結構1200/1201的底部的基底。每一對可以包括按照面對面的方式鍵合的第一半導體結構和第二半導體結構。在本發明的其中一些實施例中，在每一對中，第二半導體結構位於第一半導體結構上方。第一半導體結構和第二半導體結構中的每者還包括多個3D NAND儲存串、多個位元線（BL）和多個字元線（WL）（例如，導體層）。在本發明的其中一些實施例中，在堆疊結構1200中，第N對的第一半導體結構的基底被保留作為堆疊結構1200的基底，並且第N對中的第一半導體結構中的儲存堆疊層形成於該基底上方，並且N對中的所有其他第一半導體結構和第二半導體結構中的儲存堆疊層以及第三半導體結構形成在相應的半導體層上。在本發明的其中一些實施例中，可以在第三半導體結構的半導體層上方形成包括一個或多個接觸襯墊的襯墊引出（pad-out）互連層。在本發明的其中一些實施例中，在堆疊結構1201中，第三半導體結構的基底被保留作為堆疊結構1201的基底，並且N個對中的第一半導體結構和第二半導體結構中的每者中的儲存堆疊層形成於相應的半導體層上。在本發明的其中一些實施例中，襯墊引出（pad-out）互連層可以形成於第一對中的第二半導體結構的半導體層上方。
在各種實施例中，在一對中鍵合的對應結構可以與在另一對中鍵合的對應結構相同或不同。例如，在第一對中，第一半導體結構和第二半導體結構的位元線（BL）可以被鍵合並且透過相同的互連導電性連接至第三半導體結構，並且第一半導體結構和第二半導體結構的字元線（WL）可以不被鍵合，並且可以透過兩個不同互連（或者兩個不同組的互連）導電性連接至第三半導體結構。在第二對中，第一半導體結構和第二半導體結構的字元線（WL）可以被鍵合並且透過相同的互連導電性連接至第三半導體結構，並且第一半導體結構和第二半導體結構的位元線（BL）可以不被鍵合並且可以透過兩個不同互連（或者兩個不同組的互連）導電性連接至第三半導體結構。在第三對中，第一半導體結構和第二半導體結構的字元線（WL）可以被鍵合並且透過相同的互連導電性連接至第三半導體結構，並且第一半導體結構和第二半導體結構的位元線（BL）可以透過相同的互連導電性連接至第三半導體結構。在本發明的其中一些實施例中，所有對中的鍵合結構可以是相同的。例如，所有對中的位元線（BL）可以是鍵合的，並且所有對中的字元線（WL）可以是單獨的。每一對中鍵合的具體結構、具有相同/不同鍵合結構的對的數量、和/或特定鍵合結構的對的佈置順序不應受本發明的實施例的限制。
圖9-圖11繪示出了根據本發明的其中一些實施例的堆疊結構900、堆疊結構1000和堆疊結構1100，各個堆疊結構具有多對已經被鍵合的半導體結構，所述多對已經被鍵合的半導體結構共用同一半導體結構，其中半導體結構包含有用於所有對的已經被鍵合的半導體結構的週邊電路。可以採用延伸穿過多個對、並且對多個對進行導電性連接的適當互連（例如，穿矽孔（TSV））。鍵合接觸結構可以設置在各個鍵合介面處，進而對相鄰半導體結構中的任何適當互連進行導電性連接。每一對包括一對儲存堆疊層、以及多個導電性連接的位元線（BL）和/或多個導電性連接的字元線（WL）。為了便於例示，各個堆疊結構均表示成包括兩對已經被鍵合的半導體結構。
堆疊結構900、堆疊結構1000和堆疊結構110中的每者可以包括位於相應的堆疊結構的底部的基底（例如，基底902、基底1002和基底1102），多對儲存堆疊層在所述基底上方按照面對面的方式鍵合。除了位於堆疊結構的底部的儲存堆疊層之外，各個儲存堆疊層可以位於半導體層上，該半導體層可以是透過對在上面形成儲存堆疊層的基底進行減薄而形成的。一對中的各個半導體結構可以包括儲存堆疊層、多個3D NAND儲存串、多個位元線（BL）和多個字元線（WL）（例如，導體層）。各個半導體結構可以透過混合鍵合與另一半導體結構鍵合。每一對的已經被鍵合的半導體結構則可以透過混合鍵合按照背對背的方式再鍵合至另一對。
如圖9所示，堆疊結構900包括兩對半導體結構，每一對半導體結構包括第一半導體結構和第二半導體結構。在本發明的其中一些實施例中，第一對在鍵合介面934-2處按照背對背的方式與第二對鍵合。第一對可以包括在鍵合介面934-1處按照面對面的方式與第二半導體結構914鍵合的第一半導體結構912。第二對可以包括在鍵合介面934-3處按照面對面的方式與第二半導體結構918鍵合的第一半導體結構916。具有位於頂表面處的襯墊引出（pad-out）互連層922的第三半導體結構920可以在鍵合介面934-4處按照朝下的方式與第二對鍵合。在本發明的其中一些實施例中，每一對中的第一半導體結構和第二半導體結構的位元線（BL）經繞線（routing）並且透過相應的位元線鍵合接觸結構（例如，位元線鍵合接觸結構924-1和位元線鍵合接觸結構924-2以及位元線鍵合接觸結構926-1和位元線鍵合接觸結構926-2）在相應的鍵合介面處鍵合，並且透過相同的互連導電性連接至第三半導體結構920。在本發明的其中一些實施例中，每一對中的第一半導體結構和第二半導體結構的字元線（WL）（例如，導體層）單獨地導電性連接至第三半導體結構920。
如圖10所示，堆疊結構1000包括兩對半導體結構，每一對半導體結構包括第一半導體結構和第二半導體結構。在本發明的其中一些實施例中，第一對在鍵合介面1034-2處按照背對背的方式與第二對鍵合。第一對可以包括在鍵合介面1034-1處按照面對面的方式與第二半導體結構1014鍵合的第一半導體結構1012。第二對可以包括在鍵合介面1034-3處按照面對面的方式與第二半導體結構1018鍵合的第一半導體結構1016。具有位於頂表面處的襯墊引出（pad-out）互連層1022的第三半導體結構1020可以在鍵合介面1034-4處按照朝下的方式與第二對鍵合。在本發明的其中一些實施例中，每一對中的第一半導體結構和第二半導體結構的字元線（WL）（例如，導體層）經繞線（routing）並且透過相應的字元線（WL）鍵合接觸結構（例如，字元線鍵合接觸結構1032-1和字元線鍵合接觸結構1032-2以及字元線鍵合接觸結構1036-1和字元線鍵合接觸結構1036-2）在相應的鍵合介面處鍵合，並且透過相同的互連導電性連接至第三半導體結構1020。在本發明的其中一些實施例中，每一對中的第一半導體結構和第二半導體結構的位元線（BL）單獨地導電性連接至第三半導體結構1020。
如圖11所示，堆疊結構1100包括兩對半導體結構，每一對半導體結構包括第一半導體結構和第二半導體結構。在本發明的其中一些實施例中，第一對在鍵合介面1134-2處按照背對背的方式與第二對鍵合。第一對可以包括在鍵合介面1134-1處按照面對面的方式與第二半導體結構1114鍵合的第一半導體結構1112。第二對可以包括在鍵合介面1134-3處按照面對面的方式與第二半導體結構1118鍵合的第一半導體結構1116。具有位於頂表面處的襯墊引出（pad-out）互連層1122的第三半導體結構1120可以位於上方並且可以在鍵合介面1134-4處按照朝下的方式與第二對鍵合。在本發明的其中一些實施例中，在相應的鍵合介面處，每一對中的第一半導體結構和第二半導體結構的位元線（BL）經繞線（routing）並且透過相應的位元線鍵合接觸結構（位元線鍵合接觸結構1124-1和位元線鍵合接觸結構1124-2以及位元線鍵合接觸結構1126-1和位元線鍵合接觸結構1126-2）鍵合，並且每一對中的第一半導體結構和第二半導體結構的字元線（WL）（例如，導體層）經繞線（routing）並且透過相應的字元線鍵合接觸結構（例如，字元線鍵合接觸結構1132-1和字元線鍵合接觸結構1132-2以及字元線鍵合接觸結構1136-1和字元線鍵合接觸結構1136-2）鍵合。每一對中的導電性連接的位元線（BL）可以透過相應的相同互連導電性連接至第三半導體結構1120，並且每一對中的導電性連接的字元線（WL）可以透過相應的相同互連導電性連接至第三半導體結構1120。
圖14是根據本發明的其中一些實施例的用於形成堆疊結構1200的示例性方法1400的流程圖。應當理解，方法1400中所示的操作步驟並不具有排他性，也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。此外，所述操作步驟中的一些可以是同時執行的或者可以是按照不同於圖14所示的循序執行的。為了便於例示，可以聯繫圖5以及圖9到圖12描述方法1400。
方法1400開始於操作步驟1402，其中，形成多對半導體結構。每一對包括未鍵合的第一半導體結構和第二半導體結構。例如，形成N對半導體結構（例如，參考堆疊結構1200）。每一對可以包括在單獨的製作製程中形成的第一半導體結構和第二半導體結構（例如，參考圖5A中對第一半導體結構和第二半導體結構的描繪）。第一半導體結構和第二半導體結構可以均包括位於基底上方的儲存堆疊層、延伸穿過儲存堆疊層的多個3D NAND儲存串的多個位元線（BL）以及作為儲存堆疊層的部分的多個字元線（WL）（或導體層）。在每一對中，第一半導體結構和第二半導體結構的位元線（BL）和/或字元線（WL）經繞線（routing）至相應的鍵合區（例如，參考圖4的描繪），接下來一旦第一半導體結構和第二半導體結構被鍵合一起成為一對，所述位元線（BL）和/或字元線（WL）將被鍵合。
在本發明的其中一些實施例中，每一對包括接下來位於鍵合介面的相對側上的一對鍵合層。除了第N對之外，每一對還包括位於頂表面和底表面中的每者上的鍵合層，以便與其他對/第三半導體結構鍵合（例如，參考鍵合的3D記憶體元件（堆疊結構）900、1000、1100）。各個鍵合層可以包括多個鍵合接觸結構，例如，導電性連接至相應對的導電性連接的位元線（BL）的鍵合接觸結構、導電性連接至相應對的導電性連接的字元線（WL）的鍵合接觸結構、和/或導電性連接至單獨的位元線（BL）和字元線（WL）的鍵合接觸結構，以用於與其他對形成導電接觸（例如，參考圖9-圖12所示的結構）。
在形成多對半導體結構之後，方法1400進行至操作步驟1404和操作步驟1406，其中，使各對已經被鍵合的半導體結構相互鍵合，並且在形成N對已經被鍵合的半導體結構之後，將位於堆疊層的頂部的第二半導體結構的基底減薄，以形成頂部半導體層。在本發明的其中一些實施例中，一對中的第一半導體結構和第二半導體結構按照面對面的方式鍵合，並且各對按照背對背的方式相互鍵合。為了便於例示，在每一對中，第二半導體結構位於第一半導體結構上方。
第N對（例如，位於底部的一對）的第一半導體結構可以位於堆疊結構的底部。可以保留第N對中的第一半導體結構的基底，以充當堆疊結構的基底。第N對的第二半導體結構可以被翻轉為上下顛倒，進而與第N對的第一半導體結構對準並且鍵合（例如，參考圖5B的描繪）。第N對中的第二半導體結構的基底可以被減薄，以形成半導體層。任選地，可以在半導體層上方形成鍵合層（例如，參考圖5C的描繪）。
之後，可以使第（N-1）對的具有減薄的基底的第一半導體結構按照背對背的方式與第N對的第二半導體結構鍵合，進而使第（N-1）對的第一半導體結構位於第N對上方且朝上。在本發明的其中一些實施例中，在第（N-1）對被鍵合至第N對之前，對第（N-1）對的第一半導體結構的基底減薄。之後，可以使第（N-1）對的第二半導體結構與第（N-1）對的第一半導體結構對準並鍵合。在本發明的其中一些實施例中，在第（N-1）對的第二半導體結構被鍵合至第（N-1）對的第一半導體結構之後，對所述第二半導體結構的基底減薄。在本發明的其中一些實施例中，透過重複按鍵合和減薄製程直至形成預期數量的對，可以在第N對上方堆疊一個或多個對。在本發明的其中一些實施例中，使第一半導體結構和第二半導體結構沿z軸交錯鍵合，以形成N對已經被鍵合的半導體結構。在本發明的其中一些實施例中，可以將一個或多個對中的每一對的基底減薄，以形成相應的半導體層。相鄰對之間的導電性連接可以是透過各個鍵合介面處的鍵合接觸結構以及鍵合介面之間的互連（例如，穿矽孔（TSV））形成的。在本發明的其中一些實施例中，第一對（例如，堆疊結構的頂部對）中的第二半導體結構的基底被減薄，以形成頂部半導體結構（參考圖5C和圖5D的描繪）。
在將N對鍵合到一起之後，方法1400進行至操作步驟1408，其中，將第三半導體結構鍵合至頂部半導體層。第三半導體結構可以透過混合鍵合按照朝下的方式鍵合至所述N對（參考圖5E以及圖9-圖12的描繪）。第三半導體結構和N對已經被鍵合的半導體結構之間的導電性連接可以形成於鍵合介面處。在本發明的其中一些實施例中，對第三半導體結構的基底進行減薄，以形成另一半導體層（參考圖5E的描繪）。
在形成另一半導體層之後，方法1400進行至操作步驟1410，其中，在另一半導體層上方形成襯墊引出（pad-out）互連層（參考圖5F以及圖9-圖12的描繪）。方法1400中的鍵合和減薄製程可以參照對方法1300的描述，這裡不再重複。
儘管未示出，但是在本發明的其中一些實施例中，在第三半導體結構上方形成N對已經被鍵合的半導體結構（例如，參考堆疊結構1201），並且在透過減薄第一對的第二半導體結構的基底，所形成的頂部半導體層上方形成襯墊引出（pad-out）互連層。在這種情況下，第三半導體結構可以位於鍵合的3D記憶體元件的底部，並且第三半導體結構的基底可以被保留作為鍵合的3D記憶體元件的基底。對第N對的第一鍵合的3D記憶體元件的基底減薄，以形成半導體層，而後再使用混合鍵合將第一鍵合的3D記憶體元件鍵合至第三鍵合的3D記憶體元件。之後，可以使第N對的第二半導體結構按照面對面的方式鍵合至第一半導體結構，其中，第二半導體結構位於第一半導體結構上方。之後，可以對第N對的第一半導體結構的基底減薄，以形成另一半導體層（例如，參考圖5B和圖5C的描繪）。可以重複地按照背對背的方式使第（N-1）對與第N對鍵合，並且對第一半導體結構和第二半導體結構的基底都進行減薄，以形成相應的半導體層。在本發明的其中一些實施例中，透過重複按鍵合和減薄製程直至形成預期數量的對，可以在第N對上方堆疊一個或多個對。在本發明的其中一些實施例中，可以將一個或多個對中的每一對的基底減薄，以形成相應的半導體層。相鄰對之間的以及第三半導體與N對已經被鍵合的半導體結構之間的導電性連接可以是透過各個鍵合介面處的鍵合接觸結構以及鍵合介面之間的互連（例如，穿矽孔（TSV））形成的。在本發明的其中一些實施例中，第一對（例如，堆疊結構的頂部對）中的第二半導體結構的基底被減薄，以形成頂部半導體結構（參考圖5C和圖5D的描繪）以及位於頂部半導體層上方的襯墊引出（pad-out）互連層。
根據本發明的實施例，一種3D記憶體元件包括第一半導體結構和第二半導體結構。第一半導體結構包括具有多個第一導體層的第一儲存堆疊層以及具有分別導電性連接至多個第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層。第二半導體結構包括具有多個第二導體層的第二儲存堆疊層以及具有分別導電性連接至多個第二導體層的多個第二字元線鍵合接觸結構的第二鍵合層。所述3D記憶體元件還包括位於第一鍵合層和第二鍵合層之間的鍵合介面，在所述鍵合介面處第一字元線鍵合接觸結構與第二字元線鍵合接觸結構發生接觸，使得第一導體層的至少其中之一分別導電性連接至第二導體層的至少其中之一。
在本發明的其中一些實施例中，第一半導體結構包括：位於鍵合介面處的第一鍵合層；位於第一鍵合層之下的第一儲存堆疊層，第一儲存堆疊層具有交錯的多個第一導體層和多個第一絕緣層；以及垂直地延伸穿過第一儲存堆疊層的多個第一NAND儲存串。在本發明的其中一些實施例中，第二半導體結構包括：位於鍵合介面處的第二鍵合層；位於第二鍵合層上方的第二儲存堆疊層，第二儲存堆疊層具有交錯的多個第二導體層和多個第二絕緣層；以及垂直地延伸穿過第二儲存堆疊層的多個第二NAND儲存串。
在本發明的其中一些實施例中，多個第一導體層和多個第二導體層經繞線（routing）並且在沿橫向離開第一導體層和第二導體層的鍵合區處導電性連接。
在本發明的其中一些實施例中，第一半導體結構包括位於多個第一NAND儲存串和第一鍵合層之間的具有多個第一導電配線（conducting routes）的第一互連層，並且第二半導體結構包括位於多個第二NAND儲存串和第二鍵合層之間的具有多個第二導電配線（conducting routes）的第二互連層。第一導體層可以導電性連接到所述鍵合區並透過第一導電配線（conducting routes）而繞線至鍵合區，並且第二導體層可以導電性連接到所述鍵合區並透過第二導電配線（conducting routes）而繞線至鍵合區。
在本發明的其中一些實施例中，第一儲存堆疊層和第二儲存堆疊層按照錯開的方式垂直佈置；第一導體層中的每者透過第一過孔結構和第一導電配線（conducting routes）導電性連接至相應的第一字元線鍵合接觸結構；並且第二導體層中的每者透過第二過孔結構和第二導電配線（conducting routes）導電性連接至相應的第二字元線鍵合接觸結構。
在本發明的其中一些實施例中，所述3D記憶體元件還包括：位於第一半導體結構上方的第三半導體結構，第三半導體結構具有第一儲存堆疊層和第二儲存堆疊層的週邊電路；以及位於第二半導體結構和第三半導體結構的第三鍵合層之間的第二鍵合介面。
在本發明的其中一些實施例中，第二半導體結構包括位於第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層。在本發明的其中一些實施例中，第一半導體結構包括位於第一NAND儲存串之下並且與第一NAND儲存串接觸的基底。在本發明的其中一些實施例中，第三半導體結構包括：位於第三鍵合層和週邊電路之間的第三互連層；位於第三互連層上方並且與三互連層接觸的週邊電路；位於週邊電路上方並且與週邊電路接觸的第二半導體層；以及位於第二半導體層上方的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，所述3D記憶體元件還包括位於第一半導體結構之下的第三半導體結構，所述第三半導體結構具有第一儲存堆疊層和第二儲存堆疊層的週邊電路。在本發明的其中一些實施例中，所述3D記憶體元件還包括位於第一半導體結構和第三半導體結構的第三鍵合層之間的第二鍵合介面。
在本發明的其中一些實施例中，第二半導體結構包括位於第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層以及位於所述半導體層上方並且導電性連接至週邊電路的襯墊引出（pad-out）互連層。在本發明的其中一些實施例中，第一半導體結構包括位於第一NAND儲存串之下並且與第一NAND儲存串接觸的第二半導體層。在本發明的其中一些實施例中，第三半導體結構包括：位於第三鍵合層之下並且與第三鍵合層接觸的第三互連層；位於第三互連層之下並且與第三互連層接觸的週邊電路；以及位於週邊電路之下並且與週邊電路接觸的基底。
在本發明的其中一些實施例中，所述3D記憶體元件還包括多個過孔結構，所述多個過孔結構從襯墊引出（pad-out）互連層垂直地延伸到第三互連層中以導電性連接至週邊電路。
在本發明的其中一些實施例中，週邊電路導電性連接至第三鍵合層，第三鍵合層導電性連接至第一導體層和第二導體層。
在本發明的其中一些實施例中，第一半導體結構還包括導電性連接至多個第一NAND儲存串的多個第一位元線（BL）。在本發明的其中一些實施例中，第二半導體結構還包括導電性連接至多個第二NAND儲存串的多個第二位元線（BL），第一位元線（BL）和第二位元線（BL）是非鍵合的，並且透過第三鍵合層單獨導電性連接至週邊電路。
根據本發明的實施例，一種3D記憶體元件包括具有多對已經被鍵合的半導體結構的堆疊結構。所述對中的每者包括第一半導體結構，所述第一半導體結構包括具有多個第一導體層的第一儲存堆疊層以及具有分別導電性連接至多個第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層。所述對中的每者還包括第二半導體結構，所述第二半導體結構包括具有多個第二導體層的第二儲存堆疊層以及具有分別導電性連接至多個第二導體層的多個第二字元線鍵合接觸結構的第二鍵合層。所述對中的每者還包括位於第一鍵合層和第二鍵合層之間的鍵合介面。第一字元線鍵合接觸結構可以在鍵合介面處與第二字元線鍵合接觸結構發生接觸，使得第一導體層的至少其中之一分別導電性連接至第二導體層的至少其中之一。所述3D記憶體元件還包括鍵合並且導電性連接至所述堆疊結構的第三半導體結構。第三半導體結構可以包括至少一對半導體結構的週邊電路。
在本發明的其中一些實施例中，第一半導體結構包括：位於鍵合介面處的第一鍵合層；位於第一鍵合層之下的第一儲存堆疊層；以及垂直地延伸穿過第一儲存堆疊層的多個第一NAND儲存串。第一儲存堆疊層可以包括交錯的多個第一導體層。在本發明的其中一些實施例中，第二半導體結構包括：位於鍵合介面處的第二鍵合層；位於第二鍵合層上方的第二儲存堆疊層；以及垂直地延伸穿過第二儲存堆疊層的多個第二NAND儲存串。第二儲存堆疊層具有交錯的多個第二導體層和多個第二絕緣層。
在本發明的其中一些實施例中，所述多個第一導體層和多個第二導體層經繞線（routing）並且在沿橫向離開第一導體層和第二導體層的鍵合區處導電性連接。
在本發明的其中一些實施例中，第一半導體結構包括位於多個第一NAND儲存串和第一鍵合層之間的具有多個第一導電配線（conducting routes）的第一互連層。在本發明的其中一些實施例中，第二半導體結構包括位於多個第二NAND儲存串和第二鍵合層之間的具有多個第二導電配線（conducting routes）的第二互連層。在本發明的其中一些實施例中，第一導體層導電性連接到鍵合區並透過第一導電配線（conducting routes）而繞線至鍵合區，並且第二導體層導電性連接到鍵合區並透過第二導電配線（conducting routes）而繞線至鍵合區。
在本發明的其中一些實施例中，第一儲存堆疊層和第二儲存堆疊層按照錯開的方式垂直佈置；第一導體層中的每者透過第一過孔結構和第一導電配線（conducting routes）導電性連接至相應的第一字元線鍵合接觸結構；並且第二導體層中的每者透過第二過孔結構和第二導電配線（conducting routes）導電性連接至相應的第二字元線鍵合接觸結構。
在本發明的其中一些實施例中，所述堆疊結構包括：位於頂部第二半導體結構中的第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層，以及位於底部第一半導體結構中的第一NAND儲存串之下並且與第一NAND儲存串接觸的基底。在本發明的其中一些實施例中，第三半導體結構包括：位於所述半導體層上方並且與所述半導體層接觸的第三鍵合層，位於第三鍵合層上方的週邊電路；位於週邊電路上方的第二半導體層；以及位於第二半導體層上方的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，所述堆疊結構包括：位於頂部第二半導體結構中的第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層；以及位於所述半導體層上方並且與第二NAND儲存串接觸的襯墊引出（pad-out）互連層；以及位於底部第一半導體結構中的第一NAND儲存串之下並且與第一NAND儲存串接觸的第二半導體層。在本發明的其中一些實施例中，第三半導體結構包括：位於第二半導體層之下並且與第二半導體層接觸的第三鍵合層；位於第三鍵合層之下並且與第三鍵合層接觸的週邊電路；以及位於週邊電路之下的基底。
在本發明的其中一些實施例中，所述3D記憶體元件還包括多個過孔結構，所述多個過孔結構從襯墊引出（pad-out）互連層垂直地延伸以導電性連接至週邊電路。
在本發明的其中一些實施例中，每一對半導體結構還包括：導電性連接至多個第一NAND儲存串的多個第一位元線（BL）；以及導電性連接至多個第二NAND儲存串的多個第二位元線（BL）。多個第一位元線（BL）和多個第二位元線（BL）可以是非鍵合的，並且透過第三鍵合層單獨導電性連接至週邊電路。
在本發明的其中一些實施例中，每一對半導體結構透過混合鍵合按照背對背的方式鍵合。
根據本發明的實施例，一種用於形成3D記憶體元件的方法包括下述操作步驟。首先，在第一基底上，形成具有多個第一導體層的第一儲存堆疊層以及具有導電性連接至所述第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層，以形成第一半導體結構。在第二基底上，形成具有多個第二導體層的第二儲存堆疊層以及具有導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的第二鍵合層，以形成第二半導體結構。使第一半導體結構和第二半導體結構按照面對面的方式鍵合，使得（i）第一半導體結構被鍵合至第二半導體結構，並且（ii）第一導體層透過鍵合介面處的被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構導電性連接至第二導體層。
在本發明的其中一些實施例中，形成第一半導體結構包括：形成具有位於第一導體層和第一字元線鍵合接觸結構上方並與其導電性連接的多個第一導電配線（conducting routes）的第一互連層，以及形成位於第一互連層上方並且導電性連接至第一互連層的第一鍵合層。在本發明的其中一些實施例中，形成第二半導體結構包括：形成具有位於第二導體層和第二字元線鍵合接觸結構上方並與其導電性連接的多個第二導電配線（conducting routes）的第二互連層，以及形成位於第二互連層上方並且導電性連接至第二互連層的第二鍵合層。
在本發明的其中一些實施例中，形成第一半導體結構還包括形成位於第一基底上方的第一儲存堆疊層以及形成垂直地延伸穿過第一儲存堆疊層的多個第一NAND儲存串。第一儲存堆疊層可以包括交錯的多個第一導體層和多個第一絕緣層。在本發明的其中一些實施例中，形成第二半導體結構還包括形成位於第二基底上方的第二儲存堆疊層以及形成垂直地延伸穿過第二儲存堆疊層的多個第二NAND儲存串。第二儲存堆疊層可以包括交錯的多個第二導體層和多個第二絕緣層。
在本發明的其中一些實施例中，所述方法還包括：對第二基底減薄以形成半導體層；將第三半導體結構鍵合至所述半導體層；對第三半導體結構的第三基底減薄，以形成第二半導體層；以及形成位於第二半導體層上方的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，所述方法還包括：對第一基底減薄以形成半導體層；將第三半導體結構鍵合至所述半導體層；對第二半導體結構的第二基底減薄，以形成第二半導體層；以及形成位於第二半導體層上方的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，形成第三半導體結構包括：形成位於第三基底上方的週邊電路；形成位於週邊電路上方的第三互連層；以及形成位於第三互連層上方的第三鍵合層。在本發明的其中一些實施例中，使第三半導體結構與所述半導體層鍵合包括使第三鍵合層與所述半導體層鍵合。
在本發明的其中一些實施例中，第一半導體結構與第二半導體結構的鍵合包括混合鍵合。
根據本發明的實施例，一種用於形成3D記憶體元件的方法包括交替地鍵合多個第一半導體結構和多個第二半導體結構，以形成具有多對已經被鍵合的半導體結構的堆疊結構，至少一對已經被鍵合的半導體結構的導體層透過鍵合而導電性連接。形成多個已經被鍵合的半導體結構包括：使第二半導體結構與第一半導體結構按照面對面的方式鍵合，進而形成一對已經被鍵合的半導體結構，第二半導體結構位於第一半導體結構上方；使另一第一半導體結構與所述一對已經被鍵合的半導體結構鍵合，所述另一第一半導體結構朝上；以及使另一第二半導體結構與所述另一第一半導體結構按照面對面的方式鍵合，進而形成另一對已經被鍵合的半導體結構，所述一對和所述另一對按照背對背的方式鍵合。
在本發明的其中一些實施例中，形成第一半導體結構包括形成具有多個第一導體層的第一儲存堆疊層以及具有分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層。在本發明的其中一些實施例中，形成第二半導體結構包括形成具有多個第二導體層的第二儲存堆疊層以及具有分別導電性連接至第二位元線（BL）的多個第二字元線鍵合接觸結構的第二鍵合層。
在本發明的其中一些實施例中，形成另一第一半導體結構包括形成具有多個另一第一導體層的另一第一儲存堆疊層以及具有分別導電性連接至所述另一第一導體層的多個另一第一字元線鍵合接觸結構的另一第一鍵合層。在本發明的其中一些實施例中，形成另一第二半導體結構包括形成具有多個另一第二導體層的另一第二儲存堆疊層以及具有分別導電性連接至所述另一第二導體層的多個另一第二字元線鍵合接觸結構的另一第二鍵合層。
在本發明的其中一些實施例中，使第一半導體結構和第二半導體結構按照面對面的方式鍵合包括使第一字元線鍵合接觸結構和第二字元線鍵合接觸結構在鍵合介面處對準並鍵合，使得（i）第一半導體結構被鍵合至第二半導體結構，並且（ii）第一導體層透過被鍵合的第一字元線鍵合接觸結構和第二字元線鍵合接觸結構導電性連接至第二導體層。在本發明的其中一些實施例中，使另一第一半導體結構和另一第二半導體結構按照面對面的方式鍵合包括使另一第一字元線鍵合接觸結構和另一第二字元線鍵合接觸結構在另一鍵合介面處對準並鍵合，使得（i）另一第一半導體結構被鍵合至另一第二半導體結構，並且（ii）另一第一字元線透過鍵合的另一第一字元線鍵合接觸結構和另一第二字元線鍵合接觸結構導電性連接至另一第二字元線。
在本發明的其中一些實施例中，形成第一半導體結構、第二半導體結構、另一第一半導體結構和另一第二半導體結構均包括形成具有位於相應的NAND儲存串上方並且導電性連接至相應的導體層和相應的字元線鍵合接觸結構的多個第一導電配線（conducting routes）的相應互連層。
在本發明的其中一些實施例中，所述方法還包括對第二半導體結構、另一第一半導體結構和另一第二半導體結構的基底減薄，以形成相應的半導體層。
在本發明的其中一些實施例中，所述方法還包括：使第三半導體結構按照朝下的方式與第二半導體結構的半導體層鍵合；對第三半導體結構的第三基底減薄，以形成第二半導體層；以及形成位於第二半導體層上方的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，所述方法還包括：對第一基底減薄，以形成相應的半導體層；使第三半導體結構按照朝上的方式鍵合至第一半導體結構的半導體層；以及形成位於另一第二半導體結構的半導體層上方的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，形成第三半導體結構包括：形成位於第三基底上方的週邊電路；形成位於週邊電路上方的第三互連層；以及形成位於第三互連層上方的第三鍵合層。在本發明的其中一些實施例中，使第三半導體結構與半導體層鍵合包括使第三鍵合層與所述半導體層鍵合。
在本發明的其中一些實施例中，一對中的半導體結構之間的鍵合以及所述對之間的鍵合包括混合鍵合。
根據本發明的實施例，一種3D記憶體元件包括第一半導體結構，所述第一半導體結構包括具有多個第一導體層的第一儲存堆疊層以及具有分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的第一鍵合層。所述3D記憶體元件還包括第二半導體結構，所述第二半導體結構包括具有多個第二導體層的第二儲存堆疊層以及具有分別導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的第二鍵合層。所述3D記憶體元件還包括位於第一鍵合層和第二鍵合層之間的第三半導體結構，所述第三半導體結構具有第一儲存堆疊層和第二儲存堆疊層的至少其中之一的週邊電路，第一導體層的至少其中之一透過第三半導體結構導電性連接至第二導體層的至少其中之一並且導電性連接至第三半導體結構。
在本發明的其中一些實施例中，第一半導體結構包括：位於第三半導體結構之下的第一鍵合層；以及位於第一鍵合層之下的第一儲存堆疊層，第一儲存堆疊層具有交錯的多個第一導體層和多個第一絕緣層。在本發明的其中一些實施例中，第二半導體結構包括：位於第三半導體結構上方的第二鍵合層；以及位於第二鍵合層上方的第二儲存堆疊層，第二儲存堆疊層具有交錯的多個第二導體層和多個第二絕緣層。
在本發明的其中一些實施例中，第一半導體結構還包括垂直地延伸穿過第一儲存堆疊層的多個第一NAND儲存串；並且第二半導體結構還包括垂直地延伸穿過第二儲存堆疊層的多個第二NAND儲存串。
在本發明的其中一些實施例中，第一半導體結構包括具有位於多個第一NAND儲存串和第一鍵合層之間的多個第一導電配線（conducting routes）的第一互連層。在本發明的其中一些實施例中，第二半導體結構包括具有位於多個第二NAND儲存串和第二鍵合層之間的多個第二導電配線（conducting routes）的第二互連層。第一導體層導電性連接到鍵合區並透過第一導電配線（conducting routes）而繞線至鍵合區，並且第二導體層導電性連接到鍵合區並透過第二導電配線（conducting routes）而繞線至鍵合區，鍵合區在橫向內離開第一導體層和第二導體層。
在本發明的其中一些實施例中，第一儲存堆疊層和第二儲存堆疊層按照錯開的方式垂直佈置；第一導體層中的每者透過第一過孔結構和第一導電配線（conducting routes）導電性連接至相應的第一字元線鍵合接觸結構；並且第二導體層中的每者透過第二過孔結構和第二導電配線（conducting routes）導電性連接至相應的第二字元線鍵合接觸結構。
在本發明的其中一些實施例中，第三半導體結構包括上鍵合層、下鍵合層以及位於上鍵合層和下鍵合層之間的週邊電路。上鍵合層可以包括導電性連接至第二字元線鍵合接觸結構的多個上鍵合接觸結構。下鍵合層可以包括導電性連接至第一字元線鍵合接觸結構的多個下鍵合接觸結構。
在本發明的其中一些實施例中，第二半導體結構包括位於第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層以及位於所述半導體層上方的襯墊引出（pad-out）互連層。在本發明的其中一些實施例中，第一半導體結構包括位於第一NAND儲存串之下並且與第一NAND儲存串接觸的基底。在本發明的其中一些實施例中，第三半導體結構包括：位於上鍵合層和週邊電路之間的第三互連層；位於第三互連層之下並且與第三互連層接觸的週邊電路；位於週邊電路和下鍵合層之間並且與週邊電路和下鍵合層接觸的第二半導體層。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠透過運用本領域技術範圍中的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在位於所公開的實施例的等同物的含義和範圍中。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，進而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據下方申請專利範圍書及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 101:3D記憶體元件 102:基底 104:半導體層 105:半導體層 106:半導體層 107:半導體層 108:儲存堆疊層 108-1:導體層（字元線） 108-2:介電層 110:互連層 111:互連層 112:第一鍵合層 113:第一鍵合層 114:第二鍵合層 115:第二位元線鍵合接觸結構 116:互連層 117:鍵合接觸結構 118:儲存堆疊層 118-1:導體層（字元線） 118-2:介電層 119:互連層 120:互連層 121:互連層 122:元件層 124:襯墊引出互連層 126:鍵合介面 127:鍵合介面 130:互連 132:3D NAND儲存串 134:位元線（BL） 136:3D NAND儲存串 138:位元線（BL） 140:第一導電配線 141:第一導電配線 142:第一位元線鍵合接觸結構 143:第一位元線鍵合接觸結構 144:第二位元線鍵合接觸結構 145:鍵合接觸結構 146:第二導電配線 147:第二導電配線 148:互連（穿矽孔） 149:互連（穿矽孔） 150:字元線接觸 154:穿矽孔 158:鍵合接觸結構 160:鍵合接觸結構 162:鍵合層 163:鍵合層 164:鍵合介面 165:第二鍵合層 166:互連 168:電晶體 170:隔離區 172:接觸襯墊 174:字元線接觸 179:鍵合介面 180:鍵合層 181:鍵合層 200:3D記憶體元件 201:3D記憶體元件 210:互連層 211:互連層 212:第一鍵合層 213:第一鍵合層 214:第二鍵合層 215:第二字元線鍵合接觸結構 216:互連層 217:鍵合接觸結構 219:互連層 220:互連層 221:互連層 226:鍵合介面 227:鍵合介面 240:第一導電配線 241:第一導電配線 242:第一字元線鍵合接觸結構 243:第一字元線鍵合接觸結構 244:第二字元線鍵合接觸結構 245:鍵合接觸結構 246:第二導電配線 247:第二導電配線 248:互連（穿矽孔） 249:互連（穿矽孔） 258:鍵合接觸結構 260:鍵合接觸結構 262:鍵合層 263:鍵合層 264:鍵合介面 265:第二鍵合層 279:鍵合介面 280:鍵合層 281:鍵合層 300:3D記憶體元件 301:3D記憶體元件 310:互連層 311:互連層 312:第一鍵合層 313:第一鍵合層 314:第二鍵合層 315a:第二位元線鍵合接觸結構 315b:第二字元線鍵合接觸結構 316:互連層 317:鍵合接觸結構 319:互連層 320:互連層 321:互連層 326:鍵合介面 327:鍵合介面 340a:第一導電配線 340b:第一導電配線 342a:第一位元線鍵合接觸結構 342b:第一字元線鍵合接觸結構 343a:第一位元線鍵合接觸結構 343b:第一字元線鍵合接觸結構 344a:第二位元線鍵合接觸結構 344b:第二字元線鍵合接觸結構 345:鍵合接觸結構 346a:第二導電配線 346b:第二導電配線 347:第二導電配線 348a:互連（穿矽孔） 348b:互連（穿矽孔） 349a:互連（穿矽孔） 349b:互連（穿矽孔） 357:第一導電配線 358:鍵合接觸結構 360:鍵合接觸結構 362:鍵合層 363:鍵合層 365:第二鍵合層 364:鍵合介面 379:鍵合介面 380:鍵合層 381:鍵合層 400:平面圖 502:基底 504:基底 506:儲存堆疊層 506-1:導體層（字元線） 506-2:介電層 508:互連層 510:儲存堆疊層 510-1:導體層（字元線） 510-2:介電層 512:互連層 514:3D NAND儲存串 516:3D NAND儲存串 518-1:第一位元線鍵合接觸結構 518-2:第二位元線鍵合接觸結構 520-1:第一導電配線 520-2:第二導電配線 522-1:第一位元線 522-2:第二位元線 524-1:字元線接觸 524-2:字元線接觸 526:基底 536:第二鍵合層 538:第一鍵合層 540:半導體層 542:穿矽孔 544:鍵合接觸結構 546:鍵合層 548:元件層 550:互連層 552:鍵合層 554:鍵合接觸結構 560:半導體層 570:鍵合介面 572:接觸襯墊 574:互連 576:互連層 580:鍵合介面 620-1:第一字元線鍵合接觸結構 620-2:第二字元線鍵合接觸結構 622-1:第一導電配線 622-2:第二導電配線 670:鍵合介面 718-1:第一位元線鍵合接觸結構 718-2:第二位元線鍵合接觸結構 720-1:第一導電配線 720-2:第二導電配線 728-1:第一字元線鍵合接觸結構 728-2:第二字元線鍵合接觸結構 730-1:第一導電配線 730-2:第二導電配線 770:鍵合介面 804-1:第一位元線鍵合接觸結構 804-2:鍵合接觸結構 806-1:第一導電配線 806-2:第二導電配線 808:穿矽孔 808-1:第一字元線鍵合接觸結構 808-2:鍵合接觸結構 810:穿矽孔 814-1:鍵合接觸結構 814-2:第二字元線鍵合接觸結構 816-1:鍵合接觸結構 816-2:第二位元線鍵合接觸結構 818:穿矽孔 822:互連 836:第二鍵合層 838:第一鍵合層 840:半導體層 852:鍵合層 854:鍵合層 860:半導體層 870:鍵合介面 880:鍵合介面 900:堆疊結構 902:基底 912:第一半導體結構 914:第二半導體結構 916:第一半導體結構 918:第二半導體結構 920:第三半導體結構 922:襯墊引出互連層 924-1:位元線鍵合接觸結構 924-2:位元線鍵合接觸結構 926-1:位元線鍵合接觸結構 926-2:位元線鍵合接觸結構 934-1:鍵合介面 934-2:鍵合介面 934-3:鍵合介面 934-4:鍵合介面 1000:堆疊結構 1002:基底 1012:第一半導體結構 1014:第二半導體結構 1016:第一半導體結構 1018:第二半導體結構 1020:第三半導體結構 1022:襯墊引出互連層 1032-1:字元線鍵合接觸結構 1032-2:字元線鍵合接觸結構 1034-1:鍵合介面 1034-2:鍵合介面 1034-3:鍵合介面 1034-4:鍵合介面 1036-1:字元線鍵合接觸結構 1036-2:字元線鍵合接觸結構 1100:堆疊結構 1102:基底 1112:第一半導體結構 1114:第二半導體結構 1116:第一半導體結構 1118:第二半導體結構 1120:第三半導體結構 1122:襯墊引出互連層 1124-1:位元線鍵合接觸結構 1124-2:位元線鍵合接觸結構 1126-1:位元線鍵合接觸結構 1126-2:位元線鍵合接觸結構 1132-1:字元線鍵合接觸結構 1132-2:字元線鍵合接觸結構 1134-1:鍵合介面 1134-2:鍵合介面 1134-3:鍵合介面 1134-4:鍵合介面 1136-1:字元線鍵合接觸結構 1136-2:字元線鍵合接觸結構 1200:堆疊結構 1201:堆疊結構 1300:方法 1302:操作步驟 1304:操作步驟 1306:操作步驟 1308:操作步驟 1310:操作步驟 1400:方法 1402:操作步驟 1404:操作步驟 1406:操作步驟 1408:操作步驟 1410:操作步驟
被併入本文並形成說明書的部分的附圖例示了本發明的實施例並與說明書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。 圖1A繪示出了根據本發明的其中一些實施例的具有透過鍵合來繞線並導電性連接的位元線（BL）的示例性鍵合的3D記憶體元件的截面的示意圖。 圖1B繪示出了根據本發明的其中一些實施例的具有透過鍵合來繞線並導電性連接的位元線（BL）的另一示例性鍵合的3D記憶體元件的截面的示意圖。 圖2A繪示出了根據本發明的其中一些實施例的具有透過鍵合來繞線並導電性連接的字元線（WL）的示例性鍵合的3D記憶體元件的截面的示意圖。 圖2B繪示出了根據本發明的其中一些實施例的具有透過鍵合來繞線並導電性連接的字元線（WL）的另一示例性鍵合的3D記憶體元件的截面的示意圖。 圖3A繪示出了根據本發明的其中一些實施例的具有透過鍵合來繞線並導電性連接的位元線（BL）和字元線（WL）的示例性鍵合的3D記憶體元件的截面的示意圖。 圖3B繪示出了根據本發明的其中一些實施例的具有透過鍵合來繞線並導電性連接的位元線（BL）和字元線（WL）的另一示例性鍵合的3D記憶體元件的截面的示意圖。 圖4繪示出了根據本發明的其中一些實施例的示例性鍵合的3D記憶體元件的平面圖。 圖5A-圖5F繪示出了根據本發明的其中一些實施例的用以形成具有一對已經被鍵合的半導體結構，並且具有透過鍵合來繞線並導電性連接的位元線（BL）的3D記憶體元件的示例性製作製程。 圖6A和圖6B繪示出了根據本發明的其中一些實施例的用以形成具有一對已經被鍵合的半導體結構，且具有透過鍵合來繞線並導電性連接的字元線（WL）的鍵合的3D記憶體元件的示例性製作製程的部分。 圖7A和圖7B繪示出了根據本發明的其中一些實施例的用以形成具有一對已經被鍵合的半導體結構，且具有透過鍵合來繞線並導電性連接的位元線（BL）和字元線（WL）的鍵合的3D記憶體元件的示例性製作製程的部分。 圖8A和圖8B繪示出了根據本發明的其中一些實施例的用以形成具有一對已經被鍵合的半導體結構，且具有透過鍵合來繞線並導電性連接的位元線（BL）和字元線（WL）的另一鍵合的3D記憶體元件的示例性製作製程的部分。 圖9-圖11每者繪示出了根據本發明的其中一些實施例的具有多對已經被鍵合的半導體結構的示例性鍵合的3D記憶體元件。 圖12A和圖12B每者繪示出了根據本發明的其中一些實施例的具有多對已經被鍵合的半導體結構的示例性鍵合的3D記憶體元件的示意圖。 圖13繪示出了根據本發明的其中一些實施例的用以形成具有一對已經被鍵合的半導體結構的鍵合的3D記憶體元件的示例性製作製程的流程圖。 圖14繪示出了根據本發明的其中一些實施例的用以形成具有多對已經被鍵合的半導體結構的鍵合的3D記憶體元件的示例性製作製程的流程圖。 圖15繪示出了根據本發明的其中一些實施例的具有經繞線（routing）並導電性連接的位元線（BL）的示例性的一對已經被鍵合的半導體結構的示意圖。 將參考附圖描述本發明的實施例。
100:3D記憶體元件
102:基底
104:半導體層
106:半導體層
108:儲存堆疊層
108-1:導體層(字元線)
108-2:介電層
110:互連層
112:第一鍵合層
114:第二鍵合層
116:互連層
118:儲存堆疊層
118-1:導體層(字元線)
118-2:介電層
120:互連層
122:元件層
124:襯墊引出互連層
126:鍵合介面
130:互連
132:3D NAND儲存串
134:位元線(BL)
136:3D NAND儲存串
138:位元線(BL)
140:第一導電配線
142:第一位元線鍵合接觸結構
144:第二位元線鍵合接觸結構
146:第二導電配線
148:互連(穿矽孔)
150:字元線接觸
154:穿矽孔
158:鍵合接觸結構
160:鍵合接觸結構
162:鍵合層
164:鍵合介面
166:互連
168:電晶體
170:隔離區
172:接觸襯墊
174:字元線接觸
180:鍵合層

Claims (20)

  1. 一種立體（3D）記憶體元件，包括： 一第一半導體結構，包括： 包括多個第一導體層的一第一儲存堆疊層；以及 包括分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的一第一鍵合層； 一第二半導體結構，包括： 包括多個第二導體層的一第二儲存堆疊層；以及 包括分別導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的一第二鍵合層；以及 位於所述第一鍵合層和所述第二鍵合層之間的一鍵合介面，其中，所述第一字元線鍵合接觸結構在所述鍵合介面處與所述第二字元線鍵合接觸結構互相接觸，使得所述第一導體層的至少其中之一分別導電性連接至所述第二導體層的至少其中之一。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中， 所述第一半導體結構包括： 所述鍵合介面處的所述第一鍵合層， 在所述第一鍵合層之下的所述第一儲存堆疊層，所述第一儲存堆疊層包括交錯的所述多個第一導體層和多個第一絕緣層，以及 垂直地延伸穿過所述第一儲存堆疊層的多個第一NAND儲存串；並且 所述第二半導體結構包括： 所述鍵合介面處的所述第二鍵合層， 在所述第二鍵合層上方的所述第二儲存堆疊層，所述第二儲存堆疊層包括交錯的所述多個第二導體層和多個第二絕緣層，以及 垂直地延伸穿過所述第二儲存堆疊層的多個第二NAND儲存串。
  3. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述多個第一導體層和所述多個第二導體層經繞線（routing），並且在沿橫向方向遠離所述第一導體層和所述第二導體層的一鍵合區處導電性連接。
  4. 根據申請專利範圍第3項所述的3D記憶體元件，其中： 所述第一半導體結構包括位於所述多個第一NAND儲存串和所述第一鍵合層之間，且包括多個第一導電配線（conducting routes）的一第一互連層；並且 所述第二半導體結構包括位於所述多個第二NAND儲存串和所述第二鍵合層之間，且包括多個第二導電配線（conducting routes）的一第二互連層；並且 所述第一導體層導電性連接到所述鍵合區，並透過所述第一導電配線（conducting routes）而繞線至所述鍵合區，並且所述第二導體層導電性連接到所述鍵合區，並透過所述第二導電配線（conducting routes）而繞線至所述鍵合區。
  5. 根據申請專利範圍第4項所述的3D記憶體元件，其中， 所述第一儲存堆疊層和所述第二儲存堆疊層按照錯開的方式垂直佈置； 所述第一導體層中的每者透過一第一過孔結構和所述第一導電配線（conducting routes）導電性連接至相應的所述第一字元線鍵合接觸結構；並且 所述第二導體層中的每者透過一第二過孔結構和所述第二導電配線（conducting routes）導電性連接至相應的所述第二字元線鍵合接觸結構。
  6. 根據申請專利範圍第5項所述的3D記憶體元件，還包括： 在所述第一半導體結構上方的一第三半導體結構，所述第三半導體結構包括所述第一儲存堆疊層和所述第二儲存堆疊層的一週邊電路；以及 在所述第二半導體結構和所述第三半導體結構的一第三鍵合層之間的一第二鍵合介面。
  7. 根據申請專利範圍第6項所述的3D記憶體元件，其中： 所述第二半導體結構包括位於所述第二NAND儲存串上方，並且與所述第二NAND儲存串接觸的一半導體層； 所述第一半導體結構包括位於所述第一NAND儲存串之下，並且與所述第一NAND儲存串接觸的一基底；並且 所述第三半導體結構包括： 位於所述第三鍵合層和所述週邊電路之間的一第三互連層， 位於所述第三互連層上方，並且與所述第三互連層接觸的所述週邊電路， 位於所述週邊電路上方，並且與所述週邊電路接觸的一第二半導體層，以及 位於所述第二半導體層上方的一襯墊引出（pad-out）互連層。
  8. 根據申請專利範圍第5項所述的3D記憶體元件，還包括： 位於所述第一半導體結構之下的一第三半導體結構，所述第三半導體結構包括所述第一儲存堆疊層和所述第二儲存堆疊層的一週邊電路；以及 位於所述第一半導體結構和所述第三半導體結構的一第三鍵合層之間的一第二鍵合介面。
  9. 根據申請專利範圍第8項所述的3D記憶體元件，其中： 所述第二半導體結構包括： 位於所述第二NAND儲存串上方，並且與所述第二NAND儲存串接觸的一半導體層，以及 位於所述半導體層上方，並且導電性連接至所述週邊電路的一襯墊引出（pad-out）互連層； 所述第一半導體結構包括： 位於所述第一NAND儲存串之下，並且與所述第一NAND儲存串接觸的一第二半導體層；並且 所述第三半導體結構包括： 位於所述第三鍵合層之下，並且與所述第三鍵合層接觸的一第三互連層， 位於所述第三互連層之下，並且與所述第三互連層接觸的所述週邊電路，以及 位於所述週邊電路之下，並且與所述週邊電路接觸的一基底。
  10. 一種3D記憶體元件，包括： 包括多對已經被鍵合的半導體結構的一堆疊結構，其中，所述每一對已經被鍵合的半導體結構各自包括： 一第一半導體結構，其包括：包括多個第一導體層的一第一儲存堆疊層，以及包括分別導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的一第一鍵合層； 一第二半導體結構，其包括：包括多個第二導體層的一第二儲存堆疊層，以及包括分別導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的一第二鍵合層；以及 位於所述第一鍵合層和所述第二鍵合層之間的一鍵合介面，其中，所述第一字元線鍵合接觸結構在所述鍵合介面處與所述第二字元線鍵合接觸結構接觸，使得所述第一導體層的至少其中之一分別導電性連接至所述第二導體層的至少其中之一，以及 鍵合並且導電性連接至所述堆疊結構的一第三半導體結構，其中，所述第三半導體結構包括至少一對半導體結構的一週邊電路。
  11. 根據申請專利範圍第10項所述的3D記憶體元件，其中， 所述第一半導體結構包括： 所述鍵合介面處的所述第一鍵合層， 在所述第一鍵合層之下的所述第一儲存堆疊層，所述第一儲存堆疊層包括交錯的所述多個第一導體層和多個第一絕緣層，以及 垂直地延伸穿過所述第一儲存堆疊層的多個第一NAND儲存串；並且 所述第二半導體結構包括： 所述鍵合介面處的所述第二鍵合層； 在所述第二鍵合層上方的所述第二儲存堆疊層，所述第二儲存堆疊層包括交錯的所述多個第二導體層和多個第二絕緣層，以及 垂直地延伸穿過所述第二儲存堆疊層的多個第二NAND儲存串。
  12. 根據申請專利範圍第11項所述的3D記憶體元件，其中，所述多個第一導體層和所述多個第二導體層經繞線（routing）並且在沿橫向方向遠離所述第一導體層和所述第二導體層的一鍵合區處導電性連接。
  13. 根據申請專利範圍第10項所述的3D記憶體元件，其中 所述第一半導體結構包括位於所述多個第一NAND儲存串和所述第一鍵合層之間，且包括多個第一導電配線（conducting routes）的一第一互連層；並且 所述第二半導體結構包括位於所述多個第二NAND儲存串和所述第二鍵合層之間，且包括多個第二導電配線（conducting routes）的一第二互連層；並且 所述第一導體層導電性連接到所述鍵合區，並透過所述第一導電配線（conducting routes）而繞線至所述鍵合區，並且所述第二導體層導電性連接到所述鍵合區，並透過所述第二導電配線（conducting routes）而繞線至所述鍵合區。
  14. 根據申請專利範圍第10項所述的3D記憶體元件，其中： 所述第一儲存堆疊層和所述第二儲存堆疊層按照錯開的方式垂直佈置； 所述第一導體層中的每者透過一第一過孔結構和所述第一導電配線（conducting routes）導電性連接至相應的所述第一字元線鍵合接觸結構；並且 所述第二導體層中的每者透過第二過孔結構和所述第二導電配線（conducting routes）導電性連接至相應的所述第二字元線鍵合接觸結構。
  15. 根據申請專利範圍第11項所述的3D記憶體元件，其中： 所述堆疊結構包括： 位於頂部的所述第二半導體結構中的所述第二NAND儲存串上方，並且與所述第二NAND儲存串接觸的一半導體層，以及 位於底部的所述第一半導體結構中的所述第一NAND儲存串之下，並且與所述第一NAND儲存串接觸的一基底；並且 所述第三半導體結構包括： 位於所述半導體層上方，並且與所述半導體層接觸的一第三鍵合層， 位於所述第三鍵合層上方的所述週邊電路， 位於所述週邊電路上方的一第二半導體層，以及 位於所述第二半導體層上方的一襯墊引出（pad-out）互連層。
  16. 根據申請專利範圍第11項所述的3D記憶體元件，其中： 所述堆疊結構包括： 位於頂部的所述第二半導體結構中的所述第二NAND儲存串上方，並且與所述第二NAND儲存串接觸的一半導體層，以及 位於所述半導體層上方，並且與所述第二NAND儲存串接觸的一襯墊引出（pad-out）互連層， 位於底部的所述第一半導體結構中的所述第一NAND儲存串之下，並且與所述第一NAND儲存串接觸的一第二半導體層；並且 所述第三半導體結構包括： 位於所述第二半導體層之下，並且與所述第二半導體層接觸的第三鍵合層， 位於所述第三鍵合層之下，並且與所述第三鍵合層接觸的所述週邊電路，以及 位於所述週邊電路之下的一基底。
  17. 一種用於形成立體（3D）記憶體元件的方法，包括： 在一第一基底上形成包括多個第一導體層的一第一儲存堆疊層，以及包括導電性連接至所述多個第一導體層的多個第一字元線鍵合接觸結構的一第一鍵合層，以形成一第一半導體結構； 在一第二基底上形成包括多個第二導體層的一第二儲存堆疊層，以及包括導電性連接至所述多個第二導體層的多個第二字元線鍵合接觸結構的一第二鍵合層，以形成一第二半導體結構；以及 使所述第一半導體結構和所述第二半導體結構按照面對面的方式鍵合，使得（i）所述第一半導體結構被鍵合至所述第二半導體結構，並且（ii）所述第一導體層透過一鍵合介面處的被鍵合的一第一字元線鍵合接觸結構和一第二字元線鍵合接觸結構，來導電性連接至所述第二導體層。
  18. 根據申請專利範圍第17項所述的方法，其中： 形成所述第一半導體結構包括： 形成包括位於所述第一導體層和所述第一字元線鍵合接觸結構上方，並且導電性連接至所述第一導體層和所述第一字元線鍵合接觸結構的多個第一導電配線（conducting routes）的一第一互連層， 形成位於所述第一互連層上方，並且導電性連接至所述第一互連層的所述第一鍵合層； 形成位於所述第一基底上方的所述第一儲存堆疊層，所述第一儲存堆疊層包括交錯的所述多個第一導體層和多個第一絕緣層，以及 形成垂直地延伸穿過所述第一儲存堆疊層的多個第一NAND儲存串；並且 形成所述第二半導體結構包括： 形成包括位於所述第二導體層和所述第二字元線鍵合接觸結構上方，並且導電性連接至所述第二導體層和所述第二字元線鍵合接觸結構的多個第二導電配線（conducting routes）的一第二互連層， 形成位於所述第二互連層上方，並且導電性連接至所述第二互連層的所述第二鍵合層； 形成位於所述第二基底上方的所述第二儲存堆疊層，所述第二儲存堆疊層包括交錯的所述多個第二導體層和多個第二絕緣層，以及 形成垂直地延伸穿過所述第二儲存堆疊層的多個第二NAND儲存串。
  19. 根據申請專利範圍第18項所述的方法，還包括： 對所述第二基底減薄，以形成一半導體層； 使一第三半導體結構鍵合到所述半導體層； 對所述第三半導體結構的一第三基底減薄，以形成一第二半導體層；以及 形成位於所述第二半導體層上方的一襯墊引出（pad-out）互連層。
  20. 根據申請專利範圍第18項所述的方法，還包括： 對所述第一基底減薄，以形成一半導體層； 使一第三半導體結構鍵合到所述半導體層； 對所述第二半導體結構的一第二基底減薄，以形成一第二半導體層；以及 形成位於所述第二半導體層上方的一襯墊引出（pad-out）互連層。
TW108147984A 2019-11-05 2019-12-27 鍵合的立體記憶體元件及其形成方法 TWI710118B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2019/115767 2019-11-05
PCT/CN2019/115767 WO2021087762A1 (en) 2019-11-05 2019-11-05 Bonded three-dimensional memory devices and methods thereof

Publications (2)

Publication Number Publication Date
TWI710118B TWI710118B (zh) 2020-11-11
TW202119603A true TW202119603A (zh) 2021-05-16

Family

ID=70080521

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108147984A TWI710118B (zh) 2019-11-05 2019-12-27 鍵合的立體記憶體元件及其形成方法

Country Status (6)

Country Link
US (1) US11037945B2 (zh)
JP (1) JP7321294B2 (zh)
KR (1) KR102668694B1 (zh)
CN (1) CN110998844A (zh)
TW (1) TWI710118B (zh)
WO (1) WO2021087762A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806506B (zh) * 2022-03-21 2023-06-21 旺宏電子股份有限公司 記憶體元件

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111987108B (zh) * 2020-09-21 2024-04-16 长江存储科技有限责任公司 三维存储器件及其制作方法
US11289440B1 (en) 2020-09-28 2022-03-29 Micron Technology, Inc. Combination-bonded die pair packaging and associated systems and methods
WO2022120630A1 (en) * 2020-12-09 2022-06-16 Yangtze Memory Technologies Co., Ltd. Contact pads of three-dimensional memory device and fabrication method thereof
US11404123B1 (en) * 2021-04-05 2022-08-02 Sandisk Technologies Llc Non-volatile memory with multiple wells for word line switch transistors
CN116058100A (zh) 2021-06-30 2023-05-02 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272614A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN115836387A (zh) * 2021-06-30 2023-03-21 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272627A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN116018889A (zh) 2021-06-30 2023-04-25 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023028829A1 (en) 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
CN116097918A (zh) * 2021-08-31 2023-05-09 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
WO2023028890A1 (en) 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8565003B2 (en) * 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US20120074466A1 (en) * 2010-09-28 2012-03-29 Seagate Technology Llc 3d memory array with vertical transistor
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
US8891276B2 (en) * 2011-06-10 2014-11-18 Unity Semiconductor Corporation Memory array with local bitlines and local-to-global bitline pass gates and gain stages
KR20130060065A (ko) * 2011-11-29 2013-06-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 제조 방법
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US10014282B2 (en) * 2012-12-22 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9058856B2 (en) * 2013-02-28 2015-06-16 Kabushiki Kaisha Toshiba Semiconductor memory device
JP5889486B1 (ja) * 2014-06-10 2016-03-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体メモリ装置及びその製造方法
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9356074B1 (en) * 2014-11-17 2016-05-31 Sandisk Technologies Inc. Memory array having divided apart bit lines and partially divided bit line selector switches
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US10096612B2 (en) * 2015-09-14 2018-10-09 Intel Corporation Three dimensional memory device having isolated periphery contacts through an active layer exhume process
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
US10636806B2 (en) 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
KR102283330B1 (ko) * 2017-03-27 2021-08-02 삼성전자주식회사 반도체 소자
JP2018170447A (ja) * 2017-03-30 2018-11-01 東芝メモリ株式会社 半導体装置及びその製造方法
JP6881148B2 (ja) * 2017-08-10 2021-06-02 Tdk株式会社 磁気メモリ
CN107464817B (zh) * 2017-08-23 2018-09-18 长江存储科技有限责任公司 一种3d nand闪存的制作方法
JP2019057532A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
WO2019059952A1 (en) * 2017-09-25 2019-03-28 Intel Corporation INTEGRATION OF HIGH-DENSITY CROSS-POINT MEMORY AND CMOS LOGIC FOR LOW-LOW AND HIGH-DENSITY ENVM AND EDRAM APPLICATIONS
US11393874B2 (en) * 2017-09-29 2022-07-19 Intel Corporation Independently scaling selector and memory in memory cell
CN111418060A (zh) 2017-10-20 2020-07-14 艾克瑟尔西斯公司 具有正交的顶部互连层的、面对面安装的ic裸片
CN110010620B (zh) * 2017-11-21 2021-04-13 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) * 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
JP2019165135A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US11404482B2 (en) * 2018-06-29 2022-08-02 Intel Corporation Self-aligned repeatedly stackable 3D vertical RRAM
WO2020034152A1 (en) 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
CN111211133B (zh) * 2018-09-10 2021-03-30 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
CN111415941B (zh) * 2018-09-20 2021-07-30 长江存储科技有限责任公司 多堆叠层三维存储器件
CN109037227B (zh) 2018-09-21 2024-05-10 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN109768050B (zh) * 2018-12-18 2020-11-17 长江存储科技有限责任公司 三维存储器及其制备方法
CN109727989B (zh) * 2018-12-29 2020-07-07 长江存储科技有限责任公司 一种三维存储器及其制造方法
JP2021043848A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 メモリシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806506B (zh) * 2022-03-21 2023-06-21 旺宏電子股份有限公司 記憶體元件

Also Published As

Publication number Publication date
US11037945B2 (en) 2021-06-15
JP2022535371A (ja) 2022-08-08
US20210134820A1 (en) 2021-05-06
KR102668694B1 (ko) 2024-05-28
KR20220002570A (ko) 2022-01-06
TWI710118B (zh) 2020-11-11
CN110998844A (zh) 2020-04-10
JP7321294B2 (ja) 2023-08-04
WO2021087762A1 (en) 2021-05-14

Similar Documents

Publication Publication Date Title
TWI710118B (zh) 鍵合的立體記憶體元件及其形成方法
TWI734319B (zh) 鍵合的三維記憶體元件及其製作方法
TWI718828B (zh) 鍵合的三維記憶體裝置及其形成方法
KR102618755B1 (ko) 더미 접합 콘택트 및 더미 인터커넥트를 사용한 하이브리드 접합
CN111223867B (zh) 三维存储器件的混和键合触点结构
TWI691057B (zh) 多堆疊層三維記憶體件
TWI804314B (zh) 半導體裝置與三維記憶體裝置
TW202119601A (zh) 堆疊立體異質記憶體元件及其形成方法
KR102618756B1 (ko) 더미 접합 콘택트를 사용한 하이브리드 접합
US11450637B2 (en) Methods for bonding semiconductor structures and semiconductor devices thereof