TWI806506B

TWI806506B - 記憶體元件

Info

Publication number: TWI806506B
Application number: TW111110415A
Authority: TW
Inventors: 陳士弘
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-03-21
Filing date: 2022-03-21
Publication date: 2023-06-21
Also published as: TW202339221A

Abstract

一種記憶體元件，包括記憶體載板、複數個記憶體陣列區域、複數個邏輯晶片，以及複數個內連接線。記憶體陣列區域位於該記憶體載板內，其中記憶體陣列區域包括至少一NAND架構的記憶體。邏輯晶片配置於記憶體載板上方。內連接線將邏輯晶片彼此電性連接，且將邏輯晶片電性連接至記憶體陣列區域。

Description

記憶體元件

本揭露是關於一種記憶體元件。

近年來，半導體裝置的結構不斷改變，且半導體裝置的儲存容量不斷增加。記憶體裝置被應用於許多產品的儲存元件中。隨著這些應用的增加，記憶體裝置的需求集中在小尺寸與大儲存容量上。為了滿足此條件，需要具有高元件密度與小尺寸的記憶體裝置及其製造方法。

根據本揭露的部分實施例，一種記憶體元件，包括記憶體載板、複數個記憶體陣列區域、複數個邏輯晶片，以及複數個內連接線。記憶體陣列區域位於該記憶體載板內，其中記憶體陣列區域包括至少一NAND架構的記憶體。邏輯晶片配置於記憶體載板上方。內連接線將邏輯晶片彼此電性連接，且將邏輯晶片電性連接至記憶體陣列區域。

根據部分實施例，記憶體陣列區域還包括不同於NAND架構的記憶體的一揮發性記憶體。

根據部分實施例，記憶體陣列區域中的NAND架構的記憶體的數量多於非揮發性記憶體的數量。

根據部分實施例，記憶體元件進一步包括一控制晶片，配置於記憶體載板上方，其中控制晶片配置於對NAND架構的記憶體進行刷新。

根據部分實施例，其中該NAND架構的記憶體的耐久度為約10 ⁶至約10 ¹⁰。

根據部分實施例，其中該些邏輯晶片的每一者具有約100至約10 ⁴的核心。

根據本揭露的部分實施例，一種記憶體元件，包括第一記憶體晶片以及第二記憶體晶片。第二記憶體晶片堆疊於第一記憶體晶片上方並與第一記憶體晶片電性連接。第一記憶體晶片和第二記憶體晶片每一者包含一位元線、複數個字元線、複數個串聯的記憶體單元、一電晶體。字元線分別電性連接至串聯的記憶體單元。電晶體將串聯的記憶體單元的其中一者電性連接至位元線。

根據部分實施例，第一記憶體晶片與第二記憶體晶片是以階梯狀方式堆疊。

根據部分實施例，記憶體元件進一步包括第三記憶體晶片，堆疊於第二記憶體晶片上方，其中第三記憶體晶片經由垂直貫穿第二記憶體晶片中的矽穿孔電性連接至第一記憶體晶片。

根據部分實施例，記憶體元件進一步包括一介電層、一扇出金屬層、一導電柱，以及一凸塊。介電層包圍第一記憶體晶片和第二記憶體晶片。扇出金屬層接觸第二記憶體晶片的下表面並與第二記憶體晶片電性連接，其中扇出金屬層自第二記憶體晶片的下表面側向延伸至介電層中。導電柱位於介電層中並接觸扇出金屬層的下表面。凸塊配置於介電層的下表面並與導電柱接觸。

以下揭露提供眾多不同的實施例或範例，用於實施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。

此外，空間相對術語，諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。除了描繪圖示之方位外，空間相對術語也包含元件在使用中或操作下之不同方位。此設備可以其他方式定向（旋轉90度或處於其他方位上），而本案中使用之空間相對描述詞可相應地進行解釋。

第1圖為根據本揭露之部分實施例之深度學習神經網路(Deep Learning Neural Network)的示意圖。神經網路是受生物神經系統處理資訊的方式所啟發的資訊處理範例。隨著大型訓練資料集和複雜學習演算法的可用性，神經網路促進了例如計算機視覺、語音識別、和自然語言處理等眾多領域的重大進步。

神經網路中的基本計算單元是神經元。神經元接收來自其他神經元或來自外部來源的輸入並計算輸出。第1圖繪示範例性神經網路100。神經網路100包含按層排列的多個神經元。神經網路100包括輸入神經元的輸入層(input layer)102(亦即，提供輸入資料的神經元)、隱藏神經元的三個隱藏層(hidden layer)106、108、及110(亦即，執行計算並將資訊從輸入神經元傳輸到輸出神經元、及輸出神經元的輸出層(output layer)104(亦即，提供輸出資料的神經元)。相鄰層中的神經元具有連接在它們之間的突觸層(synaptic layer)。例如，突觸層112連接輸入層102和隱藏層106中的神經元，突觸層114連接隱藏層106和108中的神經元，突觸層116連接隱藏層108和110中的神經元，而突觸層118連接隱藏層110和輸出層104中的神經元。所有這些連接具有與它們相關聯的權重。例如，隱藏層106中的神經元122、124和126分別通過與權重w ₁132、w ₂134、和w ₃136的連接而連接到隱藏層108中的神經元128。隱藏層108中的神經元128的輸出可以根據來自隱藏層106中的神經元122、124和126的輸入(x ₁、x ₂和x ₃)以及連接中的權重w ₁132、w ₂134、和w ₃136而被計算為函數。此函數可表達如下:

在上面的乘積和(sum-of-product)表達式中，每個乘積項是可變輸入x _i和權重w _i的乘積。權重w _i可以在此些項之間變化，例如對應於可變輸入x _i的係數。相仿地，也可以計算隱藏層中其他神經元的輸出。隱藏層110中的兩個神經元的輸出用作輸出層104中的輸出神經元的輸入。

神經網路可用於學習最能代表大量資料的圖案。靠近輸入層的隱藏層學習高級通用模式，而靠近輸出層的隱藏層學習更多資料特定圖案。訓練是神經網路從訓練資料中學習的階段。在訓練期間，基於訓練期的結果為突觸層中的連接分配權重。推理(inference)是使用訓練過的神經網路來推斷/預測輸入資料並基於預測產生輸出資料的階段。

在第1圖的神經網路100中，每一個點，每一條線都是數據，需要經由記憶體來記憶。其中第1圖的X方向可以視為模型深度，Y方向可以視為模型寬度，而Z方向(未顯示)可視為平行處理的批次量(batch size)。因此，XYZ可以視為記憶體的需求量。

神經網路的訓練目的是為了促進網路的學習能力。更詳細而言，神經網路藉由正向計算(forward calculation)來計算一個輸入的預測結果，並且將此預測結果和標準答案進行比較。預測結果和標準答案的差異將會經由反向傳遞(backward propagation)傳送回神經網路。而神經網路中的權重將會根據該差異進行更新。一般而言，正向計算可視為沿著第1圖的X方向，一層一層進行乘加計算。另一方面，反向傳遞可視為逆著第1圖的X方向，一層一層進行較為複雜的微分計算。

一旦訓練完成，經過訓練的神經網路可沿著第1圖的X方向用於實際狀況。亦即，可以執行推理。在此狀況下，神經網路會基於輸入特徵，經由正向計算來計算出一個合理的預測結果。

上述操作的完成，記憶體會改變一次或二次。舉例來說，在正向計算中，少量記憶體的資料會改變一次。而在反向傳遞中，大量記憶體的資料會改變一次。

模型寬度(Y)和批次量(Z)越大，則平行度越高。這意味著每一次的讀寫量高，需要更久的時間處理。

另一方面，若模型深度(X)越大，則所花的計算時間越長，資料留存的時間也會越久。

再從另一角度來看，模型深度(X)和模型寬度(Y)越大，則代表需求的記憶體越多。

綜上所述，在神經網路的計算中，資料留存的時間久、對延遲度的要求低，且需求的記憶體多。傳統的工作記憶體(working memory)常使用揮發性記憶體(例如SRAM、DRAM)，這是由於SRAM或DRAM的耐久度(endurance)高，且延遲性(latency)低。然而，SRAM或DRAM的記憶細胞較大，導致記憶體容量較低，因此較不符合大數據及人工智慧(AI)的運算需求。

為解決上述問題，本揭露提出一種具有NAND架構的揮發性記憶體，其相較於一般的非揮發性NAND記憶體具有更高的耐久度，因此適用於大數據或人工智慧運算。

第2圖為本揭露之部分實施例之NAND架構的記憶體的電路示意圖。在部分實施例中，此NAND架構記憶體包含NAND串31、32(NAND string)，其中NAND串31、32分別包含數個串聯的記憶體單元30。在部分實施例中，每個記憶體單元具有類似電晶體的結構。記憶體單元內可包含核心記憶材料。在部分實施例中，核心記憶材料可以為電荷捕捉材料(charge trapping material)，例如氮化矽(SiN)，或其他適合的材料。在其他實施例中，核心記憶材料可以為導體或是經摻雜的半導體，例如浮動閘極(floating gate)元件。

此NAND架構記憶體還包含複數個字元線WL。字元線WL分別電性連接至記憶體單元30。在部分實施例中，每一個字元線WL分別電性連接至對應的記憶體單元30的閘極。

NAND串31、32分別藉由串選擇電晶體36(string select transistor)耦接至對應的位元線BL-1、BL-2，以及藉由接地選擇電晶體37(ground select transistor)耦接至共同源極線35。

在一般非揮發性的NAND記憶體中，由於記憶細胞小，因此通常具有大容量。此外，非揮發性的NAND記憶體一般而言具有極高的資料保存(retention)、較差的延遲(latency)以及較差的耐久度(endurance)。因此，非揮發性NAND記憶體過往皆使用於儲存裝置，例如硬碟。

本揭露藉所使用的NAND架構記憶體，藉由例如調整電荷捕捉材料的厚度或是材料，或是改變編程/擦除的方法，使得此NAND架構的記憶體具有高耐久度。在部分實施例中，此NAND架構的記憶體的耐久度可達約10 ⁶次至約10 ¹⁰次。在部分實施例中，NAND架構的記憶體的保存性較傳統的非揮發性NAND記憶體低。例如，傳統的非揮發性NAND記憶體的保存性可能為10年，而本揭露的NAND架構的記憶體的保存性可能為約1秒至約1年。在部分實施例中，本揭露的NAND架構記憶體具有揮發性的特性，需要透過刷新(refresh)機制來維持記憶體中的資料。因此，本揭露的NAND架構記憶體亦可稱為揮發性NAND記憶體。在部分實施例中，在本揭露的NAND架構記憶體的輸入/輸出數量超過1024。在部分實施例中，NAND架構記憶體的輸入/輸出數量可為約10 ³至約10 ⁷。本文中，詞彙「耐久度(endurance)」可視為記憶體允許編程/擦除的最高次數。詞彙「資料保存(retention)」可視為儲存狀態在記憶體細胞中維持的最大時間。

根據上述，本揭露藉所使用的NAND架構記憶體保有了常見的非揮發性NAND記憶體密度高的優勢，亦具有高耐久度，適合大數據及人工智慧的運算需求。雖然，NAND架構記憶體具有較差延遲的問題，但如前述所提及，由於大數據及人工智慧的運算對於延遲的需求度較低。綜上所述，此「揮發性」的NAND架構記憶體在未來大數據及人工智慧的運算是有幫助的。

第3A圖及第3B圖為根據本揭露之部分實施例之記憶體元件的示意圖，其中第3B圖為沿著第3A圖的B-B線所截取的剖面圖。圖示為一用於人工智能的記憶體元件200，其中記憶體元件200可以用於執行如第1圖所討論的神經網路的訓練。

記憶體元件200包括一記憶體載板210。此處，記憶體載板意指以記憶體作為載板，也就是載板上具有記憶體。在部分實施例中，記憶體載板上可以具有一個或多個含有獨立I/O的記憶體晶片。。在部分實施例中，記憶體載板210的面積可以大於約8.5cm ²。

記憶體載板210中具有多個記憶體陣列區域M1、M2、M3。雖然在第3B圖的實施例中，記憶體陣列區域的數量為三個，但本揭露並不限定於此。在其他實施例中，可具有更多或更少的記憶體陣列區域。記憶體陣列區域M1、M2、M3可包括具有如第2圖所討論的NAND架構記憶體。在部分實施例中，此NAND架構記憶體可具有高耐久度，且具有「揮發」的特性。然而，記憶體陣列區域M1、M2、M3亦可包含其他不同於此NAND架構記憶體的揮發性記憶體，例如DRAM、SRAM。

在部分實施例中，記憶體載板210中的記憶體陣列區域僅包含NAND架構的非揮發性記憶體。舉例來說，記憶體陣列區域M1、M2、M3皆為NAND架構的揮發性記憶體。

在其他實施例中，記憶體載板210中的記憶體陣列區域可為複合式(hybrid)記憶體陣列區域。也就是說，記憶體載板210中的記憶體陣列區域可同時包含NAND架構的揮發性記憶體以及其他揮發性記憶體(例如DRAM、SRAM)。舉例來說，記憶體陣列區域M1、M2、M3的一部分為NAND架構的揮發性記憶體，而另一部分為其他種類揮發性記憶體(例如DRAM、SRAM)。然而，在記憶體載板210中，NAND架構的揮發性記憶體的數量多於其他種類揮發性記憶體的數量。舉例而言，記憶體陣列區域M1、M2、M3的其中兩者為NAND架構的揮發性記憶體，而記憶體陣列區域M1、M2、M3的其中一者為其他種類揮發性記憶體(例如DRAM、SRAM)。

在部分實施例中，記憶體陣列區域M1、M2、M3的NAND架構的揮發性記憶體可以為二維(2D)排列的記憶體陣列，如第2圖所示。然而，在其他實施例中，記憶體陣列區域M1、M2、M3的NAND架構的揮發性記憶體可以為三維(3D)排列的記憶體陣列。

在部分實施例中，記憶體陣列區域M1、M2、M3的每一者的記憶核心資料的資料保存(retention)為大於1秒且小於1年。在部分實施例中，記憶體陣列區域M1、M2、M3的耐久度(endurance)可大於10 ⁶次。記憶體載板210中的每個記憶體陣列區域(例如記憶體陣列區域M1、M2、M3)的總輸入/輸出(I/O)數量可大於等於1024。在部分實施例中，記憶體載板210中的每個記憶體陣列區域(例如記憶體陣列區域M1、M2、M3)的總輸入/輸出(I/O)數量約在10 ³至約10 ⁷之間。

如前述所提及，由於此NAND架構的記憶體具有「揮發」的特性，因此記憶體陣列區域M1、M2、M3可以內建有刷新(refresh)機制的控制器。在其他實施例中，可透過具有刷新機制的控制器來對記憶體陣列區域M1、M2、M3進行刷新。

記憶體元件200包括複數個邏輯(logic)晶片220，堆疊在記憶體載板210上方。在第3A圖的實施例中，共有九個邏輯晶片220以陣列的方式排列於記憶體載板210上方。雖然在第3A圖的實施例中，邏輯晶片的數量為九個，但本揭露並不限定於此。在其他實施例中，可具有更多或更少的邏輯晶片。在部分實施例中，邏輯晶片220可為相同的邏輯晶片。在其他實施例中，邏輯晶片220可為不同的邏輯晶片。

應了解，在大數據、人工智慧的世代，經常使用大量的小核心，採高度平行、深度學習的方式處理問題。在部分實施例中，每一個邏輯晶片220包含大量的小核心，例如每一個邏輯晶片220的核心數量可以為約100至約10 ⁴。舉例來說，邏輯晶片220的小核心可包含GPU、TPU、超小CPU、DPU、APU等等。

邏輯晶片220可和記憶體載板210電性連接。如第3B圖的實施例中所示，邏輯晶片220可和記憶體載板210之間可透過微凸塊(micro bump)230進行電性連接。在其他實施例中，邏輯晶片220可和記憶體載板210之間可透過銅柱-銅柱連接(Cu-Cu bonding)的方式電性連接。

記憶體載板210中具有複數個內連接線。其中內連接線包括了用於將多個邏輯晶片220互相電性連接的內連接線240A，亦包括了將邏輯晶片220連接至記憶體陣列區域M1、M2、M3的內連接線240B。其中內連接線240A可用於邏輯晶片220之間的相互溝通，而內連接線240B可供邏輯晶片220存取不同位置的記憶體陣列區域M1、M2、M3內的記憶元件資料。

在部分實施例中，內連接線240A及240B包括了至少一水平延伸的導電線，以及自水平導電線的上表面及/或下表面垂直延伸的複數個導電柱。舉例來說，內連接線240A的每一者可包含一水平延伸的導電線，以及自水平導電線兩端向上延伸的導電柱，以實現將位於記憶體載板210上方的邏輯晶片220互相電性連接。在部分實施例中，內連接線240A可連接至凸塊230以和邏輯晶片220電性連接。

另一方面，內連接線240B的每一者可包含一水平延伸的導電線，自水平導電線其中一端向上延伸的導電柱，以及自水平導電線另外一端向下延伸的導電柱，以實現將位於記憶體載板210上方的邏輯晶片220向下電性連接至記憶體陣列區域M1、M2、M3。在第3B圖的實施例中，以圖中最右方的邏輯晶片220為例，至少具有三條內連接線240B電性連接至邏輯晶片220，其中內連接線240B分別將邏輯晶片220電性連接至邏輯晶片220下方的記憶體陣列區域M3，將邏輯晶片220電性連接至鄰近的記憶體陣列區域M2，以及將邏輯晶片220電性連接至遠方的記憶體陣列區域M1。

第4圖為根據本揭露之部分實施例之記憶體元件的示意圖。圖示為一用於人工智能的記憶體元件300，其中記憶體元件300可以用於執行如第1圖所討論的神經網路的訓練。

記憶體元件300包含垂直堆疊的記憶體晶片310A、310B、310C及310D。雖然在第4圖的實施例中，記憶體晶片的數量為四個，但本揭露並不限定於此。在其他實施例中，可具有更多或更少的記憶體元件。記憶體晶片310A、310B、310C及310D可包括第2圖所討論的NAND架構記憶體。在部分實施例中，此NAND架構記憶體可具有高耐久度，且具有「揮發」的特性。然而，記憶體晶片310A、310B、310C及310D亦可包含其他揮發性記憶體，例如DRAM、SRAM。

在部分實施例中，記憶體晶片310A、310B、310C及310D僅包含NAND架構的非揮發性記憶體。舉例來說，記憶體晶片310A、310B、310C及310D皆為NAND架構的揮發性記憶體。

在其他實施例中，記憶體晶片310A、310B、310C及310D可為複合式(hybrid)記憶體。也就是說，記憶體晶片310A、310B、310C及310D可同時包含NAND架構的揮發性記憶體以及其他揮發性記憶體(例如DRAM、SRAM)。舉例來說，記憶體晶片310A、310B、310C及310D一部分為NAND架構的揮發性記憶體，而另一部分為其他種類揮發性記憶體(例如DRAM、SRAM)。然而，在記憶體晶片310A、310B、310C及310D中，NAND架構的揮發性記憶體的數量多於其他種類揮發性記憶體的數量。

在部分實施例中，記憶體晶片310A、310B、310C每一者之中具有複數個矽穿孔(Through Silicon Via；TSV)320。在部分實施例中，記憶體晶片310A、310B、310C及310D彼此之間可以透過微凸塊(micro bump)330進行電性連接。在其他實施例中，記憶體晶片310A、310B、310C及310D彼此之間可透過銅柱-銅柱連接(Cu-Cu bonding)的方式電性連接。經由內部的矽穿孔320進行電性連接，有利於元件尺寸最小化。

第5圖為根據本揭露之部分實施例之記憶體元件的示意圖。圖示為一用於人工智能的記憶體元件400，其中記憶體元件400可以用於執行如第1圖所討論的神經網路的訓練。

記憶體元件400包含垂直堆疊的記憶體晶片410A、410B、410C及410D。雖然在第5圖的實施例中，記憶體元件的數量為四個，但本揭露並不限定於此。在其他實施例中，可具有更多或更少的記憶體元件。記憶體晶片410A、410B、410C及410D可包括第2圖所討論的NAND架構記憶體。在部分實施例中，此NAND架構記憶體可具有高耐久度，且具有「揮發」的特性。然而，記憶體晶片410A、410B、410C及410D亦可包含其他揮發性記憶體，例如DRAM、SRAM。

在部分實施例中，記憶體晶片410A、410B、410C及410D僅包含NAND架構的非揮發性記憶體。舉例來說，記憶體晶片410A、410B、410C及410D皆為NAND架構的揮發性記憶體。

在其他實施例中，記憶體晶片410A、410B、410C及410D可為複合式(hybrid)記憶體。也就是說，記憶體晶片410A、410B、410C及410D可同時包含NAND架構的揮發性記憶體以及其他揮發性記憶體(例如DRAM、SRAM)。舉例來說，記憶體晶片410A、410B、410C及410D一部分為NAND架構的揮發性記憶體，而另一部分為其他種類揮發性記憶體(例如DRAM、SRAM)。然而，在記憶體晶片410A、410B、410C及410D中，NAND架構的揮發性記憶體的數量多於其他種類揮發性記憶體的數量。

在部分實施例中，記憶體晶片410A、410B經由介電層420隔開。記憶體晶片410B、410C經由介電層420隔開。而記憶體晶片410C、410D經由介電層420隔開。在部分實施例中，記憶體晶片410A、410B、410C及410D的寬度和介電層420的寬度實質上相等。

記憶體元件400包括介電層425，包圍記憶體晶片410A、410B、410C及410D，以及介電層420。

記憶體元件400包括扇出(Fan Out)金屬層430A、430B、430C。在部分實施例中，扇出金屬層430A經由記憶體晶片410B的下表面和記憶體晶片410B電性連接，且扇出金屬層430A橫向穿越介電層420至介電層425。換言之，扇出金屬層430A的一部分與介電層420接觸，而另一部分與介電層425接觸。類似地，扇出金屬層430B經由記憶體晶片410C的下表面和記憶體晶片410C電性連接，扇出金屬層430C經由記憶體晶片410D的下表面和記憶體晶片410D電性連接。在部分實施例中，扇出金屬層430C比扇出金屬層430B橫向延伸更遠的距離，而扇出金屬層430B比扇出金屬層430A橫向延伸更遠的距離。

記憶體元件400包括導電柱435A、435B、435C、435D。導電柱435A接觸記憶體晶片410A的下表面，並和記憶體晶片410A電性連接。導電柱435A從記憶體晶片410A的下表面向下延伸至介電層425的下表面。另一方面，導電柱435B接觸扇出金屬層430A延伸至介電層425的一部分的下表面，並向下延伸至介電層425的下表面。類似地，導電柱435C接觸扇出金屬層430B延伸至介電層425的一部分的下表面，並向下延伸至介電層425的下表面。導電柱435D接觸扇出金屬層430C延伸至介電層425的一部分的下表面，並向下延伸至介電層425的下表面。

記憶體元件400包括微凸塊440。在部分實施例中，微凸塊440分別與導電柱435A、435B、435C、435D電性連接。在部分實施例中，微凸塊440可以連接至其他基板(未圖示)，以將記憶體晶片410A、410B、410C及410D電性連接至其他基板。

第6圖為根據本揭露之部分實施例之記憶體元件的示意圖。圖示為一用於人工智能的記憶體元件500，其中記憶體元件500可以用於執行如第1圖所討論的神經網路的訓練。

記憶體元件500包含垂直堆疊的記憶體晶片510A、510B、510C及510D。雖然在第6圖的實施例中，記憶體晶片的數量為四個，但本揭露並不限定於此。在其他實施例中，可具有更多或更少的記憶體晶片。記憶體晶片510A、510B、510C及510D可包括第2圖所討論的NAND架構記憶體。在部分實施例中，此NAND架構記憶體可具有高耐久度，且具有「揮發」的特性。然而，記憶體晶片510A、510B、510C及510D亦可包含其他揮發性記憶體，例如DRAM、SRAM。

在部分實施例中，記憶體晶片510A、510B、510C及510D僅包含NAND架構的非揮發性記憶體。舉例來說，記憶體晶片510A、510B、510C及510D皆為NAND架構的揮發性記憶體。

在其他實施例中，記憶體晶片510A、510B、510C及510D可為複合式(hybrid)記憶體。也就是說，記憶體晶片510A、510B、510C及510D可同時包含NAND架構的揮發性記憶體以及其他揮發性記憶體(例如DRAM、SRAM)。舉例來說，記憶體晶片510A、510B、510C及510D一部分為NAND架構的揮發性記憶體，而另一部分為其他種類揮發性記憶體(例如DRAM、SRAM)。然而，在記憶體晶片510A、510B、510C及510D中，NAND架構的揮發性記憶體的數量多於其他種類揮發性記憶體的數量。

在部分實施例中，記憶體晶片510A、510B、510C及510D以階梯形狀的方式堆疊。舉例來說，記憶體晶片510B的其中一端自記憶體晶片510A的側表面向外延伸，記憶體晶片510C的其中一端自記憶體晶片510B的側表面向外延伸，記憶體晶片510D的其中一端自記憶體晶片510C的側表面向外延伸。

記憶體元件500包含介電層520A、520B、520C。在部分實施例中，記憶體晶片510A、510B經由介電層520A隔開。記憶體晶片510B、510C經由介電層520B隔開。而記憶體晶片510C、510D經由介電層520C隔開。在部分實施例中，介電層520A實質上覆蓋記憶體晶片510A的上表面，且和記憶體晶片510A具有實質上相同的寬度。類似地，介電層520B實質上覆蓋記憶體晶片510B的上表面，且和記憶體晶片510B具有實質上相同的寬度。介電層520C實質上覆蓋記憶體晶片510C的上表面，且和記憶體晶片510C具有實質上相同的寬度。

記憶體元件500包括介電層525，包圍記憶體晶片510A、510B、510C及510D，以及介電層520A、520B、520C。在部分實施例中，介電層525的下表面和記憶體晶片510A的下表面實質上齊平。

記憶體元件500包括導電柱535A、535B、535C。導電柱535A接觸記憶體晶片510B的下表面，並和記憶體晶片510B電性連接。導電柱535A從記憶體晶片510B的下表面向下延伸至介電層525的下表面。類似地，導電柱535B接觸記憶體晶片510C的下表面，並和記憶體晶片510C電性連接。導電柱535B從記憶體晶片510C的下表面向下延伸至介電層525的下表面。導電柱535C接觸記憶體晶片510D的下表面，並和記憶體晶片510D電性連接。導電柱535C從記憶體晶片510D的下表面向下延伸至介電層525的下表面。

記憶體元件500包括微凸塊540。在部分實施例中，微凸塊540與記憶體晶片510A的下表面接觸，並與記憶體晶片510A電性連接。另一方面，微凸塊540分別與導電柱535A、535B、535C電性連接。在部分實施例中，微凸塊540可以連接至其他基板(未圖示)，以將記憶體晶片510A、510B、510C及510D電性連接至其他基板。

第7A圖及第7B圖為根據本揭露之部分實施例之記憶體元件的示意圖，其中第7B圖為沿著第7A圖的B-B線所截取的剖面圖。圖示為一用於人工智能的記憶體元件600，其中記憶體元件600可以用於執行如第1圖所討論的神經網路的訓練。應了解第7A圖及第7B圖的部分元件與第3A圖及第3B圖所討論的相同，相似特徵將使用相同元件符號，且相關細節將不再贅述。

第7A圖及第7B圖與第3A圖及第3B圖不同之處在於，記憶體元件600除了包括在記憶體載板210上方的邏輯晶片220之外，還包括了在記憶體載板210上方的開關矩陣晶片(switching matrix chip)222或是記憶體控制晶片224。第7A圖中僅繪製一個晶片以代表開關矩陣晶片222或是記憶體控制晶片224，然應了解在其他實施例中，開關矩陣晶片222或是記憶體控制晶片224可為分離的兩個晶片。在部分實施例中，記憶體控制晶片224可為具有刷新(refresh)機制的控制晶片，藉以對記憶體陣列區域M1、M2、M3中的NAND架構記憶體進行刷新機制。

記憶體元件600的記憶體載板210中具有複數個內連接線。其中內連接線包括了用於將多個邏輯晶片220電性連接至開關矩陣晶片222(或記憶體控制晶片224)的內連接線242A，亦包括了將開關矩陣晶片222(或記憶體控制晶片224)連接至記憶體陣列區域M1、M2、M3的內連接線242B其中開關矩陣晶片222(或記憶體控制晶片224)透過內連接線242A和邏輯晶片220之間電性連接，藉以操作及開關邏輯晶片220，使得邏輯晶片220可和不同區域的記憶體陣列區域M1、M2、M3溝通。

在部分實施例中，內連接線242A和第3B圖所討論的內連接線240A類似，內連接線242A的每一者可包含一水平延伸的導電線，以及自水平導電線兩端向上延伸的導電柱，以實現將位於記憶體載板210上方的邏輯晶片220連接至開關矩陣晶片222(或記憶體控制晶片224)。內連接線242B和第3B圖所討論的內連接線240B類似，內連接線240B的每一者可包含一水平延伸的導電線，自水平導電線其中一端向上延伸的導電柱，以及自水平導電線另外一端向下延伸的導電柱，以實現將位於記憶體載板210上方的開關矩陣晶片222(或記憶體控制晶片224)向下電性連接至記憶體陣列區域M1、M2、M3。

根據以上討論，可以看出本揭露提供了優點。然而，應當理解，其他實施例可以提供額外的優點，並且並非所有的優點都必須在揭露中公開，且不是所有實施例都具有特定優點。在大數據或是人工智慧的運算上，經常採用高度平行以及深度學習的方式處理問題。因此，大量、深度的結構，除了需要大量記憶體之外，也拉長了記憶體資料留存時間，降低了讀寫次數的需求。本揭露其中一個優點是，將NAND架構的揮發性記憶體運用在大數據或是人工智慧的運算上，可以增加記憶體的密度，提高總輸入/輸出(I/O)數量，並進一步的提升元件效能。

上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭示案的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭示案作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭示案的精神及範疇，以及在不脫離本揭示案的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。

30:記憶體單元 31, 32:NAND串 35:共同源極線 36:串選擇電晶體 37:接地選擇電晶體 100:記憶體元件 102:輸入層 106,108, 110:隱藏層 104:輸出層 112, 114, 116, 118:突觸層 122, 124, 126, 128:神經元 132, 134, 136:權重 200:記憶體元件 210:記憶體載板 220:邏輯晶片 222:開關矩陣晶片 224:記憶體控制晶片 230:凸塊 240A, 240B:內連接線 300:記憶體元件 310A, 310B, 310C, 310D:記憶體元件 320:矽穿孔 330:凸塊 400:記憶體元件 410A, 410B, 410C, 410D:記憶體晶片 420:介電層 425:介電層 430A, 430B, 430C:扇出金屬層 435A, 435B, 435C, 435D:導電柱 440:凸塊 500:記憶體元件 510A, 510B, 510C, 510D:記憶體晶片 520A, 520B, 520C:介電層 525:介電層 535A, 535B, 535C:導電柱 540:凸塊 600:記憶體元件 M1, M2, M3:記憶體陣列區域

閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。第1圖為根據本揭露之部分實施例之深度學習神經網路的示意圖。第2圖為本揭露之部分實施例之NAND架構的記憶體的電路示意圖。第3A圖及第3B圖為根據本揭露之部分實施例之記憶體元件的示意圖，其中第3B圖為沿著第3A圖的B-B線所截取的剖面圖。第4圖為根據本揭露之部分實施例之記憶體元件的示意圖。第5圖為根據本揭露之部分實施例之記憶體元件的示意圖。第6圖為根據本揭露之部分實施例之記憶體元件的示意圖。第7A圖及第7B圖為根據本揭露之部分實施例之記憶體元件的示意圖，其中第7B圖為沿著第7A圖的B-B線所截取的剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

200:記憶體元件

210:記憶體載板

220:邏輯晶片

230:凸塊

240A,240B:內連接線

M1,M2,M3:記憶體陣列區域

Claims

一種記憶體元件，包括：一記憶體載板；複數個記憶體陣列區域，位於該記憶體載板內，其中該些記憶體陣列區域包括至少一NAND架構的記憶體與不同於該NAND架構的記憶體的一揮發性記憶體，且該些記憶體陣列區域中的該NAND架構的記憶體的數量多於該揮發性記憶體的數量；複數個邏輯晶片，配置於該記憶體載板上方；以及複數個內連接線，將該些邏輯晶片彼此電性連接，且將該些邏輯晶片電性連接至該些記憶體陣列區域。
如請求項1所述之記憶體元件，進一步包括一控制晶片，配置於該記憶體載板上方，其中該控制晶片配置於對該NAND架構的記憶體進行刷新。
如請求項1所述之記憶體元件，其中該NAND架構的記憶體的耐久度為約10⁶至約10¹⁰。
如請求項1所述之記憶體元件，其中該些邏輯晶片的每一者具有約100至約10⁴的核心。
一種記憶體元件，包括：複數個記憶體晶片，彼此堆疊且互相電性連接，其中該些記憶體晶片包含複數個NAND架構的記憶體以及與不同於該些NAND架構的記憶體的至少一揮發性記憶體，其中該些NAND架構的揮發性記憶體的數量多於該至少一揮發性記憶體的數量，其中該些NAND架構的記憶體的每一者包含：一位元線；複數個字元線；複數個串聯的記憶體單元，其中該些字元線分別電性連接至該些串聯的記憶體單元；以及一電晶體，將該些串聯的記憶體單元的其中一者電性連接至該位元線。
如請求項5所述之記憶體元件，其中該些記憶體晶片是以階梯狀方式堆疊。
如請求項5所述之記憶體元件，其中該些記憶體晶片的一第一記憶體晶片經由垂直貫穿該第一記憶體晶片的至少一矽穿孔電性連接至該些記憶體晶片的一第二記憶體晶片。
如請求項5所述之記憶體元件，進一步包括：一介電層，包圍該些記憶體晶片；一扇出金屬層，接觸該些記憶體晶片的其中一者的一下表面並與該些記憶體晶片的該其中一者電性連接，其中該扇出金屬層自該些記憶體晶片的該其中一者的該下表面側向延伸至該介電層中；一導電柱，位於該介電層中並接觸該扇出金屬層的一下表面；以及一凸塊，配置於該介電層的一下表面並與該導電柱接觸。