CN116844589A - 存储器元件 - Google Patents

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memory chip
chips
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    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

本公开提供了一种存储器元件，包括：存储器载板、多个存储器阵列区域、多个逻辑芯片，以及多个内连接线。存储器阵列区域位于该存储器载板内，其中存储器阵列区域包括至少一NAND架构的存储器。逻辑芯片配置在存储器载板上。内连接线将逻辑芯片彼此电性连接，且将逻辑芯片电性连接至存储器阵列区域。

Description

存储器元件
技术领域
本公开是关于一种存储器元件。
背景技术
近年来，半导体装置的结构不断改变，且半导体装置的储存容量不断增加。存储器装置被应用于许多产品的储存元件中。随着这些应用的增加，存储器装置的需求集中在小尺寸与大储存容量上。为了满足此条件，需要具有高元件密度与小尺寸的存储器装置及其制造方法。
发明内容
根据本公开的部分实施例，一种存储器元件，包括存储器载板、多个存储器阵列区域、多个逻辑芯片，以及多个内连接线。存储器阵列区域位于该存储器载板内，其中存储器阵列区域包括至少一NAND架构的存储器。逻辑芯片配置在存储器载板上。内连接线将逻辑芯片彼此电性连接，且将逻辑芯片电性连接至存储器阵列区域。
根据部分实施例，存储器阵列区域还包括不同于NAND架构的存储器的一易失性存储器。
根据部分实施例，存储器阵列区域中的NAND架构的存储器的数量多于易失性存储器的数量。
根据部分实施例，存储器元件还包括一控制芯片，配置在存储器载板上，其中控制芯片配置于对NAND架构的存储器进行刷新。
根据部分实施例，其中该NAND架构的存储器的耐久度为106至1010。
根据部分实施例，其中多个逻辑芯片中的每一个具有100至104的核心。
根据本公开的部分实施例，一种存储器元件，包括第一存储器芯片以及第二存储器芯片。第二存储器芯片堆叠于第一存储器芯片上方并与第一存储器芯片电性连接。第一存储器芯片和第二存储器芯片每一个包含一位线、多个字线、多个串联的存储器单元、一晶体管。字线分别电性连接至串联的存储器单元。晶体管将串联的存储器单元的其中一个电性连接至位线。
根据部分实施例，第一存储器芯片与第二存储器芯片是以阶梯状方式堆叠。
根据部分实施例，存储器元件还包括第三存储器芯片，堆叠在第二存储器芯片上，其中第三存储器芯片经由垂直贯穿第二存储器芯片中的硅穿孔电性连接至第一存储器芯片。
根据部分实施例，存储器元件还包括一介电层、一扇出金属层、一导电柱，以及一凸块。介电层包围第一存储器芯片和第二存储器芯片。扇出金属层接触第二存储器芯片的下表面并与第二存储器芯片电性连接，其中扇出金属层自第二存储器芯片的下表面侧向延伸至介电层中。导电柱位于介电层中并接触扇出金属层的下表面。凸块配置于介电层的下表面并与导电柱接触。
附图说明
阅读以下详细叙述并搭配对应的附图，可了解本公开的多个方面。应注意，根据本技术领域中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。
图1为根据本公开的部分实施例的深度学习神经网络的示意图；
图2为本公开的部分实施例的NAND架构的存储器的电路示意图；
图3A及图3B为根据本公开的部分实施例的存储器元件的示意图，其中图3B为沿着图3A的B-B线所截取的剖面图；
图4为根据本公开的部分实施例的存储器元件的示意图；
图5为根据本公开的部分实施例的存储器元件的示意图；
图6为根据本公开的部分实施例的存储器元件的示意图；
图7A及图7B为根据本公开的部分实施例的存储器元件的示意图，其中图7B为沿着图7A的B-B线所截取的剖面图；
附图标记说明：
30：存储器单元；
31，32：NAND串；
35：共源极线；
36：串选择晶体管；
37：接地选择晶体管；
100：存储器元件；
102：输入层；
106，108，110：隐藏层；
104：输出层；
112，114，116，11g：突触层；
122，124，126，128：神经元；
132，134，136：权重；
200：存储器元件；
210：存储器载板；
220：逻辑芯片；
222：开关矩阵芯片；
224：存储器控制芯片；
230：凸块；
240A，240B：内连接线；
300：存储器元件；
310A，310B，310C，310D：存储器元件；
320：硅穿孔；
330：凸块；
400：存储器元件；
410A，410B，410C，410D：存储器芯片；
420：介电层；
425：介电层；
430A，430B，430C：扇出金属层；
435A，435B，435C，435D：导电柱；
440：凸块；
500：存储器元件；
510A，510B，510C，510D：存储器芯片；
520A，520B，520C：介电层；
525：介电层；
535A，535B，535C：导电柱；
540：凸块；
600：存储器元件；
M1，M2，M3：存储器阵列区域。
具体实施方式
以下公开提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的元件及配置以简化本公开。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述「第一特征形成在第二特征的上方或之上」，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本公开可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及理清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。
此外，空间相对术语，诸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用于简化描述，以描述如附图中所图标的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本公开中使用的空间相对描述词可相应地进行解释。
图1为根据本公开的部分实施例的深度学习神经网络(Deep Learning NeuralNetwork)的示意图。神经网络是受生物神经系统处理信息的方式所启发的信息处理范例。随着大型训练数据集和复杂学习算法的可用性，神经网络促进了例如计算器视觉、语音识别、和自然语言处理等众多领域的重大进步。
神经网络中的基本计算单元是神经元。神经元接收来自其他神经元或来自外部来源的输入并计算输出。图1绘示范例性神经网络100。神经网络100包含按层排列的多个神经元。神经网络100包括输入神经元的输入层(input layer)102(亦即，提供输入数据的神经元)、隐藏神经元的三个隐藏层(hidden layer)106、108、及110(亦即，执行计算并将信息从输入神经元传输到输出神经元、及输出神经元的输出层(output layer)104(亦即，提供输出数据的神经元)。相邻层中的神经元具有连接在它们之间的突触层(synaptic layer)。例如，突触层112连接输入层102和隐藏层106中的神经元，突触层114连接隐藏层106和108中的神经元，突触层116连接隐藏层108和110中的神经元，而突触层118连接隐藏层110和输出层104中的神经元。所有这些连接具有与它们相关联的权重。例如，隐藏层106中的神经元122、124和126分别通过与权重w1 132、w2 134、和w3 136的连接而连接到隐藏层108中的神经元128。隐藏层108中的神经元128的输出可以根据来自隐藏层106中的神经元122、124和126的输入(x1、x2和x3)以及连接中的权重w1 132、w2 134、和w3 136而被计算为函数。此函数可表达如下：
在上面的乘积和(sum-of-product)表达式中，每个乘积项是可变输入xi和权重wi的乘积。权重wi可以在此些项之间变化，例如对应于可变输入xi的系数。相仿地，也可以计算隐藏层中其他神经元的输出。隐藏层110中的两个神经元的输出用作输出层104中的输出神经元的输入。
神经网络可用于学习最能代表大量数据的图案。靠近输入层的隐藏层学习高级通用模式，而靠近输出层的隐藏层学习更多数据特定图案。训练是神经网络从训练数据中学习的阶段。在训练期间，基于训练期的结果为突触层中的连接分配权重。推理(inference)是使用训练过的神经网络来推断/预测输入数据并基于预测产生输出数据的阶段。
在图1的神经网络100中，每一个点，每一条线都是数据，需要经由存储器来储存。其中图1的X方向可以视为模型深度，Y方向可以视为模型宽度，而Z方向(未显示)可视为平行处理的批次量(batch size)。因此，XYZ可以视为存储器的需求量。
神经网络的训练目的是为了促进网络的学习能力。更详细而言，神经网络通过正向计算(forward calculation)来计算一个输入的预测结果，并且将此预测结果和标准答案进行比较。预测结果和标准答案的差异将会经由反向传递(backward propagation)传送回神经网络。而神经网络中的权重将会根据该差异进行更新。一般而言，正向计算可视为沿着图1的X方向，一层一层进行乘加计算。另一方面，反向传递可视为逆着图1的X方向，一层一层进行较为复杂的微分计算。
一旦训练完成，经过训练的神经网络可沿着图1的X方向用于实际状况。亦即，可以执行推理。在此状况下，神经网络会基于输入特征，经由正向计算来计算出一个合理的预测结果。
上述操作的完成，存储器会改变一次或二次。举例来说，在正向计算中，少量存储器的数据会改变一次。而在反向传递中，海量存储器的数据会改变一次。
模型宽度(Y)和批次量(Z)越大，则平行度越高。这意味着每一次的读写量高，需要更久的时间处理。
另一方面，若模型深度(X)越大，则所花的计算时间越长，数据留存的时间也会越久。
再从另一角度来看，模型深度(X)和模型宽度(Y)越大，则代表需求的存储器越多。
综上所述，在神经网络的计算中，数据留存的时间久、对延迟度的要求低，且需求的存储器多。传统的工作存储器(working memory)常使用易失性存储器(例如SRAM、DRAM)，这是由于SRAM或DRAM的耐久度(endurance)高，且延迟性(laency)低。然而，SRAM或DRAM的存储单元较大，导致存储器容量较低，因此较不符合大数据及人工智能(AI)的运算需求。
为解决上述问题，本公开提出一种具有NAND架构的易失性存储器，其相较于一般的非易失性NAND存储器具有更高的耐久度，因此适用于大数据或人工智能运算。
图2为本公开的部分实施例的NAND架构的存储器的电路示意图。在部分实施例中，此NAND架构存储器包含NAND串31、32(NAND string)，其中NAND串31、32分别包含数个串联的存储器单元30。在部分实施例中，每个存储器单元具有类似晶体管的结构。存储器单元内可包含核心存储材料。在部分实施例中，核心存储材料可以为电荷捕捉材料(chargetrapping material)，例如氮化硅(SiN)，或其他适合的材料。在其他实施例中，核心存储材料可以为导体或是经掺杂的半导体，例如浮动栅极(floating gate)元件。
此NAND架构存储器还包含多个字线WL。字线WL分别电性连接至存储器单元30。在部分实施例中，每一个字线WL分别电性连接至对应的存储器单元30的栅极。
NAND串31、32分别通过串选择晶体管36(string select transistor)耦接至对应的位线BL-1、BL-2，以及通过接地选择晶体管37(ground select transistor)耦接至共源极线35。
在一般非易失性的NAND存储器中，由于存储单元小，因此通常具有大容量。此外，非易失性的NAND存储器一般而言具有极高的数据保存(retention)、较差的延迟(latency)以及较差的耐久度(endurance)。因此，非易失性NAND存储器过往皆使用于储存装置，例如硬盘。
本公开所使用的NAND架构存储器，通过例如调整电荷捕捉材料的厚度或是材料，或是改变编程/擦除的方法，使得此NAND架构的存储器具有高耐久度。在部分实施例中，此NAND架构的存储器的耐久度可达约106至约1010。在部分实施例中，NAND架构的存储器的保存性较传统的非易失性NAND存储器低。例如，传统的非易失性NAND存储器的保存性可能为10年，而本公开的NAND架构的存储器的保存性可能为约1秒至约1年。在部分实施例中，本公开的NAND架构存储器具有易失性的特性，需要通过刷新(refresh)机制来维持存储器中的数据。因此，本公开的NAND架构存储器亦可称为易失性NAND存储器。在部分实施例中，在本公开的NAND架构存储器的输入/输出数量超过1024。在部分实施例中，NAND架构存储器的输入/输出数量可为约103至约107。本文中，词汇「耐久度(endurance)」可视为存储器允许编程/擦除的最高次数。词汇「数据保存(retention)」可视为储存状态在存储器细胞中维持的最大时间。
根据上述，本公开所使用的NAND架构存储器保有了常见的非易失性NAND存储器密度高的优势，亦具有高耐久度，适合大数据及人工智能的运算需求。虽然，NAND架构存储器具有较差延迟的问题，但如前述所提及，由于大数据及人工智能的运算对于延迟的需求度较低。综上所述，此「易失性」的NAND架构存储器在未来大数据及人工智能的运算是有帮助的。
图3A及图3B为根据本公开的部分实施例的存储器元件的示意图，其中图3B为沿着图3A的B-B线所截取的剖面图。图标为一用于人工智能的存储器元件200，其中存储器元件200可以用于执行如图1所讨论的神经网络的训练。
存储器元件200包括一存储器载板210。此处，存储器载板意指以存储器作为载板，也就是载板上具有存储器。在部分实施例中，存储器载板上可以具有一个或多个含有独立I/O的存储器芯片。在部分实施例中，存储器载板210的面积可以大于8.5cm2。
存储器载板210中具有多个存储器阵列区域M1、M2、M3。虽然在图3B的实施例中，存储器阵列区域的数量为三个，但本公开并不限定于此。在其他实施例中，可具有更多或更少的存储器阵列区域。存储器阵列区域M1、M2、M3可包括具有如图2所讨论的NAND架构存储器。在部分实施例中，此NAND架构存储器可具有高耐久度，且具有「易失」的特性。然而，存储器阵列区域M1、M2、M3亦可包含其他不同于此NAND架构存储器的易失性存储器，例如DRAM、SRAM。
在部分实施例中，存储器载板210中的存储器阵列区域仅包含NAND架构的非易失性存储器。举例来说，存储器阵列区域M1、M2、M3皆为NAND架构的易失性存储器。
在其他实施例中，存储器载板210中的存储器阵列区域可为复合式(hybrid)存储器阵列区域。也就是说，存储器载板210中的存储器阵列区域可同时包含NAND架构的易失性存储器以及其他易失性存储器(例如DRAM、SRAM)。举例来说，存储器阵列区域M1、M2、M3的一部分为NAND架构的易失性存储器，而另一部分为其他种类易失性存储器例如DRAM、SRAM)。然而，在存储器载板210中，NAND架构的易失性存储器的数量多于其他种类易失性存储器的数量。举例而言，存储器阵列区域M1、M2、M3的其中两者为NAND架构的易失性存储器，而存储器阵列区域M1、M2、M3的其中一者为其他种类易失性存储器(例如DRAM、SRAM)。
在部分实施例中，存储器阵列区域M1、M2、M3的NAND架构的易失性存储器可以为二维(2D)排列的存储器阵列，如图2所示。然而，在其他实施例中，存储器阵列区域M1、M2、M3的NAND架构的易失性存储器可以为三维(3D)排列的存储器阵列。
在部分实施例中，存储器阵列区域M1、M2、M3的每一个的存储核心数据的数据保存(retention)为大于1秒且小于1年。在部分实施例中，存储器阵列区域M1、M2、M3的耐久度(endurance)可大于106次。存储器载板210中的每个存储器阵列区域(例如存储器阵列区域M1、M2、M3)的总输入/输出(I/O)数量可大于等于1024。在部分实施例中，存储器载板210中的每个存储器阵列区域(例如存储器阵列区域M1、M2、M3)的总输入/输出(I/O)数量约在103至约107之间。
如前述所提及，由于此NAND架构的存储器具有「易失」的特性，因此存储器阵列区域M1、M2、M3可以内建有刷新(refresh)机制的控制器。在其他实施例中，可通过具有刷新机制的控制器来对存储器阵列区域M1、M2、M3进行刷新。
存储器元件200包括多个逻辑(logic)芯片220，堆叠在存储器载板210上方。在图3A的实施例中，共有九个逻辑芯片220以阵列的方式排列于存储器载板210上方。虽然在图3A的实施例中，逻辑芯片的数量为九个，但本公开并不限定于此。在其他实施例中，可具有更多或更少的逻辑芯片。在部分实施例中，逻辑芯片220可为相同的逻辑芯片。在其他实施例中，逻辑芯片220可为不同的逻辑芯片。
应了解，在大数据、人工智能的世代，经常使用大量的小核心，采高度平行、深度学习的方式处理问题。在部分实施例中，每一个逻辑芯片220包含大量的小核心，例如每一个逻辑芯片220的核心数量可以为约100至约104。举例来说，逻辑芯片220的小核心可包含GPU、TPU、超小CPU、DPU、APU等等。
逻辑芯片220可和存储器载板210电性连接。如图3B的实施例中所示，逻辑芯片220可和存储器载板210之间可通过微凸块(micro bump)230进行电性连接。在其他实施例中，逻辑芯片220可和存储器载板210之间可通过铜柱-铜柱连接(Cu-Cu bonding)的方式电性连接。
存储器载板210中具有多个内连接线。其中内连接线包括了用于将多个逻辑芯片220互相电性连接的内连接线240A，亦包括了将逻辑芯片220连接至存储器阵列区域M1、M2、M3的内连接线240B。其中内连接线240A可用于逻辑芯片220之间的相互沟通，而内连接线240B可供逻辑芯片220存取不同位置的存储器阵列区域M1、M2、M3内的存储元件数据。
在部分实施例中，内连接线240A及240B包括了至少一水平延伸的导电线，以及自水平导电线的上表面及/或下表面垂直延伸的多个导电柱。举例来说，内连接线240A的每一个可包含一水平延伸的导电线，以及自水平导电线两端向上延伸的导电柱，以实现将位于存储器载板210上方的逻辑芯片220互相电性连接。在部分实施例中，内连接线240A可连接至凸块230以和逻辑芯片220电性连接。
另一方面，内连接线240B的每一个可包含一水平延伸的导电线，自水平导电线其中一端向上延伸的导电柱，以及自水平导电线另外一端向下延伸的导电柱，以实现将位于存储器载板210上方的逻辑芯片220向下电性连接至存储器阵列区域M1、M2、M3。在图3B的实施例中，以图中最右方的逻辑芯片220为例，至少具有三条内连接线240B电性连接至逻辑芯片220，其中内连接线240B分别将逻辑芯片220电性连接至逻辑芯片220下方的存储器阵列区域M3，将逻辑芯片220电性连接至邻近的存储器阵列区域M2，以及将逻辑芯片220电性连接至远方的存储器阵列区域M1。
图4为根据本公开的部分实施例的存储器元件的示意图。图标为一用于人工智能的存储器元件300，其中存储器元件300可以用于执行如图1所讨论的神经网络的训练。
存储器元件300包含垂直堆叠的存储器芯片310A、310B、310C及310D。虽然在图4所示的实施例中，存储器芯片的数量为四个，但本公开并不限定于此。在其他实施例中，可具有更多或更少的存储器元件。存储器芯片310A、310B、310C及310D可包括图2所讨论的NAND架构存储器。在部分实施例中，此NAND架构存储器可具有高耐久度，且具有「易失」的特性。然而，存储器芯片310A、310B、310C及310D亦可包含其他易失性存储器，例如DRAM、SRAM。
在部分实施例中，存储器芯片310A、310B、310C及310D仅包含NAND架构的非易失性存储器。举例来说，存储器芯片310A、310B、310C及310D皆为NAND架构的易失性存储器。
在其他实施例中，存储器芯片310A、310B、310C及310D可为复合式(hybrid)存储器。也就是说，存储器芯片310A、310B、310C及310D可同时包含NAND架构的易失性存储器以及其他易失性存储器(例如DRAM、SRAM)。举例来说，存储器芯片310A、310B、310C及310D一部分为NAND架构的易失性存储器，而另一部分为其他种类易失性存储器(例如DRAM、SRAM)。然而，在存储器芯片310A、310B、310C及310D中，NAND架构的易失性存储器的数量多于其他种类易失性存储器的数量。
在部分实施例中，存储器芯片310A、310B、310C每一个之中具有多个硅穿孔(Through Silicon Via；TSV)320。在部分实施例中，存储器芯片310A、310B、310C及310D彼此之间可以通过微凸块(micro bump)330进行电性连接。在其他实施例中，存储器芯片310A、310B、310C及310D彼此之间可通过铜柱-铜柱连接(Cu-Cu bonding)的方式电性连接。经由内部的硅穿孔320进行电性连接，有利于元件尺寸最小化。
图5为根据本公开的部分实施例的存储器元件的示意图。图标为一用于人工智能的存储器元件400，其中存储器元件400可以用于执行如图1所讨论的神经网络的训练。
存储器元件400包含垂直堆叠的存储器芯片410A、410B、410C及410D。虽然在图5的实施例中，存储器元件的数量为四个，但本公开并不限定于此。在其他实施例中，可具有更多或更少的存储器元件。存储器芯片410A、410B、410C及410D可包括图2所讨论的NAND架构存储器。在部分实施例中，此NAND架构存储器可具有高耐久度，且具有「易失」的特性。然而，存储器芯片410A、410B、410C及410D亦可包含其他易失性存储器，例如DRAM、SRAM。
在部分实施例中，存储器芯片410A、410B、410C及410D仅包含NAND架构的非易失性存储器。举例来说，存储器芯片410A、410B、410C及410D皆为NAND架构的易失性存储器。
在其他实施例中，存储器芯片410A、410B、410C及410D可为复合式(hybrid)存储器。也就是说，存储器芯片410A、410B、410C及410D可同时包含NAND架构的易失性存储器以及其他易失性存储器(例如DRAM、SRAM)。举例来说，存储器芯片410A、410B、410C及410D一部分为NAND架构的易失性存储器，而另一部分为其他种类易失性存储器(例如DRAM、SRAM)。然而，在存储器芯片410A、410B、410C及410D中，NAND架构的易失性存储器的数量多于其他种类易失性存储器的数量。
在部分实施例中，存储器芯片410A、410B经由介电层420隔开。存储器芯片410B、410C经由介电层420隔开。而存储器芯片410C、410D经由介电层420隔开。在部分实施例中，存储器芯片410A、410B、410C及410D的宽度和介电层420的宽度实质上相等。
存储器元件400包括介电层425，包围存储器芯片410A、410B、410C及410D，以及介电层420。
存储器元件400包括扇出(Fan Out)金属层430A、430B、430C。在部分实施例中，扇出金属层430A经由存储器芯片410B的下表面和存储器芯片410B电性连接，且扇出金属层430A横向穿越介电层420至介电层425。换言之，扇出金属层430A的一部分与介电层420接触，而另一部分与介电层425接触。类似地，扇出金属层430B经由存储器芯片410C的下表面和存储器芯片410C电性连接，扇出金属层430C经由存储器芯片410D的下表面和存储器芯片410D电性连接。在部分实施例中，扇出金属层430C比扇出金属层430B横向延伸更远的距离，而扇出金属层430B比扇出金属层430A横向延伸更远的距离。
存储器元件400包括导电柱435A、435B、435C、435D。导电柱435A接触存储器芯片410A的下表面，并和存储器芯片410A电性连接。导电柱435A从存储器芯片410A的下表面向下延伸至介电层425的下表面。另一方面，导电柱435B接触扇出金属层430A延伸至介电层425的一部分的下表面，并向下延伸至介电层425的下表面。类似地，导电柱435C接触扇出金属层430B延伸至介电层425的一部分的下表面，并向下延伸至介电层425的下表面。导电柱435D接触扇出金属层430C延伸至介电层425的一部分的下表面，并向下延伸至介电层425的下表面。
存储器元件400包括微凸块440。在部分实施例中，微凸块440分别与导电柱435A、435B、435C、435D电性连接。在部分实施例中，微凸块440可以连接至其他基板(未图标)，以将存储器芯片410A、410B、410C及410D电性连接至其他基板。
图6为根据本公开的部分实施例的存储器元件的示意图。图标为一用于人工智能的存储器元件500，其中存储器元件500可以用于执行如图1所讨论的神经网络的训练。
存储器元件500包含垂直堆叠的存储器芯片510A、510B、510C及510D。虽然在图6的实施例中，存储器芯片的数量为四个，但本公开并不限定于此。在其他实施例中，可具有更多或更少的存储器芯片。存储器芯片510A、510B、510C及510D可包括图2所讨论的NAND架构存储器。在部分实施例中，此NAND架构存储器可具有高耐久度，且具有「易失」的特性。然而，存储器芯片510A、510B、510C及510D亦可包含其他易失性存储器，例如DRAM、SRAM。
在部分实施例中，存储器芯片510A、510B、510C及510D仅包含NAND架构的非易失性存储器。举例来说，存储器芯片510A、510B、510C及510D皆为NAND架构的易失性存储器。
在其他实施例中，存储器芯片510A、510B、510C及510D可为复合式(hybrid)存储器。也就是说，存储器芯片510A、510B、510C及510D可同时包含NAND架构的易失性存储器以及其他易失性存储器(例如DRAM、SRAM)。举例来说，存储器芯片510A、510B、510C及510D一部分为NAND架构的易失性存储器，而另一部分为其他种类易失性存储器(例如DRAM、SRAM)。然而，在存储器芯片510A、510B、510C及510D中，NAND架构的易失性存储器的数量多于其他种类易失性存储器的数量。
在部分实施例中，存储器芯片510A、510B、510C及510D以阶梯形状的方式堆叠。举例来说，存储器芯片510B的其中一端自存储器芯片510A的侧表面向外延伸，存储器芯片510C的其中一端自存储器芯片510B的侧表面向外延伸，存储器芯片510D的其中一端自存储器芯片510C的侧表面向外延伸。
存储器元件500包含介电层520A、520B、520C。在部分实施例中，存储器芯片510A、510B经由介电层520A隔开。存储器芯片510B、510C经由介电层520B隔开。而存储器芯片510C、510D经由介电层520C隔开。在部分实施例中，介电层520A实质上覆盖存储器芯片510A的上表面，且和存储器芯片510A具有实质上相同的宽度。类似地，介电层520B实质上覆盖存储器芯片510B的上表面，且和存储器芯片510B具有实质上相同的宽度。介电层520C实质上覆盖存储器芯片510C的上表面，且和存储器芯片510C具有实质上相同的宽度。
存储器元件500包括介电层525，包围存储器芯片510A、510B、510C及510D，以及介电层520A、520B、520C。在部分实施例中，介电层525的下表面和存储器芯片510A的下表面实质上齐平。
存储器元件500包括导电柱535A、535B、535C。导电柱535A接触存储器芯片510B的下表面，并和存储器芯片510B电性连接。导电柱535A从存储器芯片510B的下表面向下延伸至介电层525的下表面。类似地，导电柱535B接触存储器芯片510C的下表面，并和存储器芯片510C电性连接。导电柱535B从存储器芯片510C的下表面向下延伸至介电层525的下表面。导电柱535C接触存储器芯片510D的下表面，并和存储器芯片510D电性连接。导电柱535C从存储器芯片510D的下表面向下延伸至介电层525的下表面。
存储器元件500包括微凸块540。在部分实施例中，微凸块540与存储器芯片510A的下表面接触，并与存储器芯片510A电性连接。另一方面，微凸块540分别与导电柱535A、535B、535C电性连接。在部分实施例中，微凸块540可以连接至其他基板(未图标)，以将存储器芯片510A、510B、510C及510D电性连接至其他基板。
图7A及图7B为根据本公开的部分实施例的存储器元件的示意图，其中图7B为沿着图7A的B-B线所截取的剖面图。图标为一用于人工智能的存储器元件600，其中存储器元件600可以用于执行如图1所讨论的神经网络的训练。应了解图7A及图7B的部分元件与图3A及图3B所讨论的相同，相似特征将使用相同元件符号，且相关细节将不再赘述。
图7A及图7B与图3A及图3B不同之处在于，存储器元件600除了包括在存储器载板210上方的逻辑芯片220之外，还包括了在存储器载板210上方的开关矩阵芯片(switchingmatrix chip)222或是存储器控制芯片224。图7A中仅绘制一个芯片以代表开关矩阵芯片222或是存储器控制芯片224，然应了解在其他实施例中，开关矩阵芯片222或是存储器控制芯片224可为分离的两个芯片。在部分实施例中，存储器控制芯片224可为具有刷新(refresh)机制的控制芯片，用于对存储器阵列区域M1、M2、M3中的NAND架构存储器进行刷新机制。
存储器元件600的存储器载板210中具有多个内连接线。其中内连接线包括了用于将多个逻辑芯片220电性连接至开关矩阵芯片222(或存储器控制芯片224)的内连接线242A，亦包括了将开关矩阵芯片222(或存储器控制芯片224)连接至存储器阵列区域M1、M2、M3的内连接线242B其中开关矩阵芯片222(或存储器控制芯片224)通过内连接线242A和逻辑芯片220之间电性连接，通过操作及开关逻辑芯片220，使得逻辑芯片220可和不同区域的存储器阵列区域M1、M2、M3沟通。
在部分实施例中，内连接线242A和图3B所讨论的内连接线240A类似，内连接线242A的每一个可包含一水平延伸的导电线，以及自水平导电线两端向上延伸的导电柱，以实现将位于存储器载板210上方的逻辑芯片220连接至开关矩阵芯片222(或存储器控制芯片224)。内连接线242B和图3B所讨论的内连接线240B类似，内连接线240B的每一个可包含一水平延伸的导电线，自水平导电线其中一端向上延伸的导电柱，以及自水平导电线另外一端向下延伸的导电柱，以实现将位于存储器载板210上方的开关矩阵芯片222(或存储器控制芯片224)向下电性连接至存储器阵列区域M1、M2、M3。
根据以上讨论，可以看出本公开提供了优点。然而，应当理解，其他实施例可以提供额外的优点，并且并非所有的优点都必须在公开中公开，且不是所有实施例都具有特定优点。在大数据或是人工智能的运算上，经常采用高度平行以及深度学习的方式处理问题。因此，大量、深度的结构，除了需要海量存储器之外，也拉长了存储器数据留存时间，降低了读写次数的需求。本公开其中一个优点是，将NAND架构的易失性存储器运用在大数据或是人工智能的运算上，可以增加存储器的密度，提高总输入/输出(I/O)数量，并进一步的提升元件效能。
以上概述了若干实施例的特征，以便本领域熟悉此项技术的人员可更好地理解本公开实施例的多个方面。本领域熟悉此项技术的人员应当了解到他们可容易地使用本公开实施例作为基础来设计或者修改其他工艺及结构，以实行相同目的及/或实现相同优势的。本领域熟悉此项技术的人员亦应当了解到，此类等效构造不脱离本公开实施例的精神及范畴，以及在不脱离本公开实施例的精神及范畴的情况下，其可对本公开进行各种改变、取代及变更。

Claims (10)

1.一种存储器元件，其特征在于，包括：
一存储器载板；
多个存储器阵列区域，位于该存储器载板内，其中所述多个存储器阵列区域包括至少一NAND架构的存储器；
多个逻辑芯片，配置在该存储器载板上；以及
多个内连接线，将所述多个逻辑芯片彼此电性连接，且将所述多个逻辑芯片电性连接至所述多个存储器阵列区域。
2.根据权利要求1所述的存储器元件，其中所述多个存储器阵列区域还包括不同于该NAND架构的存储器的一易失性易失性存储器。
3.根据权利要求2所述的存储器元件，其中所述多个存储器阵列区域中的该NAND架构的存储器的数量多于该易失性存储器的数量。
4.根据权利要求1所述的存储器元件，还包括一控制芯片，配置在该存储器载板上，其中该控制芯片配置于对该NAND架构的存储器进行刷新。
5.根据权利要求1所述的存储器元件，其中该NAND架构的存储器的耐久度为106至1010。
6.根据权利要求1所述的存储器元件，其中所述多个逻辑芯片中的每一个具有100至104的核心。
7.一种存储器元件，其特征在于，包括：
一第一存储器芯片；以及
一第二存储器芯片，堆叠于该第一存储器芯片上并与该第一存储器芯片电性连接，其中该第一存储器芯片和该第二存储器芯片每一个包含：
一位线；
多个字线；
多个串联的存储器单元，其中所述多个字线分别电性连接至所述多个串联的存储器单元；以及
一晶体管，将所述多个串联的存储器单元的其中一个电性连接至该位线。
8.根据权利要求7所述的存储器元件，其中该第一存储器芯片与该第二存储器芯片是以阶梯状方式堆叠。
9.根据权利要求7所述的存储器元件，还包括一第三存储器芯片，堆叠在该第二存储器芯片上，其中该第三存储器芯片经由垂直贯穿该第二存储器芯片中的至少一硅穿孔电性连接至该第一存储器芯片。
10.根据权利要求7所述的存储器元件，还包括：
一介电层，包围该第一存储器芯片和该第二存储器芯片；
一扇出金属层，接触该第二存储器芯片的一下表面并与该第二存储器芯片电性连接，其中该扇出金属层自该第二存储器芯片的该下表面侧向延伸至该介电层中；
一导电柱，位于该介电层中并接触该扇出金属层的一下表面；以及
一凸块，配置于该介电层的一下表面并与该导电柱接触。
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