CN102479771B - 半导体装置及其制造方法和半导体封装件 - Google Patents

半导体装置及其制造方法和半导体封装件 Download PDF

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Abstract

本发明提供一种半导体装置及其制造方法和半导体封装件。在一个实施例中，一种半导体装置包括具有第一表面和与第一表面相对的第二表面的半导体基底。第二表面限定再分布槽。基底具有延伸通过基底的通孔。半导体装置还包括设置在通孔中的通孔件。通孔件可以包括顺序形成在通孔的内壁上的通孔绝缘层、阻挡层。通孔件还可以包括与阻挡层相邻的导电连接件。半导体装置另外包括形成在基底的第二表面上的绝缘层图案。绝缘层图案限定暴露通孔件的顶表面的一定区域的开口。半导体装置包括设置在槽中并电连接到通孔件的再分布层。绝缘层图案与导电连接件的一定区域叠置。

Description

半导体装置及其制造方法和半导体封装件
本申请要求于2010年11月29日提交到韩国知识产权局的第10-2010-0119757号韩国专利申请的优先权和所有的权益，其全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体装置、制造该半导体装置的方法和包括该半导体装置的半导体封装件。
背景技术
长久以来，制造更可靠、质量轻、紧凑、快速、多功能、高效率的低成本半导体产品一直是电子产业的重要目标。以实现这样的目标为目的的技术之一是采用硅通孔件(through-siliconvia，TSV)的封装件中系统(system-in-package，SIP)技术或多芯片堆叠封装件技术。
在多芯片堆叠封装件或SIP中，将执行不同的功能的多个半导体装置组装在单个半导体封装件主体中，以节约电子组件的空间。虽然多芯片堆叠封装件或SIP的厚度大于传统的单芯片封装件的厚度，但是它的二维面积与传统的单芯片封装件的二维面积大致相同。因此，多芯片堆叠封装件或SIP主要用于需要高效率、小尺寸和便携性的产品，诸如移动电话、笔记本型计算机、存储器卡或便携摄录像机。
发明内容
在一个实施例中，一种半导体装置包括具有第一表面和与第一表面相对的第二表面的半导体基底。第二表面限定再分布槽。基底具有延伸通过基底的通孔。半导体装置还包括设置在通孔中的通孔件。通孔件可以包括顺序形成在通孔的内壁上的通孔绝缘层、阻挡层。通孔件还可以包括与阻挡层相邻的导电连接件。半导体装置另外包括形成在基底的第二表面上的绝缘层图案。绝缘层图案限定暴露通孔件的顶表面的一定区域的开口。半导体装置包括设置在再分布槽中并电连接到通孔件的再分布层。绝缘层图案与导电连接件的一定区域叠置。
在另一实施例中，一种半导体装置包括具有第一表面和与第一表面相对的第二表面的半导体基底。第二表面限定再分布槽。基底具有延伸通过基底的通孔。通孔件设置在通孔中，并包括顺序形成在通孔中的通孔绝缘层和导电连接件。半导体装置还包括形成在基底的第二表面上的绝缘层图案。绝缘层图案限定暴露通孔件的顶表面的一定区域的开口。半导体装置另外包括设置在再分布槽中并电连接到通孔件的再分布层。绝缘层图案覆盖基底的第二表面和通孔绝缘层的顶表面之间的界面区域。
在又一实施例中，一种制造半导体装置的方法包括下述步骤：在半导体基底中形成通孔；在通孔内形成通孔绝缘层；在通孔内形成导电导体层，以形成从半导体基底的第一表面延伸的通孔件；然后，在基底的与第一表面相对的基底表面中形成再分布槽，以限定基底的第二表面，再分布槽与通孔连接；在包括再分布槽的第二表面上形成绝缘层；去除绝缘层的一定区域以形成限定暴露导电导体层的一定区域的开口的绝缘层图案。
在一个实施例中，一种半导体封装件包括封装件基板和设置在封装件基板上的第一半导体装置，其中，第一半导体装置包括：半导体基底，具有第一表面和与第一表面相对的第二表面，第二表面限定再分布槽，基底具有延伸通过基底的通孔；第一通孔件，设置在通孔中，第一通孔件包括顺序形成在通孔中的通孔绝缘层、阻挡层和导电连接件；绝缘层图案，形成在基底的第二表面上，绝缘层图案限定暴露第一通孔件的顶表面的一定区域的开口；再分布层，设置在再分布槽中，并电连接到第一通孔件，其中，绝缘层图案覆盖基底的第二表面和通孔绝缘层的顶表面之间的界面区域。
附图说明
通过参照附图来详细描述本发明构思的优选实施例，本发明构思的上面的和其他特征和优点将变得更明显，在附图中：
图1是示出根据本发明构思的实施例的半导体装置的剖视图；
图2是图1中示出的a部分的放大视图；
图3是示出形成在图1中示出的半导体装置中的硅通孔件(TSV)的剖视立体图；
图4和图5是示出图1中示出的半导体装置的变形的剖视图；
图6是示出根据本发明构思的另一实施例的半导体装置的剖视图；
图7是示出图6中示出的半导体装置的变形的剖视图；
图8是示出根据本发明构思的又一实施例的半导体装置的剖视图；
图9是示出图8中示出的半导体装置的一部分的平面图；
图10至图14是示出根据本发明构思的实施例的半导体装置的制造方法的剖视图；
图15至图17是示出根据本发明构思的另一实施例的半导体装置的制造方法的剖视图；
图18至图21是示出根据本发明构思的又一实施例的半导体装置的制造方法的剖视图；
图22是示出使用图6中示出的本发明构思的实施例的插入器(interposer)的剖视图；
图23是示出使用图22中示出的插入器的半导体封装件的剖视图；
图24是示出根据本发明构思的另一实施例的半导体封装件的剖视图；
图25和图26示出根据本发明构思的实施例的半导体封装件的制造方法；
图27是使用了根据本发明构思的一些实施例的半导体装置的存储器卡的示意图；
图28是使用了根据本发明构思的实施例的半导体装置的电子系统的示意图；
图29是使用了根据本发明构思的实施例的电子系统的移动电话的示意图；
图30是示出根据本发明构思的实施例的半导体装置的剖视图；
图31是示出根据本发明构思的另一实施例的半导体装置的剖视图。
具体实施方式
通过参照下面的对优选实施例的详细描述和附图，可以更容易地理解本公开的优点和特征以及实现它们的方法。然而，本公开可以以许多不同的形式来实施，且不应被解释为局限于这里阐述的实施例。此外，提供这些实施例以使得本公开将是彻底和完整的，并将把本发明的构思充分地传达给本领域技术人员，本公开将仅受权利要求的限定。在附图中，为了清晰起见，夸大了层和区域的厚度。
相同的标号始终表示相同的元件。如这里使用的，术语“和/或”包括相关所列项目中的一个项目或多个项目的任意组合和所有组合。
这里使用的术语仅出于描述特定的实施例的目的，且不意图限制本发明。如这里所使用的，除非上下文清楚地进行了另外的指示，否则单数形式也意图包括复数形式。还应该理解的是，当在本说明书中使用术语“包括”和/或“由......制成”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其他的特征、整体、步骤、操作、元件、组件和/或它们的组。
应该理解的是，虽然可以在这里使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开来。因此，例如，在不脱离本公开的教导的情况下，下面讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。
将参照作为本发明的理想的示意图的平面图和/或剖视图来描述这里描述的实施例。因此，可以根据制造技术和/或公差来修改示例性视图。因此，本发明的实施例不限于在视图中示出的那些实施例，而是包括基于制造工艺所形成的构造的变形。因此，在附图中图示的区域具有示意性的性质，附图中示出的区域的形状作为元件的区域的具体形状的示例，且不限制本发明的多方面。
除非另外地限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有本发明所属领域的普通技术人员所通常理解的含义相同的含义。还应该理解的是，除非在这里进行了特别的定义，否则术语(诸如在通用字典中定义的术语)应被解释为具有与本公开和相关领域的上下文中的含义相一致的含义，且不应该以理想的或过于正式的意义来解释。
将参照图1至图3来描述本发明构思的实施例的半导体装置。图1是示出根据本发明构思的实施例的半导体装置的剖视图，图2是示出了图1中示出的a部分的放大视图，图3是沿在图1中示出的半导体装置中形成硅通孔件所处的区域截取的剖视立体图。
参照图1，提供了半导体基底10。例如，半导体基底10可以为硅基底或其他适合的半导体基底，诸如Ga-As基底、SiC基底，等等。半导体基底10包括第一表面11和与第一表面11相对的第二表面12。例如，第一表面11是有源表面，集成电路13设置在该有源表面上，第二表面12是与第一表面11相对的背侧表面。
半导体装置1可以包括形成在半导体基底10的第一表面11上的集成电路13。集成电路13的类型可以根据半导体装置1的类型而改变。例如，集成电路13可以包括例如存储器单元的存储器电路、逻辑电路的组件或它们的组合。可选择地，集成电路13可以是包括电阻器或电容器的无源器件。
与集成电路13分隔开的通孔(viahole)16设置在半导体基底10中。通孔16可以形成为与芯片焊盘或结合焊盘71叠置。可选择地，通孔16可以形成在外围电路区域或切划线(scribelane)区域中。以剖视方式从半导体基底10的第一表面11至第二表面12观看，通孔16可以具有基本相同的宽度或直径。可选择地，通孔16可以具有不同的宽度或直径，或者通孔16可以从半导体基底10的第一表面11至第二表面12逐渐变宽。
通过电极20设置为填充通孔16的至少一部分。通过电极20可以连接到半导体装置1的集成电路13或可以用于将半导体装置1连接到另一半导体装置，或者可以用于将半导体装置1连接到封装件基板或模块基底。通过电极20可以包括形成在通孔16的内壁上的阻挡层24和形成在阻挡层24上的导电连接件26。
导电连接件26可以填充通孔16的至少一部分。可以通过半导体基底10的第二表面12暴露导电连接件26的顶表面28，导电连接件26的顶表面28的高度可以与半导体基底10的第二表面12的邻接区域的高度基本相同。可选择地，根据应用，导电连接件26的顶表面28的高度可以低于半导体基底10的第二表面12的邻接区域的高度。
通孔绝缘层22可以设置在(被通孔16暴露的)半导体基底10和阻挡层24之间。例如，通孔绝缘层22可以包括氧化硅层(SiOx)、氮化硅层(SixNy)或氧氮化硅物(SiOxNy)。阻挡层24可以由能够防止形成导电连接件26的导电材料扩散到半导体基底10中的材料制成。例如，阻挡层24可以包含钛(Ti)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。导电连接件26可以包含铜(Cu)、钨(W)、铝(Al)、银(Ag)、金(Au)、铟(In)或多晶硅。通孔绝缘层22、阻挡层24和导电连接件26可以被统称为通孔件(throughvia)23。
在一些实施例中，阻挡层24的顶表面和通孔绝缘层22的顶表面与基底10的第二表面12的邻接区域位于基本相同的高度处。
在另一实施例中，通孔绝缘层22的顶表面91与第二表面12的最底部的部分基本可以是共面的。
再分布槽103可以形成在半导体基底10的第二表面12上。换句话说，第二表面12可以限定再分布槽103。再分布层45可以设置为填充槽103的至少一部分，并设置为电连接到通孔件23。即，再分布层45可以由嵌入式工艺(damasceneprocess)形成。再分布层45的顶表面46可以与绝缘层图案35的最顶部的表面位于基本相同的高度处，或者再分布层45的顶表面46可以位于低于绝缘层图案35的最顶部的表面的高度处。换句话说，绝缘层图案35的顶表面77与再分布层45的顶表面46可以是基本共面的。
再分布层45埋置在形成在半导体基底10的第二表面12中的槽103中，因此使具有再分布层45的半导体基底1平坦化，并降低了半导体装置1的高度。再分布层45可以由镀覆工艺形成，并可以与导电连接件26由相同的导电材料制成。
此外，作为示例，通孔件23可以设置在再分布层45下方，如图1中所示。另外，通孔件23的导电连接件的顶表面28可以与再分布层45的最底部的表面相邻接。
参照图3，再分布层45电连接到通过电极20。在一个实施例中，再分布层45可以直接接触通孔件23的导电连接件26的通过绝缘层图案35的开口33(图2)暴露的区域。
另外，即使当连接到半导体装置1的另外的半导体装置(未示出)的连接端83没有形成为与通过电极20的位置对应，即，直接叠置时，再分布层45仍可以允许连接端83通过再分布层45电结合到通过电极20。另外的半导体装置可以使用再分布层45和连接端83而连接到半导体装置1。
绝缘层图案35可以设置在半导体基底10的第二表面12的限定槽103的区域和再分布层45之间。绝缘层图案35可以形成在槽103的内部的一部分上。
在一些实施例中，绝缘层图案35可以直接接触基底10的第二表面12，再分布层45可以形成在绝缘层图案35上。
在一些实施例中，绝缘层图案35可以包含氧化硅层、氮化硅层或氧氮化硅层或者它们的组合。绝缘层图案35可以共形地沿半导体基底10的第二表面12形成，并暴露通孔件23的导电连接件26的顶表面28的预定区域。具体地，根据本发明构思的实施例，绝缘层图案35限定暴露通孔件23的导电连接件26的顶表面28的一定区域的开口33(图2)。
导电连接件26或通过绝缘层图案35暴露的通孔件23的顶表面28的预定区域的宽度w2可以小于通孔16的宽度w1或导电连接件26的宽度w3。此外，开口33的宽度w2可以小于导电连接件26的宽度w3。
因此，绝缘层图案35的开口33可以设置在由导电连接件26的顶表面28限定的区域上方。绝缘层图案35可以覆盖通孔件23的顶表面的通过半导体基底10的第二表面12爆料的一部分，例如，边缘部分。绝缘层图案35的一部分可以与通孔件23的预定区域叠置，例如，与导电连接件26的预定区域叠置。
在一些实施例中，绝缘层图案35的底表面与通孔绝缘层22的顶表面91相邻接。
在一些实施例中，绝缘层图案35可以覆盖基底10的第二表面12和通孔绝缘层22的顶表面91之间的界面区域，如在下面进一步说明的。
参照图2，覆在通孔件23上面的绝缘层图案35的侧壁36可以与通孔16的内壁17分隔开，并可以位于导电连接件26上。通孔件23的导电连接件26的顶表面28的通过绝缘层图案35暴露的预定区域的宽度w2可以小于导电连接件26的宽度w3。
如果绝缘层35’被图案化成绝缘层图案35的侧壁36位于导电连接件26上，则在形成绝缘层图案35期间没有暴露通孔绝缘层22和阻挡层24。因此，可以帮助防止通孔绝缘层22和阻挡层24被损坏。因此也可以帮助防止形成导电连接件26的材料因通孔绝缘层22和阻挡层24的损坏而渗透到基底10中。因此，可以帮助防止半导体装置1的特性劣化。另外，当去除绝缘层35’的在通孔件23上的一部分时，可以保护通孔绝缘层22不受损坏。因此，在于槽103中形成再分布层45的后续工艺中，可以阻挡形成再分布层45的材料渗透到去除了通孔绝缘层22的区域中。因此，可以防止基底10和通过电极20短路。集成电路13可以通过内部布线层50而电连接到芯片焊盘71和通过电极20。内部布线层50包括布线图案52及接触塞51和53。通过电极20也可以通过内部布线层50而电连接到芯片焊盘71或集成电路13。布线图案52、接触塞51和53的数量和位置可以根据集成电路13、通孔件23和芯片焊盘71的位置而变化。
在一个实施例中，可以设置覆盖内部布线层50的第二绝缘层60。例如，第二绝缘层60可以为用于保护层间介电层(未示出)或集成电路13的钝化层。内部布线层50可以形成在第二绝缘层60下方或可以形成在第二绝缘层60内。另外，内部布线层50可以形成为使得内部布线层埋置在形成于第二绝缘层60中的通孔中。第二绝缘层60可以包括顺序形成在半导体基底10的第一表面11上的第一子绝缘层61和第二子绝缘层62。通孔件23可以为穿透第二绝缘层60的一部分(例如，第一子绝缘层61)的过孔中间件(viamiddle)的形式。可以在形成集成电路13和内部布线层50期间形成通孔件23。然而，根据应用，通孔件23可以被最后形成为过孔件(via)。
暴露芯片焊盘71的第三绝缘层72可以形成在第二绝缘层60上。
在一个实施例中，由介电材料形成的保护层63可以形成在包括再分布层45的半导体基底10上面。保护层63可以具有暴露再分布层45的一部分的开口部分89(图24)，从而连接端83可以安装在开口部分89上。结果，连接端83可以电结合到再分布层45并电结合到通孔件23。
用于与外部设备进行连接的第一连接端73可以设置在半导体基底10的第一表面11上。第一连接端73可以为从由导电突起、焊球、导电分隔件、引脚栅格阵列(PGA)和它们的组合组成的组中选择的至少一种。第一连接端73可以连接到芯片焊盘71。
现在将参照图4和图5来描述作为在图1中示出的半导体装置的变形的另一实施例。这里，由相同的标号指示与图1的元件基本相同的元件，并将省略对它们的详细描述。
参照图4，绝缘层图案35的侧壁36可以位于通孔绝缘层22上。例如，绝缘层图案35的侧壁36可以位于通孔绝缘层22的顶表面91上。绝缘层图案35形成为覆盖通孔绝缘层22和半导体基底10之间的界面区域而没有暴露通孔件23的整个顶表面。换句话说，当在去除通孔件23上的绝缘层35’以形成绝缘层图案35期间通过半导体基底10的第二表面12暴露通孔件23的顶表面时，可以没有在半导体基底10和通孔绝缘层22之间的界面处去除通孔绝缘层22，因而保护了半导体基底10和通过电极20不被短路。
参照图5，导电连接件26的顶表面28的通过绝缘层图案35暴露的至少一部分可以低于通孔绝缘层22的顶表面和阻挡层24的顶表面。当槽103形成在半导体基底10的初始表面12’中时，去除导电连接件26的顶表面28上的阻挡层24，也可以略微地去除导电连接件26的顶表面28。
现在将参照图6来描述根据本发明构思的另一实施例的半导体装置。图6是示出根据本发明构思的另一实施例的半导体装置的剖视图。这里，由相同的标号指示与图1的元件基本相同的元件，并将省略对它们的详细描述。
参照图6，半导体装置2的通孔件23可以包括导电连接件26的延伸超出半导体基底10的第二表面12的邻接区域的水平的提升部分27。即，半导体连接件26的顶表面高于邻接区域中的半导体基底10的第二表面12(例如，半导体基底10的第二表面12的最底部的部分)。
根据本公开的实施例，导电连接件26的提升部分27的顶表面28可以设置在再分布层45的顶表面46下方。
在一些实施例中，通孔绝缘层22的延伸部分21延伸超出第二表面12的最底部的部分。绝缘层图案35可以覆盖通孔绝缘层22的延伸部分21的侧壁79。
形成在通孔件23的通孔绝缘层22的延伸部分21的侧壁79上的绝缘层图案35也可以形成在导电连接件26的提升部分27的顶表面28的通过半导体基底10的第二表面12暴露的预定区域上。绝缘层图案35的侧壁36与通孔16的内壁17分隔开，并且可以位于通孔件23上。例如，绝缘层图案35的侧壁36可以位于导电连接件26的顶表面28上。在半导体装置2中，导电连接件26的提升部分27可以用作再分布层45的一部分。这里，如果导电连接件26和再分布层45由相同的金属形成，则在制造半导体装置2的过程中对形成导电连接件26的金属进行热处理。因此，形成导电连接件26的金属的电阻可以小于形成再分布层45的金属的电阻。因此，如果通孔件23从半导体基底10的第二表面12突出，则可以实现电阻相对小的再分布层45。可选择地，再分布层45可以由与形成导电连接件26的材料不同的材料形成。
另外，如果通孔件23形成为具有提升部分27，则因为导电连接件26的顶表面28突出超过半导体基底10的第二表面，所以可以在用于去除绝缘层的一部分以在通孔件23上形成绝缘层图案35的蚀刻期间增加蚀刻工艺余量。
在一些实施例中，绝缘层图案35可以形成上升超过半导体基底10的第二表面12的水平的脊部29，并且可以在通孔绝缘层22和阻挡层24上延伸。
现在将参照图7来描述图6中示出的半导体装置的修改示例。图7是示出图6中示出的半导体装置的修改示例的剖视图。这里，由相同的标号指示与图6的元件基本相同的元件，并将省略对它们的详细描述。
参照图7，通孔件23可以呈锥形，使得其宽度从半导体基底10的第一表面11至第二表面12逐渐增加。如果通孔件23在第二表面12上具有相对较大的宽度，则可以减小通孔件23和再分布层45之间的接触电阻。然而，通孔件23的在半导体基底10的第一表面11处的宽度小于在半导体基底10的第二表面12处的宽度，因而防止了有源区域的面积的减小。
在一些实施例中，以剖视方式观看，通孔件23可以阶梯式地逐渐变宽，如图30所示。
在另一实施例中，以剖视方式观看，通孔件23可以具有台阶39，如图31所示。对于本公开的这些实施例，因为再分布层45和导电连接件26之间的接触面积在这些实施例的情况下可以增加，所以可以减小接触电阻。本领域技术人员应该明白如何形成这样的结构。例如，在形成通孔16之后，可以在通孔16的上部中形成互连槽109，以形成台阶39。可选择地，可以在形成互连槽109之后形成通孔16。互连槽的宽度w7可以大于通孔16的宽度w1。另外，如所示出的，可以在通孔16的下部中选择性地形成另外的互连槽111。
虽然图7示出了通孔件23逐渐变宽的图6的修改示例，但是逐渐变宽的通孔件23也可以应用于在对本发明构思的说明中所描述的其他的半导体装置。
现在将参照图8和图9来描述根据本发明构思的又一实施例的半导体装置。图8是示出根据本发明构思的又一实施例的半导体装置的剖视图，图9是示出在图8中示出的半导体装置的一部分的平面图。图8是沿图9的I-I’线截取的剖视图。这里，由相同的标号指示与图1的元件基本相同的元件，并将省略对它们的详细描述。
参照图8和图9，形成在通孔件23上并暴露通孔件23的槽105的宽度w4可以小于通孔16的宽度w1。结果，可以不通过半导体基底10的第二表面12暴露通孔绝缘层22的顶表面92(图2)的一部分。即，绝缘层图案35可以位于槽105的内壁上且不在通孔件23的顶表面28上。可选择地，绝缘层图案35可以定位为延伸到通孔件23的顶表面28的一部分。例如，绝缘层图案35的侧壁36可以位于导电连接件26上。
在一些实施例中，绝缘层图案35可以沿着通孔绝缘层22的一部分竖直延伸。另外，绝缘层图案可以覆盖阻挡层24的顶表面。
再分布层45可以包括与通孔件23叠置的第一子再分布层47和不与通孔件23叠置的第二子再分布层48。这里，第一子再分布层47和第二子再分布层48可以具有不同的厚度。在示例性实施例中，第二子再分布层48的厚度d2可以大于第一子再分布层47的厚度d1。
在一些实施例中，第一子再分布层47的宽度可以小于通孔16的宽度w1。
现在将参照图10至图14以及图1来描述根据本发明构思的实施例的半导体装置的制造方法。图10至图14是示出根据本发明构思的实施例的半导体装置的制造方法的剖视图。为了便于说明，在图10至图14中放大了图1中示出的A部分。这里，由相同的标号指示与图1的元件基本相同的元件，并将省略对它们的详细描述。
参照图10，可以形成填充从半导体基底10的第一表面11延伸至初始第二表面或基底表面12’的通孔16的通过电极20。初始第二表面12’与第一表面11相对。通过电极20可以没有暴露于初始第二表面12’。可以在被通孔16暴露的半导体基底10和通过电极20之间形成通孔绝缘层22。形成通过电极20的步骤可以包括在通孔绝缘层22上顺序形成阻挡层24和导电连接件26。可以在于半导体基底10上形成集成电路13和内部布线层(图1中的50)期间形成通孔16和通过电极20。例如，在半导体基底10中形成通孔16。可以在通孔16内形成通孔绝缘层22。可以在通孔16内形成导电导体层，以形成从半导体基底10的第一表面延伸的导电连接件26。然后，虽然未示出，但是可以对包括导电导体层的所得结构执行平坦化工艺，以形成通孔件23。
导电连接件26可以包含铜(Cu)、钨(W)、铝(Al)、银(Ag)、金(Au)、铟(In)或多晶硅。可以通过镀覆来形成由铜(Cu)制成的导电连接件26。镀覆步骤可以包括在阻挡层24上形成种子层(未示出)。可以使用物理气相沉积(PVD)层或化学气相沉积(CVD)层来形成由钨(W)、铝(Al)或多晶硅制成的导电连接件26。
在一个实施例中，可以在形成再分布槽103(图11)之前研磨基底10的与第一表面11相对的表面或将基底10的与第一表面11相对的表面平坦化，以形成初始第二表面或基底表面12’。
可以在半导体基底10的初始第二表面12’上形成第一光致抗蚀剂图案101。可以在将不形成再分布层(图1的45)之处形成第一光致抗蚀剂101。
参照图11，可以通过使用第一光致抗蚀剂图案101作为蚀刻掩模去除半导体基底10的通过第一光致抗蚀剂图案101暴露的预定区域，从而在半导体基底10的初始第二表面12’中形成再分布槽103。蚀刻步骤可以包括干蚀刻。可以执行蚀刻步骤直到暴露导电连接件26的顶表面，以形成再分布槽103，因而限定基底10的第二表面12。再分布槽103可以与通孔16连接。半导体基底10的在槽103中的第二表面12的高度可以与导电连接件26的被暴露的表面的高度基本相同。可选择地，导电连接件26的被暴露的表面可以低于半导体基底10的在槽103中的第二表面12。在蚀刻步骤之后，可以去除第一光致抗蚀剂图案101。
参照图12，可以在半导体基底10的具有槽103的第二表面12上形成绝缘层35’。例如，可以由物理气相沉积(PVD)或化学气相沉积(CVD)来形成绝缘层35’。可以在半导体基底10的第二表面12上形成绝缘层35’。在一些实施例中，可以共形地将绝缘层35’形成在半导体基底10的第二表面12上。可以在绝缘层35’上形成第二光致抗蚀剂图案110。可以在将不去除绝缘层35’的区域的位置处形成第二光致抗蚀剂图案110。可以去除绝缘层35’的通过第二光致抗蚀剂图案110暴露的预定区域35a，以形成图13中示出的开口33。可以将第二光致抗蚀剂图案110形成为使得绝缘层35’的预定区域35a的宽度w5小于通孔16的宽度w1或导电连接件26的宽度w3。
参照图13，使用第二光致抗蚀剂图案110作为蚀刻掩模来蚀刻绝缘层35’的通过第二光致抗蚀剂图案110暴露的预定区域35a，以形成绝缘层图案35。
在一个实施例中，可以在余留绝缘层35’的一部分覆盖半导体基底10的第二表面12和通孔绝缘层22的顶表面之间的界面区域的同时形成绝缘层图案35。
在一些实施例中，蚀刻步骤可以包括湿蚀刻或干蚀刻。结果，绝缘层图案35限定了暴露通孔件23的顶表面28的一定区域的开口33。
通孔件23的导电连接件26的顶表面28的被第一绝缘层图案35暴露的预定区域的宽度w2可以小于通孔16的宽度w1或导体连接件26的宽度w3。第一绝缘层图案35可以覆盖通孔件23的顶表面的通过半导体基底10的第二表面12暴露的部分，例如，边缘部分。即，第一绝缘层图案35的一部分可以与通孔件23的一部分叠置，例如，第一绝缘层图案35的一部分可以与导电连接件26的预定区域叠置。第一绝缘层图案35的侧壁36可以与通孔16的内壁17分隔开，并可以位于导电连接件26上。
如果将第一绝缘层图案35的侧壁36形成为位于导电连接件26上，则在去除绝缘层35’的一部分以在通孔件23上形成绝缘层图案35的同时没有去除通孔绝缘层22和阻挡层24。因此，能够保护通孔绝缘层22和阻挡层24不受损坏。
结果，也可以防止形成导电连接件26的材料可能因通孔绝缘层22和阻挡层24的损坏而渗透到基底10中。因此，可以防止半导体装置1的特性不被劣化。另外，当去除通孔件23上的绝缘层图案35时，可以防止通孔绝缘层22被损坏。因此，在于槽103中形成再分布层45的后续工艺中，可以防止形成再分布层45的材料渗透到去除了通孔绝缘层22的区域中。因此，可以防止半导体基底10和通过电极20短路。可以通过内部布线层50将集成电路13电连接到芯片焊盘71和通过电极20。
参照图14，可以在绝缘层图案35上形成用于形成再分布层45(图1，作为示例)的导电层40。如果用于形成再分布层的导电层40由铜(Cu)制成，则可以通过镀覆来形成用于形成再分布层的导电层40。镀覆步骤可以包括在绝缘层图案35上形成种子层(未示出)。在用于形成再分布层的导电层40由钨(W)、铝(Al)或多晶硅制成时，可以使用物理气相沉积(PVD)层或化学气相沉积(CVD)层形成用于形成再分布层的导电层40。
可以使用平坦化工艺将所得结构图案化直到使半导体基底10的初始第二表面12’上的绝缘层图案35的顶表面暴露，以形成图1中示出的再分布层45。结果，根据本发明构思的实施例，绝缘层图案35的顶表面77可以与再分布层45的顶表面46基本共面。例如，平坦化工艺可以为去除导电层40的化学机械抛光(CMP)工艺。在平坦化工艺中，可以将形成在半导体基底10的初始第二表面12’绝缘层图案35用作平坦化停止层。即，可以通过嵌入式工艺来形成再分布层45。再分布层45的顶表面46可以与绝缘层图案35的最上部的表面位于基本相同的高度，如所讨论的，或者再分布层45的顶表面46可以位于比绝缘层图案35的最上部的表面的高度低的高度处。结果，在形成于半导体基底10的第二表面12中的槽103中埋置再分布层45，因而降低了半导体装置1的高度。
现在将参照图15至图17以及图6来描述根据本发明构思的另一实施例的半导体装置的制造方法。图15至图17是示出根据本发明构思的另一实施例的半导体装置的制造方法的剖视图。为了方便说明，在图15至图17中放大了图6中示出的B部分。这里，由相同的标号指示与图6的元件基本相同的元件，并将省略对它们的详细描述。下面的描述将集中于与图10至图14中示出的工艺不同的工艺。
参照图15，以如图10中所示的方式相同的方式在半导体基底10中形成通孔件23，在半导体基底10的初始第二表面12’上形成第一光致抗蚀剂图案101。接下来，以与图11中示出的方式相同的方式使用第一光致抗蚀剂图案101作为蚀刻掩模来去除半导体基底10的由第一光致抗蚀剂图案10暴露的预定区域，因而形成再分布槽104。这里，为了保证足以暴露导电连接件26的一个表面(即，顶表面28)的开口余量，可以过度蚀刻半导体基底10的预定区域。结果，通孔件23可以具有从半导体基底10的第二表面12上升的提升部分(图6中的27)。
参照图16，可以在半导体基底10的具有槽104的第二表面12上形成绝缘层35’。可以通过物理气相沉积(PVD)或化学气相沉积(CVD)来形成绝缘层35’。可以沿半导体基底10的第二表面12共形地形成绝缘层35’。可以在绝缘层35’上形成第二光致抗蚀剂图案110。可以在将不去除绝缘层35’之处形成第二光致抗蚀剂图案110。可以去除绝缘层35’的由第二光致抗蚀剂图案110暴露的预定区域35a。可以将第二光致抗蚀剂图案110形成为使得绝缘层35’的预定区域35a的宽度w5小于通孔16的宽度w1或导电连接件26的宽度w3。
参照图17，使用第二光致抗蚀剂图案110作为蚀刻掩模来蚀刻绝缘层35’的通过第二光致抗蚀剂图案110暴露的预定区域35a，以形成具有开口33的绝缘层图案35。蚀刻步骤可以包括湿蚀刻或干蚀刻。通孔件23的一个表面的由绝缘层图案35或开口33暴露的预定区域的宽度w2可以小于通孔16的宽度w1或导电连接件26的宽度w3。绝缘层图案35可以覆盖通孔件23的提升部分(图6中的27)的通过半导体基底10的第二表面12暴露的侧壁和提升部分27的顶表面的一部分。即，绝缘层图案35的一部分可以与通孔件23的预定区域(例如，导电连接件26的预定区域)叠置。绝缘层图案35的侧壁36可以与通孔16的内壁17分隔开，并可以位于导电连接件26上。
可以以与图14中示出的方式相同的方式在绝缘层图案35上形成用于形成如图6中所示的再分布层45的导电层40，可以通过平坦化工艺暴露形成在半导体基底10的初始第二表面12’上的绝缘层图案35。例如，平坦化工艺可以为去除形成导电层40的再分布层的化学机械抛光(CMP)工艺。在平坦化工艺中，可以将形成在半导体基底10的初始第二表面12’上的绝缘层图案35用作平坦化停止层。
现在将参照图18至图21以及图8来描述根据本发明又一实施例的半导体装置的制造方法。图18至图21是示出根据本发明构思的又一实施例的半导体装置的制造方法的剖视图。为了便于说明，在图18至图21中放大了图8中示出的C部分。这里，由相同的标号指示与图8的元件基本相同的元件，并将省略对它们的详细描述。下面的描述将集中于与图10至图14中示出的工艺不同的工艺。
参照图18，以与图10中示出的方式相同的方式在半导体基底10中形成通孔件23，在半导体基底10的初始第二表面(也可称为基底表面)12’上形成第三光致抗蚀剂图案121。可以在不形成再分布层(图8中的47和48)之处形成第三光致抗蚀剂图案121。通孔件23的由第三光致抗蚀剂121暴露的区域的宽度w6可以小于通孔16的宽度w1。
参照图19，可以通过使用第三光致抗蚀剂图案121作为蚀刻掩模来去除半导体基底10的由第三光致抗蚀剂121暴露的预定区域，从而在半导体基底10的初始第二表面12’中形成槽105和106。可以对形成有通孔件23的区域执行蚀刻步骤，直到使导电连接件26的顶表面28暴露。可以不将没有形成通孔件23的区域蚀刻为深度大于形成有通孔件23的区域的深度。结果，形成在形成有通孔件23处的第一子槽105和形成在没有形成通孔件23处的第二子槽106可以具有不同的深度。在示例性实施例中，第二子槽106的深度可以大于第一子槽105的深度。另一方面，第一子槽105的宽度w6可以大于通孔16的宽度w1。在蚀刻步骤之后，可以去除第三光致抗蚀剂121。
参照图20，可以在半导体基底10的具有槽105和106的第二表面12上形成绝缘层35’。可以通过物理气相沉积(PVD)或化学气相沉积(CVD)来形成绝缘层35’。可以沿半导体基底10的第二表面12共形地形成绝缘层35’。可以在将不去除绝缘层35’的位置处形成第二光致抗蚀剂图案110。可以去除绝缘层35’的被第二光致抗蚀剂图案110暴露的预定区域35a，以形成绝缘层图案35。可以将第二光致抗蚀剂图案110形成为使得绝缘层图案35的预定区域35a的宽度w5小于通孔16的宽度w1或导电连接件26的宽度w3。
参照图21，使用第二光致抗蚀剂图案110作为蚀刻掩模来蚀刻绝缘层35’的被第二光致抗蚀剂图案110暴露的预定区域35a(图20)。蚀刻步骤可以包括湿蚀刻或干蚀刻。通孔件23的顶表面28的被绝缘层图案35暴露的预定区域的宽度w2可以小于通孔16的宽度w1或导电连接件26的宽度w3。因为在蚀刻绝缘层35’的步骤中没有暴露通孔绝缘层22的顶表面的一部分，所以可以防止在蚀刻绝缘层35’的步骤中通孔绝缘层22在半导体基底10和通孔绝缘层22之间的界面处被损坏。
绝缘层图案35的一部分可以与通孔件23的预定区域叠置，例如，可以与导电连接件26的预定区域叠置。绝缘层图案35的侧壁36可以与通孔16的内壁17分开，并且可以位于导电连接件26上。
参照图8，以与图14中示出的方式相同的方式在绝缘层图案35上形成用于形成再分布层的导电层40，可以通过平坦化工艺来暴露在半导体基底10的初始第二表面12’上形成的绝缘层图案35。例如，平坦化工艺可以为去除用于形成再分布层的导电层40的化学机械抛光(CMP)工艺。在平坦化工艺中，可以将形成在半导体基底10的初始第二表面12’上的绝缘层图案35用作平坦化停止层。
也可以将先前参照图1至图9描述的实施例应用于图22中示出的插入器4。在这样的情况下，可以不形成在图1至图9中示出的集成电路13。
现在，将参照图22和图23来描述根据本发明构思的实施例的插入器和使用插入器的半导体封装件。图22是示出使用图5中示出的本发明构思的实施例的插入器的剖视图，图23是示出使用图22中示出的插入器的半导体封装件的剖视图。虽然图22和图23示出了使用图5中示出的半导体装置的插入器，但是也可以使用图1至图9中示出的其他的半导体装置。
参照图22，插入器4的半导体基底10可以为硅基底或玻璃基底。第二连接端76可以形成在半导体基底10的第一表面11上。第二连接端76电连接到通过电极20。第二连接端76可以为从由导电突起、焊球、导电分隔件、引脚格栅阵列(PGA)和它们的组合组成的组中选择的至少一种。
参照图23，在图22中示出的插入器4可以安装在封装件基板200上。其上形成有电路图案204的封装件基板200可以为柔性印刷电路板、刚性印刷电路板或它们的组合。电路图案204可以连接到暴露到外部的结合焊盘202或球焊盘206。
插入器4可以通过连接到导电连接件26的第二连接端76而电连接到结合焊盘202。另外，插入器4可以通过封装件基板200的电路图案204而连接到外部连接端208。
另一半导体装置300可以堆叠在插入器4上。半导体装置300可以通过第三连接端83电连接到插入器4的再分布层45。在示例性实施例中，半导体装置300可以为半导体芯片，第三连接端83可以为倒装芯片突起或导电突起。如果形成多个第三连接端83和多个通过电极20，则第三连接端83之间的间距可以小于通过电极20之间的间距。当因第三连接端83之间的间距小而不可能将半导体装置300与封装件基板200的结合焊盘202直接连接时，包括再分布层45的插入器4可以设置在半导体装置300和封装件基板200之间。
现在将参照图24来描述根据本发明构思的另一实施例的半导体封装件。图24是示出根据本发明构思的另一实施例的半导体封装件的剖视图。
先前参照图1至图9描述的实施例可以应用于包括半导体封装件的第一通孔件23的第一半导体芯片400。图24示出将图6中示出的半导体装置用作第一半导体芯片400。
参照图24，第二半导体芯片500可以堆叠在第一半导体芯片400上。第二半导体芯片500可以为与第一半导体芯片400不同的半导体芯片。在示例性实施例中，第一半导体芯片400可以包括逻辑电路，第二半导体芯片500可以包括存储器电路。第二半导体芯片500可以为用于帮助第一半导体芯片400的操作的高性能存储器芯片。
第一半导体芯片400可以安装在封装件基板200上，使得第一半导体芯片400的第一表面11面对封装件基板200。第一半导体芯片400可以包括在其第一表面11上的第一连接端73。第一连接端73可以连接到通过电极20。另外，第一连接端73可以连接到集成电路13。集成电路13可以通过第一连接端73直接连接到封装件基板200。集成电路13可以通过通过电极20和再分布层45直接连接到第二半导体芯片500。
第二半导体芯片500可以通过形成在其一个表面上的第三连接端83连接到第一半导体芯片400。第三连接端83和通过电极20可以通过再分布层45彼此连接。第二半导体芯片500可以通过第三连接端83、再分布层45、通过电极20和第一连接端73电连接到封装件基板200。
在一个实施例中，第二半导体装置500可以包括第二通孔件87，以俯视或剖视方式观看，第二通孔件87不与第一通孔件23叠置。
在另一实施例中，一个或多个半另外的导体装置(未示出)可以堆叠在第二半导体装置500上，并且可以电结合到第二通孔件87和一个或多个再分布层。
图25和图26示出了根据本发明构思的实施例的半导体封装件的制造方法。
参照图25，可以提供具有通过图1至图22中示出的制造方法得到的半导体装置的多个半导体晶片100。可以将多个半导体晶片100彼此堆叠。沿半导体装置的切划线部分切割堆叠的多个半导体晶片100，从而将半导体晶片100分成独立的半导体封装件。可以使用切割器120或激光器来执行切割步骤。
可选择地，如图26中所示，在半导体晶片100上堆叠独立的半导体装置100a、100b、......，以形成半导体封装件。可选择地，可以沿切划线部分切割半导体晶片100，以分为独立的半导体装置100a、100b、......，然后将它们彼此堆叠，以形成半导体封装件。
图27是使用了根据本发明构思的一些实施例的半导体装置的存储器卡800的示意图。
参照图27，存储器卡800可以包括在壳体810中的控制器820和存储器830。控制器820和存储器830可以交换电信号。例如，存储器830和控制器820可以响应于控制器820的命令来交换数据。因此，存储器卡800可以将数据存储在存储器830中，或可以将存储在存储器830中的数据输出到外部。
控制器820或存储器830可以包括根据本发明构思的一些实施例的半导体装置或半导体封装件中的至少一种。在示例性实施例中，控制器820可以包括封装件中系统，存储器830可以包括多芯片封装件。可选择地，控制器820和/或存储器830可以设置为堆叠式封装件。存储器卡800可以用作用于各种便携装置的数据存储介质。例如，存储器卡800可以为多媒体卡(MMC)或安全数字卡(SD)。
图28是使用了根据本发明构思的实施例的半导体装置的电子系统900的示意图。参照图28，电子系统900可以包括根据示例实施例的半导体装置或半导体封装件。电子系统900可以包括移动装置或计算机。例如，电子系统900可以包括使用总线920执行数据通信的存储器系统912、处理器914、RAM916和用户接口918。处理器914可以执行程序并控制电子系统900。RAM916可以用作处理器914的操作存储器。例如，处理器914或RAM916可以包括根据示例实施例的半导体装置或半导体封装件。可选择地，处理器914和RAM916可以封装在单个封装件主体中。可以将用户接口918用于将数据输入到电子系统900/从电子系统900输出数据。存储器系统912可以存储用于操作处理器914的代码、由处理器914处理的数据或外部输入的数据。存储器系统912可以包括控制器和存储器，并具有与图25中示出的存储器卡800的构造基本相同的构造。
电子系统900可以使用在用于各种电子装置的电子控制器中。图29是使用根据本发明构思的实施例的电子系统(图28的900)的移动电话1000的示意图。另外，电子系统(图28的900)可以用于便携式笔记本型计算机、mpeg-1音频层3(MP3)播放器、导航器、固态盘(SSD)、车辆或家用电器。
本公开提供一种半导体装置，该半导体装置具有埋置在半导体基底中的再分布图案，可以防止半导体装置的特性劣化，并可以进一步防止半导体基底和硅通孔件短路。
在整个说明书中，在本发明构思的精神和范围内，在一个实施例中示出的特征可以被包括在其他的实施例中。
本申请的实施例也可以被应用于形成ASIC、PLD/门阵列、DSP、图形和PC芯片组。此外，本申请的实施例可以用于形成用于笔记本型PC、用于企业的子笔记本、超移动性PC和平板式PC的存储装置。
贯穿本说明书中所称的“一个实施例”或“实施例”的含义为关于该实施例所描述的特定的特征、结构或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书的各种位置中出现的语句“在一个实施例中”或“在实施例中”不是必须全部指示相同的实施例。此外，在一个或多个实施例中，特定的特征、结构或特性可以以任意合适的方式进行组合。
为了便于说明，可以在这里使用诸如“在......下面”、“在......下方”、“下部的”、“在......上方”和“上部的”等的空间相对术语来描述一个元件或特征与其他的元件或特征的如附图中所示的关系。应该理解的是，空间相对术语意在包括装置在使用或操作中的除了附图中描绘的方位之外的不同的方位。例如，如果附图中的装置进行翻转，则被描述为“在”其他的元件或特征“下方”或“下面”的元件将被随后定位为“在”其他元件或特征“上方”。因此，示例性术语“在......下方”可以包括“在......上方”和“在......下方”两种方位。装置可以被另外地定位(旋转90度或处于其他方位)，并可以相应地解释这里使用的空间相对描述符。
以最有助于理解本发明的方式将各种操作描述为多个分立的步骤。然而，描述各步骤所采用的顺序不意味着操作是依赖于顺序的，或者说不意味着步骤执行所按的顺序必须是提供的步骤所按的顺序。
虽然已经参照本公开的示例性实施例具体示出并描述了本公开，但是本领域普通技术人员应该了解的是，在不脱离由权利要求限定的本公开的精神和范围的情况下，可以在此进行各种形式和细节方面的改变。因此期望的是，当前的实施例在各方面均应被认为是示例性的而非限制性的，且应参照权利要求而非前面的描述来指明本发明的范围。

Claims (48)

1.一种半导体装置，包括：
半导体基底，具有第一表面和与第一表面相对的第二表面，第二表面限定再分布槽，基底具有延伸通过基底的通孔；
通孔件，设置在通孔中，通孔件包括顺序形成在通孔的内壁上的通孔绝缘层、阻挡层，其中，通孔件还包括与阻挡层相邻的导电连接件；
绝缘层图案，形成在基底的第二表面上，绝缘层图案限定暴露通孔件的顶表面的一定区域的开口；
再分布层，设置在再分布槽中，并电连接到通孔件，
其中，绝缘层图案与导电连接件的一定区域叠置,并且，绝缘层图案的开口设置在由导电连接件的顶表面限定的区域上方。
2.如权利要求1所述的半导体装置，其中，通孔件设置在再分布层下方。
3.如权利要求2所述的半导体装置，其中，通孔件的导电连接件的顶表面与再分布层的最底部的表面相邻接。
4.如权利要求2所述的半导体装置，其中，再分布层由与导电连接件的材料不同的材料形成。
5.如权利要求1所述的半导体装置，其中，绝缘层图案的底表面与通孔绝缘层的顶表面相邻接。
6.如权利要求1所述的半导体装置，其中，绝缘层图案的顶表面与再分布层的顶表面基本共面。
7.如权利要求1所述的半导体装置，其中，绝缘层图案形成在再分布槽的内部的一部分上并在基底的第二表面上。
8.如权利要求1所述的半导体装置，其中，绝缘层图案直接接触基底的第二表面，再分布层形成在绝缘层图案上。
9.如权利要求1所述的半导体装置，其中，绝缘层图案的开口的侧壁在导电连接件上面。
10.如权利要求9所述的半导体装置，其中，开口的宽度小于导电连接件的宽度。
11.如权利要求1所述的半导体装置，其中，再分布层直接接触通孔件的通过绝缘层图案的开口暴露的区域。
12.如权利要求1所述的半导体装置，其中，阻挡层的顶表面和通孔绝缘层的顶表面与基底的第二表面的邻接区域基本上位于相同的高度处。
13.如权利要求12所述的半导体装置，其中，导电连接件的顶表面低于阻挡层的顶表面和通孔绝缘层的顶表面。
14.如权利要求1所述的半导体装置，其中，通孔绝缘层在第二表面的最底部的部分上方延伸，绝缘层图案覆盖通孔绝缘层的延伸的部分的侧壁。
15.如权利要求14所述的半导体装置，其中，绝缘层图案形成上升超过在半导体基底的第二表面的水平并在通孔绝缘层和阻挡层上延伸的脊部。
16.如权利要求1所述的半导体装置，其中，通孔件包括导电连接件的延伸超过第二表面的邻接区域的水平的提升部分。
17.如权利要求16所述的半导体装置，其中，导电连接件的提升部分的顶表面设置在再分布层的顶表面下方。
18.如权利要求1所述的半导体装置，其中，导电连接件的顶表面高于基底的第二表面的邻接区域。
19.如权利要求1所述的半导体装置，其中，通孔件逐渐变宽。
20.如权利要求19所述的半导体装置，其中，通孔件具有从基底的第一表面至第二表面逐渐增加的直径。
21.如权利要求19所述的半导体装置，其中，通孔件阶梯式地逐渐变宽。
22.如权利要求1所述的半导体装置，其中，再分布层包括与通孔件叠置的第一子再分布层和不与通孔件叠置的第二子再分布层，第一子再分布层和第二子再分布层具有不同的厚度。
23.如权利要求22所述的半导体装置，其中，第二子再分布层的厚度大于第一子再分布层的厚度。
24.如权利要求23所述的半导体装置，其中，第一子再分布层的宽度小于通孔的宽度。
25.如权利要求1所述的半导体装置，其中，绝缘层图案垂直地沿通孔绝缘层的一部分延伸。
26.如权利要求25所述的半导体装置，其中，绝缘层图案覆盖阻挡层的顶表面。
27.如权利要求1所述的半导体装置，其中，以剖视方式观看，通孔件在通孔件的侧壁上具有台阶。
28.如权利要求1所述的半导体装置，其中，通孔包括在通孔的上部形成的互连槽。
29.如权利要求28所述的半导体装置，其中，互连槽的宽度大于通孔的中间部分的宽度。
30.一种半导体装置，包括：
半导体基底，具有第一表面和与第一表面相对的第二表面，第二表面限定再分布槽，基底具有延伸通过基底的通孔；
通孔件，设置在通孔中，通孔件包括顺序形成在通孔中的通孔绝缘层和导电连接件；
绝缘层图案，形成在基底的第二表面上，绝缘层图案限定暴露通孔件的顶表面的一定区域的开口；
再分布层，设置在再分布槽中，并电连接到通孔件，
其中，绝缘层图案覆盖基底的第二表面和通孔绝缘层的顶表面之间的界面区域,并且，绝缘层图案的开口设置在由导电连接件的顶表面限定的区域上方。
31.如权利要求30所述的半导体装置，所述半导体装置还包括与通孔绝缘层相邻地设置在通孔内的阻挡层。
32.如权利要求30所述的半导体装置，其中，通孔绝缘层的顶表面与第二表面的最底部的部分基本共面。
33.如权利要求30所述的半导体装置，其中，绝缘层图案的侧壁位于通孔绝缘层的顶表面上。
34.一种半导体封装件，包括封装件基板和设置在封装件基板上的第一半导体装置，其中，第一半导体装置包括：
半导体基底，具有第一表面和与第一表面相对的第二表面，第二表面限定再分布槽，基底具有延伸通过基底的通孔；
第一通孔件，设置在通孔中，第一通孔件包括顺序形成在通孔中的通孔绝缘层、阻挡层和导电连接件；
绝缘层图案，形成在基底的第二表面上，绝缘层图案限定暴露第一通孔件的顶表面的一定区域的开口；
再分布层，设置在再分布槽中，并电连接到第一通孔件，
其中，绝缘层图案覆盖基底的第二表面和通孔绝缘层的顶表面之间的界面区域,并且，绝缘层图案的开口设置在由导电连接件的顶表面限定的区域上方。
35.如权利要求34所述的半导体封装件，其中，封装件基板还包括电路图案，第一通孔件电连接到电路图案。
36.如权利要求34所述的半导体封装件，所述半导体封装件还包括在第一半导体装置的再分布层上面的第二半导体装置。
37.如权利要求36所述的半导体封装件，其中，第二半导体装置包括第二通孔件，第二通孔件不与第一通孔件叠置。
38.如权利要求36所述的半导体封装件，其中，第二半导体装置包括结合到第二通孔件的连接端，连接端结合到再分布层。
39.如权利要求38所述的半导体封装件，所述半导体封装件还包括在再分布层上面的具有暴露再分布层的一定区域的开口部分的保护层，从而将连接端安装在开口部分上。
40.一种制造半导体装置的方法，所述方法包括下述步骤：
在半导体基底中形成通孔；
在通孔内形成通孔绝缘层；
在通孔内形成导电导体层，以形成从半导体基底的第一表面延伸的通孔件；
然后，在基底的与第一表面相对的基底表面中形成再分布槽，以限定基底的第二表面，再分布槽与通孔连接；
在包括再分布槽的第二表面上形成绝缘层；
去除绝缘层的一定区域以在由导电导体层的顶表面限定的区域上方形成限定暴露导电导体层的一定区域的开口的绝缘层图案。
41.如权利要求40所述的方法，所述方法还包括形成填充再分布槽的导电层，以形成设置在再分布槽内的再分布层。
42.如权利要求41所述的方法，所述方法还包括平坦化包括导电层的所得结构直到暴露绝缘层图案的顶表面。
43.如权利要求42所述的方法，其中，平坦化步骤包括执行化学机械抛光。
44.如权利要求40所述的方法，其中，形成通孔件的步骤包括在形成导电导体层之后平坦化所得结构。
45.如权利要求40所述的方法，所述方法还包括在形成再布线槽之前研磨基底的与第一表面相对的表面，以形成基底表面。
46.如权利要求40所述的方法，其中，在余留绝缘层的一部分覆盖基底的第二表面和通孔绝缘层的顶表面的界面区域的同时形成绝缘层图案。
47.如权利要求40所述的方法，所述方法还包括在通孔绝缘层上形成阻挡层。
48.如权利要求40所述的方法，所述方法还包括：
在再分布层上方形成保护层，保护层具有暴露再分布层的一部分的开口部分；
在再分布层的暴露部分上方形成导电突起。
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