KR100843211B1 - 웨이퍼 뒷면 금속층 배선 방법, 그 구조, 그에 따른 칩패키지 적층 방법 및 그 구조 - Google Patents

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    • H01L2924/01079—Gold [Au]

Abstract

웨이퍼 뒷면 금속층 배선 방법, 그 구조, 그에 따른 칩 패키지 적층 방법 및 그 구조가 개시된다. 본 발명에 따른 웨이퍼 뒷면 금속층 배선 방법은 웨이퍼의 뒷면에, 메탈 라인을 배선하기 위한 매입 패턴을 형성하는 단계, 매입 패턴이 형성된 면에 불활성 막을 형성하고, 관통전극의 상부에 위치한 불활성 막을 여는 단계, 불활성 막이 형성된 면을 따라 메탈층을 형성하는 단계, 매입 패턴만이 드러나도록 평탄화하는 단계, 및 평탄화 공정 후 컨택 될 부분을 제외한 나머지 부분에 하부 절연막을 형성하는 단계를 구비한다. 매입 패턴은 레이저를 이용하여 형성된다. 본 발명에 따른 웨이퍼 뒷면 금속층 배선 방법은 레이저를 이용하여 식각된 매입부에 금속 배선 형성함으로써, 보이드 트랩발생을 없앨 수 있는 장점이 있다. 또한, 포토리소그래피 공정을 없애고 레이저를 이용하여 패터닝함으로써, 공정 과정 및 공정비용을 낮춰 비용을 절감할 수 있는 장점이 있다.

Description

웨이퍼 뒷면 금속층 배선 방법, 그 구조, 그에 따른 칩 패키지 적층 방법 및 그 구조{Wafer backside Metal layer routing method, structure of the same, chip package stacking method, and chip package stacking structure thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 종래의 웨이퍼 뒷면 금속층 배선 과정 일부를 나타내는 도면이다.
도 1b는 종래의 웨이퍼 뒷면 금속층 배선 과정 나머지를 나타내는 도면이다.
도 2는 도 1에 따라 형성된 웨이퍼 구조들을 적층한 칩 패키지 적층 구조를 나타내는 도면이다.
도 3a는 본 발명에 따른 웨이퍼 뒷면 금속층 배선 과정 일부를 나타내는 도면이다.
도 3b는 본 발명에 따른 웨이퍼 뒷면 금속층 배선 과정 나머지를 나타내는 도면이다.
도 3c는 도 3a에 따른 금속층 배선 방법을 나타내는 플로우차트이다.
도 4는 도 3의 레이저에 의하여 형성된 매입 패턴을 나타내는 도면이다.
도 5는 도 3에 따라 형성된 웨이퍼 구조들을 적층한 칩 패키지 적층 구조를 나타내는 도면이다.
**도면의 주요부분에 대한 부호의 설명**
301: 웨이퍼 기판(Wafer)
303: 상부 절연막
303: 관통 전극
311: 불 활성막(Passivation layer)
321: 씨드 레이어(Seed layer)
341: 하부 절연막
511: 접착층(Adhesive layer)
본 발명은 금속층 배선 및 그에 따라 적층된 칩 패키지 적층에 관한 것으로서, 특히 레이저를 이용하여 형성한 매입부에 금속 배선을 함으로써, 보이드 트랩을 없애고 및 공정 과정을 줄일 수 있는 금속층 배선 및 그에 따라 적층된 칩 패키지 적층 에 관한 것이다.
도 1a 및 도 1b는 종래의 웨이퍼 뒷면 금속층 배선 과정을 나타내는 도면이다.
도 1a 및 도 1b를 참조하면, 종래의 웨이퍼 뒷면에 금속층을 배선하기 위해서는, 먼저 웨이퍼 기판(103)의 뒷면에 불활성 막(Passivation layer)(102)을 증착(depo.-deposition)시킨다. 그리고, 관통 전극(107)이 위치하는 부분인 제1 오픈 영역(OP1)의 위에 형성된 불활성 막(102)을 제거한다(Pad open)(a 단계). 상기 지점에서의 불활성 막(102) 제거는 통상적인 방법(에칭 등)으로 수행된다.
도 1a 및 도 1b에서는 웨이퍼 기판(103)의 뒷면이 위에 오도록 도시하였다. 그리고, 설명의 편의상, 도시된 웨이퍼 기판의 뒷면을 기준으로 상부 및 하부로 구분하여 설명한다.
전기 도금을 수행하기에 앞서, 전기 도금이 균일하게 요철 없이 이뤄지기 위하여 씨드 레이어(Seed layer)(101)를 증착(depo.)시킨다. 씨드 레이어(101)는 불활성 막(102) 및 오픈되어 있는 제1 오픈영역(OP1)의 상부에 균일하게 증착된다. 씨드 레이어((Seed layer)(101)는 전기 도금이 균일하게 요철 없이 이뤄지기 위하여 전기 도금된 메탈층 이전에 형성되는 층이다(b 단계).
씨드 레이어(101)의 상부로 포토 리지스트(PR-photo resist)(111)가 도포된다. ( c 단계) 여기서, 포토 리지스트(111)는 감광성(photo sensitive) 물질로 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이라 할 것이다.
포토 리지스트(111)의 일정 부분을 제거한다.(d 단계)
도시되지는 않았지만, 포토 리지스트(111)를 제거하는 과정은, 여러 단계를 거친다. 먼저 소프트 베이킹(soft baking) 후, 정렬(alignment) 및 노광(exposure)한다. 그리고, 현상(development)한 후, 하드 베이킹(hard baking) 과정을 수행하게 된다. d 단계의 포토 리지스트의 제거는 상술한 단계를 모두 거치면서 이뤄지게 되는 것이다.
포토 리지스트(111)가 제거된 부분은 씨드 레이어(101)가 그대로 드러나게 된다. 노출된 씨드 레이어(101)의 상부에 신호선으로 이용될 메탈층(121)을 형성시킨다. 여기서, 메탈층(121)은 전기 도금(electroplating)되어 형성되는 금속층이다. 전기 도금(electroplating)은 일반적인 전기 도금의 종류인 전해 도금 또는 Al reflow 방식으로 수행될 수 있다.(e 단계)
남아있는 포토 리지스트(111)를 제거하고, 남아있었던 포토 리지스트(111)의 하부에 배치된 씨드 레이어(101)를 에칭(etching)한다.(f 단계)
그리고, 에칭 후 드러난 불활성 막(102), 및 메탈층(121)을 절연물질로 도포하여 절연막(131)을 형성한다.(g 단계) 여기서, 절연물질은 고분자 중합체(polymer)가 대표적이다. 그리고, 인접한 웨이퍼 기판과 접속(contact)이 이뤄지는 지점(OP2)은 제외하고, 절연막(131)을 형성시킨다. 절연막(131)의 형성은 스핀 코팅(spin coating) 또는 라미네이팅 등의 일반적인 절연막 형성 방법을 통하여 이뤄진다.
여기서, 스핀 코팅등의 방법으로 형성된 절연막(131)은 일정한 두께로 형성되므로, 메탈층(121)의 위에 배치된 절연막(131)은 조금 높게, 불활성 막(102) 위에 배치된 절연막(131)은 조금 낮게 형성되게 된다. 즉, 도 1a 및 도 1b에 도시된 웨이퍼 뒷면 구조는 완전한 평면으로 형성되는 것이 아니라, 조금씩의 굴곡을 가지는 구조로 형성되는 것이다.
도 2는 도 1a 및 도 1b에 따라 형성된 웨이퍼 구조들을 적층한 칩 패키지 적층 구조를 나타내는 도면이다.
도 2를 참조하면, 도 1a 및 도 1b에서 형성된 웨이퍼는 다수개가 적 층(stacking)되어 하나의 칩 패키지(200)를 구성하게 된다.
하나의 웨이퍼와 또 다른 하나의 웨이퍼가 서로 접착되어 칩 패키지(200)를 구성하는데 있어서, 웨이퍼와 웨이퍼 사이에 접착층(adhesive layer)(201)이 구비되어야 한다. 접착층(201)은 도 1a 및 도 1b에서 최종적으로 형성된 절연막(131)의 상부에 일정 두께로 형성되게 된다. 절연막(131)은 하부 층에 형성된 굴곡에 따라서 일정 굴곡을 가지며 형성된다. 여기서, 상기 도 2는 적층된 칩 패키지의 일 단면을 나타낸 것이다. 따라서, 관통전극(107)은 미도시 되었으나, 도 2에 나타난 칩 패키지를 좌우로 확장하면 관통전극이 존재함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다 할 것이다.
도 1a 및 도 1b에서 상술한 바와 같이, 종래의 웨이퍼 뒷면 금속 배선 구조는 바텀 업(bottom up- 층을 쌓아가면서 어떠한 구조체를 만드는 방법) 방식으로 형성되기 때문에 요철형(평탄하지 못하고 굴곡을 가지는 형태)의 배선층이 형성된다. 절연막(131)에 일정 굴곡이 발생되었으므로 접착층(201) 또한 일정 굴곡을 가지며 형성되는 요철형의 배선이 이뤄지게 된다. 그리고, 요철형의 배선이 이뤄지면, 접착층(201)에 공극(void)(231)이 형성되게 된다.
공극(231)이 발생하면 웨이퍼와 웨이퍼 간의 접속(contact)이 떨어지게 되며, 관통 전극(211)은 위의 웨이퍼와 접속되지 못하게 된다. 그리고, 금속 배선에 접속 불량이 발생하게 되면, 전기 전도성이 떨어지게 됨에 따라 신뢰도가 저하되는 문제점이 발생한다. 상술한 바와 같이 종래의 금속 배선 구조 및 방법은 접속불량으로 인한 전기 전도도 저하, 및 신뢰도 저하의 문제점을 가지는 것이다.
또한, 도 1a 및 도 1b에서 상술한 바와 같이, 종래의 배선 방법 또는 구조는 포토 리지스트(111)를 이용한다. 즉, 포토 리소그라피 공정(photo lithograph)이 필요한 것이다. 포토 리소그라피 공정에서는 포토 리지스트 코팅(PR coating), 소프트 베이킹(soft baking) 후, 정렬(alignment) 및 노광(exposure)한다. 그리고, 현상(development)한 후, 하드 베이킹(hard baking)하게 된다. 상술한 단계를 모두 거쳐야 하므로, 구조 제작 공정 및 시간이 많이 필요하다. 또한, 상기 포토 리소그라피 공정은 고가의 장비를 이용하여 수행하여야 하기 때문에, 비용상의 문제점도 발생하게 된다.
본 발명이 이루고자하는 기술적 과제는 포토 리소그라피 공정을 없애고 레이저를 이용하여 패터닝 함으로써, 보이드를 없애면서도 공정이 단순화되고, 비용을 절감할 수 있는 웨이퍼 뒷면 금속층 배선 방법 및 그 구조를 제공하는 데 있다.
그리고, 본 발명이 이루고자하는 또 다른 기술적 과제는 포토 리소그라피 공정을 없애고 레이저를 이용하여 패터닝 함으로써, 보이드를 없애면서도 공정이 단순화되고, 비용을 절감할 수 있는 상기 웨이퍼 뒷면 금속층 배선 방법에 따른 칩 패키지 적층 방법 및 그 구조를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 웨이퍼 뒷면 금속층 배선 방법은 먼저, 웨이퍼의 뒷면에, 매입 패턴을 형성한다.
매입 패턴이 형성된 면에 불활성 막을 형성하고, 관통전극의 상부에 위치한 불활성 막을 연다.
불활성 막이 형성된 면을 따라 메탈층을 형성한다.
매입 패턴만이 드러나도록 평탄화한다.
평탄화 공정 후 컨택 될 부분을 제외한 나머지 부분에 하부 절연막을 형성한다.
여기서, 매입 패턴은 레이저를 이용하여 형성하게 된다.
바람직하게, 메탈층을 도포하는 단계는 불활성막 상부에 씨드 레이어를 형성하는 단계, 및 시드 레이어 상부에 매입 패턴이 채워지도록 메탈층을 형성하는 단계를 구비한다.
바람직하게, 메탈층의 형성은 전해 도금 또는 리플로우 방식으로 형성된다.
바람직하게, 평탄화 단계는 매입 패턴만이 드러나도록, 웨이퍼 뒷면의 매입되지 않은 부분에 형성된 불활성 막과 메탈층을 제거함으로써 이루어진다.
본 발명의 다른 실시예에 따른 웨이퍼 뒷면 금속 배선 구조는 웨이퍼, 매입 패턴 부들, 하부 절연막을 구비한다.
웨이퍼는 반도체 칩을 형성한다.
매입 패턴 부들은 웨이퍼 뒷면에 매입되어 형성된다.
하부 절연막은 웨이퍼 뒷면 형성되며, 인접한 층의 웨이퍼와 컨택되는 매입 패턴 부를 제외한 나머지 부분에 형성된다.
여기서, 매입 패턴 부는 매입된 곳의 내부로 불활성막이 형성되고, 불활성 막 내부는 금속으로 채워진다.
바람직하게, 매입 패턴 부는 레이저로 식각하여 형성된다.
바람직하게, 매입 패턴 부는 매입부에 형성된 불활성 막, 불활성 막 위에 형성된 씨드 레이어, 및 씨드 레이어 위에 형성되어 매입부가 채워지도록 하며, 신호선으로 이용되는 신호 메탈층을 구비한다.
바람직하게, 웨이퍼 뒷면 금속 배선 구조는 금속 패턴 부들 중 어느 하나 또는 그 이상에, 금속 패턴부의 수평단면에 인접하며 웨이퍼 단면의 수직방향으로 형성되는 관통전극을 더 구비한다.
본 발명의 다른 실시예에 따른 칩 패키지 적층 방법은 먼저, 웨이퍼의 뒷면에, 매입 패턴을 형성한다.
매입 패턴이 형성된 면에 불활성 막을 형성하고, 관통전극의 상부에 위치한 불활성 막을 연다.
불활성 막이 형성된 면을 따라 메탈층을 형성한다.
매입 패턴만이 드러나도록 평탄화한다.
평탄화 공정 후 컨택 될 지점을 제외한 나머지 부분에 하부 절연막을 형성한다.
하부 절연막 또는 웨이퍼의 앞면에 형성된 상부 절연막의 상부에 접착층을 형성하여, 웨이퍼와 또 다른 웨이퍼를 접착시킨다.
여기서, 매입 패턴은 레이저를 이용하여 형성하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3a 및 도 3b는 본 발명에 따른 웨이퍼 뒷면 금속층 배선 과정을 나타내는 도면이다.
도 3c는 도 3a 및 3b에 따른 금속층 배선 방법을 나타내는 플로우차트이다.
이하에서, 도 3a 및 3b의 배선 과정에 따른 도 3c 배선 방법을 연관하여 설명한다. 또한, 웨이퍼 뒷면에 패턴을 형성하여 금속 배선을 하는 것이므로, 웨이퍼 뒷면이 위에 오도록 도시하였다.
도 3a, 도 3b 및 도 3c를 참조하면, 먼저, 웨이퍼 기판(Wafer substrate)(301)의 뒷면(backside)에 레이저(302)를 이용하여 패턴을 형성한다(350 단계).
여기서, 매입 패턴(304)은 레이저(302)에 의해 식각되어 웨이퍼 내부로 매입된 형태가 된다. 매입 패턴(304)의 개수 및 위치는 인접하여 적층(stack)될 다른 웨이퍼의 관통 전극 위치에 따라서 달라진다. 동일한 칩들이 적층되어 관통전극의 위치가 모두 동일하다면, 관통 전극(305)이 위치한 지점에만 매입 패턴이 형성되도록 할 수 도 있을 것이다.
레이저(Laser)(302)를 이용하여 패턴을 형성하면, 도 1a 및 도 1b에서 상술한 종래 기술에 비하여 마스크를 이용해 애칭(etchin)하는 리소그라피 공정을 없앨 수 있다. 상술한 바와 같이, 리소그라피 공정은 여러 단계가 수행되어야 하고, 고가의 장비가 요구된다. 따라서, 본 발명에서는 레이저를 이용하여 패턴을 형성함으로써, 고가의 리소그라피 장비가 필요하지 않으며 수행 과정이 줄어드는 효과가 있다.
매입 패턴(304)이 형성된 웨이퍼 뒷면에 불활성 막(Passivation layer)(311)을 증착(deposition)시킨다(355 단계). 불활성 막(311)은 웨이퍼 뒷면의 경계를 기준으로, 위층과 아래층이 전기적으로 분리되게 하는 역할을 한다. 즉, 누설전류를 막기 위해 SiNx, SiOx 등의 절연층을 도포하는 것이다. 불활성 막(311)은 통상적인 방법으로 형성된다. 그리고, 관통 전극(305)이 위치한 지점(OP1)의 불활성 막(311)은 열어준다(pad open). 이는 해당 웨이퍼(301)의 관통전극(311)이, 인접 웨이퍼(미도시)의 관통 전극과 연결될 수 있도록 금속 라인을 배선하기 위함이다.
불활성 막(311)이 도포된 웨이퍼 뒷면에 씨드 레이어(Seed layer)(321)를 증착(deposition)한다(360 단계). 씨드 레이어(321)는 전기 도금(electroplating)을 수행하기에 앞서, 전기 도금이 균일하게 요철 없이 이뤄지게 하기 위하여 증착되는 막이다. 씨드 레이어((Seed layer)(101)는 Cu, Ti, Au, Cr, Al, TiW, TiN, Ni 등의 금속으로 형성된다. 그리고, 씨드 레이어(321) 증착은 통상의 방법(CVD, PVD 등)에 의하여 이뤄진다. 상기 씨드 레이어 증착 방법은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이므로 생략한다.
씨드 레이어(321)가 증착된 웨이퍼 뒷면에 전기 도금을 수행한다(electroplating). 전기 도금에 의하여 메탈층(331)이 형성된다(365 단계). 전기 도금은 일반적인 전해도금 또는 Al reflow을 통하여 이루어진다. 웨이퍼 뒷면 전체에 Cu, Ni, Au, Al, Ag 등의 전기적 특성이 우수한 금속 배선 층을 형성하는 것이다. 전기 도금함으로써, 매입 패턴(304) 내부가 완전히 채워지게 된다.
매입된 패턴(304)과 웨이퍼 기판(301)이 드러나도록, 웨이퍼 뒷면(매입 패턴을 제외한 부분)에 증착되었던 불활성 막(311), 씨드 레이어(321) 및 메탈층(331)을 연마하여 평탄화시킨다(370). 여기서, 평탄화는 CMP(Chemical Mechanical Polishing), Back Lap, 일반 폴리싱(polishing) 등의 평탄화 공정을 통하여 이루어진다.
평탄화 공정 후, 평탄화 된 웨이퍼 뒷면에 하부 절연막(341)을 형성한다. 이 때, 인접한 웨이퍼의 금속 배선(관통 전극)과 컨택(contact)이 이뤄질 지점(OP2)을 제외하고 절연막(341)을 패터닝(polymer dielectric patterning)한다. 절연막(341)은 고분자 중합체(polymer)를 이용하여 형성된다. 절연막(341) 형성은 일반적으로 스핀 코팅(spin coating), 라미네이팅(절연 물질로 이뤄진 필름을 넣고 열 또는 압력으로 압착시킴) 등의 방식으로 수행된다. 절연막을 패터닝하는 것은 종래의 금속 배선 형성 구조 및 방법과 동일하므로, 자세한 설명은 생략한다.
매입식의 금속 배선 패턴을 형성하고, 매입 패턴이 금속으로 채워진 후 평탄화 작업을 수행하게 되면, 웨이퍼 뒷면에 완성된 배선 구조는 굴곡(요철형 구조)을 가지지 않는다. 따라서, 도 2의 구조와 달리 보이드(void)가 발생하지 않는 효과가 있다.
도 4는 도 3a의 레이저에 의하여 형성된 매입 패턴을 나타내는 도면이다.
도 4는 레이저에 의하여 형성된 매입 패턴을 찍은 사진이다. 사용자는 의도하는 바에 따라서, 웨이퍼 뒷면(wafer backside)(411)에 매입 패턴(401)을 형성할 수 있다.
도 5는 도 3c에 따라 형성된 웨이퍼 구조들을 적층한 칩 패키지 적층 구조를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 칩 패키지 적층 구조는 제1 웨이퍼(510)와 제2 웨이퍼(520) 사이에 접착층(adhesive layer)(511)이 구비된다.
접착층(511)을 이루는 물질로는 대표적으로 에폭시(epoxy)를 들 수 있으며, 해당 기술 분야(chip stacking)에서 일반적으로 이용되는 접착 물질을 모두 이용할 수 있다 할 것이다. 접착물질(에폭시 등)을 제1 웨이퍼(510)의 하부에 도포한 후, 제2 웨이퍼(520)를 접착시킬 수 있다. 또는, 제2 웨이퍼(520)의 상부에 접착물질을 도포한 후, 제1 웨이퍼(510)의 하부와 접착시킬 수 있다. 접착층(511)을 도포하여 제1 웨이퍼(510)와 제2 웨이퍼(520)를 접착시키는 과정은 본 발명이 속하는 기술분야에서 자명하다 할 것이다.
본 발명의 다른 실시예에 따른 칩 패키지 적층 구조는 웨이퍼 뒷면에 매입 패턴을 형성하고, 상기 매입 패턴 내부에 충진되어 형성된 메탈층(신호 라인 용)으로 형성된 웨이퍼들을 적층시킴으로써, 보이드(void)를 제거할 수 있다. 또한, 종래의 메탈층 형성과정에서 필요했던 리소그라피 공정을 없앰으로써, 비용을 절감할 수 있다(고가의 리소그라피 장비 불필요). 그리고, 공정 단계(process flow)를 줄여 생산성을 높을 수 있는 효과가 있다.
본 발명의 다른 실시예에 따른 칩 패키지 적층 방법은 앞서 설명된 칩 패키지 적층 구조와 그 기술적 사상이 동일하다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 칩 패키지 적층 방법에 대하여 이해할 수 있을 것이므로 이에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 웨이퍼 뒷면 금속층 배선 방법, 그 구조, 그에 따른 칩 패키지 적층 방법 및 그 구조는 레이저를 이용하여 식각된 매입부에 금속 배선 형성함으로써, 보이드 트랩발생을 없앨 수 있는 장점이 있다. 또한, 포토리소그래피 공정을 없애고 레이저를 이용하여 패터닝함으로써, 공정 과정 및 공정비용을 낮춰 비용을 절감할 수 있는 장점이 있다.

Claims (22)

  1. 웨이퍼의 뒷면에, 매입 패턴들을 형성하는 단계;
    상기 매입 패턴이 형성된 면에 불활성 막을 형성하고, 관통전극의 상부에 위치한 상기 불활성 막을 여는 단계;
    상기 불활성 막이 형성된 면을 따라 메탈층을 형성하는 단계;
    상기 매입 패턴만이 드러나도록 평탄화하는 단계; 및
    상기 평탄화 공정 후, 컨택 될 부분을 제외한 나머지 부분에 수평적으로 하부 절연막을 형성하는 단계를 구비하며,
    상기 매입 패턴은 레이저를 이용하여 형성하는 것을 특징으로 하는 웨이퍼 뒷면 금속층 배선 방법.
  2. 제1항에 있어서, 상기 메탈층을 형성하는 단계는
    상기 불활성막 상부에 씨드 레이어를 형성하는 단계; 및
    상기 시드 레이어 상부에, 상기 매입 패턴이 채워지도록 신호 메탈층을 형성하는 단계를 구비하는 것을 특징으로 하는 웨이퍼 뒷면 금속층 배선 방법.
  3. 제2항에 있어서, 상기 신호 메탈층의 형성은
    전해 도금 또는 리플로우 방식으로 형성되는 것을 특징으로 하는 웨이퍼 뒷면 금속층 배선 방법.
  4. 제2항에 있어서, 상기 평탄화 단계는
    상기 매입 패턴만이 드러나도록, 상기 웨이퍼 뒷면의 매입되지 않은 부분에 형성된 상기 불활성 막과 상기 메탈층을 제거함으로써 이뤄지는 것을 특징으로 하는 웨이퍼 뒷면 금속층 배선 방법.
  5. 제3항에 있어서, 상기 씨드 레이어 형성 단계는
    증착(Deposition) 방식을 통하여 이뤄지는 것을 특징으로 하는 웨이퍼 뒷면 금속층 배선 방법.
  6. 제4항에 있어서, 상기 평탄화 단계는
    CMP, Back lap 또는 폴리싱 방식을 통하여 이뤄지는 것을 특징으로 하는 웨이퍼 뒷면 금속층 배선 방법.
  7. 반도체 칩을 형성하는 웨이퍼;
    상기 웨이퍼 뒷면에 매입되어 형성되는 다수개의 매입 패턴 부들; 및
    상기 웨이퍼 뒷면 형성되며, 인접한 층의 웨이퍼와 컨택되는 상기 매입 패턴 부를 제외한 나머지 부분에 수평적으로 형성된 하부 절연막을 구비하며,
    상기 매입 패턴 부는 상기 매입된 곳의 내부로 불활성막이 형성되고, 상기 불활성 막 내부는 금속으로 채워지며,
    상기 불활성막은 관통전극의 상부에는 형성되지 않으며,
    상기 매입 패턴 부는 레이저로 식각하여 형성되는 것을 특징으로 하는 웨이퍼 뒷면 금속 배선 구조.
  8. 삭제
  9. 제7항에 있어서, 상기 매입 패턴 부는
    상기 매입부에 형성된 불활성 막;
    상기 불활성 막 위에 형성된 씨드 레이어; 및
    상기 씨드 레이어 위에 형성되어 상기 매입부가 채워지도록 하며, 신호선으로 이용되는 신호 메탈층을 구비하는 것을 특징으로 하는 웨이퍼 뒷면 금속 배선 구조.
  10. 제7항에 있어서, 상기 금속 배선 구조는
    상기 금속 패턴 부들 중 어느 하나 또는 그 이상에, 상기 금속 패턴부의 수평단면에 인접하며 웨이퍼 단면의 수직방향으로 형성되는 관통전극을 더 구비하는 것을 특징으로 하는 웨이퍼 뒷면 금속 배선 구조.
  11. 제7항에 있어서, 상기 하부 절연막은
    상기 다수개의 매입 패턴 부들이 형성된 상기 웨이퍼 뒷면을 평탄화시킨 후에 도포되는 것을 특징으로 하며,
    상기 평탄화는 물리적 또는 화학적으로 폴리싱하여 이뤄지는 것을 특징으로 하는 웨이퍼 뒷면 금속 배선 구조.
  12. 제9항에 있어서, 상기 씨드 레이어는
    증착 방식으로 형성된 것을 특징으로 하는 웨이퍼 뒷면 금속 배선 구조.
  13. 웨이퍼의 뒷면에, 매입 패턴을 형성하는 단계;
    상기 매입 패턴이 형성된 면에 불활성 막을 형성하고, 관통전극의 상부에 위치한 불활성 막을 여는 단계;
    상기 불활성 막이 형성된 면을 따라 메탈층을 형성하는 단계;
    상기 매입 패턴만이 드러나도록 평탄화하는 단계;
    상기 평탄화 공정 후 컨택 될 지점을 제외한 나머지 부분에 하부 절연막을 형성하는 단계;
    상기 하부 절연막 또는 상기 웨이퍼의 앞면에 형성된 상부 절연막의 상부에 접착층을 형성하여, 상기 웨이퍼와 또 다른 웨이퍼를 접착시키는 단계를 구비하며,
    상기 매입 패턴은 레이저를 이용하여 형성하는 것을 특징으로 하는 칩 패키지 적층 방법.
  14. 제13항에 있어서, 상기 접착 단계에 있어서,
    상기 컨택 될 지점은 상기 인접한 웨이퍼의 앞면으로 돌출된 관통전극이 위 치한 지점인 것을 특징으로 하는 칩 패키지 적층 방법.
  15. 제14항에 있어서, 상기 평탄화 단계는
    상기 매입 패턴만이 드러나도록, 상기 웨이퍼 뒷면의 매입되지 않은 부분에 형성된 상기 불활성 막과 상기 메탈층을 제거함으로써 이뤄지는 것을 특징으로 하는 칩 패키지 적층 방법.
  16. 제14항에 있어서, 상기 메탈층을 형성 단계는
    상기 불활성막 상부에 씨드 레이어를 형성하는 단계; 및
    상기 씨드 레이어 위에 형성되어 상기 매입 패턴이 채워지도록 하며, 신호선으로 이용되는 신호 메탈층을 형성하는 단계를 구비하는 것을 특징으로 하는 칩 패키지 적층 방법.
  17. 제16항에 있어서, 상기 신호 메탈층의 형성은
    전해 도금 또는 리플로우 방식으로 형성되는 것을 특징으로 하는 칩 패키지 적층 방법.
  18. 반도체 칩을 형성하는 제1 웨이퍼;
    반도체 칩을 형성하며, 상기 제1 웨이퍼에 적층되어 있는 제2 웨이퍼; 및
    상기 제1 웨이퍼와 상기 제2 웨이퍼 사이에 배치되며, 상기 제1 웨이퍼 뒷면 과 인접한 상기 제2 웨이퍼의 앞면을 접착시키는 접착층을 구비하며,
    상기 제1 또는 제2 웨이퍼는
    반도체 칩을 형성하는 웨이퍼;
    상기 웨이퍼 뒷면에 매입되어 형성되는 다수개의 매입 패턴 부들; 및
    상기 웨이퍼 뒷면 형성되며, 인접한 층의 웨이퍼와 컨택되는 상기 매입 패턴 부를 제외한 나머지 부분에 형성된 하부 절연막을 구비하며,
    상기 매입 패턴 부는 상기 매입된 곳의 내부로 불활성막이 형성되고, 상기 불활성 막 내부는 금속으로 채워지는 것을 특징으로 하는 칩 패키지 적층 구조.
  19. 제18항에 있어서, 상기 매입 패턴 부는
    레이저로 식각하여 형성되는 것을 특징으로 하는 칩 패키지 적층 구조.
  20. 제19항에 있어서, 상기 매입 패턴 부는
    상기 매입부에 형성된 불활성 막;
    상기 불활성 막 위에 형성된 씨드 레이어; 및
    상기 씨드 레이어 위에 형성되어 상기 매입부가 채워지도록 하며, 신호선으로 이용되는 신호 메탈층을 구비하는 것을 특징으로 하는 칩 패키지 적층 구조.
  21. 제18항에 있어서, 상기 제1 또는 제2 웨이퍼는
    상기 금속 패턴 부들 중 어느 하나 또는 그 이상에, 상기 금속 패턴부의 수 평단면에 인접하며 웨이퍼 단면의 수직방향으로 형성되는 관통전극을 더 구비하는 것을 특징으로 하는 칩 패키지 적층 구조.
  22. 제19항에 있어서, 상기 하부 절연막은
    상기 다수개의 매입 패턴 부들이 형성된 상기 웨이퍼 뒷면을 평탄화시킨 후에 도포되는 것을 특징으로 하며,
    상기 평탄화는 물리적 또는 화학적으로 폴리싱하여 이뤄지는 것을 특징으로 하는 칩 패키지 적층 구조.
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