JP4192669B2 - 半導体装置の形成方法 - Google Patents
半導体装置の形成方法 Download PDFInfo
- Publication number
- JP4192669B2 JP4192669B2 JP2003132225A JP2003132225A JP4192669B2 JP 4192669 B2 JP4192669 B2 JP 4192669B2 JP 2003132225 A JP2003132225 A JP 2003132225A JP 2003132225 A JP2003132225 A JP 2003132225A JP 4192669 B2 JP4192669 B2 JP 4192669B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- conductive layer
- forming
- pattern
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フリップチップ実装、チップオンボード実装あるいはチップオングラス実装などにおいて使用する半導体素子の突起電極の構造と、その形成方法に関するものである。
【０００２】
【従来の技術】
実装用基板に半導体素子を形成した側を実装用基板に対して接続するフリップチップ実装法やチップオンボード実装法、またガラス基板に対して接続するチップオングラス実装法などにおいて、半導体素子の電極にめっきにより突起電極を形成して、対応する実装用基板の電極と接続する事が行われている。（例えば、特許文献１参照）
図３は、めっきによる従来方法で形成された突起電極をもつ半導体素子の断面図と、これが実装されるガラス基板の断面図である。突起電極１００は、半導体素子１０１上に設けられたＡｌ電極１０２と、半導体素子１０１の表面を覆ってＡｌ電極１０２上に開口部を持つ絶縁膜１０３と、絶縁膜１０３の開口部を覆うように形成されたシード層１０４と、シード層１０４上に断面がマッシュルーム状の、めっき法で形成された金属バンプ１０５からなる。実装ガラス基板１０６は、ガラス基板１０７上にガラス基板電極パッド１０８が設けられている。実装時には、金属バンプ１０５がガラス基板電極パッド１０８と接続される。
【０００３】
次に、上記の従来の突起電極１００の形成方法の例を図４を用いて説明する。まず、図４（ａ）に示すように、半導体素子１１１の表面に設けてあるＡｌ電極１１２が露出するように、絶縁膜１１３に開口部を形成する。絶縁膜１１３は代表的にはＰを含むＳｉＯ2 膜やＳｉＮ膜などが用いられる。この様に突起電極を形成するための半導体素子１１１のＡｌ電極１１２からなる電極パッドが形成された後、めっき金属バンプを用いた突起電極が形成される。
【０００４】
すなわち、図４（ｂ）に示すように、Ａｌ電極１１２を含む絶縁膜１１３表面にＮｉ、Ｃｒ、Ｐｔなどの金属からなるシード層１１４をスパッタリング法などで付着形成する。そして、図４（ｃ）に示すように、公知の、フォトレジストを用いたフォトリソグラフィー法により、Ａｌ電極１１２に上にあるシード層１１４を露出するようにフォトレジスト１１５の開口部を形成する。次に、図４（ｄ）に示すように、シード層１１４をめっき用電極として、レジスト開口部内の領域に、Ａｕ、Ｃｕなどの金属を用いてレジストの膜厚より高く断面マッシュルーム状のめっき金属バンプ１１６、すなわちこの部分が突起電極となるように形成する。次に図４（ｅ）に示すように、フォトレジスト１１５を剥離し、シード層１１４を金属バンプ１１６をマスクとしてエッチング除去して、従来の突起電極１１７が完成する。
【０００５】
上記のような従来の突起電極の形成方法では、工程が複雑であるためコストがかかり、またこの突起電極で、フリップチップ実装、チップオンボード実装をする場合、実装時の熱や応力により半導体素子に応力が加わり、半導体基板にクラックを生じ、金属バンプの密着強度の劣化やさらに金属バンプとパッド電極の電気的なオープンが生じる。さらに、パッド電極付近の絶縁膜にもクラックが生じ、耐湿性が劣化し、半導体素子の信頼性の低下をまねくといった問題があった。
【０００６】
特にフェースダウンで実装する場合は、従来の突起電極では高さを均一に揃えることが困難なため、実装時にはある程度の圧力をかけて接続する際には不均一な押し付け圧力となり、接合の信頼性が大きく低下する。
さらにチップオングラス法におけるような場合、これが金属バンプであるために変形しにくいことから、ガラスなどの硬くかつ平板な実装基板への接続についても対応できなかった。
【０００７】
こういった問題に対処する方法として、半導体素子電極に接続する金属に表面を覆われた耐熱性樹脂からなる凸状層をもつ突起電極を形成する方法（特許文献２参照）や、電気めっき浴中に金属を被覆した柔軟なボールを懸濁させ、めっき金属とそのボールを共析させて突起電極を形成し、それを基板側の電極と接続する方法（特許文献３参照）がある。
【０００８】
前者の具体的な実現方法としては、耐熱性樹脂としてポリイミドを用い、これを感光性樹脂をマスクとして選択的にエッチングするとしている。このようなエッチングは、何れも樹脂からなる材料による選択エッチングであることから、エッチング液やエッチング条件の選択などの点で、精度良くエッチングすることは実際には容易では無く、実現性上の課題がある。また後者は、所要の場所にめっき金属とボールを共析させて突起電極を形成することに関して複雑な処理プロセスを実施する必要があり、またこれによって形成された突起電極が期待され得る柔軟性に課題がある。
【０００９】
【特許文献１】
特開昭５２−１２５２７１号公報
【００１０】
【特許文献２】
特開平３−７３５３５号公報
【００１１】
【特許文献３】
特開平５−６２９８１号公報
【００１２】
【発明が解決しようとする課題】
本発明の目的は、上記の様な従来技術の課題を解決し、通常用いられている膜形成プロセスによって容易に形成可能であり、また接続時に比較的大きな加圧がなされた場合でも、それが持つ柔軟性により接続ダメージが小さくて済む新たな突起電極の形成方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、上記の目的を達成するために提案されたものである。本発明の突起電極を有する半導体装置の形成方法は、半導体素子基板の電極上に形成された第一のシード層上に、第一のレジスト膜の第一の開口部を形成し、前記第一の開口部にめっきにより第一の導電層パターンを形成する工程と、
前記第一のレジスト膜と、前記第一の導電層パターンに被覆されない前記第一のシード層を除去する工程と、
前記第一の導電層パターン上に、前記第一の導電層パターンの寸法より狭い、感光性絶縁樹脂パターンを積層して、前記第一の導電層パターンと前記感光性絶縁樹脂パターンからなる凸状積層体を形成する工程と、
前記凸状積層体を含む前記半導体素子基板上に第二のシード層を形成し、前記凸状積層体のパターン寸法より広い、第二のレジスト膜の第二の開口部を形成し、前記第二の開口部にめっきにより第二の導電層パターンを形成する工程と、
前記第二のレジスト膜と、前記第二の導電層パターンに被覆されない第二のシード層を除去する工程とを含むことを特徴とする。
【００１５】
【発明の実施の形態】
以下に図面を参照して、本発明の基本的な突起電極の形成方法を説明する。なお、説明に用いる各断面図は、この説明が理解できる程度に各構成部分の形状や大きさ、配置関係を模式的に示している。
図１は、本発明の基本的構成の突起電極の実施例を示す形成工程図である。図１（ａ）は、半導体素子１の基板上にマスク法あるいはフォトレジストを用いた公知のフォトリソグラフィー法によるエッチングによって、Ａｌ電極２を形成する。次にその上に、マスク法またはエッチング法により、Ａｌ電極２の一部を露出するように開口部を設けた、例えばＣＶＤ法によりＳｉＯ2 膜を形成して絶縁膜３とする。そして、この上の全面に、例えば、真空スパッタリング装置を用いて、１，０００Åの厚さのＣｒ（密着層）と５，０００Åの厚さのＣｕからなるシード層４を形成する。さらに、フォトレジスト５（例えば、クラリアントジャパン社製ＡＺＰ４６２０）を全面に塗布する。
【００１６】
次に図１（ｂ）に示すように、フォトリソグラフィー法により、直径８０μｍの開口パターニングを行い、シード層４を電極として、その開口部内に電解Ｃｕめっきを行う。次いで図１（ｃ）に示すように、フォトレジスト５を剥離して、例えば、直径８０μｍ、厚さ５μｍの形状を持つ、Ｃｕの突起状の第一の導電層６を形成する。
【００１７】
そして、図１（ｄ）に示すように、感光性絶縁樹脂７（例えば、ＪＳＲ社製感光性絶縁樹脂ＷＰＲ−１０２、弾性率２ＧＰａ）を塗布し、フォトリソグラフィー法により、図１（ｅ）に示すように、第一の導電層６より寸法の狭い、例えば、直径５０μｍ、厚さ５μｍの形状を持つ、パターン化された感光性絶縁樹脂層８を形成する。
【００１８】
最後に、図１（ｆ）に示すように、Ｃｕの無電解めっきにより、第一の導電層６とパターン化された感光性絶縁樹脂層８を内包するように、例えば、厚さ５μｍのＣｕからなる、第二の導電層９を形成して、本発明の第一の構成の突起電極１０を完成する。
上記の工程で述べたように、パターン化された感光性絶縁樹脂層８の寸法を第一の導電層６より狭く製作することで、断面が凸状の積層物となるため、第二の導電層９をめっきで形成するとき、パターン化された絶縁性感光性樹脂層８の側面にも確実にめっきが成長し、また第一の導電層６とも電気的な接続が確保される。そして、内在するパターン化された感光性絶縁樹脂層８によってこの突起電極１０は弾性を有するものとなり、押圧する事で容易に変形する性質から、例えば、平滑な基板に搭載するチップオングラス実装などにおいても確実な接続を行うことができるという特徴を有する。
【００１９】
次に、図２の形成工程図を用いて、本発明の構成の突起電極の実施例を説明する。図２（ａ）は、図１の形成工程図で説明した、図１（ｅ）と同一のもので、これまでの形成工程は図１のそれと同じ形成工程の実施例である。
そして、図２（ｂ）に示すように、全面に、例えば、真空スパッタリング装置を用いて、１，０００Åの厚さのＣｒ（密着層）と５，０００Åの厚さのＣｕからなる第二のシード層１１を形成する。次に、フォトレジスト１２（例えば、クラリアントジャパン社製ＡＺＰ４６２０）を全面に塗布し、フォトリソグラフィー法により、第一の導電層６とパターン化された感光性絶縁樹脂層８からなる凸状積層体が十分露出するように、例えば直径１５０μｍの開口部１３を形成する。
【００２０】
そして、図２（ｃ）に示すように、その開口部１３内に、第二のシード層１１を電極として、例えば、厚さ５μｍのＣｕの電解めっきを行って、第二の導電層１４を形成し、次に、図２（ｄ）に示すように、フォトレジスト１２と第二のシード層１１のレジスト直下にある部分を除去することにより、本発明の第二の構成の突起電極１５を完成する。
【００２１】
この図２（ｄ）で示されるように、この突起電極１５は、パターン化された感光性絶縁樹脂８層が内包されており、また樹脂が積層された凸状の形状になっているため、パターン化された感光性絶縁樹脂層８の側面へのめっき層（第二の導電層１４）の付着も確実に行える。これらの事から、先に、第一の構成の突起電極の実施例で述べたような特徴を有しているとともに、第二の導電層１４を電解めっきで行っているため、めっき層が無電解めっき層に比べ、より緻密で強固な層を形成できる特徴も有している。
【００２２】
【発明の効果】
以上の説明から明かなように、本発明によれば、半導体素子の突起電極を、弾力性を有する感光性絶縁樹脂を内在するように上下の導電膜で包み込む構成にし、その際、感光性絶縁樹脂のパターンの寸法を下層の導電層より狭く形成して凸状にする。このため、樹脂の上層に形成される導電膜をめっきで形成するとき、樹脂側面にも確実に付着でき、上下の導電層間が確実に電気的接続をすることが可能となる。
【００２３】
こうして形成された突起電極は、形成された各電極の高さに不均一があったとしても、基板との実装に際しての加圧が行われ応力が加わった場合にも突起電極の弾性変形が生じて基板ー電極間の電気的接続が良好に実現されるとともに、基板側の電極パッドの損傷を低下することができる。さらに、電極自体の変形に際して生じる電極内での電気的導通性へのダメージに対しても、本発明の突起電極は側面部分にも導電膜が確実に付着していることから、その影響は低減され、信頼性が大きく向上する。
【図面の簡単な説明】
【図１】本発明の基本的な構成の突起電極の実施例の形成工程を示す断面図
【図２】本発明の構成の突起電極の実施例の形成工程を示す断面図
【図３】従来の突起電極の実装形態を示す断面図
【図４】従来の突起電極の形成工程を示す断面図
【符号の説明】
１、１０１、１１１ 半導体素子
２、１０２、１１２ Ａｌ電極
３、１０３、１１３ 絶縁膜
４、１０４、１１４ シード層（第一のシード層）
５、１２、１１５ フォトレジスト
６ 第一の導電層
７ 感光性絶縁樹脂層
８ パターン化された感光性絶縁樹脂層
９、１４ 第二の導電層
１０ 第一の構成による突起電極
１１ 第二のシード層
１３ 開口部
１５ 第二の構成による突起電極
１００、１１７ 従来の突起電極
１０５、１１６ 金属バンプ
１０６ 実装ガラス基板
１０７ ガラス基板
１０８ ガラス基板電極パッド
【発明の属する技術分野】
本発明は、フリップチップ実装、チップオンボード実装あるいはチップオングラス実装などにおいて使用する半導体素子の突起電極の構造と、その形成方法に関するものである。
【０００２】
【従来の技術】
実装用基板に半導体素子を形成した側を実装用基板に対して接続するフリップチップ実装法やチップオンボード実装法、またガラス基板に対して接続するチップオングラス実装法などにおいて、半導体素子の電極にめっきにより突起電極を形成して、対応する実装用基板の電極と接続する事が行われている。（例えば、特許文献１参照）
図３は、めっきによる従来方法で形成された突起電極をもつ半導体素子の断面図と、これが実装されるガラス基板の断面図である。突起電極１００は、半導体素子１０１上に設けられたＡｌ電極１０２と、半導体素子１０１の表面を覆ってＡｌ電極１０２上に開口部を持つ絶縁膜１０３と、絶縁膜１０３の開口部を覆うように形成されたシード層１０４と、シード層１０４上に断面がマッシュルーム状の、めっき法で形成された金属バンプ１０５からなる。実装ガラス基板１０６は、ガラス基板１０７上にガラス基板電極パッド１０８が設けられている。実装時には、金属バンプ１０５がガラス基板電極パッド１０８と接続される。
【０００３】
次に、上記の従来の突起電極１００の形成方法の例を図４を用いて説明する。まず、図４（ａ）に示すように、半導体素子１１１の表面に設けてあるＡｌ電極１１２が露出するように、絶縁膜１１３に開口部を形成する。絶縁膜１１３は代表的にはＰを含むＳｉＯ2 膜やＳｉＮ膜などが用いられる。この様に突起電極を形成するための半導体素子１１１のＡｌ電極１１２からなる電極パッドが形成された後、めっき金属バンプを用いた突起電極が形成される。
【０００４】
すなわち、図４（ｂ）に示すように、Ａｌ電極１１２を含む絶縁膜１１３表面にＮｉ、Ｃｒ、Ｐｔなどの金属からなるシード層１１４をスパッタリング法などで付着形成する。そして、図４（ｃ）に示すように、公知の、フォトレジストを用いたフォトリソグラフィー法により、Ａｌ電極１１２に上にあるシード層１１４を露出するようにフォトレジスト１１５の開口部を形成する。次に、図４（ｄ）に示すように、シード層１１４をめっき用電極として、レジスト開口部内の領域に、Ａｕ、Ｃｕなどの金属を用いてレジストの膜厚より高く断面マッシュルーム状のめっき金属バンプ１１６、すなわちこの部分が突起電極となるように形成する。次に図４（ｅ）に示すように、フォトレジスト１１５を剥離し、シード層１１４を金属バンプ１１６をマスクとしてエッチング除去して、従来の突起電極１１７が完成する。
【０００５】
上記のような従来の突起電極の形成方法では、工程が複雑であるためコストがかかり、またこの突起電極で、フリップチップ実装、チップオンボード実装をする場合、実装時の熱や応力により半導体素子に応力が加わり、半導体基板にクラックを生じ、金属バンプの密着強度の劣化やさらに金属バンプとパッド電極の電気的なオープンが生じる。さらに、パッド電極付近の絶縁膜にもクラックが生じ、耐湿性が劣化し、半導体素子の信頼性の低下をまねくといった問題があった。
【０００６】
特にフェースダウンで実装する場合は、従来の突起電極では高さを均一に揃えることが困難なため、実装時にはある程度の圧力をかけて接続する際には不均一な押し付け圧力となり、接合の信頼性が大きく低下する。
さらにチップオングラス法におけるような場合、これが金属バンプであるために変形しにくいことから、ガラスなどの硬くかつ平板な実装基板への接続についても対応できなかった。
【０００７】
こういった問題に対処する方法として、半導体素子電極に接続する金属に表面を覆われた耐熱性樹脂からなる凸状層をもつ突起電極を形成する方法（特許文献２参照）や、電気めっき浴中に金属を被覆した柔軟なボールを懸濁させ、めっき金属とそのボールを共析させて突起電極を形成し、それを基板側の電極と接続する方法（特許文献３参照）がある。
【０００８】
前者の具体的な実現方法としては、耐熱性樹脂としてポリイミドを用い、これを感光性樹脂をマスクとして選択的にエッチングするとしている。このようなエッチングは、何れも樹脂からなる材料による選択エッチングであることから、エッチング液やエッチング条件の選択などの点で、精度良くエッチングすることは実際には容易では無く、実現性上の課題がある。また後者は、所要の場所にめっき金属とボールを共析させて突起電極を形成することに関して複雑な処理プロセスを実施する必要があり、またこれによって形成された突起電極が期待され得る柔軟性に課題がある。
【０００９】
【特許文献１】
特開昭５２−１２５２７１号公報
【００１０】
【特許文献２】
特開平３−７３５３５号公報
【００１１】
【特許文献３】
特開平５−６２９８１号公報
【００１２】
【発明が解決しようとする課題】
本発明の目的は、上記の様な従来技術の課題を解決し、通常用いられている膜形成プロセスによって容易に形成可能であり、また接続時に比較的大きな加圧がなされた場合でも、それが持つ柔軟性により接続ダメージが小さくて済む新たな突起電極の形成方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、上記の目的を達成するために提案されたものである。本発明の突起電極を有する半導体装置の形成方法は、半導体素子基板の電極上に形成された第一のシード層上に、第一のレジスト膜の第一の開口部を形成し、前記第一の開口部にめっきにより第一の導電層パターンを形成する工程と、
前記第一のレジスト膜と、前記第一の導電層パターンに被覆されない前記第一のシード層を除去する工程と、
前記第一の導電層パターン上に、前記第一の導電層パターンの寸法より狭い、感光性絶縁樹脂パターンを積層して、前記第一の導電層パターンと前記感光性絶縁樹脂パターンからなる凸状積層体を形成する工程と、
前記凸状積層体を含む前記半導体素子基板上に第二のシード層を形成し、前記凸状積層体のパターン寸法より広い、第二のレジスト膜の第二の開口部を形成し、前記第二の開口部にめっきにより第二の導電層パターンを形成する工程と、
前記第二のレジスト膜と、前記第二の導電層パターンに被覆されない第二のシード層を除去する工程とを含むことを特徴とする。
【００１５】
【発明の実施の形態】
以下に図面を参照して、本発明の基本的な突起電極の形成方法を説明する。なお、説明に用いる各断面図は、この説明が理解できる程度に各構成部分の形状や大きさ、配置関係を模式的に示している。
図１は、本発明の基本的構成の突起電極の実施例を示す形成工程図である。図１（ａ）は、半導体素子１の基板上にマスク法あるいはフォトレジストを用いた公知のフォトリソグラフィー法によるエッチングによって、Ａｌ電極２を形成する。次にその上に、マスク法またはエッチング法により、Ａｌ電極２の一部を露出するように開口部を設けた、例えばＣＶＤ法によりＳｉＯ2 膜を形成して絶縁膜３とする。そして、この上の全面に、例えば、真空スパッタリング装置を用いて、１，０００Åの厚さのＣｒ（密着層）と５，０００Åの厚さのＣｕからなるシード層４を形成する。さらに、フォトレジスト５（例えば、クラリアントジャパン社製ＡＺＰ４６２０）を全面に塗布する。
【００１６】
次に図１（ｂ）に示すように、フォトリソグラフィー法により、直径８０μｍの開口パターニングを行い、シード層４を電極として、その開口部内に電解Ｃｕめっきを行う。次いで図１（ｃ）に示すように、フォトレジスト５を剥離して、例えば、直径８０μｍ、厚さ５μｍの形状を持つ、Ｃｕの突起状の第一の導電層６を形成する。
【００１７】
そして、図１（ｄ）に示すように、感光性絶縁樹脂７（例えば、ＪＳＲ社製感光性絶縁樹脂ＷＰＲ−１０２、弾性率２ＧＰａ）を塗布し、フォトリソグラフィー法により、図１（ｅ）に示すように、第一の導電層６より寸法の狭い、例えば、直径５０μｍ、厚さ５μｍの形状を持つ、パターン化された感光性絶縁樹脂層８を形成する。
【００１８】
最後に、図１（ｆ）に示すように、Ｃｕの無電解めっきにより、第一の導電層６とパターン化された感光性絶縁樹脂層８を内包するように、例えば、厚さ５μｍのＣｕからなる、第二の導電層９を形成して、本発明の第一の構成の突起電極１０を完成する。
上記の工程で述べたように、パターン化された感光性絶縁樹脂層８の寸法を第一の導電層６より狭く製作することで、断面が凸状の積層物となるため、第二の導電層９をめっきで形成するとき、パターン化された絶縁性感光性樹脂層８の側面にも確実にめっきが成長し、また第一の導電層６とも電気的な接続が確保される。そして、内在するパターン化された感光性絶縁樹脂層８によってこの突起電極１０は弾性を有するものとなり、押圧する事で容易に変形する性質から、例えば、平滑な基板に搭載するチップオングラス実装などにおいても確実な接続を行うことができるという特徴を有する。
【００１９】
次に、図２の形成工程図を用いて、本発明の構成の突起電極の実施例を説明する。図２（ａ）は、図１の形成工程図で説明した、図１（ｅ）と同一のもので、これまでの形成工程は図１のそれと同じ形成工程の実施例である。
そして、図２（ｂ）に示すように、全面に、例えば、真空スパッタリング装置を用いて、１，０００Åの厚さのＣｒ（密着層）と５，０００Åの厚さのＣｕからなる第二のシード層１１を形成する。次に、フォトレジスト１２（例えば、クラリアントジャパン社製ＡＺＰ４６２０）を全面に塗布し、フォトリソグラフィー法により、第一の導電層６とパターン化された感光性絶縁樹脂層８からなる凸状積層体が十分露出するように、例えば直径１５０μｍの開口部１３を形成する。
【００２０】
そして、図２（ｃ）に示すように、その開口部１３内に、第二のシード層１１を電極として、例えば、厚さ５μｍのＣｕの電解めっきを行って、第二の導電層１４を形成し、次に、図２（ｄ）に示すように、フォトレジスト１２と第二のシード層１１のレジスト直下にある部分を除去することにより、本発明の第二の構成の突起電極１５を完成する。
【００２１】
この図２（ｄ）で示されるように、この突起電極１５は、パターン化された感光性絶縁樹脂８層が内包されており、また樹脂が積層された凸状の形状になっているため、パターン化された感光性絶縁樹脂層８の側面へのめっき層（第二の導電層１４）の付着も確実に行える。これらの事から、先に、第一の構成の突起電極の実施例で述べたような特徴を有しているとともに、第二の導電層１４を電解めっきで行っているため、めっき層が無電解めっき層に比べ、より緻密で強固な層を形成できる特徴も有している。
【００２２】
【発明の効果】
以上の説明から明かなように、本発明によれば、半導体素子の突起電極を、弾力性を有する感光性絶縁樹脂を内在するように上下の導電膜で包み込む構成にし、その際、感光性絶縁樹脂のパターンの寸法を下層の導電層より狭く形成して凸状にする。このため、樹脂の上層に形成される導電膜をめっきで形成するとき、樹脂側面にも確実に付着でき、上下の導電層間が確実に電気的接続をすることが可能となる。
【００２３】
こうして形成された突起電極は、形成された各電極の高さに不均一があったとしても、基板との実装に際しての加圧が行われ応力が加わった場合にも突起電極の弾性変形が生じて基板ー電極間の電気的接続が良好に実現されるとともに、基板側の電極パッドの損傷を低下することができる。さらに、電極自体の変形に際して生じる電極内での電気的導通性へのダメージに対しても、本発明の突起電極は側面部分にも導電膜が確実に付着していることから、その影響は低減され、信頼性が大きく向上する。
【図面の簡単な説明】
【図１】本発明の基本的な構成の突起電極の実施例の形成工程を示す断面図
【図２】本発明の構成の突起電極の実施例の形成工程を示す断面図
【図３】従来の突起電極の実装形態を示す断面図
【図４】従来の突起電極の形成工程を示す断面図
【符号の説明】
１、１０１、１１１ 半導体素子
２、１０２、１１２ Ａｌ電極
３、１０３、１１３ 絶縁膜
４、１０４、１１４ シード層（第一のシード層）
５、１２、１１５ フォトレジスト
６ 第一の導電層
７ 感光性絶縁樹脂層
８ パターン化された感光性絶縁樹脂層
９、１４ 第二の導電層
１０ 第一の構成による突起電極
１１ 第二のシード層
１３ 開口部
１５ 第二の構成による突起電極
１００、１１７ 従来の突起電極
１０５、１１６ 金属バンプ
１０６ 実装ガラス基板
１０７ ガラス基板
１０８ ガラス基板電極パッド
Claims (2)
- 半導体素子基板の電極上に形成された第一のシード層上に、第一のレジスト膜の第一の開口部を形成し、前記第一の開口部にめっきにより第一の導電層パターンを形成する工程と、
前記第一のレジスト膜と、前記第一の導電層パターンに被覆されない前記第一のシード層を除去する工程と、
前記第一の導電層パターン上に、前記第一の導電層パターンの寸法より狭い、感光性絶縁樹脂パターンを積層して、前記第一の導電層パターンと前記感光性絶縁樹脂パターンからなる凸状積層体を形成する工程と、
前記凸状積層体を含む前記半導体素子基板上に第二のシード層を形成し、前記凸状積層体のパターン寸法より広い、第二のレジスト膜の第二の開口部を形成し、前記第二の開口部にめっきにより第二の導電層パターンを形成する工程と、
前記第二のレジスト膜と、前記第二の導電層パターンに被覆されない第二のシード層を除去する工程とを含むことを特徴とする、突起電極を有する半導体装置の形成方法。 - 前記第一の導電層パターンおよび前記第二の導電層パターンは、電解めっき層からなることを特徴とする請求項１記載の突起電極を有する半導体装置の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003132225A JP4192669B2 (ja) | 2003-05-09 | 2003-05-09 | 半導体装置の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003132225A JP4192669B2 (ja) | 2003-05-09 | 2003-05-09 | 半導体装置の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004335893A JP2004335893A (ja) | 2004-11-25 |
| JP4192669B2 true JP4192669B2 (ja) | 2008-12-10 |
Family
ID=33507170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003132225A Expired - Fee Related JP4192669B2 (ja) | 2003-05-09 | 2003-05-09 | 半導体装置の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4192669B2 (ja) |
-
2003
- 2003-05-09 JP JP2003132225A patent/JP4192669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004335893A (ja) | 2004-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3851607B2 (ja) | 半導体装置の製造方法 | |
| KR100604819B1 (ko) | 반도체 패키지용 배선 기판, 그 제조방법 및 이를 이용한반도체 패키지 | |
| US6455408B1 (en) | Method for manufacturing semiconductor devices having redistribution patterns with a concave pattern in a bump pad area | |
| JP3848080B2 (ja) | 半導体装置の製造方法 | |
| JP3842548B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| US8610268B2 (en) | Semiconductor element, semiconductor element mounted board, and method of manufacturing semiconductor element | |
| JP5882306B2 (ja) | 電子部品 | |
| JPH0778826A (ja) | チップバンプの製造方法 | |
| TW200849422A (en) | Wafer structure and method for fabricating the same | |
| JP2000183094A (ja) | 半導体装置およびその製造方法 | |
| JP4121542B1 (ja) | 電子装置の製造方法 | |
| US20040097086A1 (en) | Method for manufacturing circuit devices | |
| JP4170266B2 (ja) | 配線基板の製造方法 | |
| JP3693056B2 (ja) | 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器 | |
| JP3481899B2 (ja) | 半導体装置の製造方法 | |
| TWI419284B (zh) | 晶片之凸塊結構及凸塊結構之製造方法 | |
| KR100843211B1 (ko) | 웨이퍼 뒷면 금속층 배선 방법, 그 구조, 그에 따른 칩패키지 적층 방법 및 그 구조 | |
| JP4192669B2 (ja) | 半導体装置の形成方法 | |
| US8062927B2 (en) | Wiring board and method of manufacturing the same, and electronic component device using the wiring board and method of manufacturing the same | |
| JP2989696B2 (ja) | 半導体装置及びその実装方法 | |
| JP2004349440A (ja) | フリップチップ実装方法 | |
| JP4638614B2 (ja) | 半導体装置の作製方法 | |
| JP2011035296A (ja) | 半導体パッケージ及びその製造方法、並びに電子装置 | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| JP2004071872A (ja) | 電子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060424 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080826 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080908 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131003 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |