JP2008282884A

JP2008282884A - 半導体装置及び半導体装置の容量形成方法

Info

Publication number: JP2008282884A
Application number: JP2007123993A
Authority: JP
Inventors: Hidenori Takeda; 秀則竹田; Akiyoshi Tamura; 彰良田村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-05-08
Filing date: 2007-05-08
Publication date: 2008-11-20

Abstract

【課題】より低コストに容量素子を含む半導体装置を製造することが可能な半導体装置の容量形成方法を提供する。
【解決手段】ＧａＡｓ半導体基板３上に少なくともトランジスタと容量素子とが配置される半導体装置の容量形成方法であって、ＧａＡｓ半導体基板３に少なくとも２個の深さの異なる溝６，ヴィアホール７を同時に掘り込む工程１と、ＧａＡｓ半導体基板３上及び溝６，ヴィアホール７の内部に、容量素子の電極である容量構造を同時に形成する工程２と、工程２の後に、ＧａＡｓ半導体基板３の裏面を研磨する工程３とを含む。
【選択図】図９

Description

本発明は、半導体装置及び半導体装置の容量形成方法に関し、特に容量素子を含む半導体装置及び半導体装置の容量形成方法に関するものである。

従来より、半導体装置のチップ面積の縮小は製造コストを低くするためにも有効な手段である。しかし、半導体装置に大規模な蓄積容量が必要である一方、これを実現するためには、大きな電極面積が必要となり、チップ面積の縮小が困難となっている。

このため、チップ面積の縮小を図りつつ蓄積容量が増加できる構造として、例えば、特許文献１に記載されているように、半導体基板上に形成される蓄積容量部を数層に積層する形の構造、特許文献２に記載されているように、容量体の側壁による側面容量成分を利用する構造、及び、特許文献３に記載されているようにトランジスタの上に縦型の容量を形成する方法が提案されている。

上記特許文献１による半導体基板の容量構造を図１９に示す。図１９は、従来の容量形成方法におけるダイナミックＲＡＭの模式的な断面図を示し、半導体基板１９０１上に電荷蓄積電極１９０２を幾重にも積層することによって、理論的には蓄積容量をいくらでも増大することができる。
特開昭６３−５８９５８号公報特開昭６３−２０９１５７号公報特許第２７４４４５７号公報

しかしながら、上記特許文献１に示す容量構造を実現するには、少なくとも２回の蓄積電極（材料）の被着工程と、少なくとも２回の電極間絶縁膜の形成工程と、少なくとも１回以上の上下電極接続用加工工程、キャパシタ絶縁膜形成工程、及びプレート電極形成工程等が必要になり、工程が非常に多くなるという問題を有する。

そして、半導体装置の容量形成過程において工程削減は製造コストを低くする有効な手段であり、上記の方法においては、工程削減を図れていないために製造コストの削減を図ることができていない。

また、他の特許文献に示す方法においても、容量形成のためだけの工程、または、容量形成を行う場所を確保するために工程の追加が必要になり、工程削減を実現できず、製造コストの低減を図ることができないという問題がある。

本発明は、かかる従来の問題点に鑑みてなされたものであり、容量形成工程数を増やすことなく、大きな容量構造が形成された半導体装置、及び製造工程を増加させることなく、より低コストに容量素子を含む半導体装置を製造することが可能な半導体装置の容量形成方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、半導体基板上に少なくともトランジスタと容量素子とが配置される半導体装置であって、前記半導体基板には、少なくとも２個の溝または孔が形成され、前記溝または孔の内部には容量構造として前記容量素子の電極が形成されていることを特徴とする。

この構成により、半導体基板に少なくとも２個の溝または孔が形成され、また、前記溝または孔の内部に容量構造を形成できるため、半導体装置のチップ面積を増加させることなく半導体基板上に大きな容量を形成ができ、より安価に半導体装置を提供できる。

また、前記容量構造は、前記溝の側壁及び底部、または前記孔の側壁に沿って少なくとも二層の導電体膜が絶縁体膜を挟んで配置される構造であることを特徴とする。また、前記少なくとも２個の溝または孔は、少なくとも１つの前記半導体基板を貫通しない溝と少なくとも１つの前記半導体基板を貫通する孔とを含むことを特徴とする。

この構成により、半導体装置に掘り込まれる小さな面積の溝の側壁及び底部、または孔の側壁に大きな容量を形成することができ、大容量で、より安価な半導体装置を提供できる。

また、本発明に係る半導体装置の容量形成方法は、半導体基板上に少なくともトランジスタと容量素子とが配置される半導体装置の容量形成方法であって、前記半導体基板に少なくとも２個の深さの異なる溝を同時に掘り込む工程１と、前記半導体基板上及び前記溝の内部に、前記容量素子の電極である容量構造を同時に形成する工程２と、前記工程２の後に、前記半導体基板の裏面を研磨する工程３とを含むことを特徴とする。

さらに、前記工程１は、前記溝を掘り込む領域のパターン形成のために、前記半導体基板に掘り込まれる深さに応じて前記溝の幅を変更したフォトレジストを前記半導体基板上に形成する工程と、前記パターン形成工程の後に、溝を掘り込むためドライエッチングを行う工程とを含むことを特徴とする。

またさらに、前記工程２は、前記工程１の後において、前記半導体基板上に一方の電極となる導電体を成膜する工程と、前記半導体基板上に容量絶縁膜となる絶縁膜を成膜する工程と、前記半導体基板上に対向電極となる導電体を成膜する工程とを含むことを特徴とする。

これらの構成により、半導体表面から半導体基板を貫通するヴィアホールを形成する工程と縦型容量を形成する場所を加工する工程とを同時に行うことができる。また、工程２において前記溝または孔の内部に容量構造を形成できるため、工程を増やさず、半導体装置のチップ面積を増加させることなく半導体基板上に大きな容量を形成ができ、より安価に半導体装置を提供できる。

また、本発明に係る半導体装置の容量形成方法の前記工程１においては、前記少なくとも２個の深さの異なる溝として、前記工程３の後において、前記半導体基板を貫通しない溝と、前記半導体基板を貫通する孔となる溝とが同時に掘り込まれ、前記工程３においては、前記半導体基板の裏面を研磨することにより、前記半導体基板を貫通する溝、及び前記半導体基板を貫通しない孔を前記半導体基板に形成することを特徴とする。また、前記孔の直径は、前記溝の幅も長いことを特徴とする。また、前記半導体基板は、GaまたはSiを含むことを特徴とする。

これらの構成により、孔の直径を大きくし、貫通させたくない溝の幅は小さくすると、工程３の後に半導体基板に貫通した孔と非貫通の溝とが同時に形成できる。また、溝に容量を形成することになり、チップ面積を削減した大きな容量の半導体装置を製造できる。

また、孔に容量が形成された場合、通常であれば半導体基板の裏面から絶縁膜等で容量素子を保護する必要があるが、非貫通の溝に容量を形成し、後の工程３において半導体基板の裏面から研磨することで保護膜形成等の工程を削減でき、より安価な半導体装置を提供できる。

従って、本発明にかかる半導体装置の容量形成方法においては、工程数をほとんど増やさずにチップ面積の削減ができ、より低コストに半導体装置を提供できる。

本発明の半導体装置及び半導体装置の容量形成方法によれば、容量形成のための工程をほとんど増やさずにチップ面積の削減ができるため、より低コストで半導体装置及び半導体装置の容量形成方法を実現できるという作用効果を奏する。

以下、本発明に係る半導体装置の容量形成方法の各実施の形態について、図面を参照しながら説明する。

（実施の形態１）
本実施の形態１に係る半導体装置の容量形成方法では、ヴィアホール形成と同時に半導体基板に溝を形成し、その溝の内部に容量を形成することを特徴とするものである。

図１から図９は、本実施の形態１に容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。なお、容量形成方法は本発明の半導体装置の製造方法の一例であり、GaAs半導体デバイスは本発明の半導体装置の一例である。

まず、図１（ａ）に示すように、トランジスタ素子と第一の導電体膜パターン１である配線が形成され、その上にSiO2膜２で保護されたGaAs半導体基板３に対し、ヴィアホール形成部３ｂは一辺90μｍの正方形に、容量形成部３ａは幅50μｍ長さ120μｍの長方形にSiO2をウエットエッチングで開口する。同時に第一のコンタクトホール４も開口する。

次に、図１（ｂ）に示すように、フォトリソグラフによりヴィアホール形成部３ｂには直径70μｍの円形に抜けたパターン、容量形成部３ａには幅30μｍ長さ100μｍの長方形に抜けたパターンを持つフォトレジスト５を形成する。

次に、図２に示すように、ドライエッチングを用いて、GaAs半導体基板３に溝６とヴィアホール７を形成する。このヴィアホール７や溝６等の形成はドライエッチングで行われることが一般的である。

図１０は、あるエッチング条件下で２５分間エッチングしたときのエッチング深さのヴィアホール直径依存性を示すグラフである。本図に示すように、エッチング速度はヴィアホールの幅または直径に依存し、幅または直径が大きいほどエッチング速度は大きくなることがわかる。これは、幅または直径が大きいほどエッチング反応中に溝または孔の反応生成物が反応ガスと入れ替わる速度が大きいためである。

そして、本実施の形態１において、GaAs半導体基板３に溝６及びヴィアホール７を形成する際には、ICP方式のドライエッチング装置にCl2ガスとBCl3ガスとArガスの混合ガスを導入し、4.5Paに調圧し、ICPコイルに800Ｗ、Biasに200Ｗの高周波電力を印加し、２５分間エッチングを行った。この条件の下でGaAs基板のエッチング深さは図１０に示すようにヴィアホール直径に依存する。これは、ホールの中の反応生成物のガスとエッチングガスの入れ替わりやすさによるものである。ホール径が大きいほどガスが入れ替わりやすく、エッチング速度が大きくなる。本実施の形態１では、ヴィアホール７のエッチング深さは約130μｍ、溝６の深さは約90μｍとなった。

次に、図３に示すように、レジストを除去し、Ｔｉ、Ａｕの順でスパッタリングによる成膜を行う。これは、この後Ａｕメッキのシードメタル８になる。

そして、図４に示すようにヴィアホール７と溝６と配線部が開口したフォトレジスト９を形成しＡｕメッキ１０成長を行う。

その後、レジストを除去し、Ａｕ、Ｔｉをウエットエッチングでエッチバックして図５に示すように所望の第二の導電体膜パターン１１を得る。このとき、溝６内部の第二の導電体膜パターン１１は容量の下部電極、ヴィアホール７内は半導体基板の表と裏をつなぐ配線、その他の部分は第一のコンタクトホール４を介して容量下部電極と第一の導電体膜パターン１、ヴィアホール７と第一の導電体膜パターン１をつなぐ配線となる。

次に、図６に示すようにＣＶＤ法でSiO2膜１２を成膜する。このSiO2膜１２は溝６を含む容量部では容量誘電膜として機能し、その他の部分では相関絶縁膜となる。そして、第二のコンタクトホール１３を形成する。

次に、図７に示すように第二の導電体膜パターン１１と同じ方法で第三の導電体膜パターン１４を得る。第三の導電体膜パターン１４は容量上部電極となる溝６内部と、第二のコンタクトホール１３を介して容量上部電極と第一の導電体膜パターン１をつなぐ配線になる。

次に、図８に示すように、全体にＣＶＤ法でSiN保護膜１５を成膜する。
最後に、図９に示すように、GaAs半導体基板３の裏面を厚さが110μｍになるまで研磨する。そうすることで、ヴィアホール７はGaAs半導体基板３を貫通し、容量を形成した溝６はGaAs半導体基板３を貫通しない。

以上のような本実施の形態１に係る容量形成工程により、幅50μｍ×長さ120μｍ＝6000μｍ²のチップ面積上に、以下の計算に示すように合計４倍強の大面積（26400μｍ²）の容量を形成することができる。
（１）溝の長手方向：100μｍ×90μｍ×２＝18000μｍ²
（２）溝の短手方向：30μｍ×90μｍ×２＝5400μｍ²
（３）溝の底：100μｍ×30μｍ＝3000μｍ²
よって、合計 18000μｍ²＋5400μｍ²+3000μｍ²＝26400μｍ²

以上の説明のように、本実施の形態１の半導体装置の容量形成方法によれば、ヴィアホール形成と同時に半導体基板に溝を形成し、その溝の内部に容量を形成する。そして、溝の幅をヴィアホールの直径よりも小さくすることで、ドライエッチングにより深いヴィアホールと浅い溝を同時に形成でき、裏面研磨によりヴィアホールは貫通させ、容量部の溝は貫通させないことが可能となる。

従って、本実施の形態１に係る半導体装置の容量形成方法においては、工程をほとんど増やさずにチップ面積を増加させることなく半導体基板に大きな容量を形成でき、より低コストの半導体装置及び半導体装置の容量形成方法を実現することができる。

（実施の形態２）
以下、本発明に係る半導体装置の容量形成方法の第二の実施の形態について説明を行う。なお、本実施の形態２に係る容量形成方法は、半導体基板としてSi基板を用いるという点で上記実施の形態１の容量形成方法と異なる。

具体的には、図１１から図１８を用いて説明を行う。
図１１から図１８は、実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図を示している。

まず、図１１（ａ）に示すように、トランジスタ素子と第一の導電体膜パターン１７である配線が形成され、その上にSiO2膜１８で保護されたSi半導体基板１６に対し、フォトリソグラフによりヴィアホール形成部１６ｂには直径70μｍの円形に抜けたパターン、容量形成部１６ａには幅30μｍ長さ100μｍの長方形に抜けたパターンを持つフォトレジスト１９を形成する。

次に、図１１（ｂ）に示すように、CHF3ガスとO2ガスの混合ガスを用いたドライエッチングにてSiO2膜１８を開口する。

そして、図１２に示すようにフォトレジスト１９と開口したSiO2膜１８をマスクとして、HBrガスとSF6ガスの混合ガスを用い、ICP方式ドライエッチングで１２０分間エッチングを行った。その結果、ヴィアホール２０のエッチング深さは約110μｍ、溝２１の深さは約90μｍであった。このとき、フォトレジスト１９はエッチング中に消失し、SiO2膜１８マスクは膜の半ばまでエッチングされた。

次に、図１３に示すように、SiO2膜２２を成膜し、第一のコンタクトホール２３を開口する。

そして、上記実施の形態１と同じ方法で、図１４に示すように第二の導電体膜パターン２４を得る。

次に、図１５に示すように、ＣＶＤ法でSiO2膜２５を成膜し、第二のコンタクトホール２６を形成する。

次に、図１６に示すように、第二の導電体膜パターン２４と同じ方法で第三の導電体パターン２７を得る。

次に、図１７に示すように、ＣＶＤ法でＳｉＮ保護膜２８を成膜する。
次に、図１８に示すように、Ｓｉ半導体基板１６の裏面を厚さが100μｍになるまで研磨する。そうすることで、ヴィアホール２０はＳｉ半導体基板１６を貫通し、容量を形成した溝２１はＳｉ半導体基板１６を貫通しないようにすることができる。

以上のように、本実施の形態２の半導体基板の容量形成方法によれば、Ｓｉ半導体基板を用いた場合でも、ヴィアホール形成と同時に半導体基板に溝を形成し、その溝の内部に容量を形成することができる。そして、溝の幅をヴィアホールの直径よりも小さくすることで、ドライエッチングにより深いヴィアホールと浅い溝を同時に形成でき、裏面研磨によりヴィアホールは貫通させ、容量部の溝は貫通させないことができる。

そして、本実施の形態２に係る容量形成方法によれば、容量の増加を図りつつ、工程をほとんど増やさずにチップ面積の削減ができるので、低コストの半導体装置及び容量形成方法を実現することができる。

以上、本発明の半導体装置及び半導体基板の容量形成方法について、上記の各実施の形態に基づいて説明したが、本発明は、上記各実施の形態に限定されるものではない。すなわち、本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれるものである。

本発明は、半導体装置及び半導体装置の製造方法に利用でき、特に半導体装置における容量形成方法等に利用することができる。

実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１に係る容量形成方法のプロセスフローを説明するためのGaAs半導体デバイスの模式的な断面図である。実施の形態１において、ヴィアホールドライエッチングを行った際のヴィアホール直径とヴィアホール深さの関係を示す説明図である。実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図である。実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図である。実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図である。実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図である。実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図である。実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図である。実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図である。実施の形態２に係る容量形成方法のプロセスフローを説明するためのSi半導体デバイスの模式的な断面図である。従来の容量形成方法におけるダイナミックＲＡＭの模式的な断面図である。

符号の説明

１，１７第一の導電体膜パターン
２，１２，１８，２２，２５ＳｉＯ２膜
３ＧａＡｓ半導体基板
３ａ，１６ａ容量形成部
３ｂ，１６ｂヴィアホール形成部
４，２３第一のコンタクトホール
５，９，１９フォトレジスト
６，２１溝
７，２０ヴィアホール
８シードメタル
１０Ａｕメッキ
１１，２４第二の導電体膜パターン
１３，２６第二のコンタクトホール
１４，２７第三の導電体膜パターン
１５，２８ＳｉＮ保護膜
１６Ｓｉ半導体基板

Claims

半導体基板上に少なくともトランジスタと容量素子とが配置される半導体装置であって、
前記半導体基板には、少なくとも２個の溝または孔が形成され、
前記溝または孔の内部には容量構造として前記容量素子の電極が形成されている
ことを特徴とする半導体装置。
前記容量構造は、前記溝の側壁及び底部、または前記孔の側壁に沿って少なくとも二層の導電体膜が絶縁体膜を挟んで配置される構造である
ことを特徴とする請求項１記載の半導体装置。
前記少なくとも２個の溝または孔は、少なくとも１つの前記半導体基板を貫通しない溝と少なくとも１つの前記半導体基板を貫通する孔とを含む
ことを特徴とする請求項１記載の半導体装置。
前記孔の直径は、前記溝の幅よりも長い
ことを特徴とする請求項３記載の半導体装置。
前記半導体基板は、GaまたはSiを含む
ことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
半導体基板上に少なくともトランジスタと容量素子とが配置される半導体装置の容量形成方法であって、
前記半導体基板に少なくとも２個の深さの異なる溝を同時に掘り込む工程１と、
前記半導体基板上及び前記溝の内部に、前記容量素子の電極である容量構造を同時に形成する工程２と、
前記工程２の後に、前記半導体基板の裏面を研磨する工程３とを含む
ことを特徴とする半導体装置の容量形成方法。
前記工程１は、
前記溝を掘り込む領域のパターン形成のために、前記半導体基板に掘り込まれる深さに応じて前記溝の幅を変更したフォトレジストを前記半導体基板上に形成する工程と、
前記パターン形成工程の後に、溝を掘り込むためドライエッチングを行う工程とを含む
ことを特徴とする請求項６記載の半導体装置の容量形成方法。
前記工程２は、前記工程１の後において、
前記半導体基板上に一方の電極となる導電体を成膜する工程と、
前記半導体基板上に容量絶縁膜となる絶縁膜を成膜する工程と、
前記半導体基板上に対向電極となる導電体を成膜する工程とを含む
ことを特徴とする請求項６記載の半導体装置の容量形成方法。
前記工程１においては、前記少なくとも２個の深さの異なる溝として、前記工程３の後において、前記半導体基板を貫通しない溝と、前記半導体基板を貫通する孔となる溝とが同時に掘り込まれ、
前記工程３においては、前記半導体基板の裏面を研磨することにより、前記半導体基板を貫通する孔、及び前記半導体基板を貫通しない溝を前記半導体基板に形成する
ことを特徴とする請求項６記載の半導体装置の容量形成方法。
前記孔の直径は、前記溝の幅よりも長い
ことを特徴とする請求項９記載の半導体装置の容量形成方法。
前記半導体基板は、GaまたはSiを含む
ことを特徴とする請求項６から１０のいずれか１項に記載の半導体装置の容量形成方法。