CN101226914A - 芯片载体衬底及其制造方法 - Google Patents

芯片载体衬底及其制造方法 Download PDF

Info

Publication number
CN101226914A
CN101226914A CNA200810002917XA CN200810002917A CN101226914A CN 101226914 A CN101226914 A CN 101226914A CN A200810002917X A CNA200810002917X A CN A200810002917XA CN 200810002917 A CN200810002917 A CN 200810002917A CN 101226914 A CN101226914 A CN 101226914A
Authority
CN
China
Prior art keywords
capacitor
perforate
path
substrate
chip carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200810002917XA
Other languages
English (en)
Other versions
CN101226914B (zh
Inventor
保罗·S·安德里
齐拉格·S·帕特尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101226914A publication Critical patent/CN101226914A/zh
Application granted granted Critical
Publication of CN101226914B publication Critical patent/CN101226914B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/236—Terminals leading through the housing, i.e. lead-through
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了芯片载体衬底以及制造芯片载体衬底的方法。所述芯片载体衬底包含各位于衬底内的电容器开孔和侧向分开的通路开孔。伴随用于同时在衬底内蚀刻电容器开孔和通路开孔的等离子蚀刻方法内的微加载效应，形成的电容器开孔与通路开孔相比具有更窄的线宽和更浅的深度。随后，电容器被形成并位于电容器开孔内且通路被形成并位于通路开孔内。第一电容器板层、电容器电介质层和第二电容器板层的各种组合可相对于电容器开孔和通路开孔是连续的。

Description

芯片载体衬底及其制造方法
技术领域
本发明一般涉及在半导体制造中使用的芯片载体衬底。更特别地，本发明涉及以更高的效率制造的芯片载体衬底。
背景技术
为了提供更高水平的连接性以及更多的功率分布和信号处理选择，半导体芯片常常与芯片载体衬底相配并固定于其上。除了在半导体芯片内包含的那些以外，芯片载体衬底一般包含附加的导体层和分开的电介质层。因此，芯片载体衬底提供半导体芯片与另一组装的高级电气部件的更高水平的连接性。
虽然芯片载体衬底因此对于给微电子电路提供更高的性能来说是重要的，但芯片载体衬底不是完全没有问题。特别地，一般希望进一步提升和增强芯片载体衬底性能。
各种芯片载体衬底及其制造方法在半导体制造领域中是已知的。特别地，Chudzik等在U.S.公开No.2004/0108587中教导具有更高能力的芯片载体衬底。除了芯片载体衬底内的由电介质层分开的常规的导体互连层以外，该特定的芯片载体衬底包含诸如去耦合电容器或去耦合电阻器的无源去耦合器件。
由于希望不断增强微电子电路的性能和功能，因此在微电子制造中芯片载体衬底可能不断受到相当多的关注。因此，还希望具有更高的性能的芯片载体衬底及其制造方法。
发明内容
本发明提供芯片载体衬底和芯片载体衬底的制造方法。芯片载体衬底的制造方法当在芯片载体衬底内等离子蚀刻(1)电容器位于其中的第一开孔和(2)通路位于其中的第二开孔时利用微加载(microloading)效应。等离子蚀刻方法内的微加载效应使得第一开孔与第二开孔相比既具有更窄的线宽又具有更有限的深度。从根据本发明的芯片载体衬底的制造方法得到根据本发明的芯片载体衬底。
根据本发明的芯片载体衬底包含衬底，该衬底包含与贯穿衬底的通路开孔侧向分开的位于衬底内的电容器开孔。该芯片载体衬底还包含位于电容器开孔内的电容器和位于通路开孔内的通路，其中，电容器开孔具有比通路开孔窄的线宽。
根据本发明的制造芯片载体衬底的方法包括在衬底内同时形成与通路开孔侧向分开的电容器开孔。该方法还包括在电容器开孔内形成电容器并在通路开孔内形成通路。
根据本发明的另一制造芯片载体衬底的方法包括在衬底内同时形成与通路开孔侧向分开的电容器开孔。特别地，与通路开孔相比，电容器开孔被形成为同时具有更窄的线宽和更浅的深度。该另一方法还包括在电容器开孔内形成电容器并在通路开孔内形成通路。
附图说明
在以下阐述的具体实施方式的上下文(context)中理解本发明的目的、特征和优点。在形成本公开的重要部分的附图的上下文中理解具体实施方式，其中，
图1～12是表示制造根据本发明的特定实施例的芯片载体衬底中的进展阶段结果的一系列示意性截面图。
具体实施方式
在以下提供的说明的上下文中理解包含芯片载体衬底以及芯片载体衬底的制造方法的本发明。在上述的附图的上下文中理解以下提供的说明。由于附图出于解释性的目的，因此附图未必按比例绘制。
图1～12是表示制造根据本发明的特定实施例的芯片载体衬底中的进展阶段结果的一系列示意性截面图。图1表示根据实施例的芯片载体衬底在其制造的早期阶段的示意性截面图。
图1表示衬底10和位于衬底10上的掩模层12。
衬底10可包含几种微电子材料中的任何材料。适当的微电子材料的非限制性例子包含微电子导体材料、微电子半导体材料和微电子电介质材料。为了在以下的进一步公开的上下文中便于进一步的处理，衬底10一般包含半导体材料，特别是衬底10一般包含半导体衬底。半导体衬底在半导体制造领域中公知为包括半导体材料，所述半导体材料包含但不限于硅、锗、硅锗合金、碳化硅、碳化硅锗合金半导体材料。在本领域中还已知可包含但不限于砷化镓、砷化铟和磷化铟半导体材料的化合物半导体材料。一般地，衬底10包含厚度约为650～800微米的硅半导体材料。
掩模层12(即，在各单个掩模层图案的上下文中示出，这些掩模层图案中的每一个被称为掩模层12)可包含几种掩模层材料中的任何材料。掩模层材料的一般的非限制性例子包含光刻胶掩模材料和硬掩模材料。但是，在本实施例的上下文中，硬掩模材料是明显更加常用的。硬掩模材料一般但不排他地包含硅的氧化物、氮化物和氧氮化物。虽然其它元素的氧化物、氮化物和氧氮化物是相当不常见的，但不排除它们。一般地，掩模层12包含厚度约为500～1000埃的氮化硅硬掩模材料。
如图1进一步示出的那样，掩模层12限定第一开孔A1和第二开孔A2。衬底10在第一开孔A1和第二开孔A2中的每一个的底部露出。一般地，第一开孔A1具有约0.2～1.0微米的线宽，第二开孔A2具有约2.0～4.0微米的线宽。因此，在本实施例的上下文中，第二开孔A2总是比第一开孔A1宽。
图2表示在第一开孔A1和第二开孔A2的位置处蚀刻衬底10的结果。作为上述蚀刻的结果，从第一开孔A1在衬底10′内形成第一开孔A1′，并且，从第二开孔A2在衬底10′内形成第二开孔A2′。
本实施例设想，使用反应离子蚀刻方法(即，等离子蚀刻方法)以从第一开孔A1形成第一开孔A1′并从第二开孔A2形成第二开孔A2′。本实施例还设想，反应离子蚀刻方法还表现出微加载效应。由于第一开孔A1的线宽比第二开孔A2的线宽小，因此微加载效应使得第一开孔A1′被蚀刻到比第二开孔A2′的第二深度D2小的第一深度D1。一般地，第一开孔A1′具有约5～50微米的第一深度D1，第二开孔具有约100～200微米的第二深度D2。
更具体地，关于用于蚀刻第一开孔A1以形成第一开孔A1′并且蚀刻第二开孔A2以形成第二开孔A2′的等离子蚀刻方法，这种等离子蚀刻方法可以为半导体制造领域中否则一般为常规的方法。当衬底10′包含硅半导体衬底时，等离子蚀刻方法可使用在半导体制造领域也一般为常规的蚀刻气体成分。用于蚀刻硅半导体衬底的适当的蚀刻气体成分包含含有蚀刻气体成分的氯和含有蚀刻气体成分的氟。含有蚀刻气体成分的氯可包含但不限于氯气和氯化氢。含有蚀刻气体成分的氟可包含但不限于氟化氢、三氟化氮和六氟化硫。还可包含适当的非反应稀释剂气体和溅射气体。这些气体的非限制性例子包含氦气、氩气、氖气和氪气。
用于形成第一开孔A1′和第二开孔A2′的等离子蚀刻过程还可包含二步骤蚀刻过程。这种二步骤蚀刻过程可使用上述的蚀刻步骤，随后是涂敷蚀刻的特征部分(即，诸如第一开孔A1′和第二开孔A2′)的侧壁以使蚀刻的特征部分的侧壁在整个二步骤蚀刻过程中保持垂直的侧壁钝化或碳氢化合物淀积步骤。可导致侧壁碳氢化合物淀积的特定的气体是三氟代甲烷(trifluoromethane)(即，CFH3)和四氟化碳(即，CH4)。不排除其它的成分。各单个蚀刻工艺步骤和侧壁淀积工艺步骤可在二步骤过程中循环很多次。
一般地，上述等离子蚀刻方法还使用：(1)约100～1000毫托的反应器室压；(2)约+20～-10℃的衬底10温度；(3)约500～1000瓦的源射频功率；(4)约50～150瓦的偏置功率(bias power)；和(5)每分钟约10～100标准立方厘米(sccm)的蚀刻气体流率。
虽然在图2的示意性截面图内没有具体示出，但第一开孔A1′和第二开孔A2′中的每一个可在掩模层12下面提供衬底10′的底切(undercut)。这种底切可以约为0.1～1.0微米。
图3表示任选地热氧化图2所示的衬底10′以在衬底10″内的第一开孔A1′和第二开孔A2′内形成电介质衬里层14的结果。这种热氧化在在衬底10″包含电介质材料的情况下的本发明替代性实施例中是任选的。但是，衬底10″优选包含半导体材料的本实施例内，相对于衬底10″需要对第一开孔A1′和第二开孔A2′进行热氧化(或替代性的电介质隔离)。
这种热氧化一般使用常处于环境压力条件的含氧环境。一般在约900～1100℃的温度进行热氧化约1～10小时的时间段。得到的电介质衬里层14具有约0.1～2.0微米的厚度。作为上述热氧化的替代方案，实施例还设想使用完全覆盖在图2中示出其示意性截面图的芯片载体衬底的保形的电介质衬里层。这种保形的电介质衬里层可包含诸如但不限于硅的氧化物、氮化物或氧氮化物的电介质材料。这种保形的电介质衬里层也可形成为约500～1000埃的厚度。
图4表示以保形的方式覆盖图3的芯片载体衬底由此从开孔A1′和A2′形成开孔A1″和A2″的第一电容器板层16。第一电容器板层16可包含几种电容器板材料中的任何材料。电容器板材料的非限制性例子包含钽、钨和钛电容器板材料。作为非限制性例子还包含钽、钨和钛的氮化物。作为电容器板材料的非限制性例子还包含钽、钨和钛的硅化物。不排除其它的电容器板材料。可以通过使用几种方法中的任何方法形成第一电容器板层16。非限制性例子包含化学气相淀积方法(包含原子层化学气相淀积方法)和物理气相淀积方法(包含溅射方法)。一般地，第一电容器板层16包含具有约500～2500埃的厚度的钽电容器板材料。
图5表示对第一电容器板层16和下面的掩模层12内的特定掩模层图案的部分进行蚀刻和图案化以形成相应的第一电容器板层16′和相应的掩模层12′的结果。上述的蚀刻和图案化意图在于，当形成图5所示的第一电容器板层16′时，打断图4所示的第一电容器板层16的连续性。上述的蚀刻和图案化意图还在于，露出优选地包含半导体材料的衬底10″的部分。
也可通过使用半导体制造领域中的常规方法和材料实现上述的蚀刻和图案化。非限制性例子包含湿化学蚀刻方法、干等离子蚀刻方法以及它们的组合蚀刻方法。等离子蚀刻方法是特别常用的。等离子蚀刻方法一般使用适于第一电容器板层16和掩模层12所包含的各自材料的蚀刻反应气体成分。
图6表示填充由图5所示的第一电容器板层16′和掩模层12′的切断部分留下的间隙的多个隔离区15。在衬底10″包含半导体衬底特别是硅半导体衬底的优选实施例的情况下，可在另外用牺牲填充剂材料填充第一开孔A1″和第二开孔A2″时伴随覆盖层(blanket layer)淀积和平面化方法形成隔离区15。本领域技术人员可以理解，图5和图6示出图4所示的芯片载体衬底的任选的处理。该任选的处理意图在于当形成第一电容器板层16′时切断第一电容器板层16。
除了在图5和图6的上下文内公开的实施例以外，还设想其它的实施例用于切断第一电容器板层16。这些实施例的非限制例子包含在没有硬掩模层12的任何蚀刻的情况下仅切断第一电容器板层16。这些实施例的另一非限制性例子包含在淀积第一电容器板层16之前形成隔离区15。由于隔离区15具有比掩模层12大的厚度，因此，当在掩模层12′和隔离区15之上淀积第一电容器板层16时，可以以自对准的方式使第一电容器板层16平面化以形成第一电容器板层16′。
图7示出在没有在图5和图6所示的芯片载体衬底的上下文内示出的介入的任选的处理步骤的情况下，图4所示的芯片载体衬底的替代性的另一处理的结果。
图7示出位于图4的芯片载体衬底上的电容器电介质层18。图7还示出位于电容器电介质层18上的第二电容器板层20。
电容器电介质层18可包含几种适当的电容器电介质材料中的任何材料。一般常规的电容器电介质材料包含真空测量介电常数约为4～20的硅的氧化物、氮化物和氧氮化物。不排除其它元素的氧化物、氮化物和氧氮化物。实施例还设想也可使用具有至少约达100的一般更高介电常数的电容器电介质材料。这些一般更高介电常数电介质材料的例子包含钡-锶-钛酸盐(BST)和铅-锆酸盐-钛酸盐(PZT)。可以通过使用在半导体制造领域中一般为常规的方法并且否则也适于电容器电介质层18的成分的材料的方法形成上述类型的电容器电介质材料中的任何材料。这些方法的非限制性例子包含化学气相淀积方法(包含原子层化学气相淀积方法)和物理气相淀积方法(包含溅射方法)。
电容器电介质层18包含的电容器电介质材料的希望的例子可以特别是第一电容器板层16包含的第一电容器板材料的氧化物。在这些情况下，该特定的实施例设想第一电容器板层16可被电化学或热氧化以形成电容器电介质材料。例如而非限制，包含钽的第一电容器板层可被阳极电化学氧化以形成包含氧化钽的电容器电介质层。一般地，电容器电介质层18具有约50～500埃的厚度。
第二电容器板层20包含第二电容器板材料。第二电容器板材料可包含可以与第一电容器板材料相同或不同的电容器板材料。一般地，第二电容器板层20还包含含有金属、金属氮化物或金属硅化物材料的第二电容器板材料。一般地，第二电容器板层具有约0.5～2.0微米的厚度以完全填充第一开孔A1″和第二开孔A2″。可以通过使用包含但不限于化学气相淀积方法和物理气相淀积方法的方法形成第二电容器板材料。优选地，第二电容器板材料包含化学气相淀积(CVD)的钨材料，该钨材料形成为约0.5～2.0微米的厚度，以在形成图7所示的芯片载体衬底时完全覆盖图4所示的芯片载体衬底。
图8表示减薄图7所示的衬底10″以形成衬底10的结果。图8还表示在图4所示的第二开孔A2″的位置处去除电介质衬里层14、第一电容器板层16和电容器电介质层18的底部以形成电介质衬里层14′、第一电容器板层16′和电容器电介质层18′的结果。上述减薄意图还在于在图8所示的芯片载体衬底的底部处完全露出第二电容器板层20。
可以通过使用半导体制造领域中的常规方法实现上述减薄。特定的减薄方法包含化学蚀刻减薄方法以及平面化减薄方法。平面化减薄方法包含机械平面化方法以及化学机械抛光(CMP)平面化方法。化学机械抛光平面化方法是特别常用的。
图9、图10和图11表示图8所示的实施例以外的本发明的三个另外的实施例。本发明的这三个另外的实施例意图在于与图8所示的实施例对应，但关于以下方面表现出一些变化：切断第一电容器板层16以提供第一电容器板层16′(图9)；切断第二电容器板层20以形成第二电容器板层20′(图10)；或者，切断第一电容器板层16和第二电容器板层20以形成第一电容器板层16′和第二电容器板层20′(图11)。选择性的切断提供相对于图2所示的第一开孔A1和第二开孔A2允许第一电容器板层16、电容器电介质层18和第二电容器板层20的不同水平的连续性(contiguousness)的结构。
通过在图7和图8所示的进一步处理的上下文中进一步处理在图6中示出其示意性截面图的芯片载体衬底，得到在图9中示出其示意性截面图的芯片载体衬底。通过仅对第二电容器板层20进行图案化进一步处理图8所示的芯片载体衬底，得到图10所示的芯片载体衬底。通过对第二电容器板层20、电容器电介质层18和第一电容器板层16进行图案化进一步处理图8所示的芯片载体衬底，得到图11所示的芯片载体衬底。可通过使用半导体制造领域中否则一般为常规的方法和材料，进行在图10和图11的芯片载体衬底的上下文内的上述图案化。特别是包含等离子蚀刻方法，但实施例不必这样被限制。
图12是表示进一步处理和组装图10的芯片载体衬底的结果的示意性截面图，但相同的进一步的处理和组装也可应用于图8、图9和图11的芯片载体衬底。图12表示具有多个第一接触区域23a和23b的第一衬底22a，所述多个第一接触区域23a和23b位于其中并通过多个第一焊料层24a与第二电容器板层20′的分开部分连接。图12还示出具有第二接触区域23b的第二衬底22b，所述第二接触区域23b位于其中并在第二开孔A2内的通路的位置处与第二电容器板层20′的第二部分连接。
在本实施例内，第一衬底22a一般包含半导体衬底，第一接触区域23a一般包含半导体衬底内的导体接触层。第一衬底22a包含的半导体衬底意图在于包含半导体器件以及用于到达半导体器件目的的互连电路。第一接触区域23a包含导体接触材料。适当的导体接触材料包含金属、金属合金、金属氮化物和金属硅化物。还同样非限制性地包含掺杂的多晶硅和多晶硅化(polycide)导体接触材料。多个第一焊料层24a可包含几种焊料材料中的任何材料。焊料材料的非限制性例子包含铅、锡和锑合金焊料材料。
第二衬底22b常被确定为但不必限于多层陶瓷衬底。这种多层陶瓷衬底包含被多个电介质层分开的多个导体层。多层陶瓷衬底意图在于，除了由半导体衬底内的金属化层提供的布线选项(option)，诸如第一衬底22a要提供的那些之外，提供另外的布线选择。第二接触区域23b否则一般在成分材料和尺寸方面与第一接触区域23a类似或等同。第二焊料层24b否则一般在成分材料和尺寸方面与第一焊料层24a类似或等同。
图12表示根据本发明的实施例的芯片载体衬底的示意性截面图。芯片载体衬底进一步被制造并与第一衬底22a(即，一般为半导体衬底)和第二衬底(即，一般为多层陶瓷衬底)连接。芯片载体衬底包含电容器位于其中的第一开孔和通路位于其中的侧向分开的第二开孔。第一开孔具有比第二开孔的第二线宽和第二开孔深度小的第一线宽和第一开孔深度。通过使用易受微加载效应影响的等离子蚀刻方法同时形成第一开孔和第二开孔。由于微加载效应，具有比第二开孔的第二线宽小的第一线宽的第一开孔将蚀刻到比第二开孔的第二深度小的第一深度。
本发明的优选实施例用于解释本发明而不是限制本发明。可以对根据优选实施例的芯片载体衬底的方法、材料、结构和尺寸进行修订和修改，同时仍提供根据本发明而且根据所附的权利要求的芯片载体衬底。

Claims (20)

1.一种芯片载体衬底，包含：
衬底，该衬底包含与贯穿衬底的通路开孔侧向分开的位于衬底内的电容器开孔；和
位于电容器开孔内的电容器和位于通路开孔内的通路，其中，电容器开孔具有比通路开孔窄的线宽。
2.根据权利要求1的芯片载体衬底，其中，衬底包含半导体衬底。
3.根据权利要求1的芯片载体衬底，其中，衬底包含电介质衬底。
4.根据权利要求1的芯片载体衬底，其中，电容器包含：
形成电容器开孔衬里的第一电容器板层；
位于第一电容器板层上的电容器电介质层；和
位于电容器电介质层上并填充电容器开孔的第二电容器板层。
5.根据权利要求4的芯片载体衬底，其中，第一电容器板层对于电容器开孔和通路开孔是连续的。
6.根据权利要求4的芯片载体衬底，其中，电容器电介质层对于电容器开孔和通路开孔是连续的。
7.根据权利要求4的芯片载体衬底，其中，第二电容器板层对于电容器开孔和通路开孔是连续的。
8.根据权利要求4的芯片载体衬底，其中，第一电容器板层和第二电容器板层中的仅仅一个对于电容器开孔和通路开孔是连续的。
9.根据权利要求4的芯片载体衬底，其中，第一电容器板层、电容器电介质层和第二电容器板层中的每一个对于电容器开孔和通路开孔是连续的。
10.根据权利要求4的芯片载体衬底，其中，第一电容器板层和第二电容器板层均不对于电容器开孔和通路开孔是连续的。
11.一种制造芯片载体衬底的方法，包括：
在衬底内同时形成与通路开孔侧向分开的电容器开孔；和
在电容器开孔内形成电容器并在通路开孔内形成通路。
12.根据权利要求11的方法，其中，同时形成电容器开孔和通路开孔使用半导体衬底。
13.根据权利要求11的方法，其中，同时形成电容器开孔和通路开孔使用电介质衬底。
14.根据权利要求11的方法，其中，同时形成使用等离子蚀刻方法。
15.根据权利要求14的方法，其中，等离子蚀刻方法表现出微加载效应。
16.根据权利要求11的方法，其中，在电容器开孔内形成电容器并在通路开孔内形成通路同时形成电容器和通路。
17.一种制造芯片载体衬底的方法，包括：
在衬底内同时形成与通路开孔侧向分开的电容器开孔，与通路开孔相比，电容器开孔被形成为同时具有更窄的线宽和更浅的深度；和
在电容器开孔内形成电容器并在通路开孔内形成通路。
18.根据权利要求17的方法，其中，同时形成电容器开孔和通路开孔使用半导体衬底。
19.根据权利要求17的方法，其中，同时形成电容器开孔和通路开孔使用电介质衬底。
20.根据权利要求17的方法，其中，在电容器开孔内形成电容器并在通路开孔内形成通路同时形成电容器和通路。
CN200810002917XA 2007-01-18 2008-01-11 芯片载体衬底及其制造方法 Expired - Fee Related CN101226914B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/624,436 2007-01-18
US11/624,436 US7719079B2 (en) 2007-01-18 2007-01-18 Chip carrier substrate capacitor and method for fabrication thereof

Publications (2)

Publication Number Publication Date
CN101226914A true CN101226914A (zh) 2008-07-23
CN101226914B CN101226914B (zh) 2010-06-02

Family

ID=39640439

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810002917XA Expired - Fee Related CN101226914B (zh) 2007-01-18 2008-01-11 芯片载体衬底及其制造方法

Country Status (4)

Country Link
US (2) US7719079B2 (zh)
JP (1) JP5089406B2 (zh)
CN (1) CN101226914B (zh)
TW (1) TWI409925B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826458B (zh) * 2009-03-02 2012-01-25 中芯国际集成电路制造(上海)有限公司 一种刻蚀方法及双重深度沟槽形成方法
CN102386240A (zh) * 2010-09-01 2012-03-21 台湾积体电路制造股份有限公司 圆柱形嵌入式电容器
CN102625576A (zh) * 2011-01-31 2012-08-01 精材科技股份有限公司 转接板及其形成方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101494B2 (en) * 2008-08-14 2012-01-24 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
SE534510C2 (sv) 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US8497564B2 (en) * 2009-08-13 2013-07-30 Broadcom Corporation Method for fabricating a decoupling composite capacitor in a wafer and related structure
US8558345B2 (en) * 2009-11-09 2013-10-15 International Business Machines Corporation Integrated decoupling capacitor employing conductive through-substrate vias
KR20120034410A (ko) 2010-10-01 2012-04-12 삼성전자주식회사 반도체 장치 및 제조 방법
FR2968129A1 (fr) * 2010-11-30 2012-06-01 St Microelectronics Sa Dispositif semi-conducteur comprenant un condensateur et un via de connexion électrique et procédé de fabrication
FR2968130A1 (fr) * 2010-11-30 2012-06-01 St Microelectronics Sa Dispositif semi-conducteur comprenant un condensateur et un via de connexion electrique et procede de fabrication
JP5275401B2 (ja) * 2011-04-18 2013-08-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP5275400B2 (ja) * 2011-04-18 2013-08-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US8912065B2 (en) 2012-06-15 2014-12-16 Nanya Technology Corporation Method of fabricating semiconductor device
FR3007197B1 (fr) * 2013-06-18 2016-12-09 St Microelectronics Crolles 2 Sas Procede de realisation d'une liaison electrique traversante et d'un condensateur traversant dans un substrat, et dispositif correspondant
KR102114340B1 (ko) * 2013-07-25 2020-05-22 삼성전자주식회사 Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법
KR102079283B1 (ko) 2013-10-15 2020-02-19 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
EP3123504A4 (en) * 2014-03-28 2017-12-13 Intel Corporation Tsv-connected backside decoupling
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10121849B2 (en) * 2015-11-16 2018-11-06 Micron Technology, Inc. Methods of fabricating a semiconductor structure
WO2018021001A1 (ja) * 2016-07-29 2018-02-01 株式会社村田製作所 薄膜キャパシタ、及び電子装置
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US10868107B2 (en) 2017-06-20 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor and method of forming the same
FR3077927B1 (fr) 2018-02-13 2023-02-10 St Microelectronics Crolles 2 Sas Capteur d'images a eclairement par la face arriere
JP7314001B2 (ja) * 2019-09-20 2023-07-25 株式会社東芝 コンデンサ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2733113B1 (fr) * 1995-04-14 1997-06-13 Europ Agence Spatiale Recepteur de signal a spectre etale
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US6198151B1 (en) * 1997-10-24 2001-03-06 Nippon Steel Semiconductor Corp. Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same
US6221769B1 (en) * 1999-03-05 2001-04-24 International Business Machines Corporation Method for integrated circuit power and electrical connections via through-wafer interconnects
TW405256B (en) * 1999-03-19 2000-09-11 Taiwan Semiconductor Mfg Manufacture method of storage node
US6322903B1 (en) * 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6498704B1 (en) * 2000-02-23 2002-12-24 Maxtor Corporation Disk drive with viscoelastic damper disposed between adjacent load beams
US6387772B1 (en) * 2000-04-25 2002-05-14 Agere Systems Guardian Corp. Method for forming trench capacitors in SOI substrates
JP2002217337A (ja) * 2001-01-17 2002-08-02 Sumitomo Metal Ind Ltd 実装部材及び実装部材の製造方法
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
KR100431810B1 (ko) * 2001-10-19 2004-05-17 주식회사 하이닉스반도체 반도체소자 및 엠아이엠 캐패시터 제조방법
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
KR100642633B1 (ko) * 2004-06-11 2006-11-10 삼성전자주식회사 엠아이엠 캐패시터들 및 그의 제조 방법
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
TWI248117B (en) * 2005-04-19 2006-01-21 Nanya Technology Corp Alignment mark and alignment method for the fabrication of trench-capacitor dram devices
JP4678720B2 (ja) * 2005-05-31 2011-04-27 三洋電機株式会社 回路基板およびその製造方法、半導体装置およびその製造方法
JP2007036126A (ja) * 2005-07-29 2007-02-08 Fujitsu Ltd 半導体装置とその製造方法
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826458B (zh) * 2009-03-02 2012-01-25 中芯国际集成电路制造(上海)有限公司 一种刻蚀方法及双重深度沟槽形成方法
CN102386240A (zh) * 2010-09-01 2012-03-21 台湾积体电路制造股份有限公司 圆柱形嵌入式电容器
CN102386240B (zh) * 2010-09-01 2013-12-11 台湾积体电路制造股份有限公司 圆柱形嵌入式电容器
CN102625576A (zh) * 2011-01-31 2012-08-01 精材科技股份有限公司 转接板及其形成方法
CN102625576B (zh) * 2011-01-31 2014-10-29 精材科技股份有限公司 转接板及其形成方法

Also Published As

Publication number Publication date
US20080173993A1 (en) 2008-07-24
CN101226914B (zh) 2010-06-02
TWI409925B (zh) 2013-09-21
US8173541B2 (en) 2012-05-08
JP5089406B2 (ja) 2012-12-05
TW200845347A (en) 2008-11-16
US7719079B2 (en) 2010-05-18
US20090301992A1 (en) 2009-12-10
JP2008177576A (ja) 2008-07-31

Similar Documents

Publication Publication Date Title
CN101226914B (zh) 芯片载体衬底及其制造方法
US7612359B2 (en) Microelectronic devices using sacrificial layers and structures fabricated by same
US6316329B1 (en) Forming a trench mask comprising a DLC and ASH protecting layer
TWI557809B (zh) 包含接觸結構與形成於接觸蝕刻停止層之側壁上之保護層的半導體設備以及製造半導體裝置的方法
US6169009B1 (en) Methods of etching platinum group metal film and forming lower electrode of capacitor
TWI403235B (zh) 埋藏式電路結構之製作方法
US5600170A (en) Interconnection structure of semiconductor device
US6103623A (en) Method for fabricating a tungsten plug structure and an overlying interconnect metal structure without a tungsten etch back or CMP procedure
JP3312604B2 (ja) 半導体装置の製造方法
KR20010020792A (ko) 에칭 방법 및 에칭 마스크
US6057230A (en) Dry etching procedure and recipe for patterning of thin film copper layers
US6346366B1 (en) Method for making an advanced guard ring for stacked film using a novel mask design
US11791258B2 (en) Conductive lines with subtractive cuts
KR100315039B1 (ko) 반도체 소자의 금속배선 형성방법
KR100507872B1 (ko) 반도체 장치 제조 방법
TWI744059B (zh) 半導體裝置的形成方法
KR20040093565A (ko) 반도체 소자의 제조방법
US20240168371A1 (en) Selective hardmask on hardmask
US20030045091A1 (en) Method of forming a contact for a semiconductor device
KR100500936B1 (ko) 반도체 소자의 콘택홀 형성방법
JPH11186388A (ja) 半導体装置の製造方法
KR20060076010A (ko) 반도체 소자의 제조방법
KR19980081869A (ko) 반도체 장치 및 그 제조 방법
KR20010077267A (ko) 반도체 장치 제조를 위한 소자 분리 방법
CN102054749A (zh) 半导体器件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171201

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171201

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210414

Address after: Hsinchu City, Taiwan, China

Patentee after: Taiwan Semiconductor Manufacturing Co.,Ltd.

Address before: Grand Cayman Islands

Patentee before: GLOBALFOUNDRIES INC.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602