KR100465093B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 본 발명은 원자층 적층 공정을 이용하여 콘택홀에 장벽 금속층인 WSiN층을 적층시키고, 핵생성 단계에서 상기 WSiN층 상에 텅스텐(W) 층을 적층시킨다. 이후, 통상의 화학 기상 증착 공정을 이용하여 상기 콘택홀을 텅스텐층으로 매립시킨다.
따라서, 고 단차비를 갖는 미세한 콘택홀에 연속적이고 균일하게 상기 WSiN층을 적층시킬 수가 있고, 또한 상기 WSiN층 상에 핵생성 단계의 텅스텐 층을 연속적이고 균일하게 적층시킬 수가 있다. 그러므로, 상기 콘택홀이 통상의 화학 기상 증착 공정에 의해 적층된 텅스텐층으로 완전 매립될 수가 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 고 단차비(aspect ratio)를 갖는 미세한 콘택홀의 내부 전면에 장벽 금속층을 적층시킴으로써 고융점 금속층의 콘택홀 매립 불량을 방지하도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 설계룰이 미세화되면서 모스 트랜지스터의 소오스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 특히, 금속 배선의 선폭이 축소되면, 게이트 전극과 금속배선을 콘택시키거나 소오스/드레인과 금속 배선을 콘택시키기 위한 콘택홀의 사이즈도 함께 축소된다. 이렇게 되면, 게이트 전극과 금속 배선의 콘택 저항이 증가하므로 금속 배선의 저항이 증가하고 결국에는 반도체 소자의 동작 속도가 늦어진다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다.
이러한 요구를 해결하기 위한 방안의 하나로 콘택 저항을 저감시키기 위해 최근에는 고융점 금속층, 예를 들어 텅스텐(W) 층이 사용되고 있다. 또한, 상기 텅스텐 층과 콘택 영역의 콘택 저항을 저감시키기 위해 장벽 금속층이 이들 사이에 형성되고 있다.
종래의 반도체 소자의 경우, 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 절연막(11)이 적층되고, 반도체 기판(10)의 콘택 영역 상에 상기 콘택 영역을 노출시키기 위한 콘택홀(12)이 형성되고, 콘택홀(12)의 내부와 함께 절연막(11) 상에 장벽 금속층(13)이 얇은 두께로 적층되고, 콘택홀(12)의 내부를 매립하기 위해 장벽 금소층(13) 상에 텅스텐층(15)이 두껍게 적층된다.
그런데, 종래에는 상기 장벽 금속층(13)을 위한 질화티타늄(TiN) 또는 질화텅스텐(WN) 재질을 반응성 스퍼터링 공정으로 상기 콘택홀(12)의 내부와 함께 상기 절연막(11) 상에 증착시킨다.
그러나, 상기 콘택홀(12)의 크기가 0.2μm 이하로 축소되고, 단차비(aspectratio)가 5 이상으로 커짐에 따라 상기 콘택홀(12)의 내부 전면에 상기 장벽 금속층(13)이 연속적으로 적층되기 어렵다. 그러므로, 상기 콘택홀(12)의 저부에 상기 장벽 금속층(13)이 적층되지 않는 현상이 다발하기 쉽다. 이는 상기 텅스텐층(15)을 상기 콘택홀(12)에 완전 매립시키는 것을 어렵게 만든다. 그 결과, 상기 콘택홀(12)의 저부에 빈 공간인 보이드(void)(16)가 형성되기 쉬우므로 상기 콘택홀(12)의 콘택 불량이 다발한다. 즉, 상기 콘택홀(12)에서의 전기적인 단선이 발생하거나 일렉트로마이그레이션 또는 스트레스마이그레이션의 금속 배선 신뢰도가 저하되기 쉽다.
최근에는 이러한 문제점을 개선하기 위해 장벽 금속층으로서 WSiN층을 사용하는 방법들이 제안되었으나, 이들 방법들은 여러 가지 측면에서 개선할 부분이 많이 있다.
따라서, 본 발명의 목적은 고 단차비를 갖는 미세한 콘택홀에서의 콘택 불량을 방지하는데 있다.
본 발명의 다른 목적은 고 단차비를 갖는 미세한 콘택홀의 내부 전면에 장벽 금속층을 연속적이고 균일하게 적층시킴으로써 고융점 금속의 콘택홀 매립 불량을 방지하는데 있다.
도 1은 종래 기술에 의한 반도체 소자의 콘택홀에 보이드(Void)가 형성된 콘택 불량 현상의 예를 나타낸 단면도.
도 2 내지 도 10은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 절연막을 형성하고 상기 절연막의 일부 영역에 콘택홀을 형성시키는 단계; 원자층 적층 공정을 이용하여 상기 콘택홀 및 상기 절연막에 WSiN층을 적층시키되, 상기 WSiN층의 단원자층을 SiH4가스 주입, 불활성 가스 퍼징, WF6가스 주입, 불활성 가스 퍼징, NH3가스 주입 및 불활성 가스 퍼징의 연속적인 싸이클로 적층시키는 단계; 원자층 적층 공정을 이용하여 상기 WSiN층 상에 텅스텐층을 적층시키는 단계; 및 통상의 화학 기상 증착 공정을 이용하여 텅스텐층을 상기 콘택홀에 매립시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 WSiN층과 상기 텅스텐층의 원자층 적층 공정을 하나의 동일한 반응 챔버에서 실시할 수 있다.
또한, 상기 WSiN층을 20~100Å의 두께로 적층시키는 것이 바람직하다. 상기 SiH4가스를 50~100 SCCM의 유량으로, 상기 WF6가스를 10~50 SCCM의 유량으로, 상기 NH3가스를 30~80 SCCM의 유량으로 각각 주입시키는 것이 바람직하다.
바람직하게는, 상기 SiH4가스와 상기 WF6가스를 1:5의 비율로 주입할 수 있다.
바람직하게는, 상기 텅스텐층을 200~600℃에서 적층시킬 수가 있다.
바람직하게는, 상기 텅스텐의 단원자층을 SiH4가스 주입, 불활성 가스 퍼징, WF6가스 주입 및 불활성 가스 퍼징의 연속적인 싸이클로 적층시킬 수가 있다.
또한, 상기 텅스텐층을 20~100Å의 두께로 적층시키는 것이 바람직하다.
바람직하게는, 상기 불활성 가스로서 알곤 가스와, 알곤 가스 및 수소 가스의 혼합 가스 중 어느 하나를 사용할 수 있다.
따라서, 본 발명은 고 단차비의 미세한 콘택홀을 장벽 금속층을 개재하여 텅스텐층을 완전 매립시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2 내지 도 10은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2를 참조하면, 먼저, 반도체 기판(10) 상에 산화막과 같은 절연막(11)을 충분한 두께로 형성한다. 여기서, 도면에 도시하지 않았으나 통상의 공정을 이용하여 상기 반도체 기판(10)의 활성영역을 정의하기 위하여 상기 반도체 기판(10)의 필드영역에 필드산화막을 형성하고 상기 활성영역에 트랜지스터의 소스/드레인과 게이트 전극 등을 미리 형성하여 둠은 자명하다. 이어서, 사진식각 공정을 이용하여 상기 반도체 기판(10)의 콘택 부분(도시 안됨)을 노출시키기 위해 상기 반도체 기판(10)의 콘택 부분 상의 절연막(11)을 식각시킴으로써 콘택홀(12)을 형성한다. 여기서, 상기 콘택홀(12)은 고단차비, 예를 들어 5 이상인의 단차비를 가지며, 크기가 0.2μm 이하로 축소된 미세한 콘택홀이다.
도 3 내지 도 6을 참조하면, 그런 다음, 원자층 적층(Atomic Layer Deposition: ALD) 공정을 위한 하나의 반응 챔버(도시 안됨)에 상기 반도체 기판(10)을 장착한 후 원자층 적층 공정을 이용하여 상기 반도체 기판(10)의 콘택홀(12)의 내부 전면과 함께 상기 절연막(11) 상에 WSiN층(21)을 적층한다.
이를 좀 더 상세히 언급하면, 도 3에 도시된 바와 같이, 상기 반응 챔버의 반응 가스 주입구를 통하여 반응 가스인 SiH4가스를 50~100 SCCM(standard cubic centimeter)의 유량으로 주입시킴으로써 상기 콘택홀(12)의 내부 전면과 함께 상기 절연막(11)의 상에 실리콘(Si) 단원자 층(21)을 적층시킨다. 여기서, 상기 SiH4가스를 도 4에서 설명할 WF6가스보다 먼저 주입하는 것은 상기 WF6가스에 의한 콘택홀(12)의 노출된 실리콘 표면의 손상을 방지시켜주기 위함이다.
도 4를 참조하면, 이후, 예를 들어 불활성 가스인 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 퍼징(purging) 가스로서 상기 반응 챔버의 내부로 주입함으로써 상기 반응 챔버 내에 남아있는 미반응 SiH4가스를 상기 반응 챔버로부터 완전히 배기시킨다. 그런 다음, 상기 반응 챔버의 반응 가스 주입구를 통하여 반응 가스인 WF6가스를 10~50 SCCM의 유량으로 주입시킴으로써 상기 실리콘(Si) 단원자 층(21) 상에 텅스텐(W) 단원자 층(23)을 적층시킨다. 여기서, 상기 WF6가스에 의한 콘택홀(12) 내의 실리콘 표면 손상을 방지하기 위해 상기 SiH4가스와 상기 WF6가스의 주입 비율을 1: 5로 유지시켜주는 것이 바람직하다.
도 5를 참조하면, 이후, 예를 들어 불활성 가스인 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 퍼징 가스로서 상기 반응 챔버의 내부로 주입함으로써 상기 반응 챔버 내에 남아있는 미반응 WF6가스를 상기 반응 챔버로부터 완전히 배기시킨다. 그리고 나서, 상기 반응 챔버의 반응 가스 주입구를 통하여 반응 가스인 암모니아(NH3) 가스를 30~80 SCCM의 유량으로 주입시킴으로써 상기 텅스텐(W) 단원자 층(23) 상에 질소(N) 단원자 층(25)을 적층시킨다. 이후, 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 퍼징 가스로서 상기 반응 챔버의 내부로 주입함으로써 상기 반응 챔버 내에 남아있는 미반응 암모니아(NH3) 가스를 상기 반응 챔버로부터 완전히 배기시킨다.
따라서, 상기 실리콘(Si) 단원자 층(21)과 상기 텅스텐(W) 단원자 층(23) 및 상기 질소(N) 단원자 층(25)의 순차적인 적층을 위한 1 싸이클의 원자층 적층 공정이 진행되고 나면, 상기 층들(21),(23),(25)이 서로 반응하여 단원자층의 WSiN층(27)이 형성된다. 이때, 상기 WSiN층(27)의 두께가 0.5~0.5~1.0Å 정도로 비교적 얇다. 한편, 상기 WSiN층(27)의 형성에 필요한 상기 층들(21),(23),(25)의 반응을 원활히 하기 위해 상기 층들(21),(23),(25)이 1 싸이클 적층되는 동안 상기 반응 챔버를 200~600℃의 범위에서 어느 특정한 온도로 일정하게 유지시키는 것이 바람직하다.
도 7을 참조하면, 이후, 상기 WSiN층(27)을 장벽 금속층으로서 적합한 비교적 두꺼운 두께를 형성하기 위해 상기 1 싸이클의 원자층 적층 공정을 원하는 횟수, 예를 들어 3회 반복 진행한다. 따라서, 최종적인 WSiN층(29)은 3층의 WSiN층(27)으로 구성된다. 이때, 상기 WSiN층(29)은 20~100Å의 두께를 갖는 것이 바람직하다.
한편, 설명의 편의상 WSiN층(29)이 3층의 WSiN층(27)으로 구성된 것을 도시하였으나, 3층 이상의 WSiN층(27)으로 구성시키는 것도 가능함은 자명한 사실이다.
도 8을 참조하면, 이어서, 상기 WSiN층(29)의 적층에 사용한 반응 챔버 또는 별도의 반응 챔버에 상기 반도체 기판(10)을 장착한 후 원자층 적층 공정을 이용하여 상기 WSiN층(29) 상에 텅스텐(W) 층(31)을 적층시킨다.
이를 좀 더 상세히 언급하면, 먼저, 상기 반응 챔버의 반응 가스 주입구를 통하여 반응 가스인 SiH4가스를 50~100 SCCM의 유량으로 주입시킴으로써 상기 WSiN층(29) 상에 실리콘(Si) 단원자 층(도시 안됨)을 적층시킨다. 이어서, 불활성 가스인 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 퍼징 가스로서 상기 반응 챔버의 내부로 주입함으로써 상기 반응 챔버 내에 남아있는 미반응 SiH4가스를 상기 반응 챔버로부터 완전히 배기시킨다. 그런 다음, 상기 반응 챔버의 반응 가스 주입구를 통하여 반응 가스인 WF6가스를 10~50 SCCM의 유량으로 주입시킴으로써 상기 실리콘(Si) 단원자 층 상에 텅스텐(W) 단원자 층(도시 안됨)을 적층시킨다. 이후, 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를퍼징 가스로서 상기 반응 챔버의 내부로 주입함으로써 상기 반응 챔버 내에 남아있는 미반응 WF6가스를 상기 반응 챔버로부터 완전히 배기시킨다.
따라서, 상기 WSiN층(29) 상에 단원자층의 텅스텐(W) 층(도시 안됨)이 적층된다. 한편, 상기 텅스텐층의 단원자층을 적층하기 위한 1 싸이클의 원자층 적층 공정이 진행 동안 상기 반응 챔버를 200~600℃의 범위에서 어느 특정한 온도로 일정하게 유지시키는 것이 바람직하다.
이후, 상기 텅스텐층을 두껍게 형성하기 위해 상기 1 싸이클의 원자층 적층 공정을 원하는 횟수만큼 반복 진행한다. 따라서, 최종적인 텅스텐층(31)이 두껍게 적층된다. 이때, 상기 텅스텐층(31)은 20~100Å의 두께를 갖는 것이 바람직하다.
따라서, 본 발명은 단원자 적층 공정을 이용함으로써 상기 텅스텐(W) 층(31)의 초기 핵생성(nucleation) 단계에서 상기 콘택홀(12) 내에 상기 텅스텐(W) 층(31)을 연속적이고 균일하게 적층시킬 수가 있다. 이는 고단차비를 갖는 미세한 콘택홀(12) 내에 도 9의 텅스텐층(33)을 완전 매립시키는 것을 보장하여 준다.
도 9를 참조하면, 그런 다음, 통상적인 화학 기상 증착 공정을 이용하여 상기 콘택홀(12)을 매립시키기에 충분한 두께로 텅스텐 층(33)을 상기 텅스텐층(31) 상에 적층시킨다. 이때, 상기 텅스텐 층(33)은 단원자 적층 공정에 의해 적층된 텅스텐 층(31)에 비하여 상당히 빠른 속도로 적층된다.
따라서, 상기 텅스텐층(33)은 상기 콘택홀(12)의 텅스텐층(31)이 연속적이고 균일하게 적층되어 있으므로 상기 콘택홀(12)을 완전 매립시킬 수가 있다. 따라서,본 발명은 상기 콘택홀(12)이 고 단차비를 갖는 미세한 콘택홀임에도 불구하고 상기 콘택홀(12)에서 텅스텐층(33)이 불완전 매립되는 불량 현상의 발생을 억제시킴으로써 콘택홀(12)에서의 전기적인 단선이나 일렉트로마이그레이션 또는 스트레스마이그레이션의 금속 배선 신뢰도 저하를 방지할 수 있다.
도 10을 참조하면, 통상적인 화학적 기계적 연마(chemical mechanical polishing) 공정을 이용하여 콘택홀(12) 외측의 텅스텐층(33)을 완전히 제거시키고 콘택홀(12) 내의 텅스텐층(33)을 상기 절연막(11)에 평탄화시킨다. 마지막으로, 상기 텅스텐층(33)과 함께 절연막(11) 상에 금속 배선으로서 알루미늄(Al) 층(35)을 적층시키고 사진식각공정을 이용하여 상기 알루미늄(Al) 층(35)을 원하는 금속 배선의 패턴으로 형성시킨다.
한편, 본 발명은 설명의 편의상 콘택홀을 기준으로 설명하였으나, 콘택홀 이외에 비아홀에도 동일하게 적용시킬 수가 있음은 자명한 사실이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 원자층 적층 공정을 이용하여 콘택홀에 장벽 금속층인 WSiN층을 적층시키고, 핵생성 단계에서 상기 WSiN층 상에 텅스텐(W) 층을 적층시킨다. 이후, 통상의 화학 기상 증착 공정을 이용하여 상기 콘택홀을 텅스텐층으로 매립시킨다.
따라서, 본 발명은 원자층 적층 공정을 이용함으로써 고 단차비를 갖는 미세한 콘택홀에 연속적이고 균일하게 상기 WSiN층을 적층시킬 수가 있고, 또한 상기WSiN층 상에 핵생성 단계의 텅스텐층을 연속적이고 균일하게 적층시킬 수가 있다. 그러므로, 상기 콘택홀이 통상의 화학 기상 증착 공정에 의해 적층된 텅스텐층으로 완전 매립될 수가 있다.
따라서, 본 발명은 상기 콘택홀의 저부에 빈 공간인 보이드가 형성되는 것을 방지할 수 있기 때문에 상기 콘택홀에서의 전기적인 단선이 발생하거나 일렉트로마이그레이션 또는 스트레스마이그레이션의 금속 배선 신뢰도가 저하되는 콘택 불량 현상을 방지할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (11)

  1. 반도체 기판 상에 절연막을 형성하고 상기 절연막의 일부 영역에 콘택홀을 형성시키는 단계;
    원자층 적층 공정을 이용하여 상기 콘택홀 및 상기 절연막에 WSiN층을 적층시키되, 상기 WSiN층의 단원자층을 SiH4가스 주입, 불활성 가스 퍼징, WF6가스 주입, 불활성 가스 퍼징, NH3가스 주입 및 불활성 가스 퍼징의 연속적인 싸이클로 적층시키는 단계;
    원자층 적층 공정을 이용하여 상기 WSiN층 상에 텅스텐층을 적층시키는 단계; 및
    통상의 화학 기상 증착 공정을 이용하여 텅스텐층을 상기 콘택홀에 매립시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 WSiN층과 상기 텅스텐층의 원자층 적층 공정을 하나의 동일한 반응 챔버에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 WSiN층을 20~100Å의 두께로 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 SiH4가스를 50~100 SCCM의 유량으로, 상기 WF6가스를 10~50 SCCM의 유량으로, 상기 NH3가스를 30~80 SCCM의 유량으로 각각 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 SiH4가스와 상기 WF6가스를 1:5의 비율로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 텅스텐층을 200~600℃에서 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 텅스텐의 단원자층을 SiH4가스 주입, 불활성 가스 퍼징, WF6가스 주입 및 불활성 가스 퍼징의 연속적인 싸이클로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 텅스텐층을 20~100Å의 두께로 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항 또는 제 9 항에 있어서, 상기 불활성 가스로서 알곤 가스와, 알곤 가스 및 수소 가스의 혼합 가스 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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