KR19990030018A - 다층막 형성 방법 - Google Patents

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Abstract

본 발명은, 반도체 장치에서, 제 1 전도층 및 제 2 전도층을 접속하는 구조를 형성하는 방법에 있어서, 제 1 전도층 상에 절연막을 성막하는 단계와, 제 1 전도층의 표면이 부분적으로 노출되어 있는 절연층에 홀을 형성하는 단계와, 적어도 홀내에 노출되어 있는 제 1 전도층의 표면 상에 티탄층을 형성하는 단계와, 상기 티탄층의 표면을 질화 처리하는 단계와, 상기 티탄층 표면의 질화 처리되지 않은 부분을 산화 처리하는 단계와, 상기 티탄층 상에 질화 티탄층을 형성하는 단계와, 상기 질화 티탄층 상에 제 2 전도층을 형성하는 단계를 포함하는 방법을 제공한다.

Description

다층막 형성 방법
본 발명은, 반도체 회로 장치에 있어서, 티탄(Ti)막 등의 다층막을 전극 및 배선(wiring) 사이에 형성하는 방법에 관한 것이다.
최근, 반도체 장치의 제조에 있어서, 회로 소자의 고밀도화 및 고집적화를 위한 요구를 만족시키기 위해, 다층 배선 구조가 반도체 회로로서 이용되는 경향에 있다. 이러한 상황에 있어서는, 콘택트 홀을 통해 실리콘 기판에 형성된 회로 소자와 상부 배선층을 전기적으로 접속하기 위한 기술 및 비아 홀을 통해 상부 배선층과 하부 배선층간을 서로 결합하기 위한 기술이 중요하게 된다. 더욱 상세하게는, 금속을 콘택트 홀 및 비아 홀내에 매립하기 위한 기술이 중요하게 된다.
콘택트 홀 및 비아 홀내에 매립되는 금속으로서, 알루미늄(Al) 또는 텅스텐(W), 또는 앞서 언급한 금속을 주체로 하는 합금이 일반적으로 이용된다. 그러나, 금속 및 합금이 실리콘 기판이나 Al 배선과 직접 접촉하는 경우, 추후의 단계에서 어닐링(annealing) 처리되면, Al이 상기 접촉 금속을 흡수하기 때문에, 그들 사이의 경계 부분에서, 매립된 금속과 Si 또는 Al의 합금이 형성되기 쉽다고 하는 문제가 있다. 이 합금이 큰 전기 저항을 갖기 때문에, 이러한 합금의 형성은 바람직하지 못하다. 이 큰 전기 저항 때문에, 이러한 합금은 최근 장치에 대해 요구되는 전력 절약화 및 고속 동작에 악영향으로 작용한다.
또한, W 또는 W합금을 콘택트 홀의 매립층으로서 이용하는 경우, W 또는 W합금 매립에 이용하기 위한 WF6가스가 Si 기판으로 칩입하여 장치의 전기적 특성을 열화시키기 때문에, 역시 바람직하지 못하다.
앞서 언급한 원하지 않는 특징을 방지하기 위해, 콘택트 금속층이 Si 기판 및 콘택트 홀 또는 비아 홀내의 내부벽 상에 베리어층으로서 형성되어, 이 콘택트 금속층이 매립 금속층 및 Si 기판 또는 내부벽 사이에 개재될 수 있다.
콘택트 금속층으로서는, Ti막 및 TiN막의 2층막 구조의 것이 일반적으로 이용된다. 2층의 콘택트 금속층은 통상적으로 물리적 증착(physical vapor deposition;PVD)에 의해 형성된다. 그러나, 회로 장치의 미세화 및 고집적화의 경향에 따라, 홀의 선폭 및 개구경이 작아지고 있다.
최근, 이에 부가하여, 홀이 고 아스펙트비(higher aspect ratio)로 형성되는 경향에 있다. 이들 사정을 감안하여, 화학적 증착(chemical vapor deposition;CVD) 방법이 보다 많이 이용되는데, 그 이유는, CVD 방법도 고 아스펙트비의 홀을 형성하기에 적절하기 때문이다.
그러나, TiCl4가 CVD 방법의 반응 가스로서 이용되는 경우에는, 반응 생성물로서 Cl2및 HCl을 생성한다. 이들 가스가 Ti막을 에칭하기 때문에, TiN막이 Ti막과 충분히 접합하지 못하게 된다. 그 결과로서, TiN막이 Ti막으로부터 박리함으로써, 콘택트 저항을 증가시킨다.
콘택트 저항의 증가를 극복하기 위해, 본 발명자들은 Ti막 표면을 질소 가스 및 수소 가스로 질화한 후, TiN막을 성막하는 방법을 제안했다(USP 제941,272호).
이 방법에 따르면, Ti막의 표면이 얇은 질화막으로 보호되고 있기 때문에, Ti막의 에칭이 방지되어, 콘택트 저항을 작게 한다.
그러나, 이와 같이 Ti막의 표면에 형성된 얇은 질화막이 항상 Ti막 표면의 에칭 방지에 충분한 효과를 나타내는 것은 아니다. 사실상, TiN막이 Ti막으로부터 때때로 박리함으로써, 콘택트 저항을 증가시킨다고 알려져 있다.
막 박리의 발생은, Ti막 상에 TiN막을 성막하는 경우에 한정되는 것이 아니라, Ti막 상에 할로겐 함유 가스를 사용하여 다른 유형의 막을 성막하는 경우에도 발생할 수 있다. 따라서, 막 박리를 극복하는데 효과적인 수단을 찾아내는 것이 요구되고 있다.
앞서 언급한 문제점을 극복하기 위해, 본 발명은, 반도체 장치에서, 제 1 전도층 및 제 2 전도층을 접속하는 구조를 형성하는 방법에 있어서,
제 1 전도층 상에 절연막을 성막하는 단계와,
제 1 전도층의 표면이 부분적으로 노출되어 있는 절연층에 홀을 형성하는 단계와,
홀내에 노출되어 있는 상기 제 1 전도층의 표면 상에 티탄층을 형성하는 단계와,
상기 티탄층의 표면을 질화 처리하는 단계와,
상기 티탄층 표면의 질화 처리되지 않은 부분을 산화 처리하는 단계와,
상기 티탄층 상에 질화 티탄층을 형성하는 단계와,
상기 질화 티탄층 상에 상기 제 2 전도층을 형성하는 단계를 포함하는 방법을 제공한다.
다른 국면에 있어서, 본 발명은, 반도체 장치에서, 제 1 전도층과 제 2 전도층 사이에 개재된 다층막을 형성하는 방법에 있어서,
상기 제 1 전도층 상에 티탄층을 형성하는 단계와,
상기 티탄층의 표면을 질화 처리하는 단계와,
상기 티탄층의 표면의 적어도 질화 처리되지 않은 부분을 산화 처리하는 단계와,
상기 티탄층 상에 CVD(chemical vapor deposition)에 의해 다른 막을 형성하는 단계와,
상기 다른 막 상에 상기 제 2 전도층을 형성하는 단계를 포함하는 방법을 제공한다.
또 다른 국면에 있어서, 본 발명은, 제 1 전도층과 제 2 전도층 사이에 개재된 다층막을 형성하는 방법에 있어서,
상기 제 1 전도층의 표면 상에 다층막의 하부층으로서 작용하는 티탄층을 형성하는 단계와,
상기 티탄층 표면의 주요 부분(major portion)을 질화 처리하는 단계와,
상기 티탄층 표면의 나머지 부분(remaining portion)을 산화 처리하는 단계와,
상기 티탄층 상에, 상기 다층막의 상부층으로서 작용하는 질화 티탄층을 형성하는 단계를 포함하는 방법을 제공한다.
제 1 및 제 2 전도층은 전형적으로 전기적으로 접속가능한 부재들의 조합인데, 이 부재들은 반도체 기판에 형성된 확산층, 상기 반도체 기판 위에 형성된 금속 배선층 및 절연층의 홀내에 매립된 금속 플러그(metal plug)로 구성되는 그룹으로부터 선택된다.
또한, 본 발명의 부가적인 목적 및 이점은 이하의 명세서에서 설명될 것이고, 일부분은 명세서로부터 분명해지거나, 본 발명의 실시예에 의해 알 수 있다. 이하에서 구제적으로 지적하는 장치 및 그의 조합에 의해, 본 발명의 목적 및 이점은 구현될 것이다.
본 명세서에 포함되어 일부를 구성하는 첨부 도면은, 본 발명의 바람직한 실시예를 현재 나타내고, 앞서의 전반적인 설명과 함께 이하의 바람직한 실시예의 상세한 설명은, 본 발명의 원리를 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 베리어 금속막을 형성하는 방법을 설명하는 도면,
도 2는 본 발명의 실시예에 따라 형성된 반도체 장치의 단면도,
도 3은 본 발명에 따른 방법을 실시하는데 사용하기 위한 다중 챔버형 성막 시스템의 개략도,
도 4는 도 3에 도시한 성막 시스템의 Ti 형성 장치의 구조를 도시하는 도면,
도 5는 콘택트-저항비 대 홀 크기를 나타내는 그래프.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 절연막
3 : 콘택트 홀 4 : 확산층
5 : Ti막 6 : 질화 처리막
7 : TiN막 8 : 콘택트 금속층
9 : Al층 10 : 반송 챔버
11, 12 : 카셋트 챔버 14 : Ti 성막 챔버
16 : TiN 성막 챔버 17 : Al 성막 챔버
W : 반도체 기판
이하, 첨부 도면을 참조하여, 본 발명의 실시예에 대하여 상세히 설명한다.
도 2는 본 발명의 다층막을 형성하는 방법에 따라 형성된 반도체 장치의 부분 단면도를 도시한다.
콘택트 홀(또는 비아 홀)(3)은 실리콘 반도체 기판(1)에 성막된 회로 소자(예를 들면, 소자 전극으로서 작용하는 확산층(4))를 노출시키기 위해 절연층(2)에 형성된다. 그 후, Ti막(5) 및 TiN막(7)으로 구성된 콘택트 금속(베리어 금속)층(8)은 콘택트 홀(또는 비아 홀)(3)의 벽 상과 확산층(4) 상에 형성된다. 그 후, 배선으로서 작용하는 Al층(9)이 콘택트 홀(3)내에 매립된다.
다음에, 본 발명의 요점인, Ti막(5)을 질화 처리한 후에 산화 처리하는 이유에 대하여 설명할 것이다.
본 발명자들은 콘택트 저항의 증가를 극복하기 위해, Ti막을 통상적인 방법으로 질화 처리할 때 막 박리가 발생하는 이유를 조사하였다.
그 결과, 그들은, 통상적인 질화 처리 방법으로는 Ti막 표면이 완전하게 질화 처리되지 않아, 활성화된 Ti가 N로 종결(terminate)(반응(react))되지 않고서 여전히 잔존한다는 것을 발견하였다. 또한 그들은, 잔존하는 Ti가, TiN막이 연속적으로 Ti막 상에 형성될 때에 발생되는 할로겐 함유 가스(예를 들면, Cl2및 HCl)와 반응한다는 것을 조사하여 밝혀냈다.
또한, 그들은, 잔존하는 활성화 Ti를 산화시킬 수 있어서 할로겐 함유 가스와의 반응이 방지된다는 것을 발견하였다. 산소가 티탄(Ti)과 높은 친화력을 가지고 있기 때문에, 막 표면 상에 잔존하는 활성 Ti는 틀림없이 산소로 종결될 수 있다.
산화티탄(TiO2)이 고저항을 나타내기 때문에, 이 방법은 TiO2의 형성을 회피하는 일반적인 방법이었다. 그러나, 본 발명에 있어서는, TiN막 표면 상에 잔존하는 Ti를 대담하게 산화하였다. 질화 처리 프로세스에서 N으로 종결되지 않은 소량의 Ti가 존재하기 때문에, Ti 산화가 다소 악영향을 미칠 것이다. 따라서, Ti 및 할로겐 함유 가스 사이의 반응을 효과적으로 방지할 수 있다.
이하, 도 1a 내지 도 1e의 제조 단계를 참조하여 본 발명의 베리어 금속 형성 방법을 설명할 것이다.
도 1a에 도시한 바와 같이, 우선, 산화실리콘막과 같은 절연막(2)을 반도체 기판(1) 상에 성막하며, 그 후 콘택트 홀(3)을 형성한다. 확산층(4)을 콘택트 홀(3)의 개구로 불순물을 도핑하여 형성한다.
도 1b에 도시한 바와 같이, Ti막(5)를 콘택트 홀(3)의 벽, 확산 영역(4) 및 절연층(2) 상에 형성한다. Ti막(5)을 PVD법 또는 CVD법으로 형성한다.
도 1c에 도시한 바와 같이, Ti막(5)의 표면을, 얇은 질화 처리막(6)을 성막하기 위해 질소 함유 프로세싱 가스로 질화 처리한다. 질소 함유 프로세싱 가스로서는, N2가스, NH3가스 등이 사용될 수 있다. 그러나, 반응 생성물이 존재하면, 막 박리를 야기하기 위해 질화 처리될 것이다. 이러한 관점에서, 특히, N2-H2가스 혼합물이 특히 바람직하다. 질소 함유 프로세싱 가스를 공급하는 동안에는 기판을 가열하는 것만이 질화 처리에 영향을 미칠 수 있다. 그러나, 플라즈마 분위기중에서 막을 질화 처리하는 것이 바람직하다.
Ti막(5)의 표면 상에 존재하는 대부분의 활성 티탄(Ti)은 이 질화 처리 프로세스에서 종결된다. 그러나, N으로 종결되지 않은 Ti가 소량 존재한다.
도 1d에 도시한 바와 같이, 그 후, 본 발명에서는 질소 분자(N)로 종결되지 않아 Ti막(5)의 표면 상에 잔존하는 Ti를, 질화 처리한 후, Ti막(5)에 산소 함유 가스를 공급하여 Ti와 높은 친화력을 갖는 산소(O)로 종결하는 것을 고안하였다.
이 방법에 있어서, 차후의 CVD-TiN 성막 단계에서, Ti막(5)이 Cl2가스 또는 HCl 가스에 의해 에칭되는 것을 방지할 수 있다. 이하에 사용되는 산소 함유 가스와 같이, Ti를 산화 처리할 수 있는 한 모든 가스가 사용될 수 있다. 예를 들어, 활성 산소(예컨대, O2가스, 공기, O3), H2O, N2O, NO2를 사용할 수 있다. 산화 처리 온도는 가스의 종류에 따라 적절하게 결정할 수 있다. 그러나, O2또는 공기를 사용할 때에는 상온에서도 충분히 산화시킬 수 있다.
산화 처리는, Ti막의 질화 처리후, Ti 성막 챔버내에 반도체 기판을 배치한 상태로 산소 함유 가스를 도입함으로써 실행할 수도 있고, TiN 성막 챔버내로 기판을 이송한 후에 그 챔버 내부에 산소 함유 가스를 도입함으로써 실행할 수도 있다. 대안적으로, 산화 처리를, 질화 처리가 완료한 후, 기판을 대기중에 노출시킴으로써 실행할 수도 있다.
산화 처리후, 도 1e에 도시한 바와 같이, 질화 처리막(6)이 성막된 Ti막(5)의 위에, CVD로 TiN막(7)을 성막한다. 이 경우, 반응 가스로서 TiCl4와 NH3또는 모노 메틸 하이드라진(monomethylhydrazine;MMH)이 이용되고, 캐리어 가스로서 N2가 이용된다. 이와 같이 TiN막(7)을 형성함으로써 질화 처리막(6)은 TiN(7)의 일부로 된다. 그 결과, Ti막(5) 및 TiN막(7)의 2층으로 이루어지는 콘택트 금속층(8)이 형성된다. 이들 Ti막(5) 및 TiN막(7)은 예를 들면 각각 약 50nm의 두께로 성막된다.
그 후, 이 콘택트 금속층(8) 상에 배선층으로서 Al층(9)을 형성하고 콘택트 홀(3)내의 매립층과 배선을 동시에 형성한다. 이러한 방법으로, 도 2에 도시한 구조를 얻는다.
콘택트 홀(3)내에 Al층(9)을 매립함으로써, 반도체 기판(1)의 확산 영역(4)과 배선층이 전기적으로 도통한다. 이 경우에, 콘택트 금속층(8)의 존재에 의해 Al과 Si의 반응을 방지할 수 있기 때문에, 고저항 화합물의 형성을 회피한다. 본 실시예에서, Al을 배선층으로서 사용하더라도, 배선층의 재료가 Al에 한정되는 것은 아니다. Al합금, W 또는 W합금을 사용할 수 있다. 본 발명의 응용으로서 콘택트 홀에 한정하지 않고, 본 발명을 비아 홀에도 적용할 수 있다.
다음에, 본 발명의 콘택트 금속을 형성하는 방법을 실시하기 위한 성막 장치를 설명할 것이다.
도 3은 본 발명의 성막 방법을 실시하기 위한 CVD 금속 성막 시스템의 개략도이다.
이 시스템은 소위 클러스터툴형(cluster-tool type) 또는 다중 챔버형(multi-chamber type)이라고 불린다. 더욱 상세하게는, 중앙에 반송 챔버(10)가 배치되고, 그 주위에 2개의 로드/언로드 카셋트 챔버(11, 12), 탈가스용 챔버(13), Ti 성막 챔버(14), 프리-클리닝 챔버(15), TiN 성막 챔버(16), Al 성막 챔버(17) 및 냉각실(18)이 마련되며, 챔버(10)와 이들 구성 요소(11, 12, 13, 14, 15, 16, 17) 사이에 게이트 밸브가 개재되어 있다. 각 챔버들은 프로세싱에 필요한 배기 기능, 내부 장치 및 주변 장치를 갖는 메인 챔버 몸체를 갖는다.
도 4는 주로 성막 챔버(14)로 구성되는 성막 장치의 상세한 구조를 도시한다.
이 Ti 성막 챔버(14)는 사실상 실린더 형상의 메인 챔버(21)로 구성되어 있다. 기밀하게 구성된 메인 챔버(21)에서, 반도체 기판 W(대상물)가 실린더형의 지지부재(23)에 의해 지지된 채로 서셉터(22) 상에 수평으로 마련된다.
서셉터(22)의 외연부에는 반도체 기판 W를 가이드하기 위한 가이드링(24)이 제공되어 있다. 히터(25)가 서셉터(22)에 매립되어 있다. 이 히터(25)는 전원(26)으로부터 전류를 공급함으로써 반도체 기판 W를 소정의 온도로 가열한다. 히터(25)의 온도는 메인 챔버에 부착된 온도 센서(도시하지 않음)의 검출 신호를 근거하여 콘트롤러(27)(전원(26)에 접속되어 있음)에 의해 제어된다.
서셉터(22) 상에 마련된 반도체 기판 W와 대향하도록 메인 챔버(21)의 천정벽(21a)에 샤워 헤드(30)가 마련되어 있다. 다수의 가스 배출 구멍(30a)이 기판 W와 대향하는 샤워 헤드의 표면에 마련된다. 다수의 구멍을 갖는 분산판(32)이 샤워 헤드(30)의 내부 공간(31)에 수평으로 설치된다.
메인 챔버(21)의 천정벽(21a)의 중앙에 샤워 헤드(30)로 가스를 도입하기 위한 가스 도입구(33)가 마련되어 있다. 이 가스 도입구(33)에는 가스 공급관(35)이 접속되어 있다.
가스 공급관(35)에는 H2원(source)(36), Ar원(37), TiCl4원(38), N2원(39), O2원(40)이 각각 배관(35a∼35e)를 거쳐 접속된다. 이들 가스원으로부터 소망하는 가스가 가스 공급관(35) 및 샤워 헤드(30)를 통해 메인 챔버(21)내로 공급된다.
성막시에, H2원(36), Ar원(37) 및 TiCl4원(38)으로부터, 각각 소정량으로 공급된 H2가스, Ar 가스 및 TiCl4가스를 혼합하여 반도체 웨이퍼 W에 Ti막이 성막된다.
질화 처리시에는, N2원(39), H2원(36)으로부터 각각 N2가스 및 H2가스가 공급된다. 그 후, 산화 처리시에는 O2원(40)으로부터 O2가스가 공급된다. 또, 각 가스원에 접속된 배관(35a∼35e)에는, 각각 가스 공급의 개시/완료 제어용 밸브(41a∼41e) 및 가스 유량 제어용 질량 유량 제어기(42a∼42e)가 마련되어 있다.
메인 챔버(21)의 천정벽(21a)에는 매칭 회로(43)를 거쳐 고주파 전원(44)이 접속된다. 이 고주파 전원(44)은, 플라즈마를 형성하도록 천정벽(21a)을 통해 메인 챔버(21)내에 인가된다. 메인 챔버(21)의 천정벽(21a)과 측벽 사이는, 절연 부재(34)로 전기적으로 절연되어 있다. 메인 챔버(21)는 접지되어 있다.
메인 챔버(21)의 바닥(21b)에는, 배기 포트(28)가 마련되어 있다. 메인 챔버(21)는 내부 압력을 소망하는 압력으로 설정하기 위해 배기 포트(28)를 통해 배기계(29)에 의해 배기된다.
TiN 성막 챔버(16)는, 가스원으로서 마련되어 있는 TiCl4원, NH3원 및 MMH원을 제외하고, Ti 성막 챔버(14)와 유사한 구성을 가지고 있다. 또한, Al 성막 챔버(17)도, 원료로서 다이메틸 알루미늄 하이드라이드(dimethyl aluminum hydride;DMAH) 등을 가스화하여 이용하고, 캐리어 가스로서 H2를 이용하는 것을 제외하고는, Ti 성막 챔버(14)와 유사한 구성을 가지고 있다.
앞서 언급한 금속 CVD 형성 시스템에 있어서, 반송 아암(19)에 의해 로드 카세트 챔버(11)로부터 반도체 기판 W가 낱장씩 취출되고, 프리 클리닝(pre-cleaning) 챔버(15)에 장착되어, BrCl3으로 표면 산화물 등을 제거한다. 다음에, 반송 아암(19)으로 탈가스용 챔버(13)내에 반도체 기판 W를 전송하고, 반도체 기판 W를 탈가스시킨다.
그 후, 반송 아암(19)으로 반도체 기판 W를 Ti 성막 챔버(14)의 메인 챔버(21)내에 장착하여, 서셉터(22) 상에 탑재한다. 메인 챔버(21)는 배기계(29)에 의해 배기됨으로써, 고진공 상태로 유지되어 있다. 그 후, 메인 챔버(21)에 프로세싱 가스 혼합물을 도입하여 1 Torr의 압력으로 설정한다. 다음에, 반도체 기판이 450∼600℃의 온도로 유지되는 동안, Ar 가스, H2 가스 및 TiCl4가스를 포함하는 프로세싱 가스 혼합물이 소정의 유량(예컨대, Ar:1SLM, H2:1SLM, TiCl4:10sccm)으로 샤워 헤드(30)로부터 공급된다. 이러한 상태에서, 고주파 전압을 고주파 전원(44)으로부터 메인 챔버(21)내로 공급하여 플라즈마를 생성한다. 그 후, 반도체 기판 W 상에 Ti막(5)의 형성을 소정 시간동안 실행한다.
성막 종료후, Ar 가스 및 TiCl4의 공급을 중단한다. 그 후, 반도체 기판 W는 Ti 성막 챔버에서 가스들이 배출되는 동안에 메인 챔버(21)에서 질화 처리된다. 다음에, Ti막이 질화 처리된다. 우선, N2-H2가스 혼합물이 샤워 헤드(30)로부터 공급된다. N2가스 및 H2가스가, 예를 들어, 각각 500sccm 및 1500sccm의 소정의 유량으로 공급되어, 메인 챔버(21)의 내부 압력이 약 1 Torr로 설정된다. 동시에 고주파 전압을 고주파 전원으로부터 메인 챔버(21)로 인가하여 플라즈마를 발생시킨다. 이 질화 처리의 결과로서, Ti막(5)의 표면 상에 얇은 질화 처리막(6)이 형성된다.
다음에, 메인 챔버(21)에서 Ti막 표면을 산화(질화 처리후의 산화 처리(post-nitriding oxidation))시킨다. 더욱 상세하게는, N2가스 및 H2가스의 공급을 정지시킨 후, 메인 챔버(21)내로 공급된 O2가스가 질화 처리막(6)의 표면에 잔존하고 있고 N으로 종결되지 않은 활성화된 Ti를 산화시킨다. 이 방법으로, 산소로 활성 Ti를 종결시킨다.
질화 처리막(6)의 산화 처리가 종료한 후, 반송 아암(19)에 의해 반도체 기판 W를 Ti 성막 챔버(14)(메인 챔버(21))로부터 반송 챔버(10)로 반출하고, 그 후, TiN 성막 챔버(16)의 메인 챔버내로 반입한다.
TiN 성막 챔버(16)는 Ti막 성막 챔버(14)와 유사하게 구성된다. 이 메인 챔버는 배기계에 의해 배기됨으로써, 고진공 상태로 유지되어 있다. 서셉터에 마련된 히터에 의해 반도체 기판 W를 예를 들어, 550∼650℃의 온도로 가열한다. 프로세싱 가스로서, N2가스, NH3가스 및 MMH 가스, 또는 TiCl4중 어느 하나가 사용된다. 샤워 헤드로부터 소정 유량(예컨대, N2:100sccm, NH3:500sccm, TiCl4:20sccm)의 각 가스들이 공급되어 메인 챔버의 내부 압력이 약 0.3 내지 0.5 Torr로 된다. 고주파 전압을 인가하지 않고서 소정 시간동안 TiN막(7)을 성막 처리한다. 그 결과, Ti막(5) 상의 얇은 질화 처리막(6)은 TiN막(7)의 일부로서 집적화된다.
이렇게 하여, TiN막(7)의 성막이 완료된 후, 즉, 2층 구조의 콘택트 금속층이 형성된 후, 반도체 기판 W를 TiN 성막 챔버(16)으로부터 반출하고, 반송 챔버(10)로 전송하며, 그 후, Al 성막 챔버(17)로 반입한다.
Al 성막 챔버(17)에서, DMAH 및 H2 가스를 함유하는 프로세싱 가스를 이용하여 CVD법으로 콘택트 금속층(8) 상에 Al층(9)을 형성하고, 콘택트 홀(3)의 매립과 배선의 형성을 실행한다.
이에 따라, 소망하는 구조의 반도체 기판 W가 냉각 챔버(18)에서 냉각되고, 언로드 카세트 챔버(12)에 수납된다.
앞서 언급한 성막 시스템에 있어서, Ti 성막 챔버(14)에서 CVD법에 의해 성막된다. 그러나, PVD법에 의해 성막할 수도 있다. 또한, 산소 함유 가스로서 O2가스를 Ti 성막 챔버(14)로 공급하여 산화를 실행한다. 그 대신에, 질화 처리후에 반도체 기판 W를 TiN 성막 챔버(16)에 반입하고, TiN막의 성막 처리에 앞서 산화 처리를 실행할 수도 있다. 대안적으로, 다른 별개의 프로세싱 챔버에서 산화 처리를 실행할 수도 있다.
특단의 O2가스를 공급하지 않고서, 반도체 기판을 대기중에 노출시킴으로써 산화 처리를 실행할 수도 있다. 예를 들어, Ti 성막 챔버(14)에서 Ti막을 성막하고 질화 처리한 후, 임시로 언로드 카세트 챔버(12)로 전송하고, 대기중에 노출한다. 이 경우, 대부분의 Ti막 표면이 질화 처리된다. 따라서, TiO2막이 적은 부분에 한정되어 성막되기 때문에, 전기 접촉에 거의 악영향을 미치지 않는다.
설명한 바와 같이, 본 발명의 실시예에 있어서, 산화 처리로 활성 Ti(Ti막 질화 처리로 종결되지 않음)을 종결(산화)시킬 수 있다. 그 결과, 그 후의 TiN 성막 단계에서의 TiCl4에 의한 Ti막(5) 에칭을 방지할 수 있다. 더욱 상세하게 설명하면, Ti막의 표면에는 얇은 질화 처리막(6)이 존재하고 그 표면에 형성된 일부 산화물만이 존재한다. 이들은 TiCl4에 의해 거의 에칭되지 않기 때문에, Ti막의 에칭을 방지한다. 따라서, 콘택트 금속이 박리함으로써 콘택트 저항이 증가하는 것을 성공적으로 방지할 수 있다.
이와 같이 산화 처리함으로써 나타나는 효과를 실험을 한 결과에 대하여 설명한다. 그 실험의 결과를 이하에 설명할 것이다.
우선, 상술한 바와 같은 다수의 콘택트 홀을 갖는 반도체 기판에 20nm두께의 Ti막을 형성한다. 플라즈마내에서 반도체 기판을 질화 처리하고, 공기중에서 산화 처리한 후, 그 위에 50nm두께의 TiN막을 형성한다. 반면에, 플라즈마내에서 반도체 기판을 질화 처리하고, 그 위에 TiN막을 형성한다. 이들 모두에 대하여 콘택트 저항을 측정한다.
콘택트 저항을 측정한 결과를 도 5에 도시한다. 질화 처리만을 실시한 반도체 기판의 콘택트 저항값을 참조부호 a로 표기한다. 질화 처리 및 산화 처리 모두를 실시한 반도체 기판의 콘택트 저항값을 참조부호 b로 표기한다. 콘택트 저항비(a/b)는 각 홀의 크기에 대하여 결정된다.
도 5에 도시하는 바와 같이, 질화 처리를 한 후에 산화 처리를 실행한 본 발명의 막은 항상 낮은 콘택트 저항을 나타낸다. 본 발명의 이점은, 홀의 크기가 0.3μm이하인 경우에 특히 효과가 크며, 예를 들면, 홀의 크기가 0.25μm인 경우에 콘택트 저항비(a/b)가 3.5를 나타낸다.
본 발명은 앞서 언급한 실시예에 한정되는 것이 아니라 여러가지 방법으로 변경될 수 있다. 앞서 언급한 실시예에 있어서는, 콘택트 홀내에 콘택트 금속층을 형성한다. 그러나, 본 발명은 비아 홀내에 콘택트 금속층을 형성하는 경우에도 적용될 수 있다. 또한, Ti막 상에 TiN막을 적층하여 콘택트 금속층을 형성하는 경우에 대하여 설명하였다. 그러나, 본 발명은 이것에 한정되는 것이 아니라, Ti막을 전극 등으로서 이용하는 경우, 할로겐 함유 가스를 이용하여 CVD법으로 Ti막층 상에 다른 막을 형성하는 경우에도 효과적으로 적용할 수 있다. 여기에서는 기판으로서 반도체 기판을 사용하였다. 그러나, 본 발명은 LCD(액정 디스플레이) 기판과 같이, 그 위에 실리콘으로 이루어진 회로 소자 형성 영역을 갖는 절연 기판에도 적용할 수 있다.
앞서 설명한 바와 같이, 본 발명은, 반도체 기판에 대해, Ti막을 형성한 후에 질화 처리하고, 질소 N으로 Ti막 표면에 존재하는 활성 Ti를 종결시키고, 그 후, N으로 종결되지 않은 Ti를 산소(O)로 산화 처리한 것을 특징으로 한다. 따라서, 할로겐 함유 가스를 이용하는 그 후의 CVD 성막 프로세스에서 Ti막이 에칭되는 것을 방지할 수 있다. 그 결과, 콘택트 금속막이 박리함으로써 콘택트 저항이 증가하는 것을 방지할 수 있다.
이들 당업자에게는 쉽게 부가적인 이점 및 변경시키는 것이 가능할 것이다. 따라서, 이것의 더 넓은 관점의 발명은 상기 상세한 설명 및 이 문서에서 나타내고 설명한 각 실시예에 한정되지 않는다. 또한, 첨부한 청구항 및 그와 동등한 것에 의해 정의된 전반적인 발명 요지를 이탈하지 않는 정신 및 범위에서 여러 가지로 변경가능한 것은 물론이다.
본 발명은, 반도체 기판에 대해, Ti막을 성막한 후에 질화 처리하고, 질소 N으로 Ti막 표면에 존재하는 활성 Ti를 종결시키고, 그 후, N으로 종결되지 않은 Ti를 산소(O)로 산화 처리한 반도체 기판을 제공할 수 있어, 할로겐 함유 가스를 이용하는 그 후의 CVD 성막 프로세스에서 Ti막이 에칭되는 것을 방지할 수 있다. 그 결과, 콘택트 금속막이 박리함으로써 콘택트 저항이 증가하는 것을 방지할 수 있다.

Claims (9)

  1. 반도체 장치에서, 제 1 전도층과 제 2 전도층을 접속하는 구조를 형성하는 방법에 있어서,
    상기 제 1 전도층 상에 절연막을 형성하는 단계와,
    상기 제 1 전도층 표면이 부분적으로 노출되어 있는 상기 절연층에 홀을 형성하는 단계와,
    상기 홀내의 노출되어 있는 상기 제 1 전도층의 표면 상에 티탄층을 형성하는 단계와,
    상기 티탄층의 표면을 질화 처리하는 단계와,
    상기 티탄층의 질화 처리되지 않은 부분의 표면을 산화 처리하는 단계와,
    상기 티탄층 상에 질화 티탄층을 형성하는 단계와,
    상기 질화 티탄층 상에 제 2 전도층을 형성하는 단계를 포함하는 방법.
  2. 반도체 장치에서, 제 1 전도층과 제 2 전도층 사이에 개재된 다층막을 형성하는 방법에 있어서,
    상기 제 1 전도층 상에 티탄층을 형성하는 단계와,
    상기 티탄층의 표면을 질화 처리하는 단계와,
    상기 티탄층 표면의 적어도 질화 처리되지 않은 부분을 산화 처리하는 단계와,
    상기 티탄층 상에 CVD(chemical vapor deposition)로 다른 막을 형성하는 단계와,
    상기 다른 막 상에 제 2 전도층을 형성하는 단계를 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 제 1 전도층은 반도체 기판의 표면에 형성된 회로 소자의 전극이며, 상기 제 2 전도층은 배선층으로서 형성된 금속층인 방법.
  4. 제 2 항에 있어서,
    상기 제 1 전도층은 제 1 금속 배선층이며, 상기 제 2 전도층은 제 2 금속 배선층인 방법.
  5. 제 2 항에 있어서,
    상기 티탄층을 질화 처리하는 단계는, 질소 함유 가스가 공급된 상태의 플라즈마에 티탄층을 노출하는 단계를 포함하며, 상기 티탄층을 산화 처리하는 단계는, 산소 함유 가스가 공급된 상태의 플라즈마에 상기 티탄층을 노출하는 단계를 포함하는 방법.
  6. 제 2 항에 있어서,
    상기 티탄층을 산화 처리하는 단계는, 공기중에 상기 티탄층을 노출하여 산화 처리하는 방법.
  7. 제 2 항에 있어서,
    상기 다른 막은 할로겐 함유 반응 가스를 이용하는 CVD로 형성되는 방법.
  8. 제 2 항에 있어서,
    상기 다른 막은 질화 티탄인 방법.
  9. 제 1 전도층과 제 2 전도층 사이에 개재된 다층막을 성막하는 방법에 있어서,
    상기 제 1 전도층의 표면 상에 상기 다층막의 하부층으로서 작용하는 티탄층을 형성하는 단계와,
    상기 티탄층 표면의 주요 부분(major portion)을 질화 처리하는 단계와,
    상기 티탄층 표면의 나머지 부분(remaining portion)을 산화 처리하는 단계와,
    상기 티탄층 상에, 상기 다층막의 상부층으로서 작용하는 질화 티탄층을 형성하는 단계를 포함하는 방법.
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