KR20230003695A - 반도체 소자가 포함하는 컨택의 형성 방법 - Google Patents

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Abstract

컨택 형성 방법은 실리콘 산화막을 포함하는 반도체 기판을 챔버 내에 제공하는 것; 상기 실리콘 산화막의 표면을 플라즈마 질화 처리하는 것; 표면이 플라즈마 질화 처리된 상기 실리콘 산화막 상에 TiCl4 및 H2를 공급하는 것; 상기 TiCl4 및 H2를 소스 가스로 플라즈마를 점화하여 배리어층을 형성하는 것을 포함할 수 있다.

Description

반도체 소자가 포함하는 컨택의 형성 방법{METHOD OF FORMING A CONTACT INCLUDED IN A SEMICONDUCTOR DEVICE}
반도체 소자가 포함하는 컨택의 형성 방법에 관한 것이다.
DRAM 소자의 RC 딜레이를 제어하기 위한 기술들이 연구되고 있다. DRAM 소자의 제품 구성에 따라 요구되는 RC 딜레이의 정도가 다를 수 있으며, 이를 세밀하게 조절할 수 있는 기술이 필요하다.
본 개시의 실시예들에 따른 과제는 컨택 형성 시 함께 형성되는 유전체층의 두께를 조절하는 방법을 제공하는 것이다.
본 개시의 일 실시예에 따른 컨택 형성 방법은 실리콘 산화막을 포함하는 반도체 기판을 챔버 내에 제공하는 것; 상기 실리콘 산화막의 표면을 플라즈마 질화 처리하는 것; 표면이 플라즈마 질화 처리된 상기 실리콘 산화막 상에 TiCl4 및 H2를 공급하는 것; 상기 TiCl4 및 H2를 소스 가스로 플라즈마를 점화하여 배리어층을 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 따른 컨택 형성 방법은 트랜지스터를 포함하는 반도체 기판 상에 층간절연층을 형성 하는 것; 상기 층간절연층을 식각하여 컨택 홀을 형성하는 것; 상기 층간절연층을 플라즈마 질화 처리하는 것; 플라즈마 질화 처리된 상기 층간절연층 상에 TiCl4 및 H2를 공급하는 것; 상기 TiCl4 및 H2를 소스 가스로 플라즈마를 점화하여 배리어층을 형성하는 것; 및 상기 배리어층 상에 메탈층을 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 따른 컨택 형성 방법은 트랜지스터를 포함하는 반도체 기판 상에 층간절연층을 형성 하는 것; 상기 층간절연층을 식각하여 컨택 홀을 형성하는 것; 상기 층간절연층 상에 TiCl4 및 H2를 공급하는 것; 상기 TiCl4 및 H2를 소스 가스로 플라즈마를 점화하여 배리어층을 형성하는 것; 및 상기 배리어층 상에 메탈층을 형성하는 것을 포함하되, 상기 TiCl4 및 H2를 공급하는 것은, 상기 TiCl4의 분압을 소정의 크기로 일정하게 조절하여 TiO2층의 두께를 조절하는 것을 포함할 수 있다.
본 개시의 실시예에 따르면, DRAM 소자의 컨택을 형성함에 있어서, 배리어층을 형성하기 위한 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 의해 형성되는 유전체층의 두께를 조절함으로써, 유전체층에 의한 DRAM 소자의 RC 딜레이를 조절할 수 있다.
도 1은 본 개시의 일 실시예에 따른 실리콘 산화막 상에 유전체층과 배리어층을 형성하는 방법에 관한 흐름도이다.
도 2a 및 도 2b는 도 1의 방법을 설명하기 위해 개략적으로 도시한 개념도이다.
도 3은 본 개시의 일 실시예에 따른 실리콘 산화막 상에 유전체층과 배리어층을 형성하는 방법에 관한 흐름도이다.
도 4a, 도 4b, 도 4c 및 도 4d는 도 3의 방법을 설명하기 위해 개략적으로 도시된 개념도들이다.
도 5는 본 개시의 일 실시예에 따른 반도체 소자의 컨택 형성 방법을 형성하기 위한 흐름도이다.
도 6 내지 도 11은 도 5의 방법을 설명하기 위한 단면도들이다.
도 12은 본 개시의 일 실시예에 따른 반도체 소자의 컨택 형성 방법을 설명하기 위한 흐름도이다.
도 13은 본 개시의 일 실시예에 따른 컨택을 포함하는 반도체 소자에 대한 개략적인 평면도이다.
도 14는 도 13의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 15 및 도 16는 도 14의 P1 영역에 대한 확대도들이다.
도 1은 본 개시의 일 실시예에 따른 실리콘 산화막 상에 유전체층과 배리어층을 형성하는 방법에 관한 흐름도이다. 도 2a 및 도 2b는 도 1의 방법을 설명하기 위해 개략적으로 도시한 개념도이다.
도 1, 도 2a 및 도 2b를 참조하면, 상기 방법은 실리콘 산화막(200)을 포함하는 반도체 기판을 챔버 내에 제공하는 것(S10), 및 실리콘 산화막(200) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 수행하는 것을 포함할 수 있다.
PECVD 공정(S20)은 소스 가스인 TiCl4 및 H2를 챔버 내에 공급하는 것(S21), 및 플라즈마를 점화하여 배리어층(204)을 형성하는 것(S22)을 포함할 수 있다. 일 실시예에 있어서, 소스 가스인 TiCl4 및 H2를 챔버 내에 공급하는 것은 실리콘 산화막(200)상에 유전체층(202)을 형성하는 것을 포함할 수 있다. PECVD 공정(S20)은 배리어층(204)을 증착하기 위해 플라즈마를 형성하는데, 플라즈마를 형성하기 전, 즉 플라즈마를 점화 하기 전에, 소스 가스를 챔버 내에 미리 공급한다. Ti층인 배리어층(204)을 형성하기 위해서는 TiCl4 및 H2가 소스 가스로서 플라즈마 점화 전에 챔버 내에 미리 공급될 수 있다. PECVD 공정(S20)은 대략 400℃이상에서 수행되며, 400℃이상인 챔버 내에 TiCl4 및 H2가 공급되면, TiCl4-과 실리콘 산화막(200)이 반응하여 아래와 같은 반응식을 거쳐 유전체층(202)인 TiO2층이 실리콘 산화막(200) 상에 형성될 수 있다.
[화학식1] 2Si - OH + TiCl4 ⇒ 2Si - Cl + TiO2 + HCl
이 때, 형성되는 TiO2--층의 두께는 챔버 내에 제공되는 TiCl4의 분압에 따라 달라질 수 있다. TiO2-층의 두께는 챔버 내에 공급된 TiCl4의 분압이 일정하고 낮을수록 얇게 형성될 수 있다. 챔버 내에 공급되는 TiCl4의 분압의 변화가 크고 TiCl4의 분압의 크기가 클수록 TiO2층은 두껍게 형성될 수 있다. TiO2층은 고유전율 물질로 반도체 소자에 사용되는 컨택의 형성 시 TiO2층의 두께가 일정 두께 이상으로 형성되면 반도체 소자의 RC(Resistance-Capacitance) 딜레이가 필요 이상으로 커질 수 있어 반도체 소자의 신뢰성에 문제가 생일 수 있다. 이에, 소스 가스 공급 시 공급되는 TiCl4의 분압이 소정의 크기로 일정하도록 조절하여 TiO2층의 두께를 원하는 두께로 조절할 수 있다. TiCl4의 분압을 조절함으로써 TiO2층의 두께를 대략 3~6Å내에서 조절할 수 있다. 예를 들어, TiO2층의 두께를 대략 3~6Å로 형성하기 위해서는 챔버 내에 TiCl4 및 H2의 분압비 TiCl4/H2가 1/750~1/250 인 범위에 포함되도록 TiCl4-의 분압이 조절될 수 있다.
소스 가스인 TiCl4 및 H2가 챔버 내에 공급되어 실리콘 산화막(200) 상에 유전체층(202)인 TiO2층이 형성된 이후에, TiO2층으로 반응하지 않은 잔여 TiCl4를 플라즈마 점화하여 플라즈마를 형성할 수 있다. TiCl4 및 H2를 소스 가스로 하여 플라즈마가 형성됨에 따라 배리어층(204)인 Ti층이 TiO2상에 증착될 수 있다.
도 3은 본 개시의 일 실시예에 따른 실리콘 산화막 상에 유전체층과 배리어층을 형성하는 방법에 관한 흐름도이다. 도 4a, 도 4b, 도 4c 및 도 4d는 도 3의 방법을 설명하기 위해 개략적으로 도시된 개념도들이다.
도 3을 참조하면, 상기 방법은 도 1, 도 2a 및 도 2b에서 설명한 실리콘 산화막(200) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 수행하는 것에 이전에 실리콘 산화막(200)의 표면을 플라즈마 질화 처리하는 것 더 포함할 수 있다(S15). 배리어층(204)을 형성하기 위한 PECVD 공정(S20) 전에 실리콘 산화막(200)에 대한 플라즈마 질화 처리가 수행될 수 있다. 즉, 챔버 내에 TiCl4 및 H2 공급되기 전에(또는, TiO2층이 형성되기 전에) 실리콘 산화막(200)에 대한 플라즈마 질화 처리가 수행될 수 있다.
실리콘 산화막(200)의 표면을 플라즈마 질화 처리하는 것은 도 4a에 도시된 것과 같이, 실리콘 산화막(200)과 질소를 혼합시켜서 SiO2-N 결합을 유도하는 것일 수 있다. 예를 들어, 플라즈마 질화 처리는 챔버의 반응 공간 내에 NH3, Ar, H2를 소스 가스로 포함하는 분위기에서, 400~500℃의 온도, 4~6 Torr의 압력으로 다이렉트 플라즈마(Direct plasma) 방식으로 수행될 수 있다.
실리콘 산화막(200)의 표면이 플라즈마 질화 처리된 후에(S15), 도 1에서 설명한 PECVD 공정이 수행될 수 있다(S20). 즉, 먼저 챔버 내에 소스 가스인 TiCl4 및 H2가 제공될 수 있다(S21). 앞서 설명한 것과 같이 TiCl4가 실리콘 산화막(200)과 반응하여 유전체층(202)인 TiO2가 형성될 수 있으나, 실리콘 산화막(200)의 표면이 질화 처리되어 있기 때문에 실리콘 산화막(200)과 TiCl4가 반응하는 량이 감소될 수 있다. 즉, 도 4b에 도시된 것과 같이, 실리콘 산화막(200)의 표면에 결합된 질소가 실리콘 산화막(200)의 표면에 대한 보호층 역할을 하여 실리콘 산화막(200)과 TiCl4의 반응을 억제시킬 수 있다. 이에, 형성되는 TiO2층의 두께가 감소될 수 있다. 일 실시예에 있어서, 실리콘 산화막(200)의 표면을 플라즈마 질화 처리한 후, 도 1에서 설명한 것과 같이, TiCl4 및 H2의 분압이 소정의 크기로 일정하도록 제어 되어 챔버 내에 제공될 수 있다. 플라즈마 질화 처리 후 TiCl4 및 H2의 분압비 TiCl4/H2를 1/750~1/250 범위 내로 제어하여 제공하면, TiO2층의 두께를 대략 0Å~2.5Å의 범위로 조절할 수 있다. 즉, 플라즈마 질화 처리 후 TiCl4 및 H2의 분압비를 조절하면, TiO2-의 두께를 2.5Å이하로 줄일 수 있고, 또는 완전히 TiO2가 생성되지 않게 할 수 있다. 이를 통해, 반도체 소자의 컨택 형성 시, TiO2층을 형성되지 않게 하거나 TiO2층의 두께를 줄여 RC 딜레이를 최소화할 수 있다.
일 실시예에 있어서, 실리콘 산화막(200)의 표면을 플라즈마 질화 처리한 후, TiCl4의 분압을 조절하지 않고 공급할 수도 있다. 분압을 조절하지 않고 공급하는 경우, 챔버 내에 TiCl4-이 공급된 직후부터 플라즈마 점화가 있기까지 동안에 챔버 내에 TiCl4의 분압이 일정하지 않고 변화가 있을 수 있다. 또한, 챔버 내의 TiCl4 및 H2의 분압비 TiCl4/H2은 1/250이상 ~ 1/750이하의 범위를 벗어날 수 있다. 예를 들어, TiCl4을 조절하지 않는 경우, 챔버 내에 공급되는 TiCl4 및 H2의 분압비 TiCl4/H2는 1/250 ~1/150일 수 있다. 예를 들어, 이 경우, 형성되는 TiO2의 두께는 대략 3Å~8Å일 수 있다.
이후, 잔여 TiCl4 및 H2에 대하여 플라즈마 점화하여 TiO2층(202) 상에 또는 실리콘 산화막(200) 상에 배리어층(204)인 Ti층을 증착할 수 있다(S22).
도 4c 및 도 4d를 참조하면, 일 실시예에 있어서, 플라즈마 질화 처리에 의해 실리콘 산화막(200) 상에 SiON층(201)이 더 형성될 수 있다. 플라즈마 질화 처리 후 TiCl4과 H2를 공급하여 SiON층(201) 상에 TiO2층(202)이 형성될 수 있다. 이후, 플라즈마 점화를 통해 Ti층(204)을 증착할 수 있다. 일 실시예에 있어서, TiO2층(202)이 형성되지 않는 경우, SiON층(201) 상에 Ti층(204)이 증착될 수도 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 소자의 컨택 형성 방법을 형성하기 위한 흐름도이다. 도 6 내지 도 11은 도 5의 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 9를 참조하면, 상기 방법은 반도체 기판(100) 상에 층간절연층(200)을 형성하는 것(S100), 컨택 홀(H)을 형성하는 것(S200), 플라즈마 질화 처리를 수행하는 것(S300), 소스 가스를 공급하는 것(S400), 배리어층(204, 206)을 형성하는 것(S500) 및 메탈층(208)을 형성하는 것(S600)을 포함할 수 있다.
도 5 및 도 6을 참조하면, 반도체 기판(100) 상에 실리콘 산화물을 증착하여 층간절연층(200)을 형성할 수 있다(S100). 설명의 편의를 위하여 도 6 내지 도 9에서는 생략하였지만, 반도체 기판(100)은 예를 들어, 불순물 영역을 소스 영역 및 드레인 영역으로 가지는 트랜지스터와 같은 구조물이 제공될 수 있다. 반도체 기판(100) 상에는 트랜지스터와 전기적으로 연결되는 비트라인, 비트라인 컨택, 스토리지 노드 컨택, 랜딩 패드, 및/또는 캐패시터와 같은 구조물이 구비될 수도 있다. 층간절연층(200)은 상술한 구조물들 상에 형성될 수 있다.
층간절연층(200)을 식각하여 하부 도전층(ST)을 노출시키는 컨택 홀(H)을 형성할 수 있다(S200). 예를 들어, 하부 도전층(ST)은 반도체 기판(100)에 제공되는 트랜지스터의 소스/드레인 영역에 연결된 소스/드레인 컨택이거나, 비트라인과 같은 배선층일 수 있으며, 및/또는 캐패시터가 포함하는 플레이트 전극(또는, 상부 전극)일 수도 있다.
컨택 홀(H)이 형성된 층간절연층(200) 상에 플라즈마 질화 처리를 수행할 수 있다(S300). 플라즈마 질화 처리는 도 3 및 도 4a에서 설명한 플라즈마 질화 처리와 동일하게 수행될 수 있다. 즉, 실리콘 산화막인 층간절연층(200)의 표면에 플라즈마 상태의 질소를 혼합시켜 SiO2-N 결합을 유도할 수 있다. 예를 들어, 플라즈마 질화 처리는 챔버의 반응 공간 내에 NH3, Ar, H2를 포함하는 분위기에서, 400~500℃의 온도, 4~6 Torr의 압력으로 다이렉트 플라즈마(Direct plasma) 방식으로 수행될 수 있다.
도 5 및 도 7을 참조하면, 챔버 내 표면이 플라즈마 질화 처리된 층간절연층(200) 상에 PECVD 공정(S20)을 위한 소스 가스를 공급할 수 있다(S400). 소스 가스를 공급하는 것은 도 1 또는 도 3에서 설명한 것과 동일하게 수행될 수 있다. 즉, 플라즈마 질화 처리된 층간절연층(200) 상에 PECVD 공정의 소스 가스로서 TiCl4 및 H2를 공급할 수 있다. 제1 배리어층(204)을 형성하기 위한 플라즈마 형성 전에 챔버 내에 TiCl4-가 공급되고, 챔버 내의 온도가 400℃이상으로 유지됨으로써, TiCl4-가 실리콘 산화물인 층간절연층(200)과 반응하여 유전체층(202)인 TiO2층이 형성될 수 있다. 일 실시예에 있어서, 층간절연층(200)의 표면을 플라즈마 질화 처리 후, TiCl4 및 H2의 분압비 TiCl4/H2를 1/750~1/250로 조절하여 TiCl4 및 H2를 챔버 내에 공급하는 경우, 유전체층(202)인 TiO2층의 두께는 0Å ~ 2.5Å로 형성될 수 있다. 즉, 분압에 따라 유전체층(202)은 형성되지 않을 수도 있고, 0Å 초과 2.5Å이하의 두께로 형성될 수도 있다.
일 실시예에 있어서, 유전체층(202)을 형성하는 것은 TiCl4-의 분압을 조절하는 것을 포함하지 않을 수도 있다. 분압을 조절하지 않고 공급하는 경우, 챔버 내에 TiCl4-이 공급된 직후부터 플라즈마 점화가 있기까지 동안에 챔버 내에 TiCl4의 분압의 변화가 있을 수 있다. 또한, 챔버 내의 TiCl4 및 H2의 분압비 TiCl4/H2는 내지 1/750 ~ 1/250의 범위를 벗어날 수 있다. 예를 들어, TiCl4을 조절하지 않는 경우, 챔버 내에 공급되는 TiCl4 및 H2의 분압비 TiCl4/H2는 1/250 ~1/150일 수 있다. 이 경우, 형성되는 TiO2의 두께는 대략 3Å~8Å일 수 있다. 이와 같이, TiO2층를 형성하지 않거나 TiO2층의 두께를 조절함으로써, 컨택을 사용하는 반도체 소자에서 컨택이 포함하는 TiO2층에 의해 발생하는 RC 딜레이를 조절할 수 있다.
도 5 및 도 8을 참조하면, 유전체층(202)인 TiO2층 상에 배리어층(204, 206)을 형성할 수 있다. 배리어층(204, 206)을 형성하는 것은 제1 배리어층(204)을 형성하는 것, 및 제2 배리어층(206)을 형성하는 것을 포함할 수 있다. 제1 배리어층(204)을 형성하는 것은 도 1 및 도 3에서 설명한 배리어층(204)을 형성하는 것과 동일하게 수행될 수 있다. 즉, TiO2층으로 반응하지 않은 잔여 TiCl4를 플라즈마 점화하여 플라즈마를 형성할 수 있다. TiCl4 및 H2를 소스 가스로 하여 플라즈마가 형성됨에 따라 배리어층인 Ti층이 TiO2상에 증착될 수 있다. 일 실시예에 있어서, 유전체층(202)이 형성되지 않는 경우, 제1 배리어층(204)이 직접 층간절연층(200) 상에 형성될 수도 있다.
제1 배리어층(204) 상에 제2 배리어층(206)이 형성될 수 있으며, 제2 배리어층(206)은 TiN층으로 Thermal CVD(Thermal Chemical vapor deposition)를 통해 형성될 수 있다.
도 5 및 도 9를 참조하면, 배리어층(204, 206) 상에 메탈층(208)이 형성될 수 있다. 메탈층(208)은 W층으로, ALD(Atomic Layer Deposition) 또는 CVD(Chemical vapor deposition) 공정을 통해 형성될 수 있다. 이후, CMP 공정을 통해 컨택들 간의 노드 분리가 이루어질 수 있다.
도 5, 도 10 및 도 11을 참조하면, 일 실시예에 있어서, 플라즈마 질화 처리에 의해 층간절연층(200) 상에 SiON층(201)이 더 형성될 수 있다. 플라즈마 질화 처리 이후, SiON층(201) 상에서 도 7 내지 도 9에서 설명한 공정들을 수행함으로써, SiON층(201) 상에 TiO2층인 유전체층(202), Ti층인 제1 배리어층(204), TiN층인 제2 배리어층(206) 및 W층인 메탈층(208)을 순차로 적층할 수 있다. 일 실시예에 있어서, TiO2층인 유전체층(202)은 형성되지 않을 수도 있다. 이 경우, SiON층(201) 상에 Ti층인 제1 배리어층(204)이 직접 형성될 수 있다.
도 12은 본 개시의 일 실시예에 따른 반도체 소자의 컨택 형성 방법을 설명하기 위한 흐름도이다.
도 12을 참조하면, 상기 방법은 도 5에서 설명한 컨택 형성 방법에서 플라즈마 질화 처리하는 것을 생략할 수 있다. 즉, 상기 방법은 도 1에서 설명한 것과 같이, 실리콘 산화물인 층간절연층(200) 상에 TiCl4의 분압을 조절하여 공급함으로써, 유전체층(202)인 TiO2--층의 두께를 조절할 수 있다. 예를 들어, 챔버 내에 TiCl4 및 H2의 분압비 TiCl4/H2가 1/750~1/250인 범위에 포함되도록 TiCl4-의 분압을 조절함으로써, TiO2층의 두께를 대략 3~6Å로 형성할 수 있다.
도 13은 본 개시의 일 실시예에 따른 컨택을 포함하는 반도체 소자에 대한 개략적인 평면도이다. 도 14는 도 13의 Ⅰ-Ⅰ'에 대한 단면도이다. 설명의 편의를 위해 도 13의 평면도에서는 컨택을 생략하고 도시하였다. 도 15 및 도 16는 도 14의 P1 영역에 대한 확대도들이다.
도 13 및 도 14를 참조하면, 반도체 소자는 반도체 기판(100), 워드라인(WL), 버퍼층(110), 비트 라인 구조체(BLS), 다이렉트 컨택(DC), 절연 스페이서(130), 베리드 컨택(BC), 랜딩 패드(LP), 절연 구조물(140), 게이트 구조체(GS), 컨택 플러그(170), 제1 층간절연층(165), 하부 전극(191), 서포터층(192), 캐패시터 유전층(193), 상부 전극(194), 제2 층간절연층(200), 컨택(201c1, 201c2), 배선층(220)을 포함할 수 있다.
반도체 기판(100)은 셀 영역(CELL)과 주변 회로 영역(PERI)을 포함할 수 있다. 셀 영역(CELL)은 DRAM 소자의 메모리 셀이 배치되는 영역이며, 주변 회로 영역(PERI)은 코어/페리 영역일 수 있다. 반도체 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
반도체 기판(100)은 제1 활성 영역(AR1), 제2 활성 영역(AR2), 소자분리층(105)을 포함할 수 있다. 소자분리층(105)은 반도체 기판(100) 내에 매립되는 절연층일 수 있고, 셀 영역(CELL) 내에서 제1 활성 영역(AR1)들을 정의할 수 있다. 제1 활성 영역(AR1)은 소자분리층(105)에 의해 둘러싸인 아일랜드 형상일 수 있다. 제1 활성 영역(AR1)들은 단축 및 장축을 갖는 바(Bar) 형상일 수 있으며, 서로 이격될 수 있다. 소자분리층(105)은 주변 회로 영역(PERI)에서 제2 활성 영역(AR2)을 정의할 수 있다. 소자분리층(105)은 셀 영역(CELL)과 주변 회로 영역(PERI)을 구분할 수 있다.
워드라인(WL)들은 제1 방향(D1)으로 서로 이격되어 평행하게 배치되며, 각각은 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1)과 제2 방향(D2)은 반도체 기판(100)의 상면과 평행한 동일 평면 상에서 서로 직교할 수 있다. 워드라인(WL)들은 제1 활성 영역(AR1)들을 가로지를 수 있다. 예를 들어, 하나의 제1 활성 영역(AR1)에는 두 개의 워드라인(WL)들이 교차될 수 있다. 워드라인(WL)들은 반도체 기판(100) 내에 매립될 수 있다.
버퍼층(110)이 반도체 기판(100)과 비트 라인 구조체(BLS) 사이에 배치될 수 있다. 버퍼층(110)은 반도체 기판(100)의 상면의 일부 및 소자분리층(105)의 상면의 일부를 덮을 수 있다. 예를 들어, 버퍼층(110)은 실리콘 질화물을 포함할 수 있다.
비트 라인 구조체(BLS)들이 제1 방향(D1)으로 연장되며, 서로 제2 방향(D2)으로 이격되어 평행하게 배치될 수 있다. 비트 라인 구조체(BLS)는 버퍼층(110) 상에 순차로 적층되는 도전층(121), 제1 캡핑층(122), 절연 라이너(123), 및 제2 캡핑층(124)을 포함할 수 있다. 도전층(121)은 설명의 편의를 위하여 단일층으로 도시하였으나, 도전층(121)은 다중층으로 이루어질 수 있다. 도전층(121) 상에 제1 캡핑층(122)이 배치되며, 도전층(121)과 제1 캡핑층(122)은 제2 방향(D2)으로 동일한 폭을 가질 수 있다. 절연 라이너(123)는 셀 영역(CELL) 내에서 제1 캡핑층(122)을 덮을 수 있으며, 주변 회로 영역(PERI)으로 연장될 수 있다. 제2 캡핑층(124)은 절연 라이너(123)의 적어도 일부를 덮을 수 있다. 제2 캡핑층(124)은 주변 회로 영역(PERI)까지 연장될 수 있다. 도전층(121)은 폴리실리콘, TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 캡핑층(122), 절연 라이너(123), 및 제2 캡핑층(124)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
비트 라인 구조체(BLS)가 제1 활성 영역(AR1)과 접하는 영역에서, 비트 라인 구조체(BLS)의 하부에 다이렉트 컨택(DC)이 배치될 수 있다. 예를 들어, 다이렉트 컨택(DC)은 반도체 기판(100)의 상면에 형성되는 리세스의 일부를 채울 수 있다. 탑뷰에서 볼 때, 다이렉트 컨택(DC)은 제1 활성 영역(AR1)의 중앙부와 중첩될 수 있다. 다이렉트 컨택(DC)은 제1 활성 영역(AR1)과 비트 라인 구조체(BLS)를 전기적으로 연결시킬 수 있다. 예를 들어, 다이렉트 컨택(DC)은 폴리실리콘을 포함할 수 있다.
절연 스페이서(130)들이 비트 라인 구조체(BLS)들의 양 측면에 각각 배치될 수 있으며, 비트 라인 구조체(BLS)를 따라 제1 방향(D1)으로 연장될 수 있다. 절연 스페이서(130)의 일부는 반도체 기판(100)의 리세스 내부로 연장될 수 있으며, 다이렉트 컨택(DC)의 측면을 덮을 수 있다. 절연 스페이서(130)들은 단일층 또는 다중층으로 이루어질 수 있다.
베리드 컨택(BC)이 비트 라인 구조체(BLS)들 사이에 배치될 수 있다. 베리드 컨택(BC)은 절연 스페이서(130)들 사이에 배치될 수 있다. 베리드 컨택(BC)의 하부는 반도체 기판(100)의 내부로 연장되어, 제1 활성 영역(AR1)과 접할 수 있다. 예를 들어, 베리드 컨택(BC)은 폴리실리콘을 포함할 수 있다.
랜딩 패드(LP)는 베리드 컨택(BC)의 상단에 연결될 수 있으며, 일부가 비트 라인 컨택(201c1, 201c2) 상에 배치될 수 있다. 랜딩 패드(LP)는 베리드 컨택(BC)을 통해 제1 활성 영역(AR1)과 전기적으로 연결될 수 있다. 절연 구조물(140)들이 랜딩 패드(LP)들 사이에 배치될 수 있다. 절연 구조물(140)들은 랜딩 패드(LP)들을 서로 전기적으로 절연시킬 수 있다. 절연 구조물(140)들의 상면은 랜딩 패드(LP)의 상면과 공면을 이룰 수 있다. 예를 들어, 랜딩 패드(LP)는 텅스텐을 포함할 수 있으며, 절연 구조물(140)은 실리콘 산화물을 포함할 수 있다.
게이트 구조체(GS)가 주변 회로 영역(PERI) 내에 제2 활성 영역(AR2) 상에 배치될 수 있다. 제2 활성 영역(AR2)의 상면에 게이트 구조체(GS)와 인접하게 소스/드레인 영역(S/D)이 배치될 수 있다. 게이트 구조체(GS)는 제2 활성 영역(AR2) 상에 순차적으로 적층되는 게이트 유전층(151), 게이트 전극(152) 및 게이트 캡핑층(153)을 포함할 수 있다. 게이트 전극(152)은 단일층으로 도시되었으나, 다중층으로 구성될 수 있으며, 비트 라인 구조체(BLS)의 도전층(121)과 동일한 물질을 포함할 수 있다.
게이트 구조체(GS)의 측벽 상에 게이트 스페이서(160)들이 배치될 수 있다. 평면도에서, 게이트 스페이서(160)는 게이트 구조체(GS)를 둘러쌀 수 있다. 게이트 스페이서(160)와 게이트 구조체(GS)는 셀 영역(CELL)으로부터 연장되는 절연 라이너(123)에 의해 덮일 수 있다. 게이트 스페이서(160)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI) 내에서 제1 층간절연층(165)이 절연 라이너(123) 상에 배치될 수 있다. 제1 층간절연층(165)은 제2 캡핑층(124) 아래에 배치될 수 있다. 제1 층간절연층(165)은 게이트 스페이서(160)의 측면 상에 배치될 수 있다. 제1 층간절연층(165)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
주변 회로 영역(PERI) 내에, 컨택 플러그(170)가 게이트 구조체(GS)와 인접하게 배치될 수 있다. 컨택 플러그(170)는 제1 층간절연층(165) 및 제2 캡핑층(124)을 관통하여 제2 활성 영역(AR2)과 접할 수 있다. 컨택 플러그(170)의 상면은 랜딩 패드(LP)의 상면과 동일한 레벨에 위치할 수 있다. 컨택 플러그(170)는 랜딩 패드(LP)와 동일한 물질을 포함할 수 있다. 컨택 플러그(170)들의 상부는 수평 방향으로 연장되는 라인 형상 또는 서로 이격되는 아일랜드 형상을 가질 수 있다. 절연 구조물(140)들이 컨택 플러그(170)들을 전기적으로 절연시킬 수 있다.
식각 정지층(180)이 랜딩 패드(LP)와 절연 구조물(140), 및 컨택 플러그(170) 상에 배치될 수 있다. 예를 들어, 식각 정지층(180)은 실리콘 질화물을 포함할 수 있다.
캐패시터 구조물이 셀 영역(CELL) 내에서 랜딩 패드(LP) 상에 배치될 수 있다. 캐패시터 구조물은 하부 전극(191), 서포터층(192), 캐패시터 유전층(193), 및 상부 전극(194)을 포함할 수 있다. 하부 전극(191)들이 각각 식각 정지층(180)을 관통하여 대응하는 랜딩 패드(LP)에 연결될 수 있다. 하부 전극(191)은 실린더 형상, 필라 형상 또는 필라 및 실린더 형상을 모두 포함하는 하이브리드 형상일 수 있다. 예를 들어, 하부 전극(191)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 서포터층(192)이 하부 전극(191)들의 측면 일부에 연결되어 하부 전극(191)들의 쓰러짐을 방지할 수 있다. 서포터층(192)은 실리콘 질화물을 포함할 수 있다. 캐패시터 유전층(193)이 하부 전극(191) 및 서포터층(192)의 표면을 따라 컨포멀하게 형성될 수 있다. 캐패시터 유전층(193)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 상부 전극(194)은 캐패시터 유전층(193) 상에 배치되어 하부 전극(191)을 덮을 수 있다. 상부 전극(194)은 도전성 물질 및 상기 도전성 물질을 덮는 SiGe을 포함할 수 있다. 도전성 물질은 예를 들어, Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
제2 층간절연층(200)이 셀 영역(CELL)과 주변 회로 영역(PERI) 상에서 식각 정지층(180) 상에 배치될 수 있다. 제2 층간절연층(200)은 상부 전극(194)을 덮을 수 있다. 예를 들어, 제2 층간 절연층(200)은 실리콘 산화물을 포함할 수 있다.
컨택(201c1, 201c2)이 제2 층간절연층(200)을 관통하여 셀 영역(CELL) 및/또는 주변 회로 영역(PERI)의 트랜지스터에 전기적으로 연결될 수 있다. 컨택(201c1, 201c2)은 제1 컨택(201c1, 201c2) 및 제2 컨택(201c1, 201c2)을 포함할 수 있다. 제1 컨택(201c1, 201c2)은 셀 영역(CELL)에서 제2 층간절연층(200)을 관통하여 상부 전극(194)에 연결될 수 있다. 제2 컨택(201c1, 201c2)은 주변 회로 영역(PERI)에서 제2 층간절연층(200)과 식각 정지층(180)을 관통하여 컨택 플러그(170)에 연결될 수 있다. 제1 컨택(201c1, 201c2)과 제2 컨택(201c1, 201c2)을 동일한 물질로, 동일한 구성을 가질 수 있다. 배선층(220)들이 제2 층간절연층(200) 및 컨택(201c1, 201c2) 상에 각각 배치될 수 있다. 도면에는 도시되지 않았으나, 컨택(201c1, 201c2)은 비트 라인 구조체(BLS)에 전기적으로 연결되는 제3 컨택을 더 포함할 수 있다. 제3 컨택은 제1 및 제2 컨택(201c1, 201c1)과 동일한 물질 및 동일한 구성으로 형성될 수 있다.
컨택(201c1, 201c2)은 도 5 내지 도 12에서 설명한 컨택 형성 방법들 중에서 어느 하나를 통해 형성될 수 있다. 도 14 및 도 15를 참조하면, 제2 컨택(201c1, 201c2)은 제2 층간절연층(200) 상에 순차로 적층되는 TiO2층인 유전체층(202), Ti층인 제1 배리어층(204), TiN층인 제2 배리어층(206), 및 W층인 메탈층(208)을 포함할 수 있다. 여기서, 유전체층(202)의 두께는 컨택(201c1, 201c2) 형성 시 플라즈마 질화 처리 및 TiCl4의 분압 조절을 수행한 경우 2.5Å-이하-일 수 있고, 또는 유전체층(202)이 전혀 형성되지 않을 수도 있다. 컨택 형성 시 플라즈마 질화 처리만 수행하고 TiCl4의 분압을 조절하지 않은 경우, 3~8Å-로 형성될 수 있으며, 플라즈마 질화 처리 없이 TiCl4의 분압을 조절을 수행한 경우, 3~6Å로 형성될 수 있다.
도 16을 참조하면, 일 실시예에 있어서, 제2 컨택(201c2)은 SiON층(201)을 더 포함할 수 있다. SiON층(201)은 제2 층간절연층(200)과 TiO2층인 유전체층(202) 사이에 개재될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims (10)

  1. 실리콘 산화막을 포함하는 반도체 기판을 챔버 내에 제공하는 것;
    상기 실리콘 산화막의 표면을 플라즈마 질화 처리하는 것;
    표면이 플라즈마 질화 처리된 상기 실리콘 산화막 상에 TiCl4 및 H2를 공급하는 것;
    상기 TiCl4 및 H2를 소스 가스로 플라즈마를 점화하여 배리어층을 형성하는 것을 포함하는, 컨택 형성 방법.
  2. 제1항에 있어서,
    상기 플라즈마 질화 처리하는 것은,
    NH3, Ar, H2를 포함하는 분위기에서, 400~500℃의 온도, 4~6 Torr의 압력으로 다이렉트 플라즈마(Direct plasma) 방식으로 수행되는 것을 포함하는, 컨택 형성 방법.
  3. 제2항에 있어서,
    상기 TiCl4 및 H2를 공급하는 것은,
    상기 실리콘 산화막 상에 TiO2층을 형성하는 것을 포함하되,
    상기 TiO2의 두께는 3Å~8Å로 형성되는, 컨택 형성 방법.
  4. 제1항에 있어서,
    상기 TiCl4 및 H2를 공급하는 것은,
    상기 TiCl4의 분압을 소정의 크기로 일정하게 조절하여 TiO2층의 두께를 조절하는 것을 포함하는, 컨택 형성 방법.
  5. 제4항에 있어서,
    상기 TiCl4 및 H2의 분압비 TiCl4/H2는 1/750~1/250인, 컨택 형성 방법.
  6. 제5항에 있어서,
    상기 TiO2의 두께는 0Å~2.5Å로 형성되는, 컨택 형성 방법.
  7. 제1항에 있어서,
    상기 배리어층은,
    Ti층을 포함하는, 컨택 형성 방법.
  8. 트랜지스터를 포함하는 반도체 기판 상에 층간절연층을 형성 하는 것;
    상기 층간절연층을 식각하여 컨택 홀을 형성하는 것;
    상기 층간절연층 상에 TiCl4 및 H2를 공급하는 것;
    상기 TiCl4 및 H2를 소스 가스로 플라즈마를 점화하여 배리어층을 형성하는 것; 및
    상기 배리어층 상에 메탈층을 형성하는 것을 포함하되,
    상기 TiCl4 및 H2를 공급하는 것은,
    상기 TiCl4의 분압을 소정의 크기로 일정하게 조절하여 TiO2층의 두께를 조절하는 것을 포함하는, 컨택 형성 방법.
  9. 제8항에 있어서,
    상기 TiCl4 및 H2를 공급하는 것 이전에 상기 층간절연층의 표면을 플라즈마 질화 처리하는 것을 더 포함하며,
    상기 플라즈마 질화 처리하는 것은,
    NH3, Ar, H2를 포함하는 분위기에서, 400~500℃의 온도, 4~6 Torr의 압력으로 다이렉트 플라즈마(Direct plasma) 방식으로 수행되는 것을 포함하는, 컨택 형성 방법.
  10. 제8항에 있어서,
    상기 TiCl4 및 H2의 분압비 TiCl4/H2는 1/750~1/250인, 컨택 형성 방법.




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