CN100524726C - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN100524726C
CN100524726C CNB2006100908712A CN200610090871A CN100524726C CN 100524726 C CN100524726 C CN 100524726C CN B2006100908712 A CNB2006100908712 A CN B2006100908712A CN 200610090871 A CN200610090871 A CN 200610090871A CN 100524726 C CN100524726 C CN 100524726C
Authority
CN
China
Prior art keywords
insulator
semiconductor structure
dielectric
interconnection
interconnect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006100908712A
Other languages
English (en)
Other versions
CN1925151A (zh
Inventor
杨启超
劳伦斯·A·克莱文杰
许履尘
尼古拉斯·C·富勒
蒂莫西·J·多尔顿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1925151A publication Critical patent/CN1925151A/zh
Application granted granted Critical
Publication of CN100524726C publication Critical patent/CN100524726C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种反熔丝结构以及形成这样的反熔丝结构的方法，该反熔丝结构包括作为反熔丝材料的埋设导电例如金属层。根据本发明，发明的反熔丝结构包括互连之间漏电电介质的区域。当两个相邻互连被偏置时这些初始互连之间的电阻开始降低且导致时间相关的电介质击穿、TDDB现象发生。相邻互连之间电阻的降低还能通过增大局部温度而被加速。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体结构，更特别地，涉及反熔丝结构。具体地，本发明提供一种用于反熔丝应用的反熔丝结构，其包括电介质中的埋设导电层，例如埋设金属层。本发明还提供一种制造这样的反熔丝结构的方法。
背景技术
反熔丝(anti-fuse)结构已经在半导体工业中用于存储器相关的应用，诸如，例如，场可编程栅阵列和可编程只读存储器。现有技术的反熔丝结构通常包括这样的材料，其初始具有高电阻，但是在应用某些处理时能转变成较低电阻材料。例如，不可编程反熔丝型栅阵列可通过使选择的反熔丝变得导电而被编程。
图1是现有技术反熔丝结构的剖视图，其包括第一金属层14、反熔丝层16、以及嵌入在电介质层18中的第二金属层(例如互连层)22。在编程期间，在第一金属层14和第二金属层22之间施加适当的电压且所施加的电压产生导电路径。即，所施加的电压减小了反熔丝结构的电阻。
用于集成上述现有技术反熔丝结构的工艺需要许多额外的掩模化和蚀刻步骤，这增大了总体制造成本。此外，因为用于产生电路径的可编程电压是反熔丝层16的厚度的函数，所以电介质过蚀刻(over-etch)产生的反熔丝材料损坏会引起去编程状态(deprogrammed state)并导致产品故障，即，当施加适当的电压时未正确地形成电路径。此外，电压编程方法需要三明治结构，反熔丝材料层在两“断开的”导电材料之间。图1所示的现有技术结构的此要求限制了设计灵活性并扩大了形成元件所需的面积。
在下面的文献中可发现上面定义的基本反熔丝结构的一些变型。
Sanchez等人的标题为“Method and apparatus for fabricating anti-fusedevices”的美国专利No.5789795公开了设置在反熔丝材料之上的蚀刻层、以及设置在蚀刻层之上的金属间氧化物层。该金属间氧化物具有形成在其中的通孔(via)。
Fuller等人的标题为“Method for making an anti-fuse”的美国专利No.6335228提供一种制造具有冗余组元的动态随机存取存储器(DRAM)的工艺，包括用于同时形成普通接触和反熔丝接触的步骤。
Radens等人的标题为“Method of making a dual damascene anti-fuse withvia before wire”的美国专利No.6251710公开了一种反熔丝结构，其包括衬底，该衬底具有导电特征的第一层面(level)、图案化的反熔丝材料、图案化的层间电介质材料、以及导电特征的第二层面。
Sanchez等人的标题为“Methods of fabrication of anti-fuse integrated withdual damascene”的美国专利No.6124194提供一种反熔丝工艺，其使用SiN层构图至少开口。第一开口暴露金属通孔，第二开口暴露第二金属线之上的部分第一电介质。
发明内容
本发明提供一种反熔丝结构以及形成这样的反熔丝结构的方法，该反熔丝结构包括电介质中作为反熔丝的埋设导电层。根据本发明，发明的反熔丝结构包括互连之间漏电电介质(leaky dielectric)的区域。术语“漏电电介质”用在本申请中以描述相邻互连之间电介质材料的区域，且该电介质区域嵌入有导电材料。所述相邻互连的每个不彼此电连接，由此当偏压施加在互连之间时产生电流。即，当两个相邻互连被偏置时这些初始互连之间的电阻开始下降，并导致时间相关的电介质击穿、TDDB现象出现。相邻互连之间的电阻的降低还能通过增加局部温度被加速。
本发明相对现有技术的一个优点是不需要反熔丝材料的额外层并且本发明的方法与现有处理相容，不需要严格的掩模化。因此本发明的方法的制造成本较低。此外，与现有技术的结构不同，本发明的结构不需要在两
“断开的”导电材料之间被夹住的反熔丝材料层。因此，本发明的结构和方法与这里所述的现有技术反熔丝结构相比为电路设计提供更多灵活性。
一般而言，本发明提供一种半导体结构，包括：绝缘体，包括至少一对相邻互连，所述对的每个互连包括嵌入在所述绝缘体的表面中且围绕每个单独互连的部分的埋设导电例如金属层，所述埋设导电层通过电介质区域被分隔开，当偏压施加在所述对的所述互连之间时该电介质区域允许电流
除了上述半导体结构之外，本发明还提供一种制造这样的半导体结构的方法。具体地，且一般而言，本发明的方法包括步骤：
提供包括具有通孔和线开口的绝缘体的结构；
在所述结构上形成有机平坦化材料以用所述有机平坦化材料填充所述通孔和线开口；
形成具有用于形成反熔丝结构的至少一个开口区域的氧化物层，所述至少一个开口区域位于一对相邻的线开口之上；
去除所述至少一个开口区域内的所述有机平坦化材料的至少一部分从而暴露所述相邻线开口的每对的一部分；
将导电层嵌入在所述相邻线开口对之间所述绝缘体中；
去除所述氧化物层且保留有机平坦化材料；
至少用导电互连材料填充所述通孔和线开口；以及
平坦化所述导电互连材料至所述绝缘体的上表面，
其中所述平坦化从所述绝缘体的上水平表面去除所述嵌入的导电层，形成至少一对包括埋设导电层的相邻互连，所述埋设导电层围绕每个单独互连的一部分，每个埋设第一导电层通过电介质区域分隔开，当偏压施加在所述对的所述互连之间时所述电介质区域允许电流。
附图说明
图1是描述现有技术反熔丝结构的图示(通过剖视图)；
图2-9是示出制造本发明的可编程反熔丝结构的基本处理步骤的图示(通过剖视图)；
图10A-10C是示出本发明的供选的反熔丝结构的图示(通过剖视图)。
具体实施方式
本发明提供一种反熔丝结构以及制造该反熔丝结构的方法，该反熔丝结构包括特别修改了的反熔丝材料层(或者埋设导电层)。现在将参照下面的论述以及附图更详细地描述本发明。注意，为了示例目的而提供附图，因此，附图未按比例绘制。
如上所述，本发明提供一种反熔丝结构以及形成这样的反熔丝结构的方法，该反熔丝结构包括作为反熔丝的埋设导电层。根据本发明，发明的反熔丝结构包括互连之间漏电电介质的区域。本申请中术语“漏电电介质”用来描述相邻互连之间电介质材料的区域，该电介质区域嵌入有导电材料。所述相邻互连的每个未彼此电连接，由此当偏压施加到互连时产生电流。即，当两个相邻互连被偏置时这些初始互连之间的电阻开始降低并导致时间相关的电介质击穿、TDDB现象发生。相邻互连之间电阻的降低还能通过增加局部温度而被加速。
首先参照图2，其是描述通过本发明的初始处理步骤的结构的剖视图。具体地，图2示出结构200，其包括具有嵌入其中的至少一个互连201的第一绝缘体202。所述至少一个互连201通过可选的，也是优选的，第一扩散阻挡材料203与第一绝缘体202隔离开。结构200还包括位于第一绝缘体202的表面以及部分互连201上的电介质膜204。具有线开口210和至少一个通孔开口212的第二绝缘体205位于电介质膜204的表面部分上。注意，所述至少一个通孔开口212暴露互连201的上表面。
利用本领域公知的互连技术制造图2所示的结构。首先，利用例如常规半导体器件处理步骤，诸如互补金属氧化物半导体(CMOS)器件制造，形成包括各种半导体器件(未示出)的晶片(未示出)。
然后利用例如常规沉积工艺诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸镀、旋涂、以及其它类似沉积工艺在所述晶片上沉积第一绝缘体202。
第一绝缘体202包括有机电介质材料、无机电介质材料或者其多层堆叠。第一绝缘体202可以是非多孔的(non-porous)、多孔的或者非多孔和多孔的组合。通常，第一绝缘体202具有约4.0或更小的介电常数。除非另外说明，所有介电常数在真空中测量。能用作第一绝缘体202的电介质材料的例子包括但不限于：SiO2，芳香族热固性聚亚芳香醚(polyarylene ether)例如Dow Chemical Company出售的SiLK
Figure C200610090871D0009112844QIETU
或Honeywell出售的Flare
Figure C200610090871D0009112844QIETU
，包括Si、C、O和H原子的碳掺杂氧化物(即硅酸盐玻璃)，倍半硅氧烷(silsesquioxane)诸如甲基倍半硅氧烷或氢化倍半硅氧烷(hydridosilsesquioxane)，四乙基原硅酸盐(TEOS)，以及有机硅烷诸如甲基硅烷或乙基硅烷。第一绝缘体202的厚度可以根据所采用的电介质的类型以及用于沉积该电介质的技术而变化。通常，且为了示例，第一绝缘体202具有从约500至约10000
Figure C200610090871D0009112854QIETU
的厚度，从约2000至约6000
Figure C200610090871D0009112854QIETU
的厚度是更一般的。
沉积第一绝缘体202之后，包括可选的扩散阻挡材料203的至少一个互连201形成到第一绝缘体202中。通过首先在第一绝缘体202的上表面上提供光致抗蚀剂层(未示出)形成所述至少一个互连201和可选的扩散阻挡材料203。该光致抗蚀剂层通过光刻被构图，所述光刻包括将所述光致抗蚀剂层曝光到一辐照图案且然后利用常规抗蚀剂显影液显影该被曝光的光致抗蚀剂。图案化的光致抗蚀剂保护部分第一绝缘体202，同时留下其它部分被暴露。
不包括图案化的光致抗蚀剂，第一绝缘体202的暴露部分然后利用干法蚀刻工艺或者湿法蚀刻工艺被部分去除。能用于从图案化的光致抗蚀剂转移图案到下面的第一绝缘体202的干法蚀刻工艺的例子包括反应离子蚀刻、等离子体蚀刻、离子束蚀刻、或激光烧蚀，通常使用反应离子蚀刻(RIE)。本发明在此点能使用的湿法化学蚀刻工艺的例子是稀释的HF。
不管所使用的蚀刻工艺的类型，此蚀刻步骤停止在第一绝缘体202内，在其中产生槽(或开口)。该槽(或开口)然后可选择地用第一扩散阻挡材料203诸如Ta、TaN、Ti、TiN、TiSiN、W、WN、或Ru装衬。可选的扩散阻挡材料203利用常规沉积工艺诸如CVD、PECVD、蒸镀、溅镀和其它类似沉积工艺形成。形成在槽(或开口)内暴露的壁表面上的可选的第一扩散阻挡材料203的厚度可以根据所沉积的扩散阻挡材料的类型和形成它所使用的沉积技术而改变。通常，可选的第一扩散阻挡材料203的厚度为从约1到约100nm，从约3到约80nm的厚度是更一般的。
接着，带有或不带有第一扩散阻挡材料203的所述槽(或开口)被填充以导电互连材料。所述槽(或开口)的填充包括沉积步骤，接着为可选的平坦化工艺。沉积步骤包括常规沉积工艺诸如CVD、PECVD、蒸镀、溅镀、电镀、化学溶液沉积和其它类似沉积工艺。在本发明的某些实施例中，可在沉积之前形成导电互连材料的薄籽层。
所述可选的平坦化工艺包括化学机械抛光(CMP)、研磨或其结合。可发现，本发明的此步骤在第一绝缘体202内形成嵌入的互连201。
填充所述至少一个槽(或开口)所使用的导电互连材料包括诸如多晶硅、多晶SiGe的导电材料，或者导电金属。本发明中用作导电互连材料的优选导电金属的一些例子包括Cu、Al、Al(Cu)以及W。注意，元件202、201和203能被看作下互连层面，上互连层面将随后形成在其上；本发明中，上互连层面包括第二绝缘体205、互连401和402、埋设导电层601以及包括与第一互连201接触的通孔的互连。
然后利用常规沉积工艺诸如CVD、PECVD、蒸镀、化学溶液沉积和其它类似沉积工艺在包括所述至少一个嵌入的互连201的第一绝缘体202上沉积电介质膜204。电介质膜204包括能充当第一绝缘体202和第二绝缘体205(将随后形成)之间的蚀刻停止层的任何材料。通常，电介质膜204包括Si3N4、SiC或SiO2之一。本发明中还预期了这些材料的多层。电介质膜204具有通常从约3到约100nm的厚度，从约10到约80nm的厚度对于电介质膜204是更一般的。
沉积电介质膜204之后，第二绝缘体205利用上述用于第一绝缘体202的沉积技术之一沉积在电介质膜204上。第二绝缘体205包括多孔的或非多孔的电介质材料，其可以是与第一绝缘体202相同或不同的电介质材料。第二绝缘体205的厚度可以根据所使用的沉积技术以及所沉积的电介质材料的类型而变化。通常，第二绝缘体205的厚度为从约500到约10000
Figure C200610090871D0009112854QIETU
，从约2000到约6000
Figure C200610090871D0009112854QIETU
的厚度是更一般的。
然后线开口210和至少一个通孔开口212利用常规光刻和蚀刻形成到第二绝缘体中。注意，包括上面的线开口210的所述至少一个通孔开口212暴露互连201的上表面。
提供图2所示的结构之后，首先沉积有机平坦化材料301，所沉积的有机材料经历平坦化工艺。如图3所示，有机平坦化材料301的沉积填充在所述至少一个通孔开口212和线开口210中并覆盖第二电介质205的上表面。向该结构提供有机平坦化材料301所使用的合适的沉积工艺包括旋涂、CVD、PECVD、蒸镀、化学溶液沉积以及其它类似沉积技术。CMP或研磨可用来平坦化所沉积的有机平坦化材料301。
本发明中使用的有机材料301包括任何有机平坦化材料，包括例如抗反射涂层、来自JSR的NFC
Figure C200610090871D0011112934QIETU
和TDP
Figure C200610090871D0011112934QIETU
、来自Promerus的PN
Figure C200610090871D0011112934QIETU
、来自ShinEtsu的ODL
Figure C200610090871D0011112934QIETU
、以及来自Brewer的NCA
Figure C200610090871D0011112934QIETU
和GF
Figure C200610090871D0011112934QIETU
。
向该结构提供有机平坦化材料301之后，沉积氧化物层302例如低温氧化物(LTO)。氧化物层302的厚度通常为从约100到约2000，从约400到约800的厚度是更一般的。图3所示的结构还包括形成在有机平坦化材料301之上的氧化物层302。
图4示出用于构建反熔丝结构的至少一个区域400形成之后的结构。具体地，用于构建反熔丝结构的该至少一个区域400通过光刻和蚀刻形成。特别地，形成图案掩模(未示出)，其暴露部分氧化物层302，且诸如RIE的蚀刻被用来开口氧化物层302，暴露下面的有机平坦化材料301的部分。注意，所述至少一个区域400通常位于相邻线开口210的部分之上，其也可以包括通孔开口212。这些区域被标作401和402，且它们将成为上互连层面的互连。
然后使用选择性去除有机平坦化材料301的化学剥离工艺以从该结构去除被暴露的有机平坦化材料301。该工艺或者从该结构完全剥离暴露的有机平坦化材料301，如图5A所示，或者部分地剥离有机平坦化材料301并留下一些有机平坦化材料301在线开口210的底表面上，如图5B所示。为了清晰起见，将利用图5A所示的结构描述本发明的剩余处理步骤。
例如埋设金属层的埋设导电层601利用原子层沉积(ALD)形成在图5A所示的结构中。注意，沉积和随后的平坦化(下文描述)之后的埋设导电层形成发明的结构的反熔丝材料。ALD允许导电材料沉积和渗透到第二绝缘体205的未被覆盖以有机平坦化材料301的暴露部分中。埋设导电材料层601用作发明的结构中的反熔丝，当两个相邻互连即互连401和402之间的电阻下降时该反熔丝能被电激活。埋设导电层601包括导电材料诸如Ta、TaN、W、Cu、Al、Pt、Pd、Ru、Rh、Au和Ag。还预期了多层。
埋设导电层601具有从约2到约200的沉积和渗透后厚度，从约10到约30的厚度是更一般的。通过利用本领域公知的常规条件进行ALD。例如，利用包括上述导电材料的至少一种的金属前体(precursor)，在从约25℃到约400℃的温度进行ALD。例如在图6中示出了包括埋设导电层601的结构。
图7示出在氧化物层302和残余的有机平坦化材料301被从所述结构去除之后形成的结构。利用化学蚀刻和剥离的结合去除这些材料。
接着，可选的第二扩散阻挡层801和导电第二互连材料802顺序沉积在图7所示的结构上从而至少填充通孔开口212和线开口210。这些沉积步骤之后形成的所得结构示于图8中。可选的第二扩散阻挡801利用结合第一扩散阻挡材料203提到的上述沉积工艺之一形成。可选的第二扩散阻挡801可包括结合第一可选扩散阻挡材料203提及的材料之一。可选的第二扩散阻挡层801的厚度也在用于第一可选扩散阻挡203材料的上述范围内。
导电第二互连材料802包括对于互连201提及的导电材料之一，形成第一互连201所使用的那些沉积工艺之一可用于形成导电第二互连材料802。在本发明的一些实施例中，可在沉积之前形成导电材料的薄籽层。所形成的导电第二互连材料802的厚度可根据所使用的材料和沉积工艺而变化。通常，导电第二互连材料802具有从约500到约15000的厚度，从约5000到约8000的厚度是更一般的。
图9示出图8的结构经历平坦化工艺例如CMP且电介质盖帽层901在平坦化的表面上沉积之后的结构。注意，平坦化工艺提供这样的结构，其中导电第二互连材料802和可选的第二扩散阻挡801每个具有与第二绝缘体205的上表面基本共面的上表面；该平坦化工艺还去除存在于第二绝缘体205的上水平表面部分中的埋设导电层601。因此，第二绝缘体205中相邻互连之间的埋设导电层601没有直接彼此连接。
上述电介质盖帽层901包括氧化物、氮化物、氧氮化物或其多层。电介质盖帽层901通过CVD、PECVD、蒸镀或其它类似沉积工艺形成。通常，电介质盖帽层901具有从约3到约100nm的沉积后厚度，从约10到约80nm的厚度是更一般的。
所需(或允许的)的另外的互连层面，带有或不带有埋设导电层601，可形成在上述上互连层面之上。
图10A-10C示出能利用上述本发明的方法形成的一些附加结构。该结构利用与上述图2-9中相同的基本工艺步骤形成，除了操控区域400的位置。
注意，当偏压施加在包括埋设导电层601的互连401和402之间时，第二绝缘体205的位于相邻互连401和402之间的区域变得漏电，即电流在该区域产生并流动。
本发明相对于现有技术的一个优点是不需要反熔丝材料的额外层，且本发明的方法与现有处理相容，不需要额外的严格掩模化。因此本发明方法的工艺成本较低。此外，与现有技术结构不同，本发明的结构不需要在两“断开的”导电材料之间被夹住的反熔丝材料层。因此，本发明的结构和方法与这里描述的现有技术反熔丝结构相比为电路设计提供更多的灵活性。
尽管已经相关于其优选实施例特别显示和描述了本发明，但是本领域技术人员将明白，可以进行前述和其它形式和细节上的改变而不偏离本发明的思想和范围。因此，本发明不限于所描述和示出的确切形式和细节，而应落在所附权利要求的范围内。

Claims (34)

1.一种半导体结构，包括：
绝缘体，包括至少一对相邻互连，所述对中每个互连包括嵌入在所述绝缘体的表面中且围绕每个单独互连的一部分的埋设导电层，所述埋设导电层通过电介质区域被分隔开，当偏压施加到所述对的所述互连之间时所述电介质区域允许电流。
2.如权利要求1所述的半导体结构，其中所述绝缘体是有机或无机电介质材料。
3.如权利要求2所述的半导体结构，其中所述绝缘体具有4.0或更小的介电常数。
4.如权利要求1所述的半导体结构，其中所述绝缘体包括SiO2，芳香族热固性聚亚芳香醚，包括Si、C、O和H原子的碳掺杂氧化物，倍半硅氧烷，四乙基原硅酸盐或者有机硅烷。
5.如权利要求1所述的半导体结构，其中所述相邻互连对嵌入在所述绝缘体中且包括导电互连材料。
6.如权利要求5所述的半导体结构，其中所述相邻互连对还包括设置在所述绝缘体与所述导电互连材料之间的扩散阻挡材料。
7.如权利要求6所述的半导体结构，其中所述扩散阻挡材料包括Ta、TaN、Ti、TiN、TiSiN、W、WN或Ru之一。
8.如权利要求5所述的半导体结构，其中所述导电互连材料包括Cu、Al、W。
9.如权利要求1所述的半导体结构，其中所述埋设导电层的每个包括Ta、TaN、W、Cu、Al、Pt、Pd、Ru、Rh、Au或Ag。
10.如权利要求1所述的半导体结构，还包括在包括所述相邻互连对的所述绝缘体的表面之上的电介质盖帽层。
11.如权利要求1所述的半导体结构，还包括所述绝缘体中导电填充的通孔，其与嵌入在下面的绝缘体中的下面的互连接触。
12.如权利要求11所述的半导体结构，其中所述下面的绝缘体与所述绝缘体通过电介质膜部分分隔开，所述电介质膜具有开口，所述开口中所述导电填充的通孔接触所述下面的互连。
13.一种半导体结构，包括：
第一绝缘体，包括至少一个嵌入第一互连区域；以及
第二绝缘体，在所述第一绝缘体上面，所述第二绝缘体包括至少一对相邻第二互连区域，所述对的每个互连区域包括嵌入在所述第二绝缘体的表面中且围绕每个单独互连的一部分的埋设导电层，所述埋设导电层通过电介质区域分隔开，当偏压施加到所述对的所述互连之间时所述电介质区域允许电流。
14.如权利要求13所述的半导体结构，其中所述第一和第二绝缘体是选自有机和无机电介质材料的相同或不同电介质材料。
15.如权利要求14所述的半导体结构，其中所述第一和第二绝缘体具有4.0或更小的介电常数。
16.如权利要求13所述的半导体结构，其中所述第一和第二绝缘体包括SiO2，芳香族热固性聚亚芳香醚，包括Si、C、O和H原子的碳掺杂氧化物，倍半硅氧烷，四乙基原硅酸盐或有机硅烷中的一种。
17.如权利要求13所述的半导体结构，其中所述第一和第二互连区域每个包括导电互连材料，所述第一互连区域的导电互连材料和所述第二互连区域的导电互连材料可以相同或者不同。
18.如权利要求17所述的半导体结构，其中所述第一互连区域还包括设置在所述第一互连区域的导电互连材料与所述第一绝缘体之间的扩散阻挡材料，所述第二互连区域还包括设置在所述第二互连区域的导电互连材料与所述第二绝缘体之间的扩散阻挡材料，所述第一互连区域的扩散阻挡材料和所述第二互连区域的扩散阻挡材料可以相同或者不同。
19.如权利要求18所述的半导体结构，其中所述扩散阻挡材料包括Ta、TaN、Ti、TiN、TiSiN、W、WN或Ru之一。
20.如权利要求17所述的半导体结构，其中所述导电互连材料包括Cu、Al、W。
21.如权利要求13所述的半导体结构，其中所述埋设导电层的每个包括Ta、TaN、W、Cu、Al、Pt、Pd、Ru、Rh、Au或Ag。
22.如权利要求13所述的半导体结构，还包括在包括所述相邻互连区域对的所述第二绝缘体的表面之上的电介质盖帽层。
23.如权利要求13所述的半导体结构，还包括所述第二绝缘体中的导电填充的通孔，其与所述第一绝缘体的所述第一互连区域接触。
24.如权利要求23所述的半导体结构，其中所述第一绝缘体通过电介质膜与所述第二绝缘体部分分隔开，所述电介质膜具有开口，在所述开口中所述导电填充的通孔与所述第一互连区域接触。
25.一种制造半导体结构的方法，包括：
提供包括具有通孔和线开口的绝缘体的结构；
在所述结构上形成有机平坦化材料以用所述有机平坦化材料填充所述通孔和线开口；
形成具有用于形成反熔丝结构的至少一个开口区域的氧化物层，所述至少一个开口区域位于一对相邻的线开口之上；
去除所述至少一个开口区域内的所述有机平坦化材料的至少一部分从而暴露所述相邻线开口的每对的一部分；
将导电层嵌入在所述相邻线开口对之间所述绝缘体中；
去除所述氧化物层和残留的有机平坦化材料；
至少用导电互连材料填充所述通孔和线开口；以及
平坦化所述导电互连材料至所述绝缘体的上表面，
其中所述平坦化从所述绝缘体的上水平表面去除所述嵌入的导电层，形成包括埋设导电层的至少一对相邻互连，所述埋设导电层围绕每个单独互连的一部分，每个埋设第一导电层通过电介质区域分隔开，当偏压施加到所述至少一对相邻互连之间时所述电介质区域允许电流。
26.如权利要求25所述的方法，其中所述结构还包括下面的绝缘体，其包括下面的互连，所述绝缘体与所述下面的绝缘体通过电介质膜分隔开，所述电介质膜具有开口，其暴露部分所述下面的互连。
27.如权利要求25所述的方法，其中所述通孔和线开口通过光刻和蚀刻形成。
28.如权利要求25所述的方法，其中形成所述有机平坦化材料包括沉积和平坦化。
29.如权利要求25所述的方法，其中通过光刻和蚀刻穿所述氧化物层停止在所述有机平坦化材料上来形成所述至少一个开口区域。
30.如权利要求25所述的方法，其中所述去除所述有机平坦化材料包括部分剥离工艺或完全剥离工艺。
31.如权利要求25所述的方法，其中所述嵌入所述导电层包括原子层沉积。
32.如权利要求31所述的方法，其中所述导电层包括Ta、TaN、W、Cu、Al、Pt、Pd、Ru、Rh、Au或Ag中的一种。
33.如权利要求25所述的方法，其中所述去除所述氧化物层和残留的有机平坦化材料包括化学蚀刻和剥离的结合。
34.如权利要求25所述的方法，还包括在包括所述相邻互连对的所述绝缘体之上形成电介质盖帽层。
CNB2006100908712A 2005-08-19 2006-06-26 半导体结构及其制造方法 Expired - Fee Related CN100524726C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/207,218 2005-08-19
US11/207,218 US7402463B2 (en) 2005-08-19 2005-08-19 Adopting feature of buried electrically conductive layer in dielectrics for electrical anti-fuse application

Publications (2)

Publication Number Publication Date
CN1925151A CN1925151A (zh) 2007-03-07
CN100524726C true CN100524726C (zh) 2009-08-05

Family

ID=37766690

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100908712A Expired - Fee Related CN100524726C (zh) 2005-08-19 2006-06-26 半导体结构及其制造方法

Country Status (2)

Country Link
US (3) US7402463B2 (zh)
CN (1) CN100524726C (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7556989B2 (en) * 2005-03-22 2009-07-07 Samsung Electronics Co., Ltd. Semiconductor device having fuse pattern and methods of fabricating the same
US7402463B2 (en) * 2005-08-19 2008-07-22 International Business Machines Corporation Adopting feature of buried electrically conductive layer in dielectrics for electrical anti-fuse application
KR100737155B1 (ko) * 2006-08-28 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자의 고주파 인덕터 제조 방법
US7488682B2 (en) * 2006-10-03 2009-02-10 International Business Machines Corporation High-density 3-dimensional resistors
US7572682B2 (en) * 2007-05-31 2009-08-11 International Business Machines Corporation Semiconductor structure for fuse and anti-fuse applications
US20090108400A1 (en) * 2007-10-31 2009-04-30 International Business Machines Corporation Anti-fuse structure including a sense pad contact region and methods for fabrication and programming thereof
US7956466B2 (en) * 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
US8753933B2 (en) 2008-11-19 2014-06-17 Micron Technology, Inc. Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures
US7839163B2 (en) 2009-01-22 2010-11-23 International Business Machines Corporation Programmable through silicon via
US8125048B2 (en) * 2009-10-07 2012-02-28 International Business Machines Corporation Antifuse structure for in line circuit modification
US8471356B2 (en) * 2010-04-16 2013-06-25 International Business Machines Corporation Programmable anti-fuse structures with conductive material islands
CN102623431B (zh) * 2011-01-29 2015-02-25 中国科学院微电子研究所 半导体器件
US9105637B2 (en) 2012-05-18 2015-08-11 International Business Machines Corporation Anti-fuse structure and fabrication
US8637957B1 (en) * 2012-07-18 2014-01-28 International Business Machines Corporation Low cost anti-fuse structure
US8736020B2 (en) 2012-09-10 2014-05-27 International Business Machines Corporation Electronic anti-fuse
EP3105783B1 (en) * 2014-02-11 2020-12-16 Intel Corporation Antifuse with backfilled terminals
US9852981B2 (en) 2016-04-13 2017-12-26 International Business Machines Corporation III-V compatible anti-fuses
US9786595B1 (en) 2016-05-25 2017-10-10 International Business Machines Corporation Antifuse having comb-like top electrode
US11024577B1 (en) 2020-01-17 2021-06-01 International Business Machines Corporation Embedded anti-fuses for small scale applications
US11799001B2 (en) 2021-03-09 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line devices
US20230069716A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Metal interconnect structures and methods of fabricating the same
US11876047B2 (en) * 2021-09-14 2024-01-16 International Business Machines Corporation Decoupled interconnect structures
US11881431B2 (en) 2021-11-22 2024-01-23 International Business Machines Corporation Anti-fuse with laterally extended liner

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286993A (en) * 1991-09-11 1994-02-15 Micron Technology, Inc. One-sided ozone TEOS spacer
US5447880A (en) * 1992-12-22 1995-09-05 At&T Global Information Solutions Company Method for forming an amorphous silicon programmable element
US6251710B1 (en) * 2000-04-27 2001-06-26 International Business Machines Corporation Method of making a dual damascene anti-fuse with via before wire
US6380003B1 (en) * 1999-12-22 2002-04-30 International Business Machines Corporation Damascene anti-fuse with slot via

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5641985A (en) * 1994-09-29 1997-06-24 Kawasaki Steel Corporation Antifuse element and semiconductor device having antifuse elements
US5789795A (en) 1995-12-28 1998-08-04 Vlsi Technology, Inc. Methods and apparatus for fabricationg anti-fuse devices
US6265779B1 (en) * 1998-08-11 2001-07-24 International Business Machines Corporation Method and material for integration of fuorine-containing low-k dielectrics
US6486527B1 (en) * 1999-06-25 2002-11-26 Macpherson John Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter
US6294474B1 (en) * 1999-10-25 2001-09-25 Vanguard International Semiconductor Corporation Process for controlling oxide thickness over a fusible link using transient etch stops
US6124194A (en) 1999-11-15 2000-09-26 Chartered Semiconductor Manufacturing Ltd. Method of fabrication of anti-fuse integrated with dual damascene process
US6335228B1 (en) 1999-12-30 2002-01-01 Infineon Technologies North America Corp. Method for making an anti-fuse
AU2001296609A1 (en) * 2000-10-03 2002-04-15 Broadcom Corporation High-density metal capacitor using dual-damascene copper interconnect
US6638794B2 (en) * 2002-01-04 2003-10-28 Vanguard International Semiconductor Corp. Method for fabricating an anti-fuse in programmable interconnections
JP2003249553A (ja) * 2002-02-26 2003-09-05 Fujitsu Ltd アンチヒューズ及びその書き込み方法
US7300825B2 (en) * 2004-04-30 2007-11-27 International Business Machines Corporation Customizing back end of the line interconnects
US7402463B2 (en) 2005-08-19 2008-07-22 International Business Machines Corporation Adopting feature of buried electrically conductive layer in dielectrics for electrical anti-fuse application

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286993A (en) * 1991-09-11 1994-02-15 Micron Technology, Inc. One-sided ozone TEOS spacer
US5447880A (en) * 1992-12-22 1995-09-05 At&T Global Information Solutions Company Method for forming an amorphous silicon programmable element
US6380003B1 (en) * 1999-12-22 2002-04-30 International Business Machines Corporation Damascene anti-fuse with slot via
US6251710B1 (en) * 2000-04-27 2001-06-26 International Business Machines Corporation Method of making a dual damascene anti-fuse with via before wire
US20010036750A1 (en) * 2000-04-27 2001-11-01 International Business Machines Corporation Dual damascene anti-fuse with via before wire

Also Published As

Publication number Publication date
US20070040276A1 (en) 2007-02-22
US8159042B2 (en) 2012-04-17
US20080283964A1 (en) 2008-11-20
US7402463B2 (en) 2008-07-22
CN1925151A (zh) 2007-03-07
US20090305493A1 (en) 2009-12-10
US7927995B2 (en) 2011-04-19

Similar Documents

Publication Publication Date Title
CN100524726C (zh) 半导体结构及其制造方法
CN101390204B (zh) 用于金属集成的新颖结构和方法
US11088020B2 (en) Structure and formation method of interconnection structure of semiconductor device
US7365009B2 (en) Structure of metal interconnect and fabrication method thereof
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
TWI254350B (en) Fuse structure and method for making the same
US10181421B1 (en) Liner recess for fully aligned via
US20070040188A1 (en) Contact or via hole structure with enlarged bottom critical dimension
US9059166B2 (en) Interconnect with hybrid metallization
US10896874B2 (en) Interconnects separated by a dielectric region formed using removable sacrificial plugs
TW201501210A (zh) 包含接觸結構與形成於接觸蝕刻停止層之側壁上之保護層的半導體設備
US8129842B2 (en) Enhanced interconnect structure
JP5999768B2 (ja) 半導体装置及びその製造方法
US9799555B1 (en) Cobalt interconnects covered by a metal cap
US11916013B2 (en) Via interconnects including super vias
US20230080438A1 (en) Beol etch stop layer without capacitance penalty
US20170148735A1 (en) Interconnect Structure for Semiconductor Devices
US7662711B2 (en) Method of forming dual damascene pattern
KR20090024854A (ko) 반도체 소자의 금속배선 및 그 형성방법
US20230144660A1 (en) Electronic fuse structure embedded in top via
US20150115459A1 (en) Integrated circuit structure with metal cap and methods of fabrication
US20130045595A1 (en) Method for processing metal layer
US20020086475A1 (en) Zero overlap contact/via with metal plug
KR100731061B1 (ko) 반도체 소자 및 그 제조방법
KR20070055910A (ko) 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171128

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171128

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20190626