CN1698194A - 电子装置及其制造方法 - Google Patents

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关口满
西冈康隆
富田和朗
岩崎晃久
桥本圭司
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Renesas Technology Corp
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Abstract

本发明是抑制配线间绝缘膜的泄漏电流的增大以及膜质的经时变化，并防止光敏抗蚀剂的中毒。在设有沟道孔(108)的低介电常数膜(105)下侧夹有第一不含氮绝缘膜(104)而设置第一含氮绝缘膜(103)。此外，在低介电常数膜(105)上侧夹有第二不含氮绝缘膜(106)而设置第二含氮绝缘膜(107)。

Description

电子装置及其制造方法
技术领域
本发明，是关于一种电子装置及其制造方法，特别是关于一种配线形成的技术。
背景技术
近年，伴随着集成电路高集成化使配线间隔狭窄化，故配线间所产生的电寄生电容会增大。另一方面，在要求高速动作的集成电路中，又必须将配线间的电寄生电容减少。
因此，为减少配线间的电寄生电容，而检讨用以减低配线间绝缘膜的介电常数的方法。可将配线间的电寄生电容降至最低的方法，是本发明提出的一种方法，其在例如配线间的绝缘膜方面，使用介电常数比氧化硅膜小的材料所构成的膜(亦即低介电常数膜)，例如含碳氧化硅膜或多孔膜等。含碳氧化硅膜是体积大的烷基或苯基形式，其在膜中含有碳。其结果，含碳氧化硅膜的密度(约1.0～1.3g/cm3)比氧化硅膜的密度(约2.3g/cm3)小，且含碳氧化硅膜的介电常数(约2.0～3.0)比氧化硅膜的介电常数(约3.9～4.3)小。
但是，例如与氧化硅膜等的以往的配线间的绝缘膜相比，由于含碳氧化硅膜等的低介电常数膜的膜密度很低，故低介电常数膜暴露于空气中时易于将空气中所存在氮等吸收至膜中。其结果，在例如设有沟道孔的含碳氧化硅膜上，实施用以形成上述金属配线用沟图案的光蚀刻工序时，会产生以下问题：亦即涂敷于沟道孔附近的光敏抗蚀剂无法充分的显像，其结果，由于会产生不需要的光敏抗蚀剂残留，故无法形成所希望的沟图案。引发该问题的理由是如下所述：亦即，设有沟道孔的含碳氧化硅膜中所存在的胺，或来自形成于含碳氧化硅膜下侧的氮化硅碳化膜中的氮的碱性物质会通过沟道孔而扩散至含碳氧化硅膜上的光敏抗蚀剂(化学放大型光敏抗蚀剂)。其结果，由于光敏抗蚀剂中的碱浓度上升，于用以形成沟图案的曝光时，光敏抗蚀剂中的酸产生材料所产生的酸会中和，以致例如丙烯基作为光敏抗蚀剂等的连续酸产生反应无法进行而引起显像不良。另外，上述显像是称为光敏抗蚀剂膜黏滞效应。引起光敏抗蚀剂膜黏滞效应时，会产生例如下层金属配线与上层金属配线无法正常连接的事态，亦即配线不良。
相对于此，在例如非专利文献一(费悠尔(M.Fayolle)等，2002年国际互联科技会议预稿集(Proceedings of the 2002International Interconnect Te-chnology Conference)，39～41页)是揭示一种可防止光敏抗蚀剂膜黏滞效应的配线构造及其制造方法。
图7是表示非专利文献一所揭示的以往的电子装置的配线构造的剖面图。
如图7所示，在形成于硅衬底(省略图示)上的氧化硅膜所构成的第一绝缘膜1中形成下层金属配线2，其由阻挡金属膜2a及铜膜2b所构成。在下层金属配线2上及第一绝缘膜1上形成第二绝缘膜3，其由碳化硅膜所构成。在第二绝缘膜3上形成第三绝缘膜4，其由含碳氧化硅膜所构成。在第三绝缘膜4上形成第四绝缘膜5，其由碳化硅膜所构成。第四绝缘膜5上形成第五绝缘膜6，其由含碳氧化硅膜所构成。在第二绝缘膜3及第三绝缘膜4形成用以到达下层金属配线2的沟道孔7，且在第四绝缘膜5及第五绝缘膜6形成用以到达沟道孔7的配线沟8。在沟道孔7及配线沟8依序形成阻挡金属膜9及铜膜10，以此形成沟道插塞11及上层金属配线12。沟道插塞11连接下层金属配线2与上层金属配线12。
图8(a)～图8(f)，是表示非专利文献一所揭示的以往的电子装置的制造方法，亦即用以制造图7所示电子装置的方法的各工序的剖面图。
首先，如图8(a)所示，在硅衬底(省略图示)上形成第一绝缘膜1后，于第一绝缘膜1埋入阻挡金属膜2a及铜膜2b所构的下层金属配线2。
其次，如图8(b)所示，在第一绝缘膜1上及下层金属配线2上依序沉积碳化硅膜所构成的第二绝缘膜3、含碳氧化硅膜所构成的第三绝缘膜4、碳化硅膜所构成的第四绝缘膜5、含碳氧化硅膜所构成的第五绝缘膜6及碳化硅膜所构成的第六绝缘膜13。
其次，由于第六绝缘膜13上涂敷光敏抗蚀剂，并对该涂敷的光敏抗蚀剂进行光蚀刻，以形成具有孔图案的光敏抗蚀剂膜(省略图示)。之后，将该光敏抗蚀剂膜作为光罩，再依序对第六绝缘膜13及第五绝缘膜6进行干蚀刻后，利用灰化去除光敏抗蚀剂。如此，如图8(c)所示，可在第六绝缘膜13及第五绝缘膜6形成与沟道孔7(参照图8(e))相对应的孔14。
接着，由于第六绝缘膜13上涂敷光敏抗蚀剂，并对该涂敷的光敏抗蚀剂进行光蚀刻，以形成具有所希望的沟图案的光敏抗蚀剂膜15，具有体而言，具有与配线沟8(参照图8(e))相对应的开口部15a的光敏抗蚀剂膜15。
其次，分别将具有沟图案的光敏抗蚀剂膜15、具有孔图案的第六绝缘膜13及第五绝缘膜6作为光罩，并依序对第六绝缘膜13、第五绝缘膜6、第四绝缘膜5及第三绝缘膜4进行干蚀刻。如此，如图8(e)所示，可在第三绝缘膜4形成沟道孔7，且可在第四绝缘膜5及第五绝缘膜6形成配线沟8。但是，上述干蚀刻后，将光敏抗蚀剂膜15去除而进行洗净，之后，利用全面深蚀刻，同时将碳化硅膜所构成的第二绝缘膜3(沟道孔7形成区域)、第四绝缘膜5(配线沟8形成区域)及第六绝缘膜13去除。如此，如图8(e)所示，可形成所希望的沟道孔7及配线沟8。
其次，为完全掩埋沟道孔7及配线沟8，在第五绝缘膜6上依序沉积阻挡金属膜9及铜膜10后，利用CMP(chemical mechanical polishing：化学机械研磨)将配线沟8外侧的阻挡金属膜9及铜膜10去除。如此，如图8(f)所示，可在沟道孔7形成沟道插塞11，且可在配线沟8形成上层金属配线12。
非专利文献一中，揭示第二绝缘膜3、第四绝缘膜5及第六绝缘膜13由使用不含氮的碳化硅膜，可抑制因胺等经由孔14的扩散所引起的光敏抗蚀剂膜黏滞效应。
(发明所要解决的课题)
然而，上述以往的配线构造中，因光敏抗蚀剂膜黏滞效应的对策是使用膜质比氮化硅碳化膜差的不含氮的碳化硅膜取代氮化硅碳化膜，故有泄漏电流多的问题。此外，由于碳化硅膜的膜稳定性差，故沉积该膜后而放置时，亦有引发膜质时常变化的问题。
发明内容
鉴于以上所述，本发明的目的在于可抑制配线间绝缘膜的泄漏电流增大或膜质经时变化，并防止光敏抗蚀剂中毒。
(解决问题的方法)
为了达成上述的目的，本发明的第一电子装置，包括以下构件：低介电常数膜，其具有孔；不含氮绝缘膜，其形成于低介电常数膜下侧；及含氮绝缘膜，其形成于不含氮绝缘膜下侧。
根据第一电子装置，是在作为配线间绝缘膜的低介电常数膜与其下侧的含氮绝缘膜之间设有不含氮绝缘膜。亦即，由于低介电常数膜与含氮绝缘膜并未直接接触，故可抑制氮混入低介电常数膜中。如此，在形成有孔的低介电常数膜上涂敷化学放大型光敏抗蚀剂时，可防止胺等经由孔而从低介电常数膜扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。此外，由于在低介电常数膜下侧设有膜质好的含氮绝缘膜(例如氮化硅碳化膜)，故可防止泄漏电流增大或膜质时常变化。
再者，根据第一电子装置，由于是以等离子体CVD(chemical vapordeposi-tion：化学蒸汽沉积)法沉积不含氮绝缘膜，使其下侧的含氮绝缘膜的膜质稳定化，故含氮绝缘膜中所含的氮难以游离。其结果，可更加确实地抑制氮混入低介电常数膜中。
另外，本说明书中，不含氮绝缘膜是指膜中所含的氮未满1×1019atoms/cm3的绝缘膜。
第一电子装置中，孔分别贯穿不含氮绝缘膜及含氮绝缘膜，在该孔的下侧还包括下层配线，其用以与孔连接，且孔连接区域除外的下层配线的上表面最好由含氮绝缘膜所覆盖。
如此，含氮绝缘膜由使用不含氧的绝缘膜，可防止下层配线的氧化。
第一电子装置中，最好低介电常数膜的下表面与不含氮绝缘膜的上表面相接触。
如此，可更加确实地抑制氮混入低介电常数膜中。
本发明的第二电子装置，包括以下构件：低介电常数膜，其具有孔；不含氮绝缘膜，其形成于低介电常数膜上侧；及含氮绝缘膜，其形成于不含氮绝缘膜上侧。
根据第二电子装置，在作为配线间绝缘膜的低介电常数膜与其上侧的含氮绝缘膜之间设有不含氮绝缘膜。亦即，低介电常数膜与含氮绝缘膜并未直接接触。如此，由于可抑制氮混入低介电常数膜中，故在形成有孔的低介电常数膜上涂敷化学放大型光敏抗蚀剂时，可防止胺等经由孔而从低介电常数膜扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。此外，由于在低介电常数膜上侧设有膜质好的含氮绝缘膜(例如氮化硅碳化膜)，故可防止泄漏电流增大或膜质时常变化。
再者，根据第二电子装置，由于在低介电常数膜上夹有不含氮绝缘膜而设置含氮绝缘膜，故低介电常数膜形成后，低介电常数膜不会直接暴露于含氮的气体环境中(等离子体等)。如此，可更加确实地抑制氮混入低介电常数膜中。
第二电子装置中，含氮绝缘膜是反射防止膜，其最好在含氮绝缘膜、不含氮绝缘膜及低介电常数膜中的至少上部设有与孔连接的凹部。
如此，形成孔或凹部的蚀刻(lithographer)时，由于不需新设例如有机材料所构成的反射防止膜，故可削减工序数。
第二电子装置中，最好低介电常数膜的上表面与不含氮绝缘膜的下表面相接触。
如此，可更加确实地抑制氮混入低介电常数膜中。
本发明的第三电子装置，包括以下构件：低介电常数膜，其具有孔；第一不含氮绝缘膜，其形成于低介电常数膜下侧；及第二含氮绝缘膜，其形成于低介电常数膜上侧；孔是贯穿第一不含氮绝缘膜，其在第二含氮绝缘膜及低介电常数膜中的至少上部设有与孔连接的凹部。
根据第三电子装置，在作为配线间绝缘膜的低介电常数膜上下分别设有不含氮绝缘膜，故可确实地抑制氮混入低介电常数膜中。如此，在低介电常数膜形成孔后，于用以形成与该孔连接的凹部的蚀刻(lithographer)工序中在低介电常数膜上侧涂敷化学放大型光敏抗蚀剂时，可防止胺等经由孔而从低介电常数膜扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。
第三电子装置中，最好低介电常数膜的下表面与第一不含氮绝缘膜的上表面相接触。
如此，可更加确实地抑制氮混入低介电常数膜中。
第三电子装置中，最好低介电常数膜的上表面与第二不含氮绝缘膜的下表面相接触。
如此，可更加确实地抑制氮混入低介电常数膜中。
本发明的第四电子装置，包括以下构件：低介电常数膜，其具有孔；及低密度绝缘膜，其形成于低介电常数膜上侧，且膜密度为1.3g/cm3以下。
根据第四电子装置，由于是在作为配线间绝缘膜的低介电常数膜上侧成低密度绝缘膜，故混入于低介电常数膜中的氮或存在于低密度绝缘膜本身的氮会通过低密度绝缘膜而易于排出外部。如此，由于胺等在设于低介电常数膜的孔内不会集中而扩散，故在低介电常数膜上侧涂敷化学放大型光敏抗蚀剂时，孔附近的光敏抗蚀剂的平均单位体积的胺等的量会极少，其结果，可防止光敏抗蚀剂膜黏滞效应。另外，第四电子装置中，低密度绝缘膜的密度考虑该膜的稳定时，最好的是0.4g/cm3以上。
第四电子装置中，低密度绝缘膜最好含氮。
如此，由于含氮绝缘膜的膜质变好，故可防止泄漏电流增大或膜质时常变化。
第四电子装置中，最好还包括形成于低介电常数膜下侧的含氮绝缘膜。
如此，由于低密度绝缘膜的膜质变好，故可防止泄漏电流增大或膜质时常变化。
第一、第二、第三或第四电子装置中，低介电常数膜最好是含碳氧化硅膜或多孔膜。
如此，可确实地减少配线间的电容。又，含碳氧化硅膜也可使用SiOC膜。
本发明的第一电子装置的制造方法，包括以下工序：在含氮绝缘膜上依序形成不含氮绝缘膜及低介电常数膜的工序；在低介电常数膜形成孔的工序；由于形成有孔的低介电常数膜上涂敷化学放大型光敏抗蚀剂，并对该涂敷的化学放大型光敏抗蚀剂进行曝光及显像，在包含形成有孔的区域的特定区域形成具有开口部的光敏抗蚀剂膜的工序；及将该光敏抗蚀剂膜作为遮罩，对低介电常数膜进行蚀刻，以形成与孔连接的凹部的工序。
根据第一电子装置的制造方法，在含氮绝缘膜上夹有不含氮绝缘膜而形成的低介电常数膜形成孔后，在低介电常数膜上涂敷化学放大型光敏抗蚀剂。亦即，由于在低介电常数膜与含氮绝缘膜之间设有不含氮绝缘膜，故低介电常数膜与含氮绝缘膜不会直接接触。如此，由于可抑制氮混入低介电常数膜中，故在形成有孔的低介电常数膜上涂敷化学放大型光敏抗蚀剂时，可防止胺等经由孔而扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。此外，由于在低介电常数膜下侧设有膜质好的含氮绝缘膜(例如氮化硅碳化膜)，故可防止泄漏电流增大或膜质时常变化。
再者，根据第一电子装置的制造方法，由于是以等离子体CVD法沉积不含氮绝缘膜，使其下侧的含氮绝缘膜的膜质稳定化，故含氮绝缘膜中所含的氮难以游离。其结果，可更加确实地抑制氮混入低介电常数膜中。
第一电子装置的制造方法中，最好含氮绝缘膜以覆盖下层配线方式而形成。
如此，含氮绝缘膜由使用不含氧的绝缘膜，可防止下层配线的氧化。
第一电子装置的制造方法中，形成孔的工序最好包含在低介电常数膜及不含氮绝缘膜形成孔的工序，且于形成凹部的工序的更后面，包括用以将孔下侧的含氮绝缘膜去除的工序。
如此，可防止在设于孔下侧的配线或元件等产生蚀刻损伤或灰化损伤(例如配线或元件等的表面氧化)。
本发明的第二电子装置的制造方法，包括以下工序：在低介电常数膜上依序形成不含氮绝缘膜及含氮绝缘膜的工序；在设有不含氮绝缘膜及含氮绝缘膜的低介电常数膜形成孔的工序；由于形成有孔的低介电常数膜上侧涂敷化学放大型光敏抗蚀剂，并对该涂敷的化学放大型光敏抗蚀剂进行曝光及显像，在包含形成有孔的区域的特定区域形成具有开口部的光敏抗蚀剂膜的工序；及将该光敏抗蚀剂膜作为遮罩，对低介电常数膜进行蚀刻，以形成与孔连接的凹部的工序。
根据第二电子装置的制造方法，依序在低介电常数膜上形成不含氮绝缘膜及含氮绝缘膜后，在低介电常数膜形成孔，之后，在低介电常数膜上侧涂敷化学放大型光敏抗蚀剂。亦即，由于在低介电常数膜与含氮绝缘膜之间设有不含氮绝缘膜，故低介电常数膜与含氮绝缘膜不会直接接触。如此，由于可抑制氮混入低介电常数膜中，故在形成有孔的低介电常数膜上涂敷化学放大型光敏抗蚀剂时，可防止胺等经由孔而扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。此外，由于在低介电常数膜上侧设有膜质好的含氮绝缘膜(例如氮化硅碳化膜)，故可防止泄漏电流增大或膜质时常变化。
再者，根据第二电子装置的制造方法，由于在低介电常数膜上夹有不含氮绝缘膜而设置含氮绝缘膜，故低介电常数膜形成后，低介电常数膜不会直接暴露于含氮的气体环境中(等离子体等)。如此，可更加确实地抑制氮混入低介电常数膜中。
第二电子装置的制造方法中，于形成光敏抗蚀剂膜的工序，含氮绝缘膜最好作为反射防止膜用。
如此，形成凹部的蚀刻(lithographer)时，由于不需新设例如有机材料所构成的反射防止膜，故可削减工序数。
本发明的第三电子装置的制造方法，包括以下工序：在第一不含氮绝缘膜上依序形成低介电常数膜及第二不含氮绝缘膜的工序；在设有第二不含氮绝缘膜的低介电常数膜形成孔的工序；由于形成有孔的低介电常数膜上侧涂敷化学放大型光敏抗蚀剂，并对该涂敷的化学放大型光敏抗蚀剂进行曝光及显像，在包含形成有孔的区域的特定区域形成具有开口部的光敏抗蚀剂膜的工序；及将该光敏抗蚀剂膜作为遮罩，对低介电常数膜进行蚀刻，以形成与孔连接的凹部的工序。
根据第三电子装置的制造方法，在上下分别设有不含氮绝缘膜的低介电常数膜形成孔后，在低介电常数膜上涂敷化学放大型光敏抗蚀剂。如此，由于可抑制氮混入低介电常数膜中，故在形成有孔的低介电常数膜上涂敷化学放大型光敏抗蚀剂时，可防止胺等经由孔而扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。
第一、第二或第三电子装置的制造方法中，不含氮绝缘膜最好是由CVD法沉积。
如此，不含氮绝缘膜由使用有例如TEOS的等离子体CVD法形成氧化硅膜时，该氧化硅膜的密度(约2.3g/cm3)比含碳氧化硅膜等的低介电常数膜的密度高。如此，由于该氧化硅膜所构成的不含氮绝缘膜作为对氮的阻挡层用，故可更加确实地抑制氮混入低介电常数膜中。
第一、第二或第三电子装置的制造方法中，最好在形成孔的工序与形成光敏抗蚀剂膜的工序间，还包括在孔内形成假插塞的工序。
如此，由例如有机材料所构成的假插塞，可覆盖用以包含低介电常数膜与不含氮绝缘膜的界面部的孔的壁面。亦即，由于可用假插塞覆盖该界面部或沟道孔壁面的损伤层，故可抑制氮从该界面部或该损伤层扩散至孔内，从而更确实地防止光敏抗蚀剂膜黏滞效应。
本发明的第四电子装置的制造方法，包括以下工序：在低介电常数膜上形成膜密度为1.3g/cm3以下的低密度绝缘膜的工序；在设有低密度绝缘膜的低介电常数膜形成孔的工序；由于形成有孔的低介电常数膜上侧涂敷化学放大型光敏抗蚀剂，并对该涂敷的化学放大型光敏抗蚀剂进行曝光及显像，在包含形成有孔的区域的特定区域形成具有开口部的光敏抗蚀剂膜的工序；及将该光敏抗蚀剂膜作为遮罩，对低介电常数膜进行蚀刻，以形成与孔连接的凹部的工序。
根据第四电子装置的制造方法，在低介电常数膜上形成低密度绝缘膜后，在低介电常数膜上形成孔，之后，在低介电常数膜上侧涂敷化学放大型光敏抗蚀剂。如此，混入于低介电常数膜中的氮或存在于低密度绝缘膜本身的氮会通过低密度绝缘膜而易于排出外部。如此，由于胺等在设于低介电常数膜的孔内不会集中而扩散，故在低介电常数膜上侧涂敷化学放大型光敏抗蚀剂时，孔附近的光敏抗蚀剂的平均单位体积的胺等的量会极少，其结果，可防止光敏抗蚀剂膜黏滞效应。另外，第四电子装置的制造方法中，低密度绝缘膜的密度考虑该膜的稳定性时，最好是0.4g/cm3以上。
第四电子装置的制造方法中，于形成低密度绝缘膜的工序更后面，最好包括用以对低密度绝缘膜进行热处理或照射能量波的工序。
如此，可使低密度绝缘膜的膜质稳定化，且低介电常数膜中的氮或存在于低密度绝缘膜中的氮会通过低密度绝缘膜而易于排出外部。此时，能量波为电子束或紫外线时，可确实得到上述的效果。
第一、第二、第三或第四电子装置的制造方法中，最好低介电常数膜是含碳氧化硅膜或多孔膜。
如此，可确实减少配线间的电容。又，含碳氧化硅膜也可使用SiOC膜。
—发明的效果—
根据本发明的构成，由于在低介电常数膜的下侧及上侧设置不含氮绝缘膜，故可抑制氮混入低介电常数膜中。因此，在形成有孔的低介电常数膜上涂敷化学放大型光敏抗蚀剂时，可防止胺等经由孔而从低介电常数膜扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。
此外，根据本发明的其他构成，由于在低介电常数膜上侧设有低密度绝缘膜，使低介电常数膜等所含的氮会通过低密度绝缘膜而易于排出外部，故可阻止以下事态的发生：胺等在设于低介电常数膜的孔内会集中而扩散。如此，由于在低介电常数膜上侧涂敷化学放大型光敏抗蚀剂时，孔附近的光敏抗蚀剂的平均单位体积的胺等的量会极少，故可防止光敏抗蚀剂膜黏滞效应。
附图说明
图1，是表示本发明第一实施方式的电子装置的配线构造的剖面图。
图2(a)～图2(f)，是表示本发明第一实施方式的电子装置制造方法的各工序的剖面图。
图3，是表示比较例的电子装置的配线构造的剖面图。
图4(a)～图4(f)，是表示比较例的电子装置的制造方法的各个工序的剖面图。
图5，是表示本发明第二实施方式的电子装置的配线构造的剖面图。
图6(a)～图6(f)，是表示本发明第二实施方式的电子装置制造方法的各个工序的剖面图。
图7，是表示以往的电子装置的配线构造的剖面图。
图8(a)～图8(f)，是表示以往的电子装置的制造方法的各个工序的剖面图。
(符号说明)
100    衬底
101    下层绝缘膜
102    下层金属配线
102a   钽氮化物/钽积层膜
102b   铜膜
103    第一含氮绝缘膜
104    第一不含氮绝缘膜
105    低介电常数膜
106    第二不含氮绝缘膜
107    第二含氮绝缘膜
108    沟道孔
109    配线沟
110    钽氮化物/钽积层膜
111    铜膜
112    沟道孔
113    上层金属配线
114    假插塞
115    光敏抗蚀剂膜
115a   开口部
200    衬底
201    下层绝缘膜
202    下层金属配线
202a   钽氮化物/钽积层膜
202b   铜膜
203    含氮绝缘膜
204    低介电常数膜
205    低密度罩膜
206    沟道孔
207    配线沟
208    钽氮化物/钽积层膜
209    铜膜
210    沟道孔
211    上层金属配线
212    第一反射防止膜
213    第二反射防止膜
214    光敏抗蚀剂膜
214a   开口部
具体实施方式
(第一实施例)
以下，参照图面说明本发明第一实施方式的电子装置及其制造方法。
图1，是表示本发明第一实施方式的电子装置的配线构造的剖面图。
如图1所示，在形成于例如硅所构成的衬底100上的下层绝缘膜101中形成下层金属配线102，其由例如钽氮化物/钽积层膜102a及铜膜102b所构成。在下层金属配线102上及下层绝缘膜101上形成第一含氮绝缘膜103，其由例如氮化硅碳化膜所构成。在第一含氮绝缘膜103上形成第一不含氮绝缘膜104，其由例如氧化硅膜所构成。在第一不含氮绝缘膜104上形成低介电常数膜105，其由例如含碳氧化硅膜所构成。在低介电常数膜105上形成第二不含氮绝缘膜106，其由例如氧化硅膜所构成。在第二不含氮绝缘膜106上形成第二含氮绝缘膜107，其由例如氮化硅氧化膜所构成。在第一含氮绝缘膜103、第一不含氮绝缘膜104及低介电常数膜105(下部)是形成沟道孔108，其用以到达下层金属配线102。在低介电常数膜105(上部)、第二不含氮绝缘膜106及第二含氮绝缘膜107是形成配线沟109，其与沟道孔108连接。在沟道孔108及配线沟109依序形成钽氮化物/钽积层膜110及铜膜111，以此形成沟道插塞112及上层金属配线113。沟道插塞112连接下层金属配线102与上层金属配线113。
图2(a)～图2(f)，是表示第一实施方式的电子装置的制造方法，亦即用以制造图1所示电子装置的方法的各工序的剖面图。
首先，如图2(a)所示，在例如硅所构成的衬底100上形成例如氧化硅膜所构成的下层绝缘膜101后，于下层绝缘膜101埋入例如钽氮化物/钽积层膜102a及铜膜102b所构成的下层金属配线102。具体而言，下层绝缘膜101形成后，利用光蚀刻法在下层绝缘膜101上形成具有下层金属配线用沟图案的光敏抗蚀剂膜(省略图示)，之后，将该光敏抗蚀剂膜作为遮罩，对下层绝缘膜101进行干蚀刻，以形成配线沟。之后，为完全掩埋该配线沟，在下层绝缘膜101上依序沉积钽氮化物/钽积层膜102a及铜膜102b后，利用CMP将该配线沟外侧的积层膜102a及铜膜102b去除，以形成下层金属配线102。
其次，如图2(a)所示，在下层绝缘膜101上及下层金属配线102上沉积例如氮化硅碳化膜所构成的厚度为50nm的第一含氮绝缘膜103。
接着，如图2(b)所示，在第一含氮绝缘膜103上沉积例如氧化硅膜所构成的厚度为50nm的第一不含氮绝缘膜104。此时，由使用有例如TEOS的等离子体CVD法，沉积用以构成第一不含氮绝缘膜104的氧化硅膜。之后，在第一不含氮绝缘膜104上沉积例如含碳氧化硅膜所构成的厚度为450nm的低介电常数膜105后，在低介电常数膜105上沉积例如氧化硅膜所构成的厚度为30nm的第二含氮绝缘膜106。此时，由使用有例如TEOS的等离子体CVD法，沉积用以构成第二含氮绝缘膜106的氧化硅膜。之后，在第二不含氮绝缘膜106上沉积例如氮化硅氧化膜所构成的厚度为50nm的第二含氮绝缘膜107。在此，用以构成第二含氮绝缘膜107的氮化硅氧化膜于之后的光蚀刻工序中作为反射防止膜用。此外，用以构成反射防止膜的氮化硅氧化膜的膜厚在比0.18μm大的规格中，最好是60nm以上且100nm以下，在0.18μm以下的规格中，最好是30nm以上且70nm以下。另外，使用氮化硅氧化膜以外的其他材料膜作为第二含氮绝缘膜107时，最好将第二含氮绝缘膜107的膜厚设定为以(氮化硅氧化膜的折射率实部)除以第二含氮绝缘膜107的光学膜厚(＝(第二含氮绝缘膜107的折射率实部)×(第二含氮绝缘膜107的膜厚(物理膜厚)))的值，以构成上述的范围。
其次，由于第二含氮绝缘膜107上涂敷光敏抗蚀剂，并对该涂敷的光敏抗蚀剂进行光蚀刻，以形成具有孔图案的光敏抗蚀剂膜(省略图示)。之后，将该光敏抗蚀剂膜作为光罩，再依序对第二含氮绝缘膜107、第二不含氮绝缘膜106、低介电常数膜105及第一不含氮绝缘膜104进行干蚀刻后，利用灰化去除光罩。这样，如图2(c)所示，可形成沟道孔108。
其次，如图2(d)所示，在沟道孔108形成假插塞114，其由例如有机材料所构成。本实施方式中，形成假插塞114，以使假插塞114上表面比低介电常数膜105与第二不含氮绝缘膜106的界面高。另外，本实施方式中，假插塞114的形成并非是必须的工序。之后，由于第二含氮绝缘膜107上涂敷光敏抗蚀剂，并对该涂敷的光敏抗蚀剂进行光蚀刻(曝光及显像)，以形成具有所希望的沟图案的光敏抗蚀剂膜115，具体而言，形成具有与配线沟109(参照图2(e))相对应的开口部115a的光敏抗蚀剂膜115。在此，开口部115a的形成区域是包含形成有沟道孔108的区域。
接着，将具有假插塞114及沟图案的光敏抗蚀剂膜115作为光罩，并依据对第二含氮绝缘膜107、第二不含氮绝缘膜106及低介电常数膜105(上部)进行干蚀刻。如此，如图2(e)所示，可形成与沟道孔108连接的配线沟109。但是，上述干蚀刻后，将假插塞114及光敏抗蚀剂膜115去除而进行洗净。
其次，利用全面深蚀刻，将氮化硅碳化膜所构成的第一含氮绝缘膜103的沟道孔108下侧部分去除。之后，为完全掩埋沟道孔108及配线沟109，在第二含氮绝缘膜107上依序沉积钽氮化物/钽积层膜110及铜膜111后，利用CMP将配线沟109外侧的积层膜110及铜膜111除去。这样，如图2(f)所示，可在沟道孔108形成沟道插塞112，且可在配线沟109形成上层金属配线113。另外，由于第二含氮绝缘膜107及第二不含氮绝缘膜106最终不一定要残留，故也可利用上述的全面深蚀刻或CMP将该等完全或部分去除。
如上所述，根据第一实施方式，由于在低介电常数膜(含碳氧化硅膜)105与其下侧的第一含氮绝缘膜(氮化硅碳化膜)103之间夹有第一不含氮绝缘膜104，故即使使用第一含氮绝缘膜103，由后述三个理由可抑制光敏抗蚀剂膜黏滞效应。
(1)由于第一含氮绝缘膜103与低介电常数膜105并未直接接触，故可抑制氮混入低介电常数膜105中。如此，在用以形成配线沟109的蚀刻工序中可防止胺等经由沟道孔108而扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。
(2)由于由使用有例如TEOS的等离子体CVD法形成氧化硅膜作为第一不含氮绝缘膜104，故该氧化硅膜的密度(约2.3g/cm3)比低介电常数膜105，亦即含碳氧化硅膜的密度高。如此，由于该氧化硅膜所构成的第一不含氮绝缘膜104作为对氮的阻挡层用，故可更加确实地抑制氮混入低介电常数膜105中。
(3)由于使用等离子体CVD法沉积第一不含氮绝缘膜104，可使其下侧的第一含氮绝缘膜103，亦即氮化硅碳化膜的膜质稳定化，故第一含氮绝缘膜103中所含的氮难以游离。具体而言，由于氮化硅碳化膜暴露于含氧的等离子体，使氮化硅碳化膜的表面部氧化，并提高其膜密度，其结果，该表面部作为氮化硅碳化膜中氮的扩散阻挡用。因此，可更加确实地抑制氮混入低介电常数膜105中。
第一实施方式中，由上述效果，可抑制光敏抗蚀剂膜黏滞效应，并可在低介电常数膜105下侧设置膜质好的第一含氮绝缘膜103(例如氮化硅碳化膜)。因此，可防止泄漏电流增大或膜质经常变化。此外，由于用以构成第一含氮绝缘膜103的氮化硅碳化膜不含氧，故在用以构成下层金属配线102的铜膜102b上沉积第一含氮绝缘膜103时不会氧化铜膜102b。
再者，根据第一实施方式，由于在低介电常数膜(含碳氧化硅膜)105与其上侧的第二含氮绝缘膜(氮化硅氧化膜)107之间夹有第二不含氮绝缘膜106，故即使使用第二含氮绝缘膜107，由后述的三个理由可抑制光敏抗蚀剂膜黏滞效应。
(1)由于第二含氮绝缘膜107与低介电常数膜105并未直接接触，故可抑制氮混入低介电常数膜105中。如此，在用以形成配线沟109的蚀刻工序中可防止胺等经由沟道孔108而扩散于光敏抗蚀剂中，亦即可防止光敏抗蚀剂膜黏滞效应。
(2)由于使用有例如TEOS的等离子体CVD法形成氧化硅膜作为第二不含氮绝缘膜106，故该氧化硅膜的密度(约2.3g/cm3)比低介电常数膜105，亦即含碳氧化硅膜的密度高。如此，由于该氧化硅膜所构成的第二不含氮绝缘膜106作为对氮的阻挡层用，故可更加确实地抑制氮混入低介电常数膜105中。
(3)由于在低介电常数膜105上夹有第二不含氮绝缘膜106而设置第二含氮绝缘膜107，故低介电常数膜105形成后，低介电常数膜105不会直接暴露于含氮的气体环境中(等离子体等)。如此，可更确实抑制氮混入低介电常数膜105中。
第一实施方式中，由上述的效果，可抑制光敏抗蚀剂膜黏滞效应，并可在低介电常数膜105上侧设置膜质好的第二含氮绝缘膜107(例如氮化硅氧化膜)。因此，可防止泄漏电流增大或膜质经常变化。此外，由于使用具有反射防止效果的氮化硅氧化膜作为第二含氮绝缘膜107，在用以形成沟道孔108及配线沟109的蚀刻工序中，由于不必新设例如有机材料所构成的反射防止膜，故可削减工序数。此时，由于易于确保对光敏抗蚀剂的第二含氮绝缘膜107的选择比，故第二含氮绝缘膜107容易蚀刻。再者，如前所述，由于配线沟109形成时不必涂敷反射防止膜，故可预先将假插塞114上表面设定为与即将形成的配线沟109底面相同高度。如此，进行用以形成配线沟109的蚀刻时，可防止在配线沟109底面的沟道孔108附近产生构造状残留。
又，根据第一实施方式，配线沟109的形成结束前，在沟道孔108下侧，换言之，在下层金属配线102上侧会残留第一含氮绝缘膜103。如此，会减少蚀刻或灰化的下层金属配线102的损伤(例如下层金属配线102的表面氧化)。
此外，根据第一实施方式，进行用以形成配线沟109的光蚀刻前，在沟道孔108形成假插塞114。如此，利用假插塞114，可覆盖用以包含低介电常数膜105与第一及第二不含氮绝缘膜104及106的界面部的沟道孔108的壁面。亦即，由于可用假插塞114覆盖该界面部或沟道孔108壁面的损伤层，故可抑制氮从该界面部或该损伤层扩散至沟道孔108内，从而更确实地防止光敏抗蚀剂膜黏滞效应。再者，由预先在沟道孔108设置假插塞114，可使该涂敷的光敏抗蚀剂表面平坦化，故可提升由光蚀刻所得到的图案精确度。
另外，第一实施方式中，是使用具有反射防止效果的氮化硅氧化膜作为第二含氮绝缘膜107，但也可使用含氮(正确地是膜中所含氮为1×1019atoms/cm3以上)的其他种类的绝缘膜。例如，使用氮化硅膜作为第二含氮绝缘膜107时，在用以形成沟道孔108或配线沟109的蚀刻工序中可将第二含氮绝缘膜107作为硬光罩用。这在使用多孔膜或含碳浓度更高的膜等(亦即介电常数更低的绝缘膜)作为低介电常数膜105的情况有效。此外，也可使用氮化硅碳化膜(SiCN膜)作为第二含氮绝缘膜107。
再者，第一实施方式中，使用氮化硅碳化膜作为第一含氮绝缘膜103，但也可使用含氮的其他种类的绝缘膜，例如氮化硅膜(SiN膜)取代第一含氮绝缘膜103。
又，第一实施方式中，是使用氧化硅膜作为第一不含氮绝缘膜104或第二不含氮绝缘膜106，但也可使用不含氮(正确地是膜中所含氮未满1×1019atoms/cm3)的其他种类的绝缘膜，例如添加氧碳化硅膜(SiCO膜)或碳化硅膜(SiC膜)取代第一不含氮绝缘膜104或第二不含氮绝缘膜106。
此外，第一实施方式中，构成低介电常数膜105的含碳氧化硅膜，例如可使用SiOC膜。
再者，第一实施方式中，低介电常数膜(其下表面)105与第一不含氮绝缘膜104(其上表面)直接相接触，但也可在低介电常数膜105与第一不含氮绝缘膜104之间还设置其他的不含氮绝缘膜。同样地，低介电常数膜(其上表面)105与第二不含氮绝缘膜106(其下表面)直接相接触，但也可在低介电常数膜105与第二不含氮绝缘膜106之间还设置其他的不含氮绝缘膜。
此外，第一实施方式中，是以沟道插塞112所连接的下层金属配线102及上层金属配线113所构成的配线构造的形成为对象，但本发明并不局限于此。例如也可以接触插塞所连接的电晶体(其扩散层)及电容器(其下部电极)所构成的记忆胞构造的形成为对象。
(比较例)
以下，针对第一实施方式的比较例的具有直接接触有低介电常数膜与含氮绝缘膜的配线间绝缘膜构造的电子装置及其制造方法作说明(参照：东和幸等，2002年.国际互联科技会议预稿集(Proceedings ofthe 2002Interna-tional Interconnect Technology Conference)、15～17页)。
图3，是表示比较例的电子装置的配线构造的剖面图。
如图3所示，在形成于硅衬底(省略图示)上的第一绝缘膜21中形成下层金属配线22，其由钽氮化物/钽积层膜22a及铜膜22b所构成。在下层金属配线22上及第一绝缘膜21上形成第二绝缘膜(含氮绝缘膜)23，其由氮化硅碳化膜所构成。在第二绝缘膜23上形成第三绝缘膜(低介电常数膜)24，其由含碳氧化硅膜所构成。在第三绝缘膜24上形成第四绝缘膜25，其由氧化硅膜所构成。第四绝缘膜25使用无氮污染的等离子体而形成。在第二绝缘膜23及第三绝缘膜24(至少下部)形成沟道孔26，其用以到达下层金属配线22。在第三绝缘膜24(上部)及第四绝缘膜25形成配线沟27，其与沟道孔26连接。在沟道孔26及配线沟27依序形成钽氮化物/钽积层膜28及铜膜29，以此形成沟道插塞30及上层金属配线31。沟道插塞30是连接下层金属配线22与上层金属配线31。
图4(a)～图4(f)，是表示比较例的电子装置制造方法，亦即用以制造图3所示电子装置的方法的各工序的剖面图。
首先，如图4(a)所示，在硅衬底(省略图示)上形成第一绝缘膜21后，于第一绝缘膜21埋入钽氮化物/钽积层膜22a及铜膜22b所构成的下层金属配线22。
其次，如图4(b)所示，在第一绝缘膜21上及下层金属配线22上沉积氮化硅碳化膜所构成的第二绝缘膜23后，对第二绝缘膜23进行等离子体处理，以使第二绝缘膜23的膜质稳定化。接着，在第二绝缘膜23上沉积含碳氧化硅膜所构成的第三绝缘膜24。之后，由等离子体CVD法在第三绝缘膜24沉积氧化硅膜所构成的第四绝缘膜25后，在第四绝缘膜25上形成有机反射防止膜32。另外，第四绝缘膜25对构成底部的第三绝缘膜24进行没有氮污染的事前处理后，使用无氮污染的等离子体而形成。
其次，由于有机反射防止膜32上涂敷光敏抗蚀剂，并对该涂敷的光敏抗蚀剂进行光蚀刻，以形成具有孔图案的光敏抗蚀剂膜(省略图示)。之后，将该光敏抗蚀剂膜作为光罩，依序对有机反射防止膜32、第四绝缘膜25及第三绝缘膜24进行干蚀刻后，利用灰化去除光敏抗蚀剂及有机反射防止膜32。这样，如图4(c)所示，可形成沟道孔26。
其次，如图4(d)所示，为完全掩埋沟道孔26，在第四绝缘膜25上沉积下层光敏抗蚀剂膜33后，在下层光敏抗蚀剂膜33上形成SOG(Spin onGlass)膜34。之后，由于SOG膜34上涂敷光敏抗蚀剂，并对该涂敷的光敏抗蚀剂进行光蚀刻，以形成具有所希望的沟图案的上层光敏抗蚀剂膜35，具有体而言，形成具有与配线沟27(参照图4(e))相对应的开口部35a的上层光敏抗蚀剂膜35。
其次，将具有沟图案的上层光敏抗蚀剂膜35作为光罩，并对SOG膜34进行干蚀刻。接着，将已图案化(具有沟图案)的SOG膜34当作光罩，依序对下层光敏抗蚀剂膜33、第四绝缘膜25及第三绝缘膜24(上部)进行干蚀刻。如此，如图4(e)所示，可形成与沟道孔26连接的配线沟27。但是，上述干蚀刻后，将上层光敏抗蚀剂膜35、SOG膜34及下层光敏抗蚀剂膜33去除而进行洗净。
其次，利用全面深蚀刻，将第二绝缘膜23的沟道孔26下侧部分去除。之后，为完全掩埋沟道孔26及配线沟27，在第四绝缘膜25上依序沉积钽氮化物/钽积层膜28及铜膜29后，利用CMP将配线沟29外侧的积层膜28及铜膜29去除。这样，如图4(f)所示，可在沟道孔26形成沟道插塞30，且可在配线沟27形成上层金属配线31。
如上所述，比较例中，由使用等离子体处理使第二绝缘膜23，亦即氮化硅碳化膜稳定化，可抑制光敏抗蚀剂膜黏滞效应。
然而，比较例中，因残存于氮化硅碳化膜中的不稳定氮或等离子体处理的不均，会造成氮从氮化硅碳化膜(第二绝缘膜23)扩散至与该膜直接相接触的第三绝缘膜(低介电常数膜)24中。如此，在用以形成配线沟27的蚀刻(lithographer)工序中，可防止胺等经由沟道孔26而扩散于光敏抗蚀剂中，亦即无法充分地防止光敏抗蚀剂膜黏滞效应。
此外，比较例中，进行无氮污染的前处理后，在第三绝缘膜(低介电常数膜)24上使用无氮污染的等离子体形成第四绝缘膜25，亦即氧化硅膜，以此抑制光敏抗蚀剂膜黏滞效应。然而，由于氧化硅膜不具有反射防止效果，故利用蚀刻形成用以形成沟道孔26的图案时，必须设置有机反射防止膜32。但是，因有机反射防止膜32的涂敷膜厚过大，且难以确保对光敏抗蚀剂的有机反射防止膜32的选择比，故难以实施用以形成沟道孔26的蚀刻。再者，如上所述，利用蚀刻形成用以形成配线沟27的图案时，由于是将下层光敏抗蚀剂膜33、SOG膜34及上层光敏抗蚀剂膜35组合而使用，故难以实施用以形成配线沟27的蚀刻。又，此时，在蚀刻工序中产生尺寸偏差或不合时，因使用SOG膜34，故难以进行图案的再生。其理由是与光敏抗蚀剂膜不同，因为利用灰化无法容易地去除SOG膜34。另外，设置有机反射防止膜取代下层光敏抗蚀剂膜33、SOG膜34及上层光敏抗蚀剂膜35的组合时，会产生与上述用以形成沟道孔26的蚀刻的情况相同的问题。
但是，使用介电常数更低(具有体而言介电常数ε未满2.8者)的低介电常数膜时，在该低介电常数膜上形成氮化硅膜等含氮绝缘膜以将该含氮绝缘膜作为蚀刻时的硬光罩用的工序，于可实现对光敏抗蚀剂的低选择比之点及可防止灰化损伤的点有效。可是，比较例中，因并未使用含氮的等离子体，故在低介电常数膜上设置氧化硅膜的构造及工序以外不为允许，换言之，无法在低介电常数膜上形成含氮绝缘膜，故对今后考虑绝缘膜的低介电常数化的情况不利。此外，比较例中，由于上述氧化硅膜的介电常数为4.2左右很高，而有配线间电容增大的问题，故对未来要求绝缘膜低介电常数化的点不利。
相对于此，根据第一实施方式，由以下构造(参照图1)：在低介电常数膜105与其下侧的第一含氮绝缘膜103之间夹有第一不含氮绝缘膜104，且在低介电常数膜105与其上侧的第二含氮绝缘膜107之间夹有第二不含氮绝缘膜106，可得到解决上述的比较例的问题点的显著的效果。
(第二实施方式)
以下，参照图面说明本发明第二实施方式的电子装置及其制造方法。
图5，是表示本发明第二实施方式的电子装置的配线构造的剖面图。
如图5所示，在形成于例如硅所构成的衬底200上的下层绝缘膜201中形成下层金属配线202，其由例如钽氮化物/钽积层膜202a及铜膜202b所构成。在下层金属配线202及下层绝缘膜201上形成含氮绝缘膜203，其由例如氮化硅碳化膜所构成。在含氮绝缘膜203上形成低介电常数膜204，其由例如含碳氧化硅膜所构成。在低介电常数膜204上形成膜密度为1.3g/cm3以下的低密度绝缘膜(低密度罩膜)205。在含氮绝缘膜203及低介电常数膜204(下部)形成沟道孔206，其用以到达下层金属配线202。在低介电常数膜204(上部)及低密度罩膜205形成配线沟207，其与沟道孔206连接。在沟道孔206及配线沟207依序形成钽氮化物/钽积层膜208及铜膜209，以此形成沟道插塞210及上层金属配线211。
图6(a)～图6(f)，是表示本发明第二实施方式的电子装置的制造方法，亦即用以制造图5所示电子装置的方法的各工序的剖面图。
首先，如图6(a)所示，在例如硅所构成的衬底200上形成例如氧化硅膜所构成的下层绝缘膜201后，于下层绝缘膜201埋入例如钽氮化物/钽积层膜202a及铜膜202b所构成的下层金属配线202。
其次，如图6(b)所示，在下层绝缘膜201上及下层金属配线202上沉积例如氮化硅碳化膜或氮化硅膜所构成的厚度为50nm的含氮绝缘膜203。之后，在含氮绝缘膜203上沉积例如含碳氧化硅膜所构成的厚度为450nm的低介电常数膜204。接着，在低介电常数膜204上形成膜密度为1.3g/cm3以下且厚度为50nm的低密度罩膜205。之后，在低密度罩膜205上涂敷例如有机材料以形成第一反射防止膜212。
其次，由于第一反射防止膜212上涂敷光敏抗蚀剂，并对该涂敷的光敏抗蚀剂进行光蚀刻，以形成具有孔图案的光敏抗蚀剂膜(省略图示)。之后，将该光敏抗蚀剂膜作为光罩，依序对第一反射防止膜212、低密度罩膜205及低介电常数膜204进行干蚀刻后，利用灰化将光罩及第一反射防止膜212去除。如此，如图6(c)所示，可形成沟道孔206。
其次，如图6(d)所示，为完全掩埋沟道孔206，在低密度罩膜205上涂敷例如有机材料以形成第二反射防止膜213。之后，由于第二反射防止膜213上涂敷光敏抗蚀剂，并对该涂敷的光敏抗蚀剂进行光蚀刻(曝光及显像)，以形成具有所希望的沟图案的光敏抗蚀剂膜214，具体而言，形成具有与配线沟207(参照图6(e))相对应的开口部214a的光敏抗蚀剂膜214。在此，开口部214a的形成区域包含形成有沟道孔206的区域。
接着，将具有沟图案的光敏抗蚀剂膜214作为光罩，并依据对第二反射防止膜213、低密度罩膜205及低介电常数膜204(上部)进行干蚀刻。这样，如图6(e)所示，可形成与沟道孔206连接的配线沟207。但是，上述干蚀刻后，将残留的第二反射防止膜213及光敏抗蚀剂膜214去除而进行洗净。
其次，利用全面深蚀刻，将氮化硅碳化膜所构成的含氮绝缘膜203的沟道孔206下侧部分去除。之后，为完全掩埋沟道孔206及配线沟207，在低密度罩膜205上依序沉积钽氮化物/钽积层膜208及铜膜209后，利用CMP将配线沟207外侧的积层膜208及铜膜209去除。如此，如图6(f)所示，可在孔206形成沟道插塞210，且可在配线沟207形成上层金属配线211。另外，由于低密度罩膜205最终不一定要残留，故也可利用上述的全面深蚀刻或CMP将该等完全或部分去除。
如上所述，根据第二实施方式，是在低介电常数膜(含碳氧化硅膜)204上形成低密度罩膜205。如此，混入于低介电常数膜204的氮、含氮绝缘膜203中的氮或存在于低密度罩膜205的氮会通过低密度罩膜205而易于排出外部。如此，由于胺在设于低介电常数膜204的沟道孔206内不会集中而扩散，故用以形成配线沟207的蚀刻工序中，沟道孔206附近的光敏抗蚀剂的平均单位体积的胺等的量会极少，其结果，可防止光敏抗蚀剂膜黏滞效应。
第二实施方式中，由上述效果，可抑制光敏抗蚀剂膜黏滞效应，并可在低介电常数膜204下侧设置膜质好的含氮绝缘膜203(例如氮化硅碳化膜)。因此，可防止泄漏电流增大或膜质经常变化。此外，由于用以构成含氮绝缘膜203的氮化硅碳化膜不含氧，故在用以构成下层金属配线202的铜膜202b上沉积含氮绝缘膜203时不会氧化铜膜202b。
再者，根据第二实施方式，由于配线沟207的形成结束之前，在沟道孔206下侧，换言之，在下层金属配线202上侧会残留含氮绝缘膜203。如此，会减少蚀刻或灰化的下层金属配线202的损伤(例如下层金属配线202的表面氧化)。
此外，根据第二实施方式，进行用以形成配线沟207的光蚀刻前，在沟道孔206埋入第二反射防止膜213。如此，利用第二反射防止膜213，可覆盖沟道孔206的壁面。亦即，由于可用第二反射防止膜213覆盖沟道孔206壁面的损伤层，故可抑制氮从该损伤层扩散至沟道孔206内，从而更确实地防止光敏抗蚀剂膜黏滞效应。
另外，第二实施方式中，低密度罩膜205可使用的绝缘膜种类于膜密度为1.3g/cm3以下并不无特别限制。但低密度罩膜205使用密度且介电常数低的膜，例如使用多孔膜时，可减少配线间电容。具体而言，也可使用HSQ(hydrogen silsesquioxane)膜、或DowCorning社制的XLK膜(密度：约0.9g/cm3)等多孔膜。此外，低密度罩膜205含氮时，由于低密度罩膜205的膜质好，故防止泄漏电流增大或膜质经常变化。其理由是对SiOC膜等含碳绝缘膜进行灰化时，从该膜脱离碳而易于流动泄漏电流。再者，低密度罩膜205的密度，考虑该膜的稳定性时，最好是0.4g/cm3。
此外，第二实施方式中，是使用涂敷膜，例如上述的HSQ膜等的多孔膜作为低密度罩膜205时，低密度罩膜205形成后，最好对低密度罩膜205进行例如300℃～400℃左右的热处理或进行EB(electoron beam：电子束)熟化或DUV(远紫外线)处理。如此，可使低密度罩膜205稳定化，且含氮绝缘膜203中的氮、低介电常数膜204中的氮或低密度罩膜205中的氮会通过低密度罩膜205而多数排出外部。另外，取代EB或DUV，也可对低密度罩膜205照射DUV以外的其他光或其他能量波，以使低密度罩膜205稳定化。
又，第二实施方式中，低介电常数膜204可使用例如SiCO膜等的含碳氧化硅膜、Silk膜、或MSQ(methyl silsesquioxane)膜等的多孔膜。
此外，第二实施方式中，是以沟道插塞210所连接的下层金属配线202及上层金属配线211所构成的配线构造的形成为对象，但本发明并不局限于此。例如也可以接触插塞所连接的电晶体(其扩散层)及电容器(其下部电极)所构成的记忆胞构造的形成为对象。
产业上的可利用性
本发明是关于一种电子装置及其制造方法，例如用于多层配线构造的形成时，可得到一种显著效果：可防止蚀刻工序中光敏抗蚀剂膜黏滞效应的产生。

Claims (43)

1.一种电子装置，其特征是：
包括：
低介电常数膜，其具有孔；
不含氮绝缘膜，其形成于上述低介电常数膜的下侧；及
含氮绝缘膜，其形成于上述不含氮绝缘膜下侧。
2.根据权利要求1所述的电子装置，其中：
上述孔贯穿上述不含氮绝缘膜及上述含氮绝缘膜的各膜；
在上述孔的下侧还包括下层配线，其与上述孔连接；
上述孔连接区域除外的上述下层配线的上表面由上述含氮绝缘膜所覆盖。
3.根据权利要求1所述的电子装置，其中：
上述低介电常数膜的下表面与上述不含氮绝缘膜的上表面接触。
4.根据权利要求1所述的电子装置，其中：
上述低介电常数膜是含碳氧化硅膜或多孔膜。
5.根据权利要求4所述的电子装置，其中：
上述含碳氧化硅膜是SiOC膜。
6.一种电子装置，其特征是：
包括：
低介电常数膜，其具有孔；
不含氮绝缘膜，其形成于上述低介电常数膜的上侧；及
含氮绝缘膜，其形成于上述不含氮绝缘膜上侧。
7.根据权利要求6所述的电子装置，其中：
上述含氮绝缘膜是反射防止膜；
在上述含氮绝缘膜、上述不含氮绝缘膜及上述低介电常数膜中的至少上部设有与上述孔连接的凹部。
8.根据权利要求6所述的电子装置，其中：
上述低介电常数膜的上表面与上述不含氮绝缘膜的下表面接触。
9.根据权利要求6所述的电子装置，其中：
上述低介电常数膜是含碳氧化硅膜或多孔膜。
10.根据权利要求9所述的电子装置，其中：
上述含碳氧化硅膜是SiOC膜。
11.一种电子装置，其特征是：
包括：
低介电常数膜，其具有孔；
第一不含氮绝缘膜，其形成于上述低介电常数膜下侧；及
第二不含氮绝缘膜，其形成于上述低介电常数膜上侧；
上述孔贯穿上述第一不含氮绝缘膜；
在上述第二不含氮绝缘膜及上述低介电常数膜中的至少上部设有与上述孔连接的凹部。
12.根据权利要求11所述的电子装置，其中：
上述低介电常数膜的下表面与上述第一不含氮绝缘膜的上表面接触。
13.根据权利要求11所述的电子装置，其中：
上述低介电常数膜的上表面与上述第二不含氮绝缘膜的下表面接触。
14.根据权利要求11所述的电子装置，其中：
上述低介电常数膜是含碳氧化硅膜或多孔膜。
15.根据权利要求14所述的电子装置，其中：
上述含碳氧化硅膜是SiOC膜。
16.一种电子装置，其特征是：
包括：
低介电常数膜，其具有孔；及
低密度绝缘膜，其形成于上述低介电常数膜上侧，且膜密度为1.3g/cm3以下。
17.根据权利要求16所述的电子装置，其中：
上述低密度绝缘膜含氮。
18.根据权利要求16所述的电子装置，其中：
还包括含氮绝缘膜，其形成于上述低介电常数膜下侧。
19.根据权利要求16所述的电子装置，其中：
上述低介电常数膜是含碳氧化硅膜或多孔膜。
20.根据权利要求19所述的电子装置，其中：
上述含碳氧化硅膜是SiOC膜。
21.一种电子装置的制造方法，其特征是：
包括以下工序：
在含氮绝缘膜上依序形成不含氮绝缘膜及低介电常数膜的工序；
在上述低介电常数膜形成孔的工序；
由于形成有上述孔的上述低介电常数膜上涂敷化学放大型光敏抗蚀剂，并对该涂敷的化学放大型光敏抗蚀剂进行曝光及显像，在包含形成有上述孔的区域的预定区域形成具有开口部的光敏抗蚀剂膜的工序；及
将上述光敏抗蚀剂膜作为遮罩，对上述低介电常数膜进行蚀刻，以形成与上述孔连接的凹部的工序。
22.根据权利要求21所述的电子装置的制造方法，其中：
上述含氮绝缘膜是以覆盖下层配线方式而形成。
23.根据权利要求21所述的电子装置的制造方法，其中：
形成上述孔的工序，包含在上述低介电常数膜及上述不含氮绝缘膜上形成上述孔的工序；
比形成上述凹部的工序之后，包括将上述孔下侧的上述含氮绝缘膜去除的工序。
24.根据权利要求21所述的电子装置的制造方法，其中：
上述不含氮绝缘膜是利用CVD法而沉积的。
25.根据权利要求21所述的电子装置的制造方法，其中：
在形成上述孔的工序与形成上述光敏抗蚀剂膜的工序之间，还包括在上述孔内形成假插塞的工序。
26.根据权利要求21所述的电子装置的制造方法，其中：
上述低介电常数膜是含碳氧化硅膜或多孔膜。
27.根据权利要求26所述的电子装置的制造方法，其中：
上述含碳氧化硅膜是SiOC膜。
28.一种电子装置的制造方法，其特征是：
包括以下工序：
在低介电常数膜上依序形成不含氮绝缘膜及含氮绝缘膜的工序；
在设有上述不含氮绝缘膜及上述含氮绝缘膜的上述低介电常数膜形成孔的工序；
由于形成有上述孔的上述低介电常数膜上侧涂敷化学放大型光敏抗蚀剂，并对该涂敷的化学放大型光敏抗蚀剂进行曝光及显像，在包含形成有上述孔的区域的预定区域形成具有开口部的光敏抗蚀剂膜的工序；及
将上述光敏抗蚀剂膜作为遮罩，对上述低介电常数膜进行蚀刻，以形成与上述孔连接的凹部的工序。
29.根据权利要求28所述的电子装置的制造方法，其中：
在形成上述光敏抗蚀剂膜的工序中，上述含氮绝缘膜作为反射防止膜起作用。
30.根据权利要求28所述的电子装置的制造方法，其中：
上述不含氮绝缘膜是利用CVD法而沉积。
31.根据权利要求28所述的电子装置的制造方法，其中：
在形成上述孔的工序与形成上述光敏抗蚀剂膜的工序之间，还包括在上述孔内形成假插塞的工序。
32.根据权利要求28所述的电子装置的制造方法，其中：
上述低介电常数膜含碳氧化硅膜或多孔膜。
33.根据权利要求32所述的电子装置的制造方法，其中：
上述含碳氧化硅膜是SiOC膜。
34.一种电子装置的制造方法，其特征是：
包括以下工序：
在第一不含氮绝缘膜上依序形成低介电常数膜及第二不含氮绝缘膜的工序；
在设有上述第二不含氮绝缘膜的上述低介电常数膜形成孔的工序；
由于形成有上述孔的上述低介电常数膜上侧涂敷化学放大型光敏抗蚀剂，并对该涂敷的化学放大型光敏抗蚀剂进行曝光及显像，在包含形成有上述孔的区域的预定区域形成具有开口部的光敏抗蚀剂膜的工序；及
将上述光敏抗蚀剂膜作为遮罩，对上述低介电常数膜进行蚀刻，以形成与上述孔连接的凹部的工序。
35.根据权利要求34所述的电子装置的制造方法，其中：
上述第一不含氮绝缘膜及上述第二不含氮绝缘膜是利用CVD法而沉积。
36.根据权利要求34所述的电子装置的制造方法，其中：
在形成上述孔的工序与形成上述光敏抗蚀剂膜的工序之间，还包括在上述孔内形成假插塞的工序。
37.根据权利要求34所述的电子装置的制造方法，其中：
上述低介电常数膜是含碳氧化硅膜或多孔膜。
38.根据权利要求37所述的电子装置的制造方法，其中：
上述含碳氧化硅膜是SiOC膜。
39.一种电子装置的制造方法，其特征是：
包括以下工序：
在低介电常数膜上形成膜密度为1.3g/cm3以下的低密度绝缘膜的工序；
在设有上述低密度绝缘膜的上述低介电常数膜形成孔的工序；
由于形成有上述孔的上述低介电常数膜上侧涂敷化学放大型光敏抗蚀剂，并对该涂敷的化学放大型光敏抗蚀剂进行曝光及显像，在包含形成有上述孔的区域的预定区域形成具有开口部的光敏抗蚀剂膜的工序；及
将上述光敏抗蚀剂膜作为遮罩，对上述低介电常数膜进行蚀刻，以形成与上述孔连接的凹部的工序。
40.根据权利要求39所述的电子装置的制造方法，其中：
比形成上述低密度绝缘膜的工序之后，包括对上述低密度绝缘膜进行热处理或照射能量波的工序。
41.根据权利要求40所述的电子装置的制造方法，其中：
上述能量波是电子束或紫外线。
42.根据权利要求39所述的电子装置的制造方法，其中：
上述低介电常数膜是含碳氧化硅膜或多孔膜。
43.根据权利要求42所述的电子装置的制造方法，其中：
上述含碳氧化硅膜是SiOC膜。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779780A (zh) * 2012-07-25 2012-11-14 上海华力微电子有限公司 一种形成无负载效应大尺寸沟槽的方法
CN103456681A (zh) * 2012-06-01 2013-12-18 台湾积体电路制造股份有限公司 用于后段半导体器件加工的方法和装置
CN110828370A (zh) * 2018-08-07 2020-02-21 三星电子株式会社 半导体器件及其制造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4715207B2 (ja) * 2004-01-13 2011-07-06 東京エレクトロン株式会社 半導体装置の製造方法及び成膜システム
US20060183055A1 (en) * 2005-02-15 2006-08-17 O'neill Mark L Method for defining a feature on a substrate
US7638859B2 (en) * 2005-06-06 2009-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with harmonized stress and methods for fabricating the same
KR100657166B1 (ko) * 2005-08-30 2006-12-13 동부일렉트로닉스 주식회사 구리 금속 배선의 형성 방법
JP2007220998A (ja) * 2006-02-17 2007-08-30 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7488682B2 (en) * 2006-10-03 2009-02-10 International Business Machines Corporation High-density 3-dimensional resistors
US7884019B2 (en) * 2007-06-07 2011-02-08 Texas Instruments Incorporated Poison-free and low ULK damage integration scheme for damascene interconnects
JP2010153668A (ja) * 2008-12-25 2010-07-08 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置の製造方法
JP2010245235A (ja) * 2009-04-03 2010-10-28 Panasonic Corp 半導体装置及びその製造方法
JP2012015268A (ja) * 2010-06-30 2012-01-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体装置
US20120235304A1 (en) * 2011-03-18 2012-09-20 Globalfoundries Inc. Ultraviolet (uv)-reflecting film for beol processing
DE112011105805T5 (de) * 2011-11-03 2014-08-28 Intel Corporation Ätzstop-Schichten und Kondensatoren
US8883638B2 (en) * 2012-01-18 2014-11-11 United Microelectronics Corp. Method for manufacturing damascene structure involving dummy via holes
US9105636B2 (en) * 2013-08-26 2015-08-11 Micron Technology, Inc. Semiconductor constructions and methods of forming electrically conductive contacts
US20170278700A1 (en) * 2014-09-26 2017-09-28 John D. Brooks Technique for oxidizing plasma post-treatment for reducing photolithography poisoning and associated structures
DE102018123492A1 (de) * 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US11488881B2 (en) 2018-03-26 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
JP7116619B2 (ja) * 2018-08-02 2022-08-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252037A (ja) * 1993-02-26 1994-09-09 Toshiba Corp 基板表面汚染の防止方法およびレジストパターンの形成方法
EP0875905B1 (en) * 1997-04-28 2001-06-27 STMicroelectronics S.r.l. Low dielectric constant composite film for integrated circuits of an inorganic aerogel and an organic filler grafted to the inorganic material and method of fabrication
JP4338264B2 (ja) * 1998-09-17 2009-10-07 パナソニック株式会社 多孔質体の製造方法
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
JP3604007B2 (ja) * 2000-03-29 2004-12-22 富士通株式会社 低誘電率被膜形成材料、及びそれを用いた被膜と半導体装置の製造方法
US6432814B1 (en) * 2000-11-30 2002-08-13 Agere Systems Guardian Corp. Method of manufacturing an interconnect structure having a passivation layer for preventing subsequent processing reactions
US6583047B2 (en) * 2000-12-26 2003-06-24 Honeywell International, Inc. Method for eliminating reaction between photoresist and OSG
TW465042B (en) * 2001-01-29 2001-11-21 Macronix Int Co Ltd Method for forming metal/dielectric multi-level connects
JP2002299441A (ja) * 2001-03-30 2002-10-11 Jsr Corp デュアルダマシン構造の形成方法
JP2002296791A (ja) * 2001-04-02 2002-10-09 Toshiba Corp パターン形成方法
JP4350337B2 (ja) * 2001-04-27 2009-10-21 富士通マイクロエレクトロニクス株式会社 半導体装置
US6879046B2 (en) * 2001-06-28 2005-04-12 Agere Systems Inc. Split barrier layer including nitrogen-containing portion and oxygen-containing portion
US6798043B2 (en) * 2001-06-28 2004-09-28 Agere Systems, Inc. Structure and method for isolating porous low-k dielectric films
JP2003092349A (ja) * 2001-09-18 2003-03-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004014841A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
US7244673B2 (en) * 2003-11-12 2007-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integration film scheme for copper / low-k interconnect

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456681A (zh) * 2012-06-01 2013-12-18 台湾积体电路制造股份有限公司 用于后段半导体器件加工的方法和装置
CN103456681B (zh) * 2012-06-01 2015-09-16 台湾积体电路制造股份有限公司 用于后段半导体器件加工的方法和装置
CN102779780A (zh) * 2012-07-25 2012-11-14 上海华力微电子有限公司 一种形成无负载效应大尺寸沟槽的方法
CN102779780B (zh) * 2012-07-25 2014-10-29 上海华力微电子有限公司 一种形成无负载效应大尺寸沟槽的方法
CN110828370A (zh) * 2018-08-07 2020-02-21 三星电子株式会社 半导体器件及其制造方法

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