CN1471171A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1471171A
CN1471171A CNA031240240A CN03124024A CN1471171A CN 1471171 A CN1471171 A CN 1471171A CN A031240240 A CNA031240240 A CN A031240240A CN 03124024 A CN03124024 A CN 03124024A CN 1471171 A CN1471171 A CN 1471171A
Authority
CN
China
Prior art keywords
mentioned
capacitor
interlayer dielectric
semiconductor device
lower electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA031240240A
Other languages
English (en)
Inventor
«
大芦敏行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1471171A publication Critical patent/CN1471171A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明的课题在于提供简化了电容器结构的半导体器件。电容器CP10和源·漏区11及13的电连接由全都插入电容器CP10内、到达源·漏区11及13的接触栓101进行。电容器CP10具有埋入在层间绝缘膜3的上主面内而设置的电容器上部电极103和覆盖电容器上部电极103的侧面及下表面而设置的电容器电介质膜102。还有，电容器电介质膜102被设置成使之覆盖以贯通电容器上部电极103的方式而设置的接触栓101的侧面，被接触栓101的电容器电介质膜102覆盖的部分具有作为电容器下部电极101的功能。

Description

半导体器件
技术领域
本发明涉及具有电容器的半导体器件，特别是涉及具有在存储单元部等中所使用的MIM(金属-绝缘体-金属)结构的电容器的半导体器件。
背景技术
在半导体器件，特别是动态RAM(DRAM)中，随着高集成化、大容量化取得进展，存在制造工序数增加、制造期间加长的倾向。作为解决这一问题的应对措施，谋求制造工序的简化成为最重要的要素。
图32示出现有的DRAM90的存储单元区MR和在存储单元区MR的外围设置了的逻辑电路、读出放大器、译码器等的外围电路区LR的局部剖面图。
如图32所示，在硅衬底1的主面表面内、有选择地设置元件隔离绝缘膜2、在规定存储单元区MR及外围电路区LR的同时，分别在存储单元区MR及外围电路区LR中规定有源区AR。
而且，在存储单元区MR的有源区AR中，在衬底表面内有选择地设置源·漏区11、12、13，有选择地设置各自的栅绝缘膜21使之遍及源·漏区11与12的边缘上部间及源·漏区12与13的边缘上部间，在各自的栅绝缘膜21的上部上设置栅电极22。
还有，设置侧壁绝缘膜23使之覆盖各自的栅电极22的侧面，构成MOS晶体管。
此外，在元件隔离绝缘膜2上也设置栅绝缘膜21、栅电极22及侧壁绝缘膜23，而这些均具有作为字线(传输门)的功能。
还有，在外围电路区LR的有源区AR中，在衬底表面内有选择地设置源·漏区14及15，设置栅绝缘膜31使之遍及源·漏区14及15的边缘上部间。而且，在栅绝缘膜31的上部设置栅电极32，设置侧壁绝缘膜33使之覆盖栅电极32的侧面，构成MOS晶体管。
而且，设置氧化硅膜等的层间绝缘膜3使之覆盖这些存储单元区MR及外围电路区LR。
此外，在存储单元区MR中，在源·漏区12的上方的层间绝缘膜3中有选择地形成位线42，位线42成为通过接触栓41与源·漏区12电连接的结构。
而且，在存储单元区MR中，在层间绝缘膜3的上部，分别与源·漏区11及13的设置区的上方对应地有选择地形成构成圆柱形电容器的圆柱形的下部电极52。而且，下部电极52与源·漏区11及13之间利用设置成贯通各自的层间绝缘膜3的接触栓51进行电连接。
还有，从下部电极5 2的表面上设置由Ta2O5等电介质构成的电容器电介质膜53，敷设在下部电极52间及其周围的层间绝缘膜3上，沿电容器电介质膜53的表面设置电容器上部电极54，构成圆柱形电容器CP1。
而且，遍及整个面设置层间绝缘膜4使之覆盖圆柱形电容器CP1。此外，在层间绝缘膜4的上部设置层间绝缘膜5，并进行平坦化使得在存储单元区MR和外围电路区LR上的层间绝缘膜4的主面的高度一致。
在存储单元区MR的层间绝缘膜5的下主面内，有选择地设置作为与电容器上部电极54电连接的第1布线层的布线层72，在布线层72的上方的层间绝缘膜5的上主面内设置布线层74，通过接触栓73与布线层72电连接。此外，布线层7 2和电容器上部电极54通过设置在层间绝缘膜4内的接触栓71进行电连接。
还有，在外围电路区LR的层间绝缘膜5的下主面内，有选择地设置作为第1布线层的布线层62。布线层62分别被设置在与源·漏区14及15的上方对应的区域上，都利用贯通层间绝缘膜3及4到达源·漏区14及15的接触栓61与源·漏区14及15电连接。
还有，在层间绝缘膜5的上主面内有选择地设置作为第2布线层的布线层64，通过接触栓63与布线层62的一方电连接。此外，在布线层62的另一方连接贯通层间绝缘膜5的接触栓65。
此外，布线层62、64、72及74、接触栓63、65及73例如由铜(Cu)构成，接触栓51、61及71例如由钨(W)构成。
此外，虽然往往也在层间绝缘膜5的上部进而形成层间绝缘膜或布线层，但对这均省略了图示及说明。
如上所述，在现有的DRAM90中，作为MIM结构的电容器具有圆柱形电容器CP1，而在该电容器CP1的形成中，在层间绝缘膜3中形成成为电极栓的接触栓51，并依次形成电容器下部电极52、电容器电介质膜53及电容器上部电极54，进而，形成与电容器上部电极54和布线层72连接用的接触栓71等，需要复杂的制造工序。
发明内容
本发明的目的在于：通过解决上述的问题，提供使电容器的结构简化的半导体器件。
本发明的第1方面所述的半导体器件是多层结构的半导体器件，具备设置在层间绝缘膜的第1区的上主面内的电容器和设置在上述层间绝缘膜的第2区的上主面内的布线层，上述电容器具有：被设置成埋入上述层间绝缘膜的上述第1区的上主面内的电容器上部电极；被设置成至少覆盖上述电容器上部电极的侧面及下表面的电容器电介质膜；以及在将上述电容器与比上述电容器更靠下层的结构电连接的同时，在上述电容器上部电极的厚度方向上其一部分被插入，插入部分具有作为电容器下部电极功能的至少一个下部电极兼用栓，上述电容器电介质膜一并覆盖上述至少一个下部电极兼用栓的上述插入部分的表面，在上述布线层的厚度方向上，上述布线层利用其一部分被插入的至少一个接触栓与比上述布线层更靠下层的结构电连接。
本发明的第2方面所述的半导体器件被设置成使上述至少一个下部电极兼用栓的插入上述电容器上部电极的插入部分贯通上述电容器上部电极，上述电容器电介质膜被设置成覆盖上述至少一个下部电极兼用栓的上述插入部分的侧面。
本发明的第3方面所述的半导体器件被设置成使上述至少一个下部电极兼用栓的插入上述电容器上部电极的插入部分不贯通上述电容器上部电极，上述电容器电介质膜被设置成覆盖上述至少一个下部电极兼用栓的上述插入部分的侧面及端面。
本发明的第4方面所述的半导体器件的上述至少一个下部电极兼用栓具有在与上述层间绝缘膜的主面平行的面上的剖面形状成为长方形的长方体形状。
本发明的第5方面所述的半导体器件的上述长方体形状的上述至少一个下部电极兼用栓是与配置在半导体衬底上的MOS晶体管的源·漏区电连接的栓，其长方形剖面的长边方向被设置成与上述MOS晶体管的栅长度方向一致，在其下端面中也与上述MOS晶体管的栅结构衔接。
本发明的第6方面所述的半导体器件的上述至少一个下部电极兼用栓是多个下部电极兼用栓，上述多个下部电极兼用栓共同地电连接在比上述电容器更靠下层的上述结构上。
本发明的第7方面所述的半导体器件的上述至少一个接触栓和上述至少一个下部电极兼用栓用同一种材料构成，上述布线层和上述电容器上部电极用同一种材料构成。
本发明的第8方面所述的半导体器件的上述层间绝缘膜的上述第1区是利用在上述电容器中存储电荷而保持数据的存储单元区，上述层间绝缘膜的上述第2区是与上述存储单元部连动工作的外围电路区。
附图说明
图1是说明本发明的实施例1的半导体器件的结构的剖面图。
图2是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图3是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图4是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图5是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图6是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图7是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图8是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图9是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图10是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图11是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图12是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图13是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图14是说明本发明的实施例1的半导体器件的制造工序的剖面图。
图15是说明本发明的实施例1的半导体器件的平面结构图。
图16是说明本发明的实施例1的半导体器件的变例的结构的剖面图。
图17是说明本发明的实施例1的半导体器件的变例的制造工序的剖面图。
图18是说明本发明的实施例1的半导体器件的应用例的剖面图。
图19是说明本发明的实施例1的半导体器件的应用例的剖面图。
图20是说明本发明的实施例2的半导体器件的结构的剖面图。
图21是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图22是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图23是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图24是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图25是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图26是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图27是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图28是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图29是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图30是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图31是说明本发明的实施例2的半导体器件的平面结构图。
图32是说明现有的半导体器件的结构的剖面图。
具体实施方式
(A.实施例1)
(A-1.器件结构)
现用图1说明作为本发明的实施例1的半导体器件的DRAM100的结构。
在图1中，示出DRAM100的存储单元区MR和设置在存储单元区MR的外围的逻辑电路、读出放大器、译码器等的外围电路区LR的局部剖面图。此外，图1仅示出DRAM100的一部分的结构，各要素的个数也不限于此数。
如图1所示，在硅衬底1的主面表面内、有选择地设置元件隔离绝缘膜2，在规定存储单元区MR及外围电路区LR的同时，在各个存储单元区MR及外围电路区LR中分别规定有源区。
而且，在存储单元区MR的有源区AR中，在衬底表面内有选择地设置源·漏区11、12、13，并有选择地设置各自的栅绝缘膜21，使之遍及源·漏区11与12的边缘上部之间及源·漏区12与13的边缘上部之间，在各自的栅绝缘膜21的上部设置栅电极22。
还有，设置侧壁绝缘膜23，使之覆盖各自的栅电极22的侧面，构成MOS晶体管。
此外，在元件隔离绝缘膜2上也配置栅绝缘膜21、栅电极22及侧壁绝缘膜23，它们具有作为字线(传输门)的功能。
还有，在外围电路区LR的有源区AR中，在衬底表面内有选择地设置源·漏区14及15，并设置栅绝缘膜31，使之遍及源·漏区14与15的边缘上部之间。而且，在栅绝缘膜31的上部设置栅电极32，并设置侧壁绝缘膜33，使之覆盖栅电极32的侧面，构成MOS晶体管。
而且，设置氧化硅膜等的层间绝缘膜3，使之覆盖这些存储单元区MR及外围电路区LR。
此外，在存储单元区MR中，在源·漏区12的上方的层间绝缘膜3中有选择地形成位线42，位线42成为经过接触栓41与源·漏区12电连接的结构。
而且，在存储单元区MR中，在层间绝缘膜3的上主面内设置电容器CP10，电容器CP10与源·漏区11及13的电连接都是由插入电容器CP10内、到达源·漏区11及13的接触栓101构成。此外，插入接触栓101，使得在厚度方向贯通电容器上部电极103。
这里，电容器CP10具有被设置成埋入层间绝缘膜3的上主面内的电容器上部电极103和被设置成覆盖电容器上部电极103的侧面及下表面的电容器电介质膜102。还有，电容器电介质膜102被设置成以在其厚度方向贯通电容器上部电极103的方式而覆盖所设置的接触栓101的侧面，接触栓101的用电容器电介质膜102覆盖的部分具有作为电容器下部电极101的功能。因此，在存储单元区MR中接触栓101可称为兼用电容器下部电极的下部电极兼用栓。此外，接触栓101被形成为圆柱状或者棱柱状，可用例如钨(W)构成。
还有，在外围电路区LR中，在层间绝缘膜3的上主面内有选择地设置作为第1布线层的布线层201。布线层201分别被设置在与源·漏区14及15的上方对应的区域，源·漏区14及15都利用在厚度方向贯通布线层201、同时贯通层间绝缘膜3到达源·漏区14及15的接触栓101进行电连接。
而且，在层间绝缘膜3的上部上设置层间绝缘膜6，在存储单元区MR的层间绝缘膜6的上主面内有选择地设置作为第2布线层的布线层302，经过接触栓301与电容器上部电极103电连接。
还有，在外围电路区LR的层间绝缘膜6的上主面内有选择地设置作为第2布线层的布线层402，经过接触栓401与布线层201的一方电连接。此外，在布线层201的另一方连接贯通层间绝缘膜6的接触栓403。
此外，电容器上部电极103、布线层201、302及402、接触栓301、401及403用例如铜(Cu)构成。
此外，在层间绝缘膜6的上部，还往往形成层间绝缘膜或布线层，关于这些情况的图示及说明从略。
(A-2.制造方法)
以下，用顺序示出制造工序的剖面图的图2～图14说明DRAM100的制造方法。
图2～图14是示出DRAM100的存储单元区MR和在存储单元区MR的外围形成的逻辑电路、读出放大器、译码器等的外围电路区LR的局部剖面图。
首先，如图2所示，准备硅衬底1，在图3所示的工序中，在硅衬底1的主面表面内有选择地形成元件隔离绝缘膜2，在规定存储单元区MR及外围电路区LR的同时，在各个存储单元区MR及外围电路区LR中分别规定有源区AR。
其次，在图4所示的工序中，采用现有的方法在存储单元区MR的有源区AR中有选择地形成栅绝缘膜21及栅电极22的叠层结构，在外围电路区LR中有选择地形成栅绝缘膜31及栅电极32的叠层结构。这里，栅绝缘膜21及31例如用氧化硅膜构成，其厚度被设定为2nm左右，用多晶硅膜构成栅电极22及32，其厚度被设定为200nm左右。
此外，在存储单元区MR中在元件隔离绝缘膜2的上部上也形成栅绝缘膜21及栅电极22的叠层结构。
接着，在图5所示的工序中，在存储单元区MR中将栅电极22作为注入掩模进行杂质的离子注入，在硅衬底1的主面内形成源·漏区11、12及13。还有，在外围电路区LR中，将栅电极32作为注入掩模进行杂质的离子注入，在硅衬底1的主面内形成源·漏区14及15。
然后，形成侧壁绝缘膜23，使之覆盖栅电极22的侧面，并且形成侧壁绝缘膜33，使之覆盖栅电极32的侧面，得到MOS晶体管。
接着，在图6所示的工序中，在硅衬底1的整个面上，例如用氧化硅膜形成厚度为400nm左右的层间绝缘膜3A，覆盖住MOS晶体管。而且，在存储单元区MR中，形成贯通层间绝缘膜3A并到达源·漏区12的接触孔CH1。
接着，在图7所示的工序中，在层间绝缘膜3A上形成例如用钨构成的厚度为100nm左右的导体膜，在埋入接触孔CH1形成接触栓41后，有选择地除去导体膜，形成位线42。
接着，在图8所示的工序中，在层间绝缘膜3A上，形成例如用氧化硅膜构成的厚度为600nm左右的层间绝缘膜，得到与层间绝缘膜3A的总计厚度为1000nm的层间绝缘膜3。
然后，在层间绝缘膜3的整个面上涂敷抗蚀剂，用照相制版技术在存储单元区MR及外围电路区LR中复制接触栓形成用的抗蚀剂图形，形成抗蚀剂掩模RM1。
然后，应用抗蚀剂掩模RM1，实施各向异性干法刻蚀，形成贯通层间绝缘膜3的接触孔CH11。此外，接触孔CH11被形成为圆柱状或者棱柱状。
这里，存储单元区MR的接触孔CH11被设置在到达源·漏区11及13的位置上，外围电路区LR的接触孔CH11被设置在到达源·漏区14及15的位置上。
接着，在除去抗蚀剂掩模RM1后，在图9所示的工序中，在层间绝缘膜3的整个面上，形成例如用钨构成的厚度为100nm左右的导体膜，并将导体膜埋入各接触孔CH11内。然后，用CMP(化学机械抛光)除去层间绝缘膜3上的导体膜，在接触孔CH11内形成接触栓101。
接着，在图10所示的工序中，在层间绝缘膜3的整个面上涂敷抗蚀剂，用照相制版技术复制电容器及第1布线层形成用的抗蚀剂图形，形成抗蚀剂掩模RM2。
电容器形成用的抗蚀剂图形是包含形成随后形成的电容器上部电极103的多个的存储单元的广范围区域成为开口部的图形，第1布线层形成用的抗蚀剂图形是随后形成的第1布线层的形成区成为开口部的图形。
接着，使用抗蚀剂图形RM2实施各向异性干法刻蚀，有选择地除去层间绝缘膜3，同时在存储单元区MR中形成电容器形成用的凹进部RP1、在外围电路区LR中形成第1布线层形成用的凹进部RP2。此外，凹进部RP1及RP2的深度为300nm左右，接触栓101从各自的底部突出。
接着，在除去抗蚀剂掩模RM2后，在图11所示的工序中，在存储单元区MR及外围电路区LR的整个面上，形成例如用Ta2O5构成的厚度为10nm左右的电介质膜。然后，在存储单元区MR中将抗蚀剂掩模RM3图形化，使之覆盖电介质膜。然后，用刻蚀除去外围电路区LR的电介质膜，仅在存储单元区MR上形成电容器电介质膜102。此外，电容器电介质膜102在沿凹进部RP1的内表面被形成的同时，被设置成使之覆盖从凹进部RP1的底面突出的接触栓101的侧面及端面。
接着，在除去抗蚀剂掩模RM3后，在图12所示的工序中，在存储单元区MR及外围电路区LR的整个面上，形成例如用铜构成的厚度为300nm左右的导体膜，并将导体膜埋入凹进部RP1及RP2中。
然后，通过应用CMP除去层间绝缘膜3上的导体膜及凹进部RP1及RP2上隆起的导体膜，进行平坦化。这时，在存储单元区MR中，在接触栓101的端面的电容器电介质膜102和层间绝缘膜3上的电容器电介质膜102也一并被除去。
其结果是，在存储单元区MR中，利用埋入层间绝缘膜3的上主面内的电容器上部电极103、电容器电介质膜102和在其厚度方向贯通电容器上部电极103而被设置的兼用作电容器下部电极的接触栓101，得到电容器CP10，在外围电路区LR中，得到埋入层间绝缘膜3的上主面内的布线层201。此外，用图10～图12说明过的第1布线层的制造方法被称为单镶嵌(Single Damascene)法，电容器上部电极103能够说是用单镶嵌法形成的。
接着，在图13所示的工序中，在存储单元区MR及外围电路区LR的整个面上用氧化硅膜等形成层间绝缘膜6。
然后，在层间绝缘膜6的整个面上涂敷抗蚀剂，用照相制版技术在存储单元区MR及外围电路区LR中复制接触栓形成用的抗蚀剂图形，形成抗蚀剂掩模RM4。
然后，使用抗蚀剂掩模RM4，实施各向异性干法刻蚀，在存储单元区MR中形成达到电容器CP10的电容器上部电极103的通路孔BH11，在外围电路区LR中形成到达布线层201的通路孔BH12。
接着，在除去抗蚀剂掩模RM4后，在图14所示的工序中，在层间绝缘膜6的整个面上涂敷抗蚀剂，用照相制版技术在存储单元区MR及外围电路区LR中复制第2布线层形成用的抗蚀剂图形，形成抗蚀剂掩模RM5。
然后，通过使用抗蚀剂掩模RM5，实施各向异性干法刻蚀，在存储单元区MR中形成连通通路孔BH11的凹进部RP11，在外围电路区LR中，同时形成连通一方的通路孔BH12的凹进部RP12。此外，凹进部RP11及RP12的深度为250nm左右，然后，在除去抗蚀剂掩模RM5后，在存储单元区MR及外围电路区LR的整个面上形成例如用铜构成的厚度为300nm左右的导体膜，同时将导体膜埋入凹进部RP11、RP12和通路孔BH11及通路孔BH12中。然后，应用CPM除去层间绝缘膜6上的导体膜。
其结果是，如图2所示，在存储单元区MR的层间绝缘膜6的上主面内有选择地设置作为第2布线层的布线层302、经过接触栓301得到与电容器上部电极103电连接的结构，在外围电路区LR的层间绝缘膜6的上主面内有选择地设置作为第2布线层的布线层402、经过接触栓401得到与布线层201的一方电连接的、在布线层201的另一方上连接贯通层间绝缘膜6的接触栓403的结构。
此外，用图13及图14说明过的第2布线层的制造方法称为双镶嵌(Dual Damascene)法。
这里，在图15中示出DRAM100的存储单元区MR的平面结构的一例。
图15是示出在图12所示的状态下从电容器上部电极103一侧观察存储单元区MR的情况下的平面结构，为了方便起见，用虚线表示电容器上部电极103，明确示出了比电容器上部电极103更靠下层的结构。还有，位线42仅示出其一部分。此外，在图2～图14中的存储单元区MR相当于在A-A线的箭头方向看的剖面图，可知电容器上部电极103被设置成使之覆盖包含多个的存储单元的广泛区域。
此外，在图15中示出了在源·漏区11及12上各连接一个接触栓101的结构，而在源·漏区11及12的面积大、能够连接多个接触栓101的情况下，也可以设置多个。由此，能够增加每一个存储单元的电荷存储电容。
(A-3.作用效果)
如上所述，在本发明的实施例1的半导体器件中，采用将电容器CP10的下部电极兼用作电容器接触的接触栓101的结构，在存储单元区MR中能够同时形成下部电极和电容器接触，还有，由于在外围电路区LR中的第1布线层和作为与半导体元件的接触的接触栓101也能够同时形成，从而能够简化制造工序、降低制造成本。
还有，采用将电容器CP10埋入层间绝缘膜3的上主面内的结构，将电容器上部电极103也兼用作在存储单元区MR中的第1布线层，由于能够用单镶嵌法在形成外围电路区LR的第1布线层的同时形成电容器上部电极103，从而能够简化制造工序、降低制造成本。
还有，由于存储单元区MR的接触栓101成为贯通电容器上部电极103的结构，其制造是很容易的。
(A-4.变例)
作为以上说明的DRAM100的变例，图16中示出了DRAM100A的结构。此外，对与图1所示的DRAM100同样的结构标以同一符号，而省略其重复的说明。
在图16所示的电容器CP10A中，存储单元区MR的接触栓101不贯通电容器上部电极103，插入部分成为被电容器上部电极103包围的结构，在接触栓101的端面上也设置电容器电介质膜102，成为电容器下部电极的表面积扩大的结构。因此，能够使电容器的存储电荷量比DRAM100的大。此外，外围电路区LR的接触栓101也成为不贯通布线层201的结构。
这里，用图17说明DRAM100A的制造方法。此外，到图17为止的工序与用图2～图9说明过的DRAM100的制造工序相同，在图9所示的工序中，在接触孔CH11内形成接触栓101后，在图17所示工序中，通过用各向异性刻蚀除去接触孔CH11内的接触栓101，使其前端部达到规定的深度，能够得到其前端部深入到接触孔CH11内的接触栓101。该深度被设定为在接触栓101的上端面形成电容器电介质膜102的状态下并且该电容器电介质膜102被电容器上部电极103覆盖时该电容器电介质膜102不从电容器上部电极103露出那样的深度。
以后，经过用图10～图14说明过的制造工序，能够得到具有图16所示的电容器CP10A的DRAM100A。
(A-5.应用例)
在用图1～图15说明过的实施例1及用图16说明过的变例中，在DRAM的存储单元区MR的电容器中，示出了其结构被简化的例子，但该电容器的应用不限于存储单元区，例如也可以应用于逻辑区等，只要是需要电容器的电路区无论那里都可以，还有，所应用的半导体器件也不限于DRAM。
图18示出本发明的电容器应用于存储单元区以外的区域的例子。
图18中，在按序层叠层间绝缘膜L1、L2及L3的结构中，在层间绝缘膜L1的上主面内例如设置用钨(W)构成的布线层501，在层间绝缘膜L2的上主面内设置电容器CP20，电容器CP20和布线层用在厚度方向贯通电容器CP20的同时贯通层间绝缘膜L2到达布线层501的多个的接触栓81进行电连接。
电容器CP20具有与用图1说明过的电容器CP10基本相同的结构，具有埋入层间绝缘膜3的上主面内而配置的电容器上部电极83和覆盖电容器上部电极83的侧面及下表面而设置的例如用Ta2O5构成的电容器电介质膜82，电容器电介质膜82覆盖住在厚度方向贯通电容器上部电极83的接触栓81的侧面，该部分成为具有作为电容器下部电极81的功能的结构。此外，接触栓81例如用钨构成。
还有，在层间绝缘膜3的上主面内也有选择地配置布线层601。布线层601用在厚度方向贯通布线层601的同时贯通层间绝缘膜3到达布线层501的接触栓81进行电连接。
然后，在层间绝缘膜L3上有选择地设置布线层92及702，分别贯通层间绝缘膜L3与电容器上部电极83及布线层601电连接。此外，电容器上部电极83、布线层92、601及702、接触栓91及701例如用铜(Cu)构成。
向电容器CP20的电荷的存储或者释放能够经过布线层702、接触栓701、布线层601、接触栓81及布线层501进行。
此外，虽然也有在层间绝缘膜L3的上部进而形成层间绝缘膜及布线层的情况，但关于这种情况的图示及说明从略。
电容器CP20不仅具备与电容器CP10同样的效果，而且由于具有多个的接触栓61(即电容器下部电极)，也具备电容器下部电极的总表面积增大，从而存储电荷量能够增大的特征。
还有，与用图16说明过的电容器CP10A一样，接触栓81不贯通电容器上部电极83，通过采用插入部分被电容器上部电极83包围的结构，可以作成接触栓81的端面上也设置电容器电介质膜82，电容器下部电极的表面积进一步扩大的结构。
在图19中示出具有该结构的的电容器CP20A的结构。与图18的电容器CP20的不同点在于，接触栓81成为不贯通电容器上部电极83的结构，对与图18所示的电容器CP20同样的结构标以同一符号，而省略其重复的说明。此外，接触栓81也成为不贯通布线层601的结构。
(B.实施例2)
(B-1.器件结构)
作为本发明的实施例2的半导体器件，用图20说明DRAM200的结构。
在图20中示出了DRAM200的存储单元区MR和设置在存储单元区MR外围的逻辑电路、读出放大器、译码器等的外围电路区LR的局部剖面图。此外，对与图1示出的DRAM100同样的结构标以同一符号，而省略其重复的说明。
在存储单元区MR的有源区AR中，在衬底表面内有选择地设置源·漏区11、12、13，分别有选择地设置栅绝缘膜21，使之遍及源·漏区11与12的边缘上部之间及源·漏区12与13的边缘上部之间，在各自的栅绝缘膜21的上部设置栅电极22。而且，在栅电极22上设置氮化硅膜24，还设置侧壁氮化膜25使之覆盖各自的栅电极22、氮化硅膜24的侧面，构成MOS晶体管。
此外，在元件隔离绝缘膜2上也设置栅绝缘膜21、栅电极22、氮化硅膜24及侧壁氮化膜25，它们具有作为字线(传输门)的功能。
还有，在外围电路区LR的有源区AR中，在衬底表面内有选择地设置源·漏区14及15，并设置栅绝缘膜31使之遍及源·漏区14与15的边缘上部之间。而且，在栅绝缘膜31的上部设置栅电极32，在栅电极32上设置氮化硅膜34，并设置侧壁氮化膜35使之覆盖各自的栅电极32、氮化硅膜34的侧面，构成MOS晶体管。
而且，在存储单元区MR及外围电路区LR的整个面中，设置自对准接触形成用的停止膜(以后称为停止膜)9。此外，停止膜9用氮化硅膜构成。
而且，设置氧化硅膜等层间绝缘膜3使之覆盖存储单元区MR及外围电路区LR，在存储单元区MR中，在层间绝缘膜3的上主面内设置电容器CP30，电容器CP30和源·漏区11及13的电连接都由插入电容器CP30内、到达源·漏区11及13的接触栓101A作成，此外，接触栓101A被插入成在厚度方向贯通电容器上部电极103A。
这里，电容器CP30具有：埋入层间绝缘膜3的上主面内而设置的例如用铜构成的电容器上部电极103A和覆盖电容器上部电极103A的侧面及下表面而设置的电容器电介质膜102A。
还有，电容器电介质膜102A也被设置成使之覆盖住以在其厚度方向贯通电容器上部电极103A的方式而设置的接触栓101A的侧面，被接触栓101A的电容器电介质膜102A覆盖的部分具有作为下部电极101A的功能。因此，可以说接触栓101A是兼用作电容器下部电极的下部电极兼用栓。此外，接触栓101A例如用钨(W)构成。
这里，接触栓101A被配置成具有在与硅衬底1(或者层间绝缘膜3)的主面平行的面上的剖面形状呈长方形的长方体形状，使长方体剖面的长边方向与MOS晶体管的栅长度方向一致，成为不仅与源·漏区11及13电连接，而且也与栅结构的上部衔接的结构。
还有，在外围电路区LR中，在层间绝缘膜3的上主面内有选择地设置作为第1布线层的布线层201。布线层201分别设置在与源·漏区14及15的上方对应的区域上，源·漏区14及15都用在厚度方向贯通布线层201的同时贯通层间绝缘膜3到达源·漏区14及15的接触栓101进行电连接。
然后，在层间绝缘膜3的上部设置层间绝缘膜6，在存储单元区MR的层间绝缘膜6的上主面内有选择地设置作为第2布线层的布线层302，经过接触栓301与电容器上部电极103A电连接。
此外，在上述的说明中，对将接触栓101A作成长方体形状进行了说明，这是以将电容器CP30作为存储器用电容器使用为前提的形状，但在存储单元区以外使用的情况下，接触栓101A不限于长方体，立方体形状也可，圆柱形状也可。
(B-2.制造方法)
以下，使用按序示出制造工序的剖面图的图21～图30说明DRAM200的制造方法。
图21～图30是示出在DRAM200的存储单元区MR和在存储单元区MR的外围形成的逻辑电路、读出放大器、译码器等的外围电路区LR的局部剖面图。
首先，在图21所示的工序中，在硅衬底1的主面表面内有选择地形成元件隔离绝缘膜2，在规定存储单元区MR及外围电路区LR的同时，在各存储单元区MR及外围电路区LR中分别规定有源区AR。然后，用现有的方法，在存储单元区MR的有源区AR中有选择地形成栅绝缘膜21、栅电极22及氮化硅膜24的叠层结构，在外围电路区LR中有选择地形成栅绝缘膜31、栅电极32及氮化硅膜34的叠层结构。这里，栅绝缘膜21及31例如用氧化硅膜构成，其厚度被设定为2nm左右，栅电极22及32用多晶硅膜构成，其厚度为100nm左右，氮化硅膜24及34例如用低压CVD法形成，其厚度被设定为100nm左右。
此外，在存储单元区MR中，在元件隔离绝缘膜2的上部也形成栅绝缘膜21、栅电极22及氮化硅膜24的叠层结构。
其次，在图22所示的工序中，在存储单元区MR中以氮化硅膜24及栅电极22作为注入掩模进行杂质的离子注入，在硅衬底1的主面内形成源·漏区11、12及13。还有，在外围电路区LR中用氮化硅膜34及栅电极32作为注入掩模进行杂质的离子注入，在硅衬底1的主面内形成源·漏区14及15。
然后，形成侧壁氮化膜25使之覆盖氮化硅膜24及栅电极22的侧面，还形成侧壁氮化膜35使之覆盖氮化硅膜34及栅电极32的侧面，得到MOS晶体管。此外，侧壁氮化膜35例如用低压CVD法形成，其厚度被设定为100nm左右。
接着，在图23所示的工序中，在硅衬底1的整个面上形成停止膜9，用停止膜9覆盖各MOS晶体管的栅结构。此外，停止膜9例如用低压CVD法形成，其厚度被设定成50nm左右。
接着，在图24所示的工序中，在硅衬底1的整个面上，例如用氧化硅膜形成厚度为400nm左右的层间绝缘膜3A，覆盖MOS晶体管。而且，在存储单元区MR中，形成贯通层间绝缘膜3A到达源·漏区12的接触孔CH1后，在层间绝缘膜3A上形成例如用钨构成的厚度为100nm左右的导体膜，埋入接触孔CH1，形成接触栓41，然后，有选择地除去导体膜，形成位线42。
接着，在图25所示的工序中，在层间绝缘膜3A上形成例如用氧化硅膜构成的厚度为600nm左右的层间绝缘膜，得到与层间绝缘膜3A的总计厚度为1000nm左右的层间绝缘膜3。
然后，在层间绝缘膜3的整个面上涂敷抗蚀剂，用照相制版技术在存储单元区MR及外围电路区LR中复制接触栓形成用的抗蚀剂图形、形成抗蚀剂掩模RM11。
然后，通过使用抗蚀剂掩模RM11，实施各向异性干法刻蚀，在存储单元区MR及外围电路区LR中，形成贯通层间绝缘膜3的接触孔CH21及CH11。此外，在进行该刻蚀时，设定氧化硅膜的刻蚀速率比氮化硅膜刻蚀速率大的条件，例如在使用C4F8等气体的刻蚀中，通过设定氧化硅膜的刻蚀速率为氮化硅膜的5倍那样的条件，防止刻蚀影响到硅衬底1及栅结构。
这里，接触孔CH21被形成为使得从源·漏区11及13到栅结构的上部也成为开口部，其开口形状呈长方形，其长边方向与MOS晶体管的栅长度方向一致。此外，外围电路区LR的接触孔CH11被设置在到达源·漏区14及15上的位置上。
接着，除去抗蚀剂掩模RM11后，在图26所示的工序中，以层间绝缘膜3作为刻蚀掩模，除去源·漏区11及13上、源·漏区14及15上的停止膜9。这时，在存储单元区MR中未被层间绝缘膜3覆盖的栅结构上的停止膜9也一并被除去。
接着，在图27所示的工序中，在层间绝缘膜3的整个面上例如形成用钨构成的厚度为200nm左右的导体膜，将导体膜埋入接触孔CH21及CH11内。然后，用CMP除去层间绝缘膜3上的导体膜，在接触孔CH21内形成接触栓110A，在接触孔CH11内形成接触栓101。
此外，由于接触栓101A与源·漏区11及13接触的部分的面积用栅结构的设置间隔自对准地决定，接触栓101A也称为自对准接触。
接着，在图28所示的工序中，在层间绝缘膜3的整个面上涂敷抗蚀剂，用照相制版技术复制电容器及第1布线层形成用的抗蚀剂图形，形成抗蚀剂掩模RM21。
电容器形成用的抗蚀剂图形是包含形成以后形成的电容器上部电极103A的多个存储单元的广泛范围的区域成为开口部的图形，第1布线层形成用的抗蚀剂图形是以后形成的第1布线层的形成区成为开口部的图形。
接着，使用抗蚀剂掩模RM1 2实施各向异性干法刻蚀有选择地除去层间绝缘膜3，在存储单元区MR中形成电容器形成用的凹进部RP11，同时在外围电路区LR中形成第1布线层形成用的凹进部RP12。此外，凹进部RP11及RP12的深度为250nm左右，接触栓101A从各自的底部突出。
接着，在除去抗蚀剂掩模RM12后，在图29所示的工序中，在存储单元区MR及外围电路区LR的整个面上形成例如用Ta2O5构成的厚度为10nmm左右的电介质膜，然后，在存储单元区MR中将抗蚀剂掩模RM13图形化，使之覆盖电介质膜。然后，用刻蚀除去外围电路区LR的电介质膜，仅仅在存储单元区MR上形成电容器电介质膜102A。此外，电容器电介质膜102A在沿凹进部RP11的内表面形成的同时，被设置成使之覆盖从凹进部RP11的底面突出的接触栓101A的侧面及端面。
接着，除去抗蚀剂掩模RM13后，在图30所示的工序中，在存储单元区MR及外围电路区LR的整个面上，形成例如用铜构成的厚度为300nm左右的导体膜，将导体膜埋入凹进部RP11及RP12中。
然后，通过用CMP除去在层间绝缘膜3上的导体膜和凹进部RP11及RP12上隆起的导体膜，进行平坦化。这时，在存储单元区MR中，接触栓101A的端面的电容器电介质膜102A也和层间绝缘膜3上的电容器电介质膜102A被一并除去。
其结果是，在存储单元区MR中，利用埋入层间绝缘膜3的上主面内的电容器上部电极103A、电容器电介质膜102A和在其厚度方向贯通电容器上部电极103A而被设置的兼用作电容器下部电极的接触栓101A，得到电容器CP30，在外围电路区LR中，得到埋入层间绝缘膜3的上主面内的布线层201。
以后，经过用图13及图14说明过的双镶嵌法的第2布线层的制造方法，得到图20所示的DRAM200。
这里，在图31示出DRAM200的存储单元区RM的平面结构的一例。
图31示出在图30所示的状态下从电容器上部电极103A一侧观察存储单元区MR的情况下的平面结构，为了方便起见，用虚线示出电容器上部电极103A，清晰地示出比电容器上部电极103A更靠下层的结构。还有，位线42仅示出其一部分。此外，图21～图30中的存储单元区MR相当于在B-B线的箭头方向看的剖面图，电容器上部电极103A被设置成使之覆盖住包含多个存储单元的广泛范围的区域。
此外，在图30中，示出了在源·漏区11及12上每个接触栓101A各连接一个的结构，但在源漏区11及12的面积大，能够连接多个接触栓101A的情况下，也可以设置多个。由此，能够增加每一个存储单元的电荷存储电容。
(B-3.作用效果)
如上所述，在本发明的实施例2的半导体器件中，采用将电容器CP30的下部电极兼用作电容器接触的接触栓101A的结构，由于在存储单元区MR中能够同时形成下部电极和电容器接触，还有，在外围电路区LR中也能够同时形成第1布线层和作为与半导体元件的接触的接触栓101A，从而能够简化制造工序，降低制造成本。
还有，由于采用将电容器CP30埋入层间绝缘膜3的上主面内的结构，将电容器上部电极103A兼用作存储单元区中的第1布线层，电容器上部电极103A用单镶嵌法与形成外围电路区LR的第1布线层同时形成，从而能够简化制造工序，降低制造成本。
还有，由于将也作为电容器下部电极的接触栓101A制作成长方体形状，采用了自对准接触结构，从而能够极大地扩展表面积，增大存储电荷量。
按照本发明的第1方面所述的半导体器件，由于采用将电容器下部电极兼用作与下层的结构电连接的电容器接触的结构，在第1区中能够同时形成下部电极和电容器接触，还有，在第2区中的布线层和作为与其下层的结构的接触的至少一个接触栓也同时形成，从而能够简化制造工序，降低制造成本。还有，由于采用将电容器埋入层间绝缘膜的上主面内的结构，能够用单镶嵌法将电容器上部电极与第2区的布线层同时形成，使制造工序的简化成为可能。
按照本发明的第2方面所述的半导体器件，由于至少一个下部电极兼用栓被设置成使之贯通电容器上部电极，从而制造更为容易。
按照本发明的第3方面所述的半导体器件，由于至少一个下部电极兼用栓被设置成使之不贯通电容器上部电极，电容器电介质膜覆盖住栓的插入部分及端面，从而电容器下部电极的表面积能够扩展，电容器的存储电荷量能够增大。
按照本发明的第4方面所述的半导体器件，由于至少一个下部电极兼用栓具有长方体形状，从而其表面积能够扩展，存储电荷量能够增大。
按照本发明的第5方面所述的半导体器件，由于长方体形状的至少一个下部电极兼用栓被设置成使得其长方形剖面的长边方向与MOS晶体管的栅长度方向一致，在其下端面中也与MOS晶体管的栅结构衔接，能够极大地扩展电容器下部电极的表面积，能够增大存储电荷量。
按照本发明的第6方面所述的半导体器件，由于在电容器上具备多个下部电极兼用栓，从而能够扩展电容器下部电极的总表面积，增大存储电荷量。
按照本发明的第7方面所述的半导体器件，由于至少一个接触栓和至少一个下部电极兼用栓用相同的材料构成，从而两者能够同时形成，还有，由于布线层和电容器上部电极用相同的材料构成，从而两者能够同时形成，能够简化制造工序，降低制造成本。
按照本发明的第8方面所述的半导体器件，由于在具有存储单元区的半导体器件中，采用将用于数据保持的电容器的电容器下部电极兼用作与下层的结构电连接的电容器接触的结构，在外围电路区中的布线层和作为与其下层的结构的接触的至少一个接触栓同时形成，从而能够简化制造工序，降低制造成本。还有，由于采用将电容器埋入层间绝缘膜的上主面内的结构，用单镶嵌法将电容器上部电极与外围电路区的布线层同时形成，从而能够简化制造工序，降低制造成本。

Claims (8)

1.一种半导体器件，它是多层结构的半导体器件，其特征在于：
具备：
设置在层间绝缘膜的第1区的上主面内的电容器；以及
设置在上述层间绝缘膜的第2区的上主面内的布线层，
上述电容器具有：
埋入上述层间绝缘膜的上述第1区的上主面内而设置的电容器上部电极；
至少覆盖上述电容器上部电极的侧面及下表面而设置的电容器电介质膜；
在将上述电容器与比上述电容器更靠下层的结构电连接的同时，在上述电容器上部电极的厚度方向上其一部分被插入，插入部分具有作为电容器下部电极功能的至少一个下部电极兼用栓，
上述电容器电介质膜也一并覆盖上述至少一个下部电极兼用栓的上述插入部分的表面，
上述布线层在上述布线层的厚度方向上利用其一部分被插入的至少一个接触栓与比上述布线层更靠下层的结构电连接。
2.如权利要求1所述的半导体器件，其特征在于：
上述至少一个下部电极兼用栓被设置成向上述电容器上部电极的插入部分贯通上述电容器上部电极，
上述电容器电介质膜被设置成使之覆盖上述至少一个下部电极兼用栓的上述插入部分的侧面。
3.如权利要求1所述的半导体器件，其特征在于：
上述至少一个下部电极兼用栓被设置成向上述电容器上部电极的插入部分不贯通上述电容器上部电极，
上述电容器电介质膜被设置成使之覆盖上述至少一个下部电极兼用栓的上述插入部分的侧面及端面。
4.如权利要求1所述的半导体器件，其特征在于：
上述至少一个下部电极兼用栓具有在与上述层间绝缘膜的主面平行的面的剖面形状呈长方形的长方体形状。
5.如权利要求4所述的半导体器件，其特征在于：
上述长方体形状的上述至少一个下部电极兼用栓是与设置在半导体衬底上的MOS晶体管的源·漏区电连接的栓，其长方形剖面的长边方向被设置成与上述MOS晶体管的栅长度方向一致，在其下端面中也与上述MOS晶体管的栅结构衔接。
6.如权利要求1所述的半导体器件，其特征在于：
上述至少一个下部电极兼用栓是多个下部电极兼用栓，
上述多个下部电极兼用栓与比上述电容器更靠下层的上述结构共同地电连接。
7.如权利要求1所述的半导体器件，其特征在于：
上述至少一个接触栓与上述至少一个下部电极兼用栓用相同的材料构成，
上述布线层和上述电容器上部电极用相同的材料构成。
8.如权利要求7所述的半导体器件，其特征在于：
上述层间绝缘膜的上述第1区是通过在上述电容器上存储电荷以保持数据的存储单元区，
上述层间绝缘膜的上述第2区是与上述存储单元部连动工作的外围电路区。
CNA031240240A 2002-07-25 2003-04-24 半导体器件 Pending CN1471171A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002216577A JP2004063559A (ja) 2002-07-25 2002-07-25 半導体装置
JP216577/2002 2002-07-25

Publications (1)

Publication Number Publication Date
CN1471171A true CN1471171A (zh) 2004-01-28

Family

ID=30437648

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA031240240A Pending CN1471171A (zh) 2002-07-25 2003-04-24 半导体器件

Country Status (6)

Country Link
US (1) US6770930B2 (zh)
JP (1) JP2004063559A (zh)
KR (1) KR20040010059A (zh)
CN (1) CN1471171A (zh)
DE (1) DE10318412A1 (zh)
TW (1) TW200402144A (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667502B1 (en) * 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US7223615B2 (en) * 2003-03-26 2007-05-29 Advanced Micro Devices, Inc. High emissivity capacitor structure
JP4559757B2 (ja) * 2004-03-18 2010-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7189613B2 (en) * 2005-02-23 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for metal-insulator-metal capacitor based memory device
JP2007103620A (ja) * 2005-10-04 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびにその配線装置
JP4698427B2 (ja) * 2006-01-12 2011-06-08 エルピーダメモリ株式会社 半導体装置の製造方法
KR101152819B1 (ko) * 2006-03-17 2012-06-12 에스케이하이닉스 주식회사 반도체 소자의 제조방법
US8148223B2 (en) * 2006-05-22 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. 1T MIM memory for embedded ram application in soc
US20080116496A1 (en) * 2006-11-21 2008-05-22 Kuo-Chyuan Tzeng Integrating a DRAM with an SRAM having butted contacts and resulting devices
US7538006B1 (en) * 2008-05-24 2009-05-26 International Business Machines Corporation Annular damascene vertical natural capacitor
US20100271962A1 (en) * 2009-04-22 2010-10-28 Motorola, Inc. Available backhaul bandwidth estimation in a femto-cell communication network
JP5464928B2 (ja) 2009-07-02 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2011077086A (ja) * 2009-09-29 2011-04-14 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
KR101908358B1 (ko) 2011-05-24 2018-12-11 삼성전자주식회사 금속 플러그를 갖는 반도체 소자 및 그 형성 방법
JP2013058676A (ja) * 2011-09-09 2013-03-28 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
US9450042B2 (en) * 2012-08-06 2016-09-20 GlobalFoundries, Inc. Integrated circuits with metal-insulator-metal (MIM) capacitors and methods for fabricating same
US9490282B2 (en) * 2015-03-19 2016-11-08 Omnivision Technologies, Inc. Photosensitive capacitor pixel for image sensor
KR102401486B1 (ko) * 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US10181574B2 (en) * 2016-12-29 2019-01-15 Lg Display Co., Ltd. Organic light emitting device
JP2020047814A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
KR20220004253A (ko) * 2020-07-03 2022-01-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5843830A (en) * 1996-06-26 1998-12-01 Micron Technology, Inc. Capacitor, and methods for forming a capacitor
US6159787A (en) * 1998-05-28 2000-12-12 International Business Machines Corporation Structures and processes for reduced topography trench capacitors
JP2000200886A (ja) * 1999-01-07 2000-07-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
JP2001036010A (ja) 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
KR100390952B1 (ko) * 2000-06-28 2003-07-10 주식회사 하이닉스반도체 커패시터 제조 방법

Also Published As

Publication number Publication date
JP2004063559A (ja) 2004-02-26
US6770930B2 (en) 2004-08-03
KR20040010059A (ko) 2004-01-31
TW200402144A (en) 2004-02-01
US20040016946A1 (en) 2004-01-29
DE10318412A1 (de) 2004-02-12

Similar Documents

Publication Publication Date Title
CN1471171A (zh) 半导体器件
CN1139129C (zh) 半导体集成电路器件及其制造方法
CN1237616C (zh) 具有浮置栅的半导体存储器及其制造方法
CN1052343C (zh) 半导体器件及其制造方法
CN1426106A (zh) 半导体装置
CN1205664C (zh) 半导体装置及其制造方法
CN1231970C (zh) 半导体器件
CN1292483C (zh) 半导体器件及其制造方法
CN1725511A (zh) 半导体器件及其制造方法
CN1210780C (zh) 槽型元件分离结构
CN1622311A (zh) 半导体器件的制造方法及半导体器件
CN1638131A (zh) 具有阶梯状柱形结构的电容器的半导体器件及其制造方法
CN1124407A (zh) 半导体集成电路器件及其制造方法
CN1393931A (zh) 电容元件、半导体存储器及其制备方法
CN1294655C (zh) 半导体器件及其制造方法
CN1499633A (zh) 半导体器件及其制造方法
CN1976036A (zh) 半导体器件及其制造方法
CN1674285A (zh) 非易失性半导体存储器及其制造方法
CN1411066A (zh) 半导体装置和半导体装置的制造方法
CN1525553A (zh) 半导体装置的制造方法
CN1825568A (zh) 制造半导体集成电路的方法
CN1655364A (zh) 晶体管结构、存储单元及其阵列、及存储器制造方法
CN1263143C (zh) 半导体存储器件及其制造方法
CN1649160A (zh) 半导体装置及其制造方法
CN1728388A (zh) 半导体存储装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication