KR101080201B1 - 확산 방지막을 포함하는 반도체 소자 및 그것의 제조방법 - Google Patents
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Abstract
큰 단차면에서도 상하부 배선간의 확산 방지 기능을 원활히 수행할 수 있는 반도체 소자 및 그것의 제조방법에 대해 개시한다. 개시된 본 발명의 일실시예에 따른 반도체 소자는 제 1 금속 배선을 포함하는 반도체 기판, 상기 반도체 기판 상에 상기 제 1 금속 배선과 전기적으로 연결되도록 형성되는 제 2 금속 배선, 및 상기 제 1 금속 배선 및 상기 제 2 금속 배선 사이에 개재되는 확산 방지막을 포함하며, 상기 확산 방지막은 비정질 도전층을 포함한다.
확산, 방지, 베리어
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 확산 방지막을 포함하는 반도체 소자 및 그것의 제조방법에 관한 것이다.
반도체 집적 회로의 집적 밀도가 증대됨에 따라, 반도체 소자의 각 전극에 신호를 전달하기 위한 금속 배선이 다층으로 구성되고 있다. 다층 배선을 구현하기 위해 상하 금속 배선간 콘택이 필수적으로 요구된다.
현재, 상하부 배선간의 콘택시 전자 이동을 방지하면서, 상하부 배선 간의 접착 특성 및 나아가 상하부 배선과 층간 절연막 사이의 접착 특성을 확보하기 위하여, 상하부 배선의 콘택면에 확산 방지막(barrier metal)을 개재하고 있다. 이러한 대표적인 확산 방지막으로는 Ti/TiN이 있다.
현재, 반도체 집적 회로의 집적 밀도가 기하급수적으로 증가됨에 따라, 콘택의 사이즈가 매우 미세해지고 있다. 이에 따라, Ti/TiN으로 구성된 확산 방지막은 매우 큰 어스펙트 비를 갖는 결과물 표면에 형성하게 된다.
그런데, 상기 확산 방지막 중 상부 표면에 해당하는 TiN막은 주상 정(columnar) 구조를 갖고 있으며, 심한 굴곡면에 형성되는 경우, 상기 주상정 구조가 더욱 심화되어, TiN막의 그레인 바운더리(grain boundary)를 통해 상부에 형성되는 금속 배선 성분이 침입할 수 있다. 이로 인해, 확산 방지막 본연의 기능을 수행하는 데 어려움이 따른다.
따라서, 본 발명의 목적은 큰 단차면에서도 상하부 배선간의 확산 방지 기능을 원활히 수행할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 것으로, 본 발명의 일실시예에 따른 반도체 소자는 제 1 금속 배선을 포함하는 반도체 기판, 상기 반도체 기판 상에 상기 제 1 금속 배선과 전기적으로 연결되도록 형성되는 제 2 금속 배선, 및 상기 제 1 금속 배선 및 상기 제 2 금속 배선 사이에 개재되는 확산 방지막을 포함하며, 상기 확산 방지막은 비정질 도전층을 포함한다.
상기 확산 방지막은 제 1 금속 배선과 콘택되는 제 1 베리어, 및 상기 제 1 베리어 상부에 형성되면서 상기 제 2 금속 배선과 콘택되는 제 2 베리어를 포함하며, 상기 제 2 베리어는 비정질 상태를 가지며, 내화성 금속 물질, 4족 원소 물질 및 질소(N) 성분을 포함하는 도전막이다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판상에 형성되며, 제 1 금속 배선을 포함하는 제 1 층간 절연막, 상기 제 1 층간 절연막 상부에 형성되며, 상기 제 1 금속 배선을 노출시키는 쓰루 홀을 갖는 제 2 층간 절연막, 상기 쓰루 홀 표면 및 상기 제 2 층간 절연막 표면에 형성되는 접착성 제 1 베리어, 상기 제 1 베리어 표면에 형성되며, 비정질 상태를 갖는 CoGeN 물질을 포함하는 제 2 베리어, 및 상기 제 2 베리어 상부에 형성되는 제 2 금속 배선을 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제 1 금속 배선을 포함하는 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막 내에 상기 제 1 금속 배선 상부를 노출시키는 쓰루 홀을 형성하는 단계, 상기 쓰루 홀 및 상기 제 2 층간 절연막 상부 표면에 접착성 제 1 베리어를 형성하는 단계, 상기 제 1 베리어 상부에 비정질 도전층으로 된 제 2 베리어를 형성하는 단계, 및 상기 제 2 베리어 상부에 제 2 금속 배선을 형성하는 단계를 포함한다.
상기 제 1 베리어막은 Ti막으로 형성하고, 상기 제 2 베리어막은 내화성 금속, 4족 원소 물질 및 질소 물질을 포함하고, 이들 베리어막들은 PVD(physical vapor deposition), CVD(chemical vapor deposition) 및 ALD(atomic layer deposition) 중 선택되는 하나로 형성한다.
본 발명에 따르면, 비정질 도전층을 포함하도록 확산 방지막을 구성한다. 이에 따라, 확산 방지막 표면의 그레인 바운더리 부분으로 금속 성분 침입을 방지할 수 있고, 비정질 상태를 가지므로 박막으로 형성하면서도 충분한 확산 방지 효과를 얻을 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 확산 방지막을 갖는 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 1을 참조하면, 반도체 기판(100) 상부에 제 1 금속 배선(120)을 포함하는 실리콘 산화막 성분의 제 1 층간 절연막(110)을 형성한다. 이때, 제 1 금속 배선(120)은 제 1 층간 절연막(110)내에 쓰루 홀(through hole) 형성하고, 쓰루 홀내에 금속막을 매립시켜 얻어질 수 있다. 또는, 제 1 금속 배선(120)은 반도체 기판(110) 상에 소정 형태로 패터닝된 다음, 제 1 금속 배선(120) 양측에 제 1 층간 절연막(110)을 매립시킬 수도 있다. 본 실시예에서 제 1 금속 배선(120)으로는 비저항이 낮고 전자 이동(electromigration) 특성이 양호한 구리 금속막일 수 있고, 예를 들어 다마신 기법에 의해 형성될 수 있다.
다음, 제 1 금속 배선(120)이 형성된 제 1 층간 절연막(110) 상부에 에치 스톱퍼(130) 및 제 2 층간 절연막(130,135)을 순차적으로 증착한다. 에치 스톱퍼(130)는 제 1 및 제 2 층간 절연막(110,130) 사이에 개재되며, 이후 형성될 비어 홀 형성시, 제 2 층간 절연막(130)의 식각을 조절하기 위해 제공된다. 이러한 에치 스톱퍼(130)는 실리콘 질화막으로 형성될 수 있으며, 층간 절연막들의 스트레스를 고려하여 제 1 및 제 2 층간 절연막(110,135)에 비해 상대적으로 얇게 형성될 수 있다.
이어서, 구리 금속막의 제 1 금속 배선(120)의 상부가 노출되도록 제 2 층간 절연막(135) 및 에치 스톱퍼(130)의 소정 부분을 식각하여, 비어 홀(140)을 형성한다. 즉, 비어 홀(140)을 형성하기 위하여, 상기 제 1 금속 배선(120) 상의 에 치 스톱퍼(130)가 노출되도록 제 2 층간 절연막(135)을 식각한다음, 노출된 에치 스톱퍼(130)를 선택적으로 제거하여 비어 홀(140)을 형성한다.
도 2를 참조하면, 상기 비어 홀(140) 및 제 3 층간 절연막(135) 상부 표면에 제 1 베리어막(145) 및 제 2 베리어막(150)을 순차적으로 적층한다.
제 1 베리어막(145)은 계면 접착 특성이 우수한 금속 박막, 예컨대 내화성 금속막인 Ti막이 이용될 수 있다. 상기 제 1 베리어막(145)은 10 내지 100Å 두께로 증착될 수 있고, PVD(physical vapor deposition), CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 방식으로 형성될 수 있다.
제 1 베리어막(145) 상부에 제 2 베리어막(150)을 형성한다. 본 실시예에서 제 2 베리어막(150)은 비정질 상태를 가지면서 우수한 도전 특성을 갖는 막으로 형성할 수 있다. 이러한 비정질 상태로 증착되며 도전 특성을 갖는 제 2 베리어막(150)으로는 내화성 금속 물질, 4족 원소 물질 및 질소(N)를 포함하는 박막이 이용될 수 있으며, 본 실시예에서는 예를 들어 Co, Ge, 및 N를 포함하는 CoGeN막을 사용하였다. 이와 같은 제 2 베리어막(150)은 내화성 금속 성분에 의해 충분한 도전 특성을 제공하고, 비정질 상태로 구성됨에 따라, 박막으로 형성하여도 우수한 확산 방지 특성을 제공할 수 있다. 이와 같은 CoGeN막은 10 내지 100Å 두께로 증착될 수 있으며, PVD, CVD 또는 ALD로 구성될 수 있다. 또한, 당업자에게 잘 알려진 바와 같이, CoGeN 물질은 주상적 조직을 갖는다. 이러한 주상적 조직을 갖는 CoGeN은 콘택홀 모서리 부분과 같이 금속 증착의 취약한 부분까지 박막을 유지하며 증착이 용이하게 되는 잇점을 갖는다. 이에 따라, 확산 방지막의 두께를 전체적으로 감소시킬 뿐만 아니라, 이후 증착될 구리 금속막과의 콘택 역시 용이하다. 이러한 주상적 조직은 상기와 같이, 내화성 금속, 4족의 원소 및 질소의 결합에 의해 얻어질 수 있다.
도 3을 참조하면, 제 2 베리어막(150) 상부에 상기 비어홀이 충분히 매립될 수 있도록 제 2 금속 배선층(155)을 형성한다.
이와 같이, 본 발명의 실시예에 따르면, 비정질 도전층을 포함하도록 확산 방지막을 구성한다. 이에 따라, 확산 방지막 표면의 그레인 바운더리 부분으로 금속 성분 침입을 방지할 수 있고, 비정질 상태를 가지므로 박막으로 형성하면서도 충분한 확산 방지 효과를 얻을 수 있다.
도 4는 본 발명의 확산 방지막이 적용된 상변화 메모리 소자를 보여주는 단면도이다.
도 4를 참조하면, 접합 워드 라인(205)이 형성된 반도체 기판(200) 상부에 금속 워드 라인(220)을 형성한다. 금속 워드 라인(220)은 접합 워드 라인(205)의 도전 특성을 개선하기 위해 제공되는 층으로, 제 1 층간 절연막(210)을 사이에 두고 도전 플러그(215)에 의해 상기 접합 워드 라인(205)과 전기적으로 연결된다.
금속 워드 라인(220) 상부에 쇼트키 다이오드(225)을 공지의 방식으로 형성하고, 쇼트키 다이오드(225) 양측에 제 2 층간 절연막(230)을 매립한다.
제 2 층간 절연막(230) 상부에 상기 쇼트키 다이오드(225)와 전기적으로 연결되는 가열 전극(240)을 포함하는 제 3 층간 절연막(235)을 형성한다.
가열 전극(240) 상부에 상변화 물질층(245) 및 상부 전극(250)으로 구성된 상변화 구조체(252)를 각각 형성한 다음, 제 4 층간 절연막(255)을 형성한다. 다음, 상변화 구조체(252)의 상부 전극(250)이 노출될 수 있도록 비어홀(도시되지 않음)을 형성한 다음, 상기 비어홀 내부 표면 및 제 4 층간 절연막(255) 상부에 접착 특성이 우수한 제 1 베리어막(260) 및 비정질 상태를 가지며 우수한 도전 특성을 갖는 제 2 베리어막(265)을 순차적으로 증착한다. 여기서, 제 1 베리어막(260)은 내화성 금속 박막이 이용될 수 있고, 제 2 베리어막(265)으로는 내화성 금속 물질, 4족 원소 물질 및 질소(N)를 포함하는 박막이 이용될 수 있다.
그 다음, 비어홀내에 매립 특성이 우수한 도전물을 충진시켜, 비어 플러그(273)를 형성하고, 비어 플러그(273) 상에 비트 라인(275)을 형성한다.
본 실시예에서는 상변화 구조체(252) 및 비트 라인(275) 사이를 연결하는 비어 플러그(273)의 확산 방지막에 대해 예를 들어 설명하였지만, 여기에 한정되지 않고, 비트 라인(275) 상부에 형성되는 금속 배선들 및 플러그에 모두 적용될 수 있다. 아울러, 본 발명의 확산 방지막은 높은 어스펙트비를 갖는 결과물 상면 및 금속간 전자 이동이 심한 구리 금속막의 확산 방지막으로 보다 탁월한 효과를 발휘할 것이다.
이상에서 자세히 설명한 바와 같이, 확산 방지막이 비정질 도전층을 포함하도록 구성하여, 확산 방지막의 두께를 감소시킴과 함께 금속 성분의 침투를 방지한다.
이상에서 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 일 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 확산 방지막을 갖는 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도, 및
도 4는 본 발명의 다른 실시예에 따른 확산 방지막이 적용된 상변화 메모리 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 120 : 제 1 금속 배선
145 : 제 1 베리어 150 : 제 2 베리어
155 : 제 2 금속 배선
Claims (12)
- 제 1 금속 배선을 포함하는 반도체 기판;상기 반도체 기판 상에 상기 제 1 금속 배선과 전기적으로 연결되도록 형성되는 제 2 금속 배선; 및상기 제 1 금속 배선 및 상기 제 2 금속 배선 사이에 개재되는 확산 방지막을 포함하며,상기 확산 방지막은 CoGeN 물질을 포함하는 비정질 도전층인 반도체 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 확산 방지막은 제 1 금속 배선과 콘택되는 제 1 베리어; 및상기 제 1 베리어 상부에 형성되면서 상기 제 2 금속 배선과 콘택되는 제 2 베리어를 포함하며,상기 CoGeN 물질은 상기 제 2 베리어에 해당하는 반도체 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 제 1 베리어는 내화성 금속 박막인 반도체 소자.
- 삭제
- 삭제
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 금속 배선은 구리 포함 물질인 반도체 소자.
- 반도체 기판;상기 반도체 기판상에 형성되며, 제 1 금속 배선을 포함하는 제 1 층간 절연막;상기 제 1 층간 절연막 상부에 형성되며, 상기 제 1 금속 배선을 노출시키는 쓰루 홀을 갖는 제 2 층간 절연막;상기 쓰루 홀 표면 및 상기 제 2 층간 절연막 표면에 형성되는 접착성 제 1 베리어;상기 제 1 베리어 표면에 형성되며, 비정질 상태의 CoGeN 물질을 포함하는 제 2 베리어; 및상기 제 2 베리어 상부에 형성되는 제 2 금속 배선을 포함하는 반도체 소자.
- 반도체 기판 상부에 제 1 금속 배선을 포함하는 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막 내에 상기 제 1 금속 배선 상부를 노출시키는 쓰루 홀을 형성하는 단계;상기 쓰루 홀 및 상기 제 2 층간 절연막 상부 표면에 접착성 제 1 베리어를 형성하는 단계;상기 제 1 베리어 상부에 비정질 도전층으로 된 제 2 베리어를 형성하는 단계; 및상기 제 2 베리어 상부에 제 2 금속 배선을 형성하는 단계를 포함하며, 상기 제 2 베리어막은 CoGeN막인 반도체 소자의 제조방법.
- 삭제
- 삭제
- 삭제
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 제 1 및 제 2 베리어막은 PVD(physical vapor deposition), CVD(chemical vapor deposition) 및 ALD(atomic layer deposition) 중 선택되는 하나로 형성하는 반도체 소자의 제조방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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