KR100319614B1 - 반도체 소자의 배선 형성 방법 - Google Patents

반도체 소자의 배선 형성 방법 Download PDF

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Abstract

본발명은 반도체 소자의 배선에 관한 것으로, 보이드 및 키홀등의 발생없이 플러그를 형성하여 반도체 소자의 배선저항 및 접촉저항 증가를 억제할 수 있도록 한 반도체 소자의 배선형성방법을 제공하는 것을 목적으로 한다.
본발명의 반도체 소자의 배선형성방법은, 하층배선(303a)위에 절연막(305)을 형성하는 공정과, 상기 절연막(305)을 선택적으로 식각하여 상기 하층 배선(303a)위에 콘택홀(307)을 형성하는 공정과, 상기 콘택홀(307) 저면의 하층배선(303a)의 소정깊이가 식각될때까지 아르곤 스퍼터링법을 이용하여 전세하는 공정과, 상기 콘택홀내부에만 텅스텐을 증착하여 플러그(309)를 형성하는 공정과, 상기 플러그(309) 및 상기 제2절연막(305) 상면에 상층 배선(310)을 형성하는 공정을 포함한다. 또, 상기 전세 공정동안, 하층 배선(303a)의 재료로 된 재증착층(308)이 상기 콘택홀(307)의 내벽에 형성됨으로써, 밀착층 또는 접착층을 형성하는 공정이 생략되어 공정이 단순해지고, 상기 재증착층은 콘택홀(307)의 저부에서 스텝 커버리지가 좋기 때문에 보이드 또는 키홀이 없는 텅스텐 플러그(309)가 형성되어 반도체 소자의 배선저항 또는 접촉저항이 감소되는 효과가 있다.

Description

반도체 소자의 배선 형성 방법{METHOD OF FABRICATING WIRES FOR SEMICONDUCTOR DEVICES}
본발명은 반도체 소자의 배선에 관한 것으로, 특히 다층 배선 구조에 적합한 반도체 소자의 배선 형성방법에 관한 것이다.
종래의 반도체 소자의 배선 형성 방법에 대해 도1a 내지 도1h를 참조하여 설명하면 다음과 같다.
먼저 도1a에 도시한 바와 같이 반도체 기판(100)상에 제1 절연막(101)으로서 산화막을 증착하고, 상기 제1 절연막(101)위에 접착층(glue layer)(102)으로서 질화티타늄(TiN)막을 증착하고, 상기 접착층(102)위에 제1 도전층(103)인 텅스텐(W)막을 증착한다.
다음으로, 상기 제1도전층(103)위에 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 마스크로하여 상기 제1도전층(103) 및 상기 접착층(102)을 식각하여 도1b에 도시되어 있는 바와 같이, 상기 제1절연막(101)위에 제1도전층 패턴(103a)을 형성한다. 상기 제1도전층 패턴(103a)을 이하 하층 배선(103a)이라 한다. 상기 제1도전층(103) 아래 형성되어 있던 접착층(102)도 패터닝되어 접착층 패턴(102a)이 된다.
다음으로, 도1c에 도시하는 바와 같이, 상기 하층 배선(103a) 및 상기 제1절연막(101)의 상면에 제2절연막(104)으로서 실리콘산화막을 형성한다. 다음으로, 상기 제2절연막(104)의 상면에 감광막 패턴(105)을 형성한다. 상기 감광막 패턴(105)은 상기 하층 배선(103a) 상부 소정부위에 개방부(opening)(106)를 갖고 있다.
다음으로, 도1d에 도시하는 바와 같이 상기 감광막 패턴(105)를 마스크로하여 상기 제2절연막(104)을 반응성 이온 에칭법(RIE; reactive ion etching)법으로 선택적 식각하여 상기 하층 배선(103a)의 상면 소정 부위에 콘택홀(107) 또는 비아홀(107)을 형성한다.
상기 콘택홀(107) 또는 비아홀(107)은 반도체 소자의 집적도가 높아짐에 따라 그 직경(diameter)(D)이 감소하는 추세에 있고, 최근에는 0.2um이하의 직경을 갖는 컨택홀도 형성되고 있다. 또한 소자의 집적도가 높아짐에 따라서 콘택홀(107) 또는 비아홀(107)의 높이(h)는 높이지는 경향이 있으며, 결과적으로 콘택홀(107)의 종횡비(aspect ratio)가 커지고 있으며, 콘택홀(107)의 종횡비의 증가에 따라 반도체 소자의 배선형성 공정에서 여러 가지 문제들이 발생하고 있다.
다음으로, 도1d의 반도체 기판(100)을 금속막을 증착하기 위한 장치내로 이송한다. 이때, 이송 도중, 도1e에 도시된 바와 같이, 상기 반도체 기판(100)상의 전체 구조 위에 자연산화막(108)이 형성된다.
다음으로, 상기 자연산화막(108)을 제거하기 위하여 도1e의 반도체 기판(100)에 대해 전세(preclean) 공정을 수행한다. 상기 전세 공정은 HF용액에 반도체 기판을 담근 후 린스하는 습식식각법을 이용하거나, 또는 아르곤(Ar)가스를 이용한 스퍼터링법이 적용된다. 상기 아르곤(Ar) 스퍼터링법을 수행할 경우의 주요 공정조건은 다음과 같다.
챔버내의 압력 : 약 2 mTorr
플라즈마를 발생시키기 위한 소스파워 : 400W(13.56MHz)
바이어스 파워 : 270W(400KHz)
공정 시간 : 10초
아르곤가스 유량 : 10 sccm(sccm : standard cc/min)
다음으로, 도1f에 도시한 바와 같이, 상기 자연산화막(108)이 제거된 반도체 기판(100)상의 전체 구조위에 즉, 제2절연막(104)의 상면, 콘택홀(107) 또는 비아홀(107)의 내벽 및 저면에 밀착층(adhesion layer) 또는 접착층(glue layer)(109)으로서 티타늄(Ti)막 또는 질화티타늄막(TiN)을 형성한다. 상기 제2절연막(104)의 재료인 실리콘 산화막에는 금속층 특히 텅스텐이 잘 증착되지 않는 경향이 있다. 따라서, 후속하는 공정인 상층 배선 형성공정 즉, 금속층 증착공정에서, 상기 제2절연막(104)의 상면 및 상기 콘택홀(107)내에 금속층이 잘 붙도록 하기 위해 상기와 같은 밀착층(109) 또는 접착층(109)을 형성한다.
다음으로, 상기 밀착층(109) 또는 접착층(109)위에 화학기상증착법으로 텅스텐막(110)을 증착한다. 상기 텅스텐막(110)은 상기 콘택홀(107)을 모두 메꿀 수 있을 정도의 두께로 증착하므로, 상기 제2절연막(104)상면의 밀착층(109)위에도 텅스텐막(110)이 형성된다.
다음으로, 도1g에 도시한 바와 같이, 상기 텅스텐막(110)에 대해 화학기계연마(CMP; chemical mechanical polishing)법 또는 에치백 공정을 실시하여 상기 제2절연막(104) 상부에 증착된 텅스텐막을 제거하여, 상기 콘택홀(107)내에 텅스텐 플러그(110a)를 형성한다.
다음으로, 도1h에 도시한 바와 같이, 상기 도1f의 전체 구조위에 도전층으로서 금속막을 형성한 후 패터닝하여 상층 배선(111)을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자 배선형성방법에 따르면, 절연막 특히 산화막위에 텅스텐이 잘 증착되지 않으므로, 텅스텐 플러그 형성전에, 제2 절연막 및 콘택홀 내벽에 접착층 또는 밀착층을 형성해야 하는 공정상의 번거로움이 있었다.
또한, 텅스텐 플러그를 형성하기 위해 반도체 기판상의 전체 구조위에 블랭킷 텅스텐막을 형성한 후, 절연막 상부의 텅스텐막을 에치백 또는 CMP공정으로 제거하는 과정에서 파티클의 발생이 심하여, 반도체 소자의 제조 수율을 떨어뜨리는 문제가 있었다.
또한, 콘택홀내에만 선택적으로 텅스텐을 채우는 공정에 비해 에치백 또는 CMP공정이 추가되므로 반도체 소자의 제조공정이 복잡해 지는 문제가 있었다.
또한, 도2에 도시한 바와 같이, 높은 종횡비(high aspect ratio)를 갖는 콘택홀(200)의 경우에는 콘택홀(200) 저부에서 밀착층(201)의 스텝 커버리지가 나쁘기 때문에, 결과적으로 콘택홀 저부에 텅스텐막이 잘 증착되지 않는다. 결과적으로 텅스텐 플러그(202) 형성후, 상기 콘택홀(200)의 저부에 보이드(void)(203)가 형성되어, 텅스텐 플러그(202)와 하층 배선(204)간의 접촉 불량 또는 접촉 저항 증가의 문제가 있었다.
또, 콘택홀 저부에서의 밀착층의 스텝 커버리지를 개선하기 위해 밀착층을 두껍게 형성하는 경우, 콘택홀 입구에서 모서리부에 오버행(overhang)이 발생하고, 이에따라, 텅스텐막 증착후 콘택홀 저부에 키홀(key hole) 이 발생하여, 배선 저항을 증가시키는 문제점이 있었다.
본발명은 상기와 같은 문제점에 비추어 창출된 것으로, 배선저항 및 접촉저항이 낮은 반도체 소자의 배선형성방법을 제공하는 것을 목적으로 한다.
또한 본발명은 종래의 반도체 소자의 배선형성시에 수행하던 전세 공정의 공정 조건만을 변화시키는 정도의 간단한 변경을 수행함으로써 접촉저항 및 배선저항을 감소시킨 반도체 소자의 배선형성 방법을 제공하는 것을 목적으로 한다.
또한 본발명은 콘택홀내에 플러그 형성시, 에치백 공정의 수행을 생략함으로써 파티클 발생을 억제하여 반도체 소자의 제조수율을 높이고, 또한 공정을 단순화하여 생산성을 높일 수 있는 반도체 소자의 배선형성 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 플러그를 형성하기 전에 수행하던 종래의 밀착층 형성 공정을 생략하여 제조공정을 단순화한 반도체 소자의 배선형성 방법을 제공하는 것을 목적으로 한다.
상기와 같은 본발명의 목적을 달성하기 위해, 본 발명은 제1절연막을 형성하는 공정과, 상기 제1절연막위에 하층배선을 형성하는 공정과, 상기 하층 배선위에 제2절연막을 형성하는 공정과, 상기 제2절연막을 선택적으로 식각하여 상기 하층 배선위에 콘택홀을 형성하는 공정과, 상기 콘택홀 저면의 하층배선의 소정깊이가 식각될때까지 아르곤 스퍼터링법을 이용하여 전세하는 공정과, 상기 콘택홀내부에 도전성 플러그를 선택적으로 형성하는 공정과, 상기 도전성 플러그 및 상기 제2절연막 상면에 상층 배선을 형성하는 공정을 포함하고, 상기 전세공정에서 상기 콘택홀 내벽에 하층배선의 재료로 된 재증착층이 형성되는 것을 특징으로 하는 반도체 소자의 배선형성방법을 제공한다.
본발명에 따른 반도체 소자의 배선형성방법에서 상기 전세 공정은, 소스파워 500W, 바이어스 파워 250W, 아르곤 가스유량 5sccm, 챔버내 압력 0.5mTorr의 조건으로 약 25초간 스퍼터링하는 공정인 것을 특징으로 한다.
도1a 내지 도1h는 종래 반도체 소자의 배선형성 공정의 순서를 도시한 반도체 기판의 종단면도이다.
도2는 종래 반도체 소자의 배선형성 공정에 따라 제조된 반도체 소자의 배선구조를 도시한 반도체 기판의 종단면도이다.
도3a 내지 도3g는 본발명에 따른 반도체 소자의 배선형성 공정 순서를 도시한 반도체 기판의 종단면도이다.
도4는 본발명에 따른 반도체 소자의 배선형성공정에서, 콘택홀내벽에 텅스텐 재증착층을 형성하는 원리를 설명하기 위한 개략도이다.
도5는 본발명의 다른 실시례를 도시한 반도체소자의 배선 구조를 도시한 종단면도이다.
도6은 본발명의 또 다른 실시례를 도시한 반도체소자의 배선 구조를 도시한 종단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 101 : 제1 절연막
102 : 접착층 또는 밀착층 102a : 접착층 패턴
103 : 제1 도전층 103a :제1도전층 패턴,하층배선
104 : 제2절연막 105 : 감광막 패턴
106 : 개방부 107 : 콘택홀, 비아홀
108 : 자연산화막 109 : 접착층 또는 밀착층
110 : 텅스텐막 110a : 텅스텐 플러그
111 : 상층배선 200 : 콘택홀
201 : 밀착층 202 : 텅스텐 플러그
203 : 보이드 204 : 하층 배선
300 ; 반도체 기판 301 : 제1절연막
302 : 접착층, TiN 302a : TiN막 패턴
303 : 텅스텐막 303a:텅스텐막 패턴,하층배선
304 : 감광막 패턴 305 : 제2 절연막
306 : 감광막 패턴 307 : 콘택홀, 비아홀
308 : 텅스텐 재증착층 309 : 텅스텐 플러그
310 : 상층 배선 311 : 밀착층
401 : 아르곤 이온 402 : 텅스텐 이온
403 : 텅스텐 재증착층 601 : 확산방지층
본발명의 반도체 소자의 배선 형성방법을 첨부된 도면을 이용하여 설명하면 다음과 같다.
먼저 도3a에 도시된 바와 같이, 반도체 기판(300)위에 제1절연막(301)을 형성하고, 상기 제1절연막(301)위에 접착층(302)으로서 TiN막(302)을 증착하고, 상기 접착층(302)위에 도전층인 텅스텐막(303)을 형성한다. 다음으로, 상기 텅스텐막(303)위에 감광막 패턴(304)을 형성한다.
다음으로, 도3b에 도시된 바와 같이, 상기 감광막 패턴(304)을 마스크로하여 상기 텅스텐막(303)과 상기 TiN막(302)을 식각하여, 텅스텐막 패턴(303a)과 TiN막 패턴(302a)을 형성한다. 상기 텅스텐막 패턴(303a)은 반도체 소자의 하층 배선(303a)으로서 동작하며 그 두께는 약 5000Å정도이다.
다음으로, 도3c에 도시된 바와 같이, 상기 하층배선(303a) 및 제1절연막(301)의 상면에 제2절연막(305)으로서 실리콘산화막을 형성하고, 상기 제2절연막(305)위에 감광막 패턴(306)을 형성한다.
다음으로, 도3c의 감광막 패턴(306)을 마스크로하여 상기 제2절연막(305)을 선택적으로 식각함으로써 도3d와 같이 상기 하층 배선(303a)위 소정부위에 콘택홀(307) 또는 비아홀(307)을 형성한다. 상기 비아홀(307) 또는 콘택홀(307)의 직경을 D로 표시하였고, 반경은 r로, 깊이를 h로 표시하였다.
다음으로, 상기 도3d의 반도체 기판(300)에 대해 전세 공정을 수행한다. 상기 전세 공정은 아르곤 스퍼터링법으로 수행하며, 그 공정조건은 다음과 같다.
스퍼터링 챔버내 압력 : 0.5 mTorr
플라즈마 발생용 소스 파워 : 550W(13.56MHz)
바이어스 파워 : 250W(400KHz)
아르곤 가스 유량 : 5sccm
스퍼터링 시간 : 25초
상기와 같은 전세 공정을 수행함으로써 자연산화막이 제거되고, 파티클과 같은 오염물들도 제거된다.
상기와 같은 조건의 아르곤 스퍼터링법에 의한 전세공정후의 반도체 기판(300)상의 구조는 도3e에 도시된 바와 같다. 즉 콘택홀(307) 저면의 하층 배선(303a) 상면으로부터 소정 깊이(h') 즉 약 100~600Å정도가 식각된다. 또한, 콘택홀(307)의 내벽면에 약 50Å 정도의 텅스텐 재증착층(308)이 형성된다. 상기 텅스텐 재증착층(308)이 형성되는 원리는 다음과 같다.
즉, 도4에 도시된 바와 같이, 스퍼터링 챔버내에서, 아르곤이온(401)이 스퍼터링 되어 하층배선(303a)에 부딪히게(bombard) 된다. 상기 아르곤 이온(401)에 의해 충격을 받은 부위의 하층 배선(303a)의 텅스텐 이온(402)이 튀어나가면서 식각이 이루어 진다. 상기 튀어나온 텅스텐 이온(402)중의 일부가 도면에 도시된 바와 같이 콘택홀(307)의 내벽에 부착되어, 텅스텐 재증착층(403)이 형성된다. 이때, 상기 텅스텐 이온(402)은 가까운 거리인 콘택홀(307) 저부의 내벽에 잘 부착된다. 따라서, 종래 밀착층 또는 접착층 형성방법과는 달리 콘택홀 저부에서의 텅스텐 재증착층의 스텝 커버리지가 좋기 때문에, 플러그 형성시 보이드 발생 또는 키홀 발생으로 인한 배선저항 및 접촉저항이 증가되는 문제가 해결된다. .
다음으로, 도3f와 같이 상기 콘택홀(307)내에 선택적으로 텅스텐 플러그(309)를 증착한다. 상기 선택적 텅스텐 플러그(309) 증착법은, WF6가스의 수소환원법, 또는 실레인 환원법을 이용한 저압화학기상증착법(LPCVD)으로 형성할 수 있다. 즉 콘택홀(307)내에 형성된 텅스텐 재증착층(308)이 텅스텐 플러그(309)를 증착하기 위한 핵으로 작용하여 콘택홀(307)내에만 선택적으로 텅스텐이 증착되고 상기 제2절연막(305)의 상면에는 텅스텐이 증착되지 않는다. 상기 제2절연막(305)은 산화막 특히 실리콘 산화막으로 형성되고, 텅스텐은 실리콘 산화막위에 잘 증착되지 않기 때문이다. 따라서, 종래와 달리 텅스텐 플러그 형성시 에치백 공정이 필요치 않게 된다.
다음으로, 도3g와 같이, 상기 제2 절연막(305) 및 상기 텅스텐 플러그(309) 상면에 도전층을 형성한 후 패터닝하여 상층 배선(310)을 형성한다. 상기 상층 배선(310)의 재료는 알루미늄, 텅스텐, 구리중의 어느 하나인 것이 바람직하다.
또 도5에 도시된 바와 같이, 상기 상층 배선인 텅스테막, 알루미늄막 또는 구리막등의 금속막을 형성하기 전에 밀착층(311)으로서 상기 제2절연막(305)의 위에 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨질화막(TaN)등을 형성할 수 있다. 특히 상기 상층 배선(310)의 재료가 구리막인 경우에는 상기 상층 배선(310)의 상면에 확산방지막(312)을 형성하는 것이 바람직하다. 상기 확산방지막(312)의 재료는 티타늄, 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막(WNx)등을 사용하는 것이 바람직하다.
또, 본발명의 다른 실시례로서, 도6에 도시한 바와 같이, 상기 하층배선(303a)의 재료 역시 구리(Cu)로 형성할 수 있으며, 그 경우에는, 하층배선(303a)위에 확산방지층(601)을 형성하는 것이 바람직하다. 상기 확산방지층(601)의 두께는 적어도 100 ~ 600Å이 되도록 한다. 즉 전세공정에서 식각할 두께 이상이 되도록 확산방지층의 두께를 결정할 필요가 있다. 왜냐하면 상기 구리만을 하층배선으로 이용할 경우, 전세 공정에서 아르곤 이온의 스퍼터링에 의해 구리 이온이 콘택홀의 내벽 즉 제2절연막 측벽에 부착될 수 있으며, 그러한 경우에는 구리이온이 제2절연막(특히 산화막인 경우)에 급속히 확산되기 때문이다. 따라서 구리로 된 하층 배선위에 확산방지층을 형성함으로써, 전세공정에서 콘택홀 내벽에 확산방지층 재료로 된 재증착층이 형성되고, 이후 콘택홀내에 구리 플러그를 형성하여도 구리이온이 제2절연막내로 확산되는 것을 막아주는 역할을 한다. 상기 확산방지층의 재료는 텅스텐질화막(WNx), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN)등이 있다.
또, 본발명의 다른 실시례로서, 상기 하층 배선의 재료는 구리 이외에 텅스텐 질화막, 티타늄 질화막, 탄탈륨 질화막등을 이용할 수 있다.
본 발명의 동작원리는 다음과 같다. 즉, 본발명의 전세공정의 공정조건을, 종래에 비해, 에칭 가스(예를 들면 아르곤) 이온의 평균자유행정(mean free path)을 증가시키고, 이온의 직진성을 높이도록 조정하였다. 즉 소스파워와 바이어스 파워의 차이를 종래 130W(400W-270W)에서 300W(550W-250W)증가시킴으로써, 이온의 직진성을 높였으며, 챔버내 압력을 2 mTorr에서 0.5 mTorr로 낮추고, 아르곤 가스의 유량을 10 sccm에서 5 sccm으로 감소시킴으로써 이온의 평균자유행정을 증가시켰다. 또한, 전세 공정 시간을 10초에서 25초로 증가시켜 스퍼터링 에칭 시간을 늘렸다. 상기와 같이 전세 공정의 조건을 변화시킴으로써 자연산화막을 제거할 뿐만 아니라 하층 배선의 상면 소정 두께가 식각되도록 하였으며, 식각된 하층 배선의 재료가 콘택홀 내벽에 재증착되도록 하였다. 상기와 같이 재증착된 하층배선 재료로 된 재증착막은 후속하는 플러그 형성하는 공정에서 접착층(glue)으로서 작용하게 되며 결과적으로 보이드 및 키홀의 발생없이 콘택홀내에 플러그를 형성할 수 있다.
본발명에 따르면, 콘택홀내에 키홀 및 보이드 발생 없이 플러그가 형성되도록 함으로써 반도체 소자의 배선저항 및 접촉저항의 증가를 억제하는 효과가 있다.
본발명에 따르면, 콘택홀내에 플러그 형성시 에치백 공정이 생략되어 공정이 단순해지는 효과가 있으며 또한 파티클의 발생을 줄여 반도체 소자 제조 수율을 높이는 효과가 있다.
본발명에 따르면, 플러그 형성전에 접착층 또는 밀착층을 형성하는 공정이 생략되므로 공정이 단순해지는 효과가 있다.
또한 본발명에 따르면 콘택홀내의 플러그와 하층 배선간의 접촉면적이 증가하여 반도체 소자의 배선 저항을 감소시키는 효과가 있다. 즉, 도3e에 도시한 바와 같이, 하층 배선(303a)이 h'의 깊이 만큼 식각됨으로써, 플러그와 하층배선간의 접촉면적이 식각 깊이에 해당하는 콘택홀의 내벽면적 만큼 증가되며, 이 증가되는 접촉면적은, 2πr (콘택홀의 원주의 길이, 이때 r은 콘택홀의 반경)에 h'(하층 배선의 식각 깊이)를 곱한 값과 같다.

Claims (6)

  1. 제1절연막을 형성하는 공정과,
    상기 제1절연막위에 접착층 및 하층배선을 순차 형성하는 공정과,
    상기 하층 배선위에 제2절연막을 형성하는 공정과,
    상기 제2절연막을 선택적으로 식각하여 상기 하층 배선위에 콘택홀을 형성하는 공정과,
    상기 콘택홀 저면의 하층배선의 소정깊이가 식각될때까지 아르곤 스퍼터링법으로 전세하여, 상기 콘택홀의 내벽에 하층배선재료의 재증착층을 형성하는 공정과,
    상기 콘택홀내부에 도전성 플러그를 선택적으로 형성하는 공정과,
    상기 도전성 플러그 및 상기 제2절연막 상면에 상층 배선을 형성하는 공정을 포함하는 반도체 소자의 배선형성방법.
  2. 제1항에 있어서, 상기 전세하는 공정은, 소스파워 500W, 바이어스 파워 250W, 아르곤 가스유량 5sccm, 챔버내 압력 0.5mTorr의 조건으로 약 25초간 스퍼터링하는 공정인 것을 특징으로 하는 반도체 소자의 배선형성방법.
  3. 제1항에 있어서, 상기 하층 배선의 재료는 텅스텐, 티타늄, 티타늄질화막, 탄탈륨질화막, 텅스텐 질화막중의 어느하나인 것을 특징으로 하는 반도체 소자의 배선형성방법.
  4. 제1항에 있어서, 상기 하층배선을 형성하는 공정이후에, 확산방지막을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 배선형성방법.
  5. 제5항에 있어서, 상기 하층배선의 재료는 구리인 것을 특징으로 하는 반도체 소자의 배선형성방법.
  6. 제1항에 있어서, 상기 재증착층의 두께는 약 50Å 정도인 것을 특징으로 하는 반도체 소자의 배선형성방법.
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