KR100452421B1 - 반도체 소자의 금속 배선 공정중 이물 제거 방법 - Google Patents

반도체 소자의 금속 배선 공정중 이물 제거 방법 Download PDF

Info

Publication number
KR100452421B1
KR100452421B1 KR10-2001-0086382A KR20010086382A KR100452421B1 KR 100452421 B1 KR100452421 B1 KR 100452421B1 KR 20010086382 A KR20010086382 A KR 20010086382A KR 100452421 B1 KR100452421 B1 KR 100452421B1
Authority
KR
South Korea
Prior art keywords
metal wiring
layer
tin
metal
lower metal
Prior art date
Application number
KR10-2001-0086382A
Other languages
English (en)
Other versions
KR20030056208A (ko
Inventor
이한춘
임비오
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2001-0086382A priority Critical patent/KR100452421B1/ko
Publication of KR20030056208A publication Critical patent/KR20030056208A/ko
Application granted granted Critical
Publication of KR100452421B1 publication Critical patent/KR100452421B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

이 발명은 반도체 소자의 금속 배선 공정중 이물 제거 방법에 관한 것으로, 금속 배선 공정을 위한 금속 배선의 상부 식각 중지 영역인 TiN까지 식각을 하는 경우 또는 알루미늄(Al) 및 텅스텐(W)까지 과식각을 하는 공정에서 발생하는 산화막 및 카본 폴리머(carbon polymer)와 같은 잔류 이물질 및 포토레지스트 잔재물 등을 제거하는데 사용되는 엣(wet) 공정을 대신하여 배리어 메탈(barrier metal) 형성전에 아르곤(Ar) RF 플라즈마를 이용하여 이러한 이물질을 제거하고 연속적으로 배리어 메탈 공정을 진행할 수 있도록, Ti, TiN, Al 또는 W, Ti, TiN이 순차 적층되어 하부 금속 배선층이 형성되어 있고, 상기 하부 금속 배선층중 상면의 일정 영역이 외부로 노출되도록 일정 직경의 컨택홀이 형성된 IMD층(Inter Metal Dielectric)을 제공하는 단계와; 상기 IMD층의 하부 금속 배선층에서 상기 TiN까지 식각하는 단계와; 상기 컨택홀을 통해 외부로 노출된 하부 금속 배선층 및 IMD층에 잔존하는 폴리머, 자연 산화막 및 포토레지스트를 아르곤(Ar) RF 플라즈마를 이용하여 제거하는 단계와; 상기 컨택홀 표면에 배리어 메탈을 증착한 후, 상기 배리어 메탈 표면에 상부 금속 배선층을 증착하는 단계를 포함하여 이루어진 것을 특징으로 함.

Description

반도체 소자의 금속 배선 공정중 이물 제거 방법{an extraneous matter removing method during metalization of semiconductor device}
본 발명은 반도체 소자의 금속 배선 공정중 이물 제거 방법에 관한 것으로, 더욱 상세하게 설명하면 금속 배선 공정을 위한 금속 배선의 상부 식각 중지 영역인 TiN까지 식각하는 공정 또는 알루미늄(Al) 및 텅스텐(W)까지 과식각을 하는 공정에서 발생하는 포토레지스트(photo resist), 카본 폴리머(carbon polymer) 및 자연 산화막과 같은 잔류 이물질 등을 제거하는데 사용되는 엣(wet) 공정을 대신하여 배리어 메탈(barrier metal) 형성전에 아르곤(Ar) RF 플라즈마를 이용하여 이러한 이물질을 제거하고 연속적으로 배리어 메탈 공정을 진행할 수 있는 반도체 소자의 금속 배선 공정중 이물 제거 방법에 관한 것이다.
일반적으로 하부층의 금속 배선과 상부층의 금속 배선을 연결하기 위한 금속 공정의 선행 식각 공정은 공정 완료후 포토레지스트를 스트립(strip)하고, 엣(wet) 공정을 통해서 잔류 포토레지스트, 폴리머 및 자연 산화막 등을 제거하고 있다.
또한, 현재 반도체 소자의 금속 배선간의 결합을 위한 컨택홀(contact hole)의 크기는 고집적, 고용량을 위해 계속 감소되는 추세에 있으며, 이러한 크기의 감소는 컨택홀에 잔류하는 이물질 잔존 가능성을 증가시키고, 이러한 잔류물은 접촉 저항 등을 증가시켜 지연 시간(delay time)을 증가시키는 문제가 있다.
상기와 같은 이물질 및 잔류물 등을 제거하기 위해 금속 배선 공정에서는 엣(wet) 공정, 어닐링(annealing) 공정, 클리닝 RIE(cleaning Reactive Ion Etching) 공정 및 홀드 타임(hold time) 공정 등이 수행되며, 이를 첨부된 도1a 내지 도1e 및 도2a 내지 도2e를 참조하여 설명하면 다음과 같다.
먼저 도1a 내지 도1e는 알루미늄(Al) 또는 텅스텐(W)을 금속 배선으로 사용하는 공정에서 식각 공정을 아크층(arc layer)인 TiN에서 정지하고 포토레지스트(4')의 스트립 공정을 수행한 후, 엣(wet) 공정과 어닐링(annealing) 공정, 클리닝 RIE(cleaning Reactive Ion Etching) 및 일정한 홀드 타임(hold time)을 가지며 진행되는 공정 진행도이다.
먼저, 도1a에 도시된 바와 같이 IMD층(2')(Inter Metal Dielectric)에 Ti, TiN, Al 또는 W, Ti, TiN이 순차 적층되어 하부 금속 배선층(1')이 형성되어 있고, 상기 하부 금속 배선층(1')의 상부가 외부로 노출되도록 상기 IMD층(2')에는 컨택홀(3')이 형성되어 있다. 상기 컨택홀(3')은 주지된 바와 같이 포토레지스트(4')를 마스크로 이용하여 습식 식각 또는 건식 식각에 의해 형성된 것이며, 상기 컨택홀(3')의 형성 후에는 상기 포토레지스트(4')가 스트립된다. 그러나, 도시된 바와 같이 포토레지스트(4')의 스트립후 상기 IMD층(2') 표면에는 포토레지스트(4')가 남아 있고, 또한 상기 하부 금속 배선층(1') 표면에는 폴리머(5') 등이 잔류한다. 따라서, 이를 제거하기 위해 솔벤트 엣 클리닝(solvent wet cleaning)을 수행한다.
이어서, 도1b에 도시된 바와 같이 IMD층(2')에 존재하는 (OH)-를 제거하기 위해 어닐링(annealing) 공정을 수행한다.
이어서, 도1c에 도시된 바와 같이 컨택홀(3') 내측의 하부 금속 배선층(1') 표면에 존재하는 자연 산화막(6')을 제거하기 위해 클리닝 RIE(cleaning Reactive Ion Etching) 공정을 수행한다.
이어서, 도1d에 도시된 바와 같이 클리닝 RIE후 잔존할 수 있는 카본 폴리머(7')(carbon polymer) 및 잔존하는 F 가스를 제거하기 위해 일정 시간 예를 들면 대략 2.5시간 인라인(inline)에서 홀드 타임(hold time)을 갖는다.
한편, 도1e에 도시된 바와 같이 상기와 같은 공정을 완료한 후 배리어 메탈(8') 및 상부 금속 배선층(9')을 형성한 후, 상기 잔존하는 카본 폴리머(5')에 의해 금속 배선간에 접촉 불량이 발생하는 경우가 있다.
다음으로, 도2a 내지 도2e는 알루미늄 또는 텅스텐을 금속 배선으로 사용하는 공정에서 식각 공정을 아크층(arc layer)인 Ti/TiN까지 수행하고 알루미늄 또는 텅스텐을 200~300Å 정도로 과식각하며, 포토레지스트 스트립후 진행되는 엣(wet) 공정, 어닐링(annealing) 공정 및 클리닝 RIE(cleaning Reactive Ion Etching) 공정 및 소정 홀드 타임(hold time)을 가진 후 배리어 메탈(8')을 형성하는 공정 진행도이다.
먼저, 도2a에 도시된 바와 같이 포토레지스트(4') 스트립후 잔존하는 포토레지스트(4') 및 폴리머(5')를 제거하기 위해 솔벤트 엣 클리닝(solvent wet cleaning)을 수행한다.
이어서, 도2b에 도시된 바와 같이 IMD층(2')에 존재하는 (OH)-를 제거하기 위해 어닐링(annealing) 공정을 수행한다.
이어서, 도2c에 도시된 바와 같이 컨택홀(3') 내측의 하부 금속 배선층(1') 표면에 존재하는 자연 산화막(6')을 제거하기 위해 클리닝 RIE(cleaning ReactiveIon Etching) 공정을 수행한다.
이어서, 도2d에 도시된 바와 같이 클리닝 RIE 공정후 잔존할 수 있는 카본 폴리머(5')(carbon polymer) 및 잔존하는 F 가스를 제거하기 위해 일정 시간 예를 들면 대략 2.5시간 인라인(inline)에서 홀드 타임(hold time)을 갖는다.
한편, 도2e에 도시된 바와 같이 상기와 같은 공정을 완료한 후 배리어 메탈(8') 및 상부 금속 배선층(9')을 형성한 후, 상기 잔존하는 카본 폴리머(7')에 의해 금속 배선간에 접촉 불량이 발생하는 경우가 있다.
상술한 바와 같이 종래에는 주로 금속 배선의 식각 중지층인 TiN까지 식각하는 경우 또는 아크층인 Ti/TiN까지 식각후 약 200~300Å까지 알루미늄 또는 텅스텐을 과식각하는 경우 식각후 기본적으로 포토레지스트 스트립 공정과 솔벤트를 이용한 잔류물의 제거 공정이 뒤따른다. 이러한 제거 공정 뒤에 어닐링 공정이 뒤따르는데 이는 후속 공정인 클리닝 RIE(cleaning Reactive Ion Etching)공정에서 반응 후 존재하는 F 가스와 IMD층의 (OH)-간의 결합을 방지하기 위함이다. 열처리 공정후 컨택부의 자연 산화막을 제거하기 위해 CF4가스를 이용한 클리닝 RIE 공정이 사용되는데 상기 잔류하는 F가스를 제거하기 위하여 일정시간 대기 상태에서 방치하는 지연 시간을 더 갖는다. 이러한 공정은 공정이 복잡하고 공정 시간이 길어서 작업 능률을 저하시킬 수 있으며 무엇보다도 클리닝후 잔존할 수 있는 포토레지스트 이물질, 카본 폴리머 등에 의해 수율이 감소되는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 금속 배선 공정을 위한 금속 배선의 상부 식각 중지 영역인 TiN까지 식각하는 공정 또는 알루미늄(Al) 및 텅스텐(W)까지 과식각을 하는 공정에서 발생하는 포토레지스트(photo resist), 카본 폴리머(carbon polymer) 및 자연 산화막과 같은 잔류 이물질 등을 제거하는데 사용되는 엣(wet) 공정을 대신하여 배리어 메탈(barrier metal) 형성전에 아르곤(Ar) RF 플라즈마를 이용하여 이러한 이물질을 제거하고 연속적으로 배리어 메탈 공정을 진행할 수 있는 반도체 소자의 금속 배선 공정중 이물 제거 방법을 제공하는데 있다.
도1a 내지 도1e는 종래 반도체 소자의 금속 배선 공정중 이물 제거 방법을 도시한 순차 설명도이다.
도2a 내지 도2e는 종래 반도체 소자의 금속 배선 공정중 이물 제거 방법을 도시한 순차 설명도이다.
도3a 내지 도3c는 본 발명에 의한 반도체 소자의 금속 배선 공정중 이물 제거 방법을 도시한 순차 설명도이다.
도4a 내지 도4c는 본 발명에 의한 반도체 소자의 금속 배선 공정중 이물 제거 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
1; 하부 금속 배선층 2; IMD층(Inter Metal Dielectric)
3; 컨택홀(contact hole) 4; 포토레지스트(photo resist)
5; 폴리머(polymer) 6; 자연 산화막(native oxide)
8; 배리어 메탈(barrier metal) 9; 상부 금속 배선층
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 금속 배선 공정중 이물 제거 방법은 Ti, TiN, Al 또는 W, Ti, TiN이 순차 적층되어 하부 금속 배선층이 형성되어 있고, 상기 하부 금속 배선층중 상면의 일정 영역이 외부로 노출되도록 일정 직경의 컨택홀이 형성된 IMD층(Inter Metal Dielectric)을 제공하는 단계와; 상기 IMD층의 하부 금속 배선층에서 상기 TiN까지 식각하는 단계와; 상기 컨택홀을 통해 외부로 노출된 하부 금속 배선층 및 IMD층에 잔존하는 폴리머, 자연 산화막 및 포토레지스트를 아르곤(Ar) RF 플라즈마를 이용하여 제거하는 단계와; 상기 컨택홀 표면에 배리어 메탈을 증착한 후, 상기 배리어 메탈 표면에 상부 금속 배선층을 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 IMD층의 하부 금속 배선층은 Al 또는 W가 200~300Å까지 과식각될 수 있다.
더불어, 상기 아르곤 RF 플라즈마 공정과 배리어 메탈 증착 공정은 같은 장비에서 연속적으로 수행될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 소자의 금속 배선 공정중 이물 제거 방법에 의하면 하부 금속 배선층의 TiN에서 식각 중지를 하는 경우 후속 공정인 포토레지스트 스트립을 수행한 후, 잔류 포토레지스트 제거를 위한 엣(wet) 공정, 어닐링(annealing) 공정, 클리닝 RIE 공정 및 홀드 타임 공정없이 배리어 메탈을 연속하여 수행할 수 있는 장점이 있다.
물론, 상기 하부 금속 배선층의 Al 또는 W를 200~300Å까지 식각하는 경우도 동일한 장점이 있다.
또한, 상기한 방법에 의해 본 발명은 우수한 접촉 저항을 획득할 수 있고 또한 공정이 단순화되어 원가가 절감되는 장점이 있다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도3a 내지 도3c는 본 발명에 의한 반도체 소자의 금속 배선 공정중 이물 제거 방법을 도시한 순차 설명도이다.
먼저 도3a에 도시된 바와 같이 Al, Ti, TiN 또는 W, Ti, TiN이 순차 적층되어 하부 금속 배선층(1)이 형성되어 있고, 상기 하부 금속 배선층(1)중 상면의 일정 영역이 외부로 노출되도록 일정 직경의 컨택홀(3)이 형성된 IMD층(2)(Inter Metal Dielectric)이 제공된다.
여기서, 상기 IMD층(2)의 표면에는 포토레지스트(4)가 도포된 후, 상기 하부 금속 배선층(1)중 상기 TiN까지 일정 깊이로 식각되며, 상기 식각 후에는 IMD층(2) 표면의 포토레지스트(4)가 스트립(strip)된다.
이어서, 도3b에 도시된 바와 같이 상기 컨택홀(3)을 통해 외부로 노출된 하부 금속 배선층(1) 및 IMD층(2)에 잔존하는 폴리머(5), 자연 산화막(6) 및 포토레지스트(4)를 아르곤(Ar) RF 플라즈마를 이용하여 제거한다.
즉, 종래에는 포토레지스트의 스트립후 엣(wet) 공정, 어닐링(annealing) 공정 및 클리닝 RIE(cleaning Reactive Ion Etching)와 일정 시간 홀드 타임(hold time)을 가졌으나, 본 발명은 이러한 공정 없이 한번의 아르곤 RF 플라즈마에 의해 모든 폴리머(5), 자연 산화막(6) 및 포토레지스트(4)를 제거할 수 있게 된다.
또한, 도3c에 도시된 바와 같이 상기 컨택홀(3) 표면에 배리어 메탈(8)을 증착한 후, 상기 배리어 메탈(8) 표면에 상부 금속 배선층(9)을 증착하며, 이러한 아르곤 RF 플라즈마와 배리어 메탈(8)의 형성은 연속적으로 동일 장비에서 진행된다.
따라서, 도3c에 도시된 바와 같이 상기 하부 금속 배선층(1)과 배리어 메탈(8) 사이에 어떠한 이물도 존재하지 않고 양호한 접속을 이루게 된다.
도4a 내지 도4c는 본 발명에 의한 다른 반도체 소자의 금속 배선 공정중 이물 제거 방법을 도시한 순차 설명도이다.
먼저 도4a에 도시된 바와 같이 Al, Ti, TiN 또는 W, Ti, TiN이 순차 적층되어 하부 금속 배선층(1)이 형성되어 있고, 상기 하부 금속 배선층(1)중 상면의 일정 영역이 외부로 노출되도록 일정 직경의 컨택홀(3)이 형성된 IMD층(2)(Inter Metal Dielectric)이 제공된다.
여기서, 상기 IMD층(2)의 표면에는 포토레지스트(4)가 도포된 후, 상기 하부 금속 배선층(1)중 상기 Al 또는 W까지 일정 깊이로 식각되며, 상기 식각후에는 IMD층(2) 표면의 포토레지스트(4)가 스트립(strip)된다.
이어서, 도4b에 도시된 바와 같이 상기 컨택홀(3)을 통해 외부로 노출된 하부 금속 배선층(1) 및 IMD층(2)에 잔존하는 폴리머(5), 자연 산화막(6) 및 포토레지스트(4)를 아르곤(Ar) RF 플라즈마를 이용하여 제거한다.
즉, 종래에는 포토레지스트의 스트립후 엣(wet) 공정, 어닐링(annealing) 공정 및 클리닝 RIE(cleaning Reactive Ion Etching)와 일정 시간 홀드 타임(hold time)을 가졌으나, 본 발명은 이러한 공정 없이 한번의 아르곤 RF 플라즈마에 의해 모든 폴리머(5), 자연 산화막(6) 및 포토레지스트(4)를 제거할 수 있게 된다.
또한, 도4c에 도시된 바와 같이 상기 컨택홀(3) 표면에 배리어 메탈(8)을 증착한 후, 상기 배리어 메탈(8) 표면에 상부 금속 배선층(9)을 증착하며, 이러한 아르곤 RF 플라즈마와 배리어 메탈(8)의 형성은 연속적으로 동일 장비에서 진행된다.
따라서, 도4c에 도시된 바와 같이 상기 하부 금속 배선층(1)과 배리어 메탈(8) 사이에 어떠한 이물도 존재하지 않고 양호한 접속을 이루게 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체 소자의 금속 배선 공정중 이물 제거 방법에 의하면 하부 금속 배선층의 TiN에서 식각 중지를 하는 경우 후속 공정인 포토레지스트 스트립을 수행한 후, 잔류 포토레지스트 제거를 위한 엣(wet) 공정, 어닐링(annealing) 공정, 클리닝 RIE 공정 및 홀드 타임 공정없이 배리어 메탈을 연속하여 수행할 수 있는 효과가 있다.
물론, 상기 하부 금속 배선층의 Al 또는 W를 200~300Å까지 식각하는 경우도 동일한 효과가 있다.
또한, 상기한 방법에 의해 본 발명은 우수한 접촉 저항을 얻을 수 있고 또한 공정이 단순화되어 원가가 절감되는 효과가 있다.

Claims (3)

  1. (정정) Al,Ti, TiN 또는 W, Ti, TiN을 순차 적층하여 하부 금속 배선층을 형성하고, 상기 하부 금속 배선층 위에 IMD층(Inter Metal Dielectric)을 형성한 후, 상기 IMD층을 식각하여 컨택홀을 형성하되, 상기 하부 금속 배선층중 TiN, Al 또는 W을 200~300Å까지 과식각하는 단계;
    상기 컨택홀을 통해 외부로 노출된 하부 금속 배선층 및 IMD층에 잔존하는 폴리머, 자연 산화막 및 포토레지스트를 아르곤(Ar) RF 플라즈마를 이용하여 제거하는 단계; 및,
    상기 아르곤 RF 플라즈마를 이용한 제거 단계후에 바로 같은 장비에서 상기 컨택홀 표면에 배리어 메탈을 증착한 후, 상기 배리어 메탈 표면에 상부 금속 배선층을 증착하는 단계를 포함하여 이루어진 반도체 소자의 금속 배선 공정중 이물 제거 방법.
  2. 삭제
  3. 삭제
KR10-2001-0086382A 2001-12-27 2001-12-27 반도체 소자의 금속 배선 공정중 이물 제거 방법 KR100452421B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0086382A KR100452421B1 (ko) 2001-12-27 2001-12-27 반도체 소자의 금속 배선 공정중 이물 제거 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0086382A KR100452421B1 (ko) 2001-12-27 2001-12-27 반도체 소자의 금속 배선 공정중 이물 제거 방법

Publications (2)

Publication Number Publication Date
KR20030056208A KR20030056208A (ko) 2003-07-04
KR100452421B1 true KR100452421B1 (ko) 2004-10-12

Family

ID=32214421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0086382A KR100452421B1 (ko) 2001-12-27 2001-12-27 반도체 소자의 금속 배선 공정중 이물 제거 방법

Country Status (1)

Country Link
KR (1) KR100452421B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100837557B1 (ko) * 2006-11-08 2008-06-12 동부일렉트로닉스 주식회사 금속막 패터닝 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115979A (ja) * 1994-10-14 1996-05-07 Yamaha Corp 多層配線形成法
JPH08250495A (ja) * 1995-03-14 1996-09-27 Sony Corp 積層配線膜の形成方法
KR19980021003A (ko) * 1996-09-13 1998-06-25 문정환 반도체 소자의 제조 방법
KR20000065721A (ko) * 1999-04-08 2000-11-15 김영환 반도체 소자의 배선 형성 방법
KR20020037419A (ko) * 2000-11-14 2002-05-21 박종섭 반도체 소자의 금속배선 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115979A (ja) * 1994-10-14 1996-05-07 Yamaha Corp 多層配線形成法
JPH08250495A (ja) * 1995-03-14 1996-09-27 Sony Corp 積層配線膜の形成方法
KR19980021003A (ko) * 1996-09-13 1998-06-25 문정환 반도체 소자의 제조 방법
KR20000065721A (ko) * 1999-04-08 2000-11-15 김영환 반도체 소자의 배선 형성 방법
KR20020037419A (ko) * 2000-11-14 2002-05-21 박종섭 반도체 소자의 금속배선 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100837557B1 (ko) * 2006-11-08 2008-06-12 동부일렉트로닉스 주식회사 금속막 패터닝 방법

Also Published As

Publication number Publication date
KR20030056208A (ko) 2003-07-04

Similar Documents

Publication Publication Date Title
US6177347B1 (en) In-situ cleaning process for Cu metallization
JP5178983B2 (ja) 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法
JP2000332112A (ja) 集積回路構造の銅金属被覆上の一以上の低比誘電率絶縁層に形成される開口部のためのプラズマ洗浄方法
US6268287B1 (en) Polymerless metal hard mask etching
KR100493486B1 (ko) 개선된 전도층 엣칭방법 및 장치
US6191025B1 (en) Method of fabricating a damascene structure for copper medullization
US6355576B1 (en) Method for cleaning integrated circuit bonding pads
TWI235452B (en) Manufacturing method of semiconductor device
US5897374A (en) Vertical via/contact with undercut dielectric
KR100287173B1 (ko) 포토레지스트제거방법및이들을이용한반도체장치의제조방법
US7279382B2 (en) Methods of manufacturing semiconductor devices having capacitors
KR100452421B1 (ko) 반도체 소자의 금속 배선 공정중 이물 제거 방법
JP3567635B2 (ja) コンタクト形成方法
JPH10125680A (ja) 多層配線の形成方法
US7148150B2 (en) Method of forming metal line layer in semiconductor device
KR100571696B1 (ko) 반도체 소자의 제조 방법
KR0168120B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR20050064668A (ko) 듀얼 다마신 패턴 형성 방법
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR20040057517A (ko) 듀얼 다마신 패턴 형성 방법
KR20010004803A (ko) 반도체소자의 금속배선 형성방법
KR0147675B1 (ko) 반도체장치 제조시의 알루미늄합금막 식각방법
KR100511128B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100606538B1 (ko) 반도체 소자의 금속배선 형성 방법
KR20010025972A (ko) 반도체 장치의 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080930

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee