KR101700487B1 - 인터커넥트 구조물 및 그 형성 방법 - Google Patents

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Abstract

인터커넥트 구조물 및 이 인터커넥트 구조물의 형성 방법이 개시되어 있다. 인터커넥트 구조물은, 기판 위의 로우-k(low-k; LK) 유전체층; LK 유전체층 내의 제1 도전성 피처와 제2 도전성 피처; 상기 제1 도전성 피처의 제1 측벽을 따라 있는 제1 스페이서; 제2 도전성 피처의 제2 측벽을 따라 있는 제2 스페이서로서, 제2 도전성 피처의 제2 측벽은 제1 도전성 피처의 제1 측벽과 대면하는 것인 제2 스페이서; 제1 스페이서와 제2 스페이서 사이의 공기 간극; 및 제1 도전성 피처 위의 제3 도전성 피처를 포함하고, 상기 제3 도전성 피처는 제1 도전성 피처에 연결된다.

Description

인터커넥트 구조물 및 그 형성 방법{AN INTERCONNECT STRUCTURE AND METHOD OF FORMING THE SAME}
본 발명은 인터커넥트 구조물 및 그 형성 방법에 관한 것이다.
집적 칩의 제조는 광범위하게는 2개의 메인 섹션, 즉 FEOL(front-end-of-the line) 제조와 BEOL(back-end-of-the-line) 제조로 분리될 수 있다. FEOL 제조는 반도체 기판 내에 디바이스들(예컨대, 트랜지스터, 캐패시터, 레지스터 등)의 형성을 포함한다. BEOL 제조는 반도체 기판 위에 배치되는 하나 이상의 절연 유전체층 내에 구비되는 하나 이상의 금속 인터커넥트층의 형성을 포함한다. BEOL의 금속 인터커넥트층은 FEOL의 개별적인 디바이스들을 집적 칩의 외부 핀에 전기적으로 연결한다.
반도체 디바이스의 크기가 감소함에 따라, BEOL의 금속 인터커넥트층들 사이의 용량성 커플링은 증가하는 경향이 있는데, 그 이유는 용량성 커플링은 금속 인터커넥트층들 사이의 거리에 반비례하기 때문이다. 이 커플링은 궁극적으로는 칩의 속도를 제한하거나, 단계들을 용량성 커플링을 감소시키도록 취하지 않으면 적절한 칩의 작동을 다른 방식으로 저해할 수 있다. 따라서, 집적 칩을 위한 인터커넥트 구조물을 형성하는 개선된 방법에 대한 요구가 당업계에서 발생하였다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피처들은 실척으로 도시되지 않고 오직 예시를 위해서만 사용된다는 점을 강조한다. 사실상, 다양한 피처들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따른 인터커넥트 구조물(100)의 단면도이다.
도 2는 본 개시의 다양한 양태에 따른 인터커넥트 구조물(200)의 단면도이다.
도 3은 본 개시의 다양한 양태에 따른 인터커넥트 구조물(100)을 형성하는 방법(300)의 흐름도이다.
도 4 내지 도 8은 본 개시의 다양한 양태에 따른 다양한 제조 스테이지에서 인터커넥트 구조물(100)의 단면도이다.
도 9는 P(npMAco-EGDA)의 중합화 프로세스의 일례를 도시한다.
본 개시는 전반적으로 반도체 구조물, 및 보다 상세하게는 공기 간극-포함 인터커넥트 구조물을 형성하는 방법에 관한 것이다.
이하의 개시는 다양한 실시예의 상이한 피처들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 배치의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피처 "위에" 또는 제2 피처 "상에" 제1 피처의 형성은 제1 및 제2 피처가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가의 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확화를 위한 것이고 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 예컨대, 도면에 있는 디바이스가 뒤집히면, 다른 요소 또는 피처의 "아래에" 또는 "밑에" 있는 것으로 설명된 요소는 다른 요소 또는 피처의 "위로" 배향된다. 따라서, "아래에"라는 예시적인 용어는 위 및 아래의 배향을 모두 포함할 수 있다. 장치는 달리 배향(90도 또는 다른 배향으로 회전)될 수 있고 본 명세서에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수 있다.
이하, 청구되는 주제를 동일한 참조 번호가 도면에 걸쳐서 대체로 동일한 요소를 지칭하도록 사용되는 도면을 참조하여 설명한다. 아래의 설명에서, 설명을 위해, 청구되는 주제의 완전한 이해를 제공하도록 많은 특정한 상세가 기재되어 있다. 그러나, 청구되는 주제는 이들 특정한 상세 없이 실시될 수 있다는 것이 명백하다. 다른 경우에, 구조물 및 디바이스는 청구되는 주제의 설명을 용이하게 하도록 블럭도 형태로 예시된다. 본 명세서에 사용되는 '층'은 구역을 고려하고, 반드시 균일한 두께를 포함하지 않는다. 예컨대, 층은 임의의 경계를 포함하는 영역 등의 구역이다. 다른 예의 경우, 층은 두께에 있어서 적어도 약간의 변형을 포함하는 구역이다.
진보된 반도체 디바이스에 대해 낮은 RC 시간 상수를 제공하는 새로운 방법에 대한 요구가 존재하는데, 여기서 "R"은 칩상 배선의 저항이고 "C"는 멀티레벨의 상호 연결 스택에서 주위 도체와 신호 라인 사이에 유효 정전 용량이다. RC 시간 상수는 배선 재료의 비저항을 낮춤으로써, 그리고 낮은 유전 상수(k)를 갖는 유전체를 이용함으로써 감소된다. 전통적인 반도체 제조는 k가 대략 3.9인 이산화탄소(SiO2)를 유전체로서 채용하는 것이 일반적이다. k를 감소시키는 유기 재료의 실행은 또한 전체적인 BEOL 정전 용량을 감소시킨다. SiO2와 유기 재료를 이용하는 대신에, 다른 방안은 공기 간극-포함 인터커넥트 구조물의 형태로 제공되는 공기 간극 또는 빈 공간을 실시하는 것이다. 배선 근처의 작은 공기 간극일지라도 구조물을 위한 전체적인 k를 상당히 개선시키고, 예컨대 에지 당 10%의 공기 간극이 유전체의 유효 k를 대략 15% 정도 감소시킬 것이다.
도 1은 본 개시의 다양한 양태에 따른 인터커넥트 구조물(100)의 단면도이다. 도 1에 도시된 바와 같이, 인터커넥트 구조물(100)은 기판(110) 위에 로우-k(LK) 유전체층(140); LK 유전체층(140) 내의 제1 도전성 피처(122)와 제2 도전성 피처(124); 제1 도전성 피처(122)의 제1 측벽(122a)을 따라 있고 실질적으로 직사각형 형상을 갖는 제1 스페이서(132); 제2 도전성 피처(124)의 제2 측벽(124b)을 따라 있는 제2 스페이서(134)로서, 제2 도전성 피처(124)의 제2 측벽(124b)은 제1 도전성 피처(122)의 제1 측벽(122a)과 대면하고, 제2 스페이서(134)는 실질적으로 직사각형 형상을 갖는 것인 제2 스페이서(134); 제1 스페이서(132)와 제2 스페이서(134) 사이의 공기 간극(150); 및 제1 도전성 피처(122) 위의 제3 도전성 피처(160)를 포함하고, 제3 도전성 피처(160)는 제1 도전성 피처(122)에 연결된다. 인터커넥트 구조물(100)은 LK 유전체층(140)의 제1 부분(142)과 제2 부분(144) 사이에 상부 에칭 정지층(ESL; etch stop layer)(180)을 더 포함할 수 있다. 인터커넥트 구조물(100)은 LK 유전체층(140)과 기판(110) 사이에 하부 에칭 정지층(ESL)(170)을 더 포함할 수 있다.
LK 유전체층(140)의 유전체 재료는 산화물, SiO2, SiOCH, 보로포스포실리케이트 유리(BPSG; borophosphosilicate glass), 테트라에틸 오소실리케이트(TEOS; tetraethyl orthosilicate), 언도프드 실리케이트 유리(USG; undoped silicate glass), 불소화 실리케이트 유리(FSG; fluorinated silicate glass), 고밀도 플라즈마(HDP; high-density plasma) 산화물, 플라즈마 강화 TEOS(PETEOS; plasma-enhanced TEOS), 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공질 실리콘 산화물, 다공질 탄소 도핑된 실리콘 산화물, 유기 폴리머, 또는 실리콘계 폴리머를 포함한다. 유전체 재료는 3.9 미만의 유전 상수(k)와 관련된다. 몇몇 실시예에서, k는 약 1.5 내지 약 2.8이다. LK 유전체층(140)은 원자층 증착(ALD; atomic layer deposition), 화학 기상 증착(CVD; chemical vapor deposition), 물리 기상 증착(PVD; physical vapor deposition), 또는 이들의 조합에 의해 형성될 수 있다.
기판(110)은 실리콘 및/또는 게르마늄을 포함하는 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함하는 반도체 기판일 수 있다. 합금 반도체 기판은 구배 SiGe 피처를 가질 수 있는데, Si 및 Ge 조성은 구배 SiGe 피처의 한 지점에서의 하나의 비율로부터 다른 지점에서의 다른 비율로 변화한다. 합금 SiGe는 실리콘 기판 위에 형성될 수 있다. SiGe 기판은 스트레인을 받을 수 있다. 더욱이, 기판(110)은 반도체 온 절연체(SOI; semiconductor on insulator)일 수 있다. 몇몇의 예에서, 기판(110)은 도핑된 에피택셜층을 포함할 수 있다. 다른 예에서, 기판(110)은 다층의 화합물 반도체 구조물을 포함할 수 있다. 대안적으로, 기판(110)은 유리, 용융 석영, 또는 칼륨 불화물 등의 논-반도체 재료를 포함할 수 있다. 몇몇 실시예에서, 기판(110)은 하부 LK 유전체층을 포함한다.
제1 도전성 피처(122), 제2 도전성 피처(124), 또는 제3 도전성 피처(160)는 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 또는 이들의 합금을 포함한다. 제1 도전성 피처(122), 제2 도전성 피처(124), 또는 제3 도전성 피처(160)는 W, WN, Ti, Al, TiAl, TiN, TiAlN, Ta, TaC, TaN, TaCN, TaSiN, Mn, Zr, Nb, 또는 Ru의 군으로부터 선택된 하나 이상의 배리어층을 포함할 수 있다. 제1 도전성 피처(122), 제2 도전성 피처(124), 또는 제3 도전성 피처(160)는 또한 화학식 MxOyNz의 조성을 갖는 하나 이상의 캡층을 포함할 수 있고, 여기서 M은 금속이며, O는 산소이고, N은 질소이다. 일반적으로, 금속은 Al, Mn, Co, Ti, Ta, W, Ni, Sn, Mg, 및 이들의 조합으로 이루어지는 군으로부터 선택된다. 제1 도전성 피처(122), 제2 도전성 피처(124), 또는 제3 도전성 피처(160)는 제한하지 않지만, ALD, CVD, PVD, 스퍼터링, 도금, 또는 이들의 조합을 포함하는 프로세스에 의해 형성될 수 있다.
몇몇 실시예에서, 제1 도전성 구조물(122)은 제1 금속 라인이고, 제2 도전성 구조물(124)은 제2 금속 라인이며, 제3 도전성 구조물(160)은 제3 금속 라인(162) 및 이 제3 금속 라인(162)에 인접한 비아(164)를 포함한다. 도 1에 도시된 바와 같이, 제3 도전성 피처(160)는 제1 도전성 피처(122)에 연결된다. 몇몇 실시예에서, 제3 도전성 피처(160)는 공기 간극(150)으로부터 떨어져 있다. 몇몇 실시예에서, 제3 도전성 피처(160)는 제1 스페이서(132)에 또한 연결된다. 제1 스페이서(132)는 제3 도전성 피처(160)가 공기 간극(150)을 통해 연장하는 것을 방지하도록 정지층 또는 버퍼 구조물로서 작용하도록 구성되므로, 비아(164)의 펀치 스루(punch through) 우려를 피하기 위한 추가 마스크를 제공할 필요가 없다.
몇몇 실시예에서, 종횡비는 제1 스페이서(132) 또는 제2 스페이서(134)의 높이를 제1 스페이서(132)와 제2 스페이서(134) 사이의 간격으로 나눈 값이고, 종횡비는 약 2 이상이다. 종횡비는 제1 스페이서(132)와 제2 스페이서(134) 사이에 공기 간극(150)을 형성하도록 양호하게 제어된다. 예컨대, 종횡비는 약 2 내지 약 5이다. 다른 예의 경우, 종횡비는 약 2.5 내지 약 3.5이다.
몇몇 실시예에서, 제1 스페이서(132) 또는 제2 스페이서(134)는 금속 화합물을 포함한다. 몇몇 실시예에서, 금속 화합물은 금속 산화물, 금속 질화물, 금속 탄화물, 금속 붕화물, 또는 이들 중 2개 이상의 조합을 포함한다. 몇몇 실시예에서, 금속 화합물은 루테늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 또는 은(Ag)으로부터 선택된 하나 이상의 금속 원소를 포함한다. 제1 스페이서(132) 또는 제2 스페이서(134)는 ALD, CVD, PVD, 분자선 에피택시(MBE; molcular beam epitaxy), 스핀온, 또는 이들의 조합 등의 적절한 프로세스를 이용하여 형성될 수 있다. 몇몇 실시예에서, 제1 스페이서(132) 또는 제2 스페이서(134)는 약 50 옹스트롬(Å) 내지 약 80 옹스트롬(Å) 범위의 두께를 갖는다. 다른 실시예에서, 제1 스페이서(132) 또는 제2 스페이서(134)는 약 60 Å 내지 약 70 Å 범위의 두께를 갖는다.
전술한 바와 같이, 제1 스페이서(13)와 제2 스페이서(134)는 실질적으로 직사각형 형상을 갖는다. 몇몇 실시예에서, 제1 스페이서(132)의 상부면과 제1 스페이서(132)의 측면은 약 90도의 각도를 형성하도록 제1 코너점에서 교차하고, 제1 코너점은 제1 스페이서(132)의 상부면 또는 측면과 접촉할 필요는 없다. 사실상, 제1 코너점은 날카로운 지점이라기 보다는 약간 둥근 형태를 갖는다는 점을 강조한다. 유사하게, 제2 스페이서(134)의 상부면과 제2 스페이서(134)의 측면은 약 90도의 각도를 형성하도록 제2 코너점에서 교차하고, 제2 코너점은 제2 스페이서(134)의 상부면 또는 측면과 접촉할 필요는 없다. 사실상, 제2 코너점은 날카로운 지점이라기 보다는 약간 둥근 형태를 갖는다는 점을 강조한다.
몇몇 실시예에서, 공기 간극(150)은 k = 1과 관련된다. 따라서, 인터커넥트 구조물(100)의 공기 간극(150)은 예컨대 1보다 높은 k와 관련된 간극에 대해 개선된 RC 성능을 용이하게 한다. 그러나, 공기 이외의 간극 물질이 예상된다. 몇몇 실시예에서, 공기 간극(150)은 약 1 Å 내지 약 100 Å 범위의 폭을 갖는다.
몇몇 실시예에서, 인터커넥트 구조물(100)은 LK 유전체층(140)의 제1 부분(142)과 제2 부분(144) 사이에 상부 ESL(180)을 더 포함한다. 상부 ESL(180)은 제3 도전성 구조물(160)이 관통 연장되어 있다. 예컨대, 상부 ESL(180)은 제3 금속 라인(162) 아래에 있고 비아(164)가 관통 연장되어 있다. 몇몇 실시예에서, 인터커넥트 구조물(100)은 LK 유전체층(140)과 기판(110) 사이에 하부 ESL(170)을 더 포함한다. 하부 ESL(170) 또는 상부 ESL(180)의 재료로는 SiO, SiC, SiN, SiOC, SiON, SiCN, TiN, AlN, AlON, TEOS, 하드 블랙 다이아몬드(HBD; hard black diamond) 등을 포함한다. 대안적으로, 하부 ESL(170) 또는 상부 ESL(180)은 하프늄(Hf), 하프늄 산화물(HfO2), 또는 알루미늄(Al)을 포함하는 금속 산화물 재료를 증착 및 어닐링함으로써 형성될 수 있다. 하부 ESL(170) 또는 상부 ESL(180)은 ALD, CVD, PVD, MBE, 스핀온, 또는 이들의 조합 등의 적절한 프로세스를 이용하여 형성될 수 있다. 몇몇 실시예에서, 하부 ESL(170) 또는 상부 ESL(180)은 약 10 Å 내지 약 300 Å 범위의 두께를 갖는다.
본 개시의 인터커넥트 구조물은 전술한 실시예로 제한되지 않고, 다른 상이한 실시예를 가질 수 있다. 설명을 간소화하고 본 개시의 각 실시예들 간의 비교를 편하게 하기 위하여, 아래의 실시예 각각에서의 동일한 구성요소는 동일한 부호로 표시된다. 실시예들 간의 차이를 더 쉽게 비교하기 위하여, 아래의 설명에서는 여러 실시예들 간의 차이점을 상세하게 설명하고 동일한 피처에 대해서는 장황하게 설명하지 않는다.
도 2는 본 개시의 다양한 양태에 따른 인터커넥트 구조물(200)의 단면도이다. 도 2는, 도 1의 기판(110)이 도 2의 하부 로우-k(LK) 유전체층(210)에 의해 대체되고, 도 1의 LK 유전체층(140)의 제1 부분(142)이 도 2의 중간 LK 유전체층(220)에 의해 대체되며, 도 1의 LK 유전체층(140)의 제2 부분(144)이 도 2의 상부 LK 유전체층(230)에 의해 대체된다는 점을 제외하고 도 1과 유사하다. 도 2에 도시된 바와 같이, 인터커넥트 구조물(200)은 하부 로우-k(LK) 유전체층(210); 하부 LK 유전체층(210) 위에 중간 LK 유전체층(220); 중간 LK 유전체층(220) 내의 제1 도전성 피처(122)와 제2 도전성 피처(124); 제1 도전성 피처(122)의 제1 측벽(122a)을 따라 있고 실질적으로 직사각형 형상을 갖는 제1 스페이서(132); 제2 도전성 피처(124)의 제2 측벽(124b)을 따라 있는 제2 스페이서(134)로서, 제2 도전성 피처(124)의 제2 측벽(124b)은 제1 도전성 피처(122)의 제1 측벽(122a)과 대면하고, 제2 스페이서(134)는 실질적으로 직사각형 형상을 갖는 것인 제2 스페이서(134); 제1 스페이서(132)와 제2 스페이서(134) 사이에서 중간 LK 유전체층(220) 내에 있는 공기 간극(150); 중간 유전체층(220) 위의 상부 LK 유전체층(230); 및 제1 도전성 피처(122) 위의 제3 도전성 피처(160)를 포함하고, 상기 제3 도전성 피처(160)는 제1 도전성 피처(122)에 연결되고 공기 간극(150)으로부터 떨어져 있다. 인터커넥트 구조물(200)은 하부 LK 유전체층(210)과 중간 LK 유전체층(220) 사이의 하부 에칭 정지층(ESL)(170), 또는 중간 LK 유전체층(220)과 상부 LK 유전체층(230) 사이의 상부 ESL(180)을 더 포함할 수 있다.
하부 LK 유전체층(210), 중간 LK 유전체층(220), 또는 상부 LK 유전체층(230)의 유전체 재료는 산화물, SiO2, SiOCH, BPSG, TEOS, USG, FSG, HDP 산화물, PETEOS, 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공질 실리콘 산화물, 다공질 탄소 도핑된 실리콘 산화물, 유기 폴리머, 또는 실리콘계 폴리머를 포함한다. 유전체 재료는 3.9 미만의 유전 상수(k)와 관련된다. 몇몇 실시예에서, k는 약 1.5 내지 약 2.8이다. 하부 LK 유전체층(210), 중간 LK 유전체층(220), 또는 상부 유전체층(230)은 ALD, CVD, PVD 또는 이들의 조합에 의해 형성될 수 있다.
도 3은 본 개시의 다양한 양태에 따른 인터커넥트 구조물(100)을 형성하는 방법(300)의 흐름도이다. 방법(300) 전, 중, 및 후에 추가 단계가 제공될 수 있고, 설명된 단계들의 몇몇은 방법(300)의 다른 실시예에서 대체 또는 제거될 수 있다. 방법(300)은 제1 도전성 피처(122)와 제2 도전성 피처(124)가 기판(110) 위에 형성되는 단계(310)에서 시작한다. 방법(300)은 실질적으로 직사각형 형상을 갖는 제1 스페이서(132)가 제1 도전성 피처(122)의 제1 측벽(122a)을 따라 형성되고, 실질적으로 직사각형 형상을 갖는 제2 스페이서(134)가 제2 도전성 피처(124)의 제2 측벽(124b)을 따라 형성되는 단계(320)로 계속되는데, 제2 도전성 피처(124)의 제2 측벽(124b)은 제1 도전성 피처(122)의 제1 측벽(122a)과 대면한다. 방법(300)은 로우-k(LK) 유전체층(140)이 기판(110) 위에 성막되어 제1 스페이서(132)와 제2 스페이서(134) 사이에 공기 간극(150)을 형성하는 단계(330)로 계속된다. 방법(300)은 제1 도전성 피처(122) 위에 제3 도전성 피처(160)가 형성되는 단계(340)로 계속되는데, 제3 도전성 피처(160)는 제1 도전성 피처(122)에 연결된다. LK 유전체층(140)과 기판(110) 사이에는 하부 에칭 정지층(ESL)(170)이 더 형성될 수 있다. LK 유전체층(140)의 제1 부분(142)과 제2 부분(144) 사이에 상부 ESL(180)이 더 형성될 수 있다. 아래의 논의는 도 3의 방법(300)에 따라 제조될 수 있는 인터커넥트 구조물(100)의 실시예를 예시한다.
도 4 내지 도 8은 본 개시의 다양한 양태에 따른 다양한 제조 단계에서 인터커넥트 구조물(100)의 단면도이다. 도 4, 도 5 및 도 3의 단계(310)에 도시된 바와 같이, 방법(300)은 기판(110) 위에 제1 도전성 피처(122)와 제2 도전성 피처(124)를 형성함으로써 단계(310)에서 시작한다. 단계(310)는, 기판(110) 위에 유전체층(115)을 형성하는 것; 유전체층(115) 내에 제1 도전성 피처(122)와 제2 도전성 피처(124)를 형성하는 것; 및 유전체층(115)을 제거하는 것을 포함한다. 기판(110)은 실리콘 및/또는 게르마늄을 포함하는 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함하는 반도체 기판일 수 있다. 합금 반도체 기판은 구배 SiGe 피처를 가질 수 있는데, Si 및 Ge 조성은 구배 SiGe 피처의 한 지점에서의 하나의 비율로부터 다른 지점에서의 다른 비율로 변화한다. 합금 SiGe는 실리콘 기판 위에 형성될 수 있다. SiGe 기판은 스트레인을 받을 수 있다. 더욱이, 기판(110)은 반도체 온 절연체(SOI; semiconductor on insulator)일 수 있다. 몇몇의 예에서, 기판(110)은 도핑된 에피택셜층을 포함할 수 있다. 다른 예에서, 기판(110)은 다층의 화합물 반도체 구조물을 포함할 수 있다. 대안적으로, 기판(110)은 유리, 용융 석영, 또는 칼륨 불화물 등의 논-반도체 재료를 포함할 수 있다. 몇몇 실시예에서, 기판(110)은 LK 유전체층을 포함한다.
제1 도전성 피처(122) 또는 제2 도전성 피처(124)는 제한하지 않지만, ALD, CVD, PVD, 스퍼터링, 도금, 또는 이들의 조합을 포함하는 프로세스에 의해 형성될 수 있다. 제1 도전성 피처(122) 또는 제2 도전성 피처(124)는 Cu, Al, Ag, Au, 또는 이들의 합금을 포함한다. 제1 도전성 피처(122) 또는 제2 도전성 피처(124)는 W, WN, Ti, Al, TiAl, TiN, TiAlN, Ta, TaC, TaN, TaCN, TaSiN, Mn, Zr, Nb, 또는 Ru의 군으로부터 선택된 하나 이상의 배리어층을 포함할 수 있다. 제1 도전성 피처(122) 또는 제2 도전성 피처(124)는 또한 화학식 MxOyNz의 조성을 갖는 하나 이상의 캡층을 포함할 수 있고, 여기서 M은 금속이며, O는 산소이고, N은 질소이다. 일반적으로, 금속은 Al, Mn, Co, Ti, Ta, W, Ni, Sn, Mg, 및 이들의 조합으로 이루어지는 군으로부터 선택된다. 몇몇 실시예에서, 제1 도전성 구조물(122)은 제1 금속 라인이고, 제2 도전성 구조물(124)은 제2 금속 라인이다.
유전체층(115)은 ALD, CVD, PVD, 스핀온, 또는 이들의 조합에 의해 형성될 수 있다. 몇몇 실시예에서, 유전체층(115)은 산화물, SiO2, SiOCH, BPSG, TEOS, USG, FSG, HDP 산화물, PETEOS, 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공질 실리콘 산화물, 다공질 탄소 도핑된 실리콘 산화물, 유기 폴리머, 또는 실리콘계 폴리머를 포함한다. 다른 실시예에서, 유전체층(115)은 LK 유전체 재료 또는 열 분해성 재료를 포함한다. LK 유전체 재료는 3.9 미만의 유전 상수(k)와 관련된다. 예컨대, k는 약 1.5 내지 약 2.8이다. 열 분해성 재료는 약어가 P(npMAco-EGDA)인 폴리(네오펜틸 메타크릴레이트-코-에틸렌 글리콜 디메타크릴레이트) 코폴리머를 포함한다. 도 9는 P(npMAco-EGDA)의 중합화 프로세스의 일례를 도시한다.
몇몇 실시예에서, 유전체층(115)을 제거하는 것은 에칭 프로세스 또는 열 처리를 포함한다. 건식 에칭 프로세스 또는 습식 에칭 프로세스가 LK 유전체 재료를 제거하도록 사용된다. 건식 에칭 프로세스는 단일 단계 또는 다중 단계의 에칭 프로세스일 수 있다. 건식 에칭 프로세스는 이방성 에칭 프로세스일 수 있다. 건식 에칭 프로세스는 반응성 이온 에칭(RIE; reactive ion etch) 및/또는 기타 적절한 프로세스를 이용할 수 있다. 일례에서, 건식 에칭 프로세스는 불소 함유 가스를 포함하는 화학물을 포함하는 LK 유전체 재료를 에칭하도록 사용된다. 습식 에칭 프로세스는 불소 함유종 및 금속 억제제를 포함하는 화학물을 사용할 수 있다. 자외선(UV) 경화 프로세스 등의 열 처리가 열 분해성 재료를 제거하도록 사용된다. 예컨대, UV 경화 프로세스는 P(npMAco-EGDA)에 결합된 C-H 또는 C-O가 분해될 수 있도록 30 분 내지 1 시간 동안 약 400℃ 내지 450℃에서 수행된다.
도 6, 도 7 및 도 3의 단계(320)에 도시된 바와 같이, 방법(300)은 실질적으로 직사각형 형상을 갖는 제1 스페이서(132)를 제1 도전성 피처(122)의 제1 측벽(122a)을 따라 형성하고, 실질적으로 직사각형 형상을 갖는 제2 스페이서(134)를 제2 도전성 피처(124)의 제2 측벽(124b)을 따라 형성하는 단계(320)로 계속되는데, 제2 도전성 피처(124)의 제2 측벽(124b)은 제1 도전성 피처(122)의 제1 측벽(122a)과 대면한다. 단계(320)는 제1 도전성 피처(122), 제2 도전성 피처(1124), 및 기판(110) 위에 스페이서층(130)을 등각으로 형성하는 것과, 제1 스페이서(132)와 제2 스페이서(134)를 형성하도록 스페이서층(130)의 수평부를 제거하는 것을 포함한다. 스페이서층(130)은 ALD, CVD, PVD, MBE, 스핀온, 또는 이들의 조합 등의 적절한 프로세스를 이용하여 형성될 수 있다. 예컨대, 증착 조건의 범위는 다음과 같다: 온도는 약 100℃ 내지 약 400℃이고, 압력은 약 0.1 torr 내지 약 50 torr이며, 전력은 약 10 와트 내지 약 100 와트이다. 스페이서층(130)의 조성은 또한 추후 프로세스 중에 사용하기 위한 에칭 정지층을 제공하도록 선택될 수 있다. 몇몇 실시예에서, 스페이서층(130)은 금속 화합물을 포함한다. 몇몇 실시예에서, 금속 화합물은 금속 산화물, 금속 질화물, 금속 탄화물, 금속 붕화물, 또는 이들 중 2개 이상의 조합을 포함한다. 몇몇 실시예에서, 금속 화합물은 Ru, Ni, Co, Cr, Fe, Mn, Ti, Al, Hf, Ta, W, V, Mo, Pd, Ag으로부터 선택된 하나 이상의 금속 원소를 포함한다. 몇몇 실시예에서, 스페이서층(130)은 약 50 Å 내지 약 80 Å 범위의 두께를 갖는다. 다른 실시예에서, 스페이서층(130)은 약 60 Å 내지 약 70 Å 범위의 두께를 갖는다. 몇몇 실시예에서, 스페이서층(130)의 수평부를 제거하는 것은 스페이서층(130)의 수직 부분이 남을 수 있도록 이방성 에칭 프로세스(예컨대, 건식 에칭)에 의해 수행된다. 수직 부분은 제1 스페이서(132)와 제2 스페이서(134)를 포함한다.
도 8과 도 3의 단계(330)에 도시된 바와 같이, 방법(300)은 로우-k(LK) 유전체층(140)을 기판(110) 위에 성막하여 제1 스페이서(132)와 제2 스페이서(134) 사이에 공기 간극(150)을 형성하는 단계(330)로 계속된다. LK 유전체층(140)은 ALD, CVD, PVD, 또는 이들의 조합에 의해 형성될 수 있다. LK 유전체층(140)의 유전체 재료는 산화물, SiO2, SiOCH, BPSG, TEOS, USG, FSG, HDP 산화물, PETEOS, 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공질 실리콘 산화물, 다공질 탄소 도핑된 실리콘 산화물, 유기 폴리머, 또는 실리콘계 폴리머를 포함한다. 유전체 재료는 3.9 미만의 유전 상수(k)와 관련된다. 예컨대, k는 약 1.5 내지 약 2.8이다. 몇몇 실시예에서, 종횡비는 제1 스페이서(132) 또는 제2 스페이서(134)의 높이를 제1 스페이서(132)와 제2 스페이서(134) 사이의 간격으로 나눈 값이고, 종횡비는 약 2 이상이다. 종횡비는 제1 스페이서(132)와 제2 스페이서(134) 사이에 공기 간극(150)을 형성하도록 양호하게 제어된다. 예컨대, 종횡비는 약 2 내지 약 5이다. 다른 예의 경우, 종횡비는 약 2.5 내지 약 3.5이다. 몇몇 실시예에서, 공기 간극(150)은 k = 1과 관련된다. 따라서, 인터커넥트 구조물(100)의 공기 간극(150)은 예컨대 1보다 높은 k와 관련된 간극에 대해 개선된 RC 성능을 용이하게 한다. 그러나, 공기 이외의 간극 물질이 예상된다. 몇몇 실시예에서, 공기 간극(150)은 약 1 Å 내지 약 100 Å 범위의 폭을 갖는다.
도 1 및 도 3의 단계(340)에 도시된 바와 같이, 방법(300)은 제1 도전성 피처(122) 위에 제3 도전성 피처(160)를 형성하는 단계(340)로 계속되는데, 제3 도전성 피처(160)는 제1 도전성 피처(122)에 연결된다. 제3 도전성 피처(160)는 제한하지 않지만, ALD, CVD, PVD, 스퍼터링, 도금, 또는 이들의 조합을 포함하는 프로세스에 의해 형성될 수 있다. 제3 도전성 피처(160)는 Cu, Al, Ag, Au, 또는 이들의 합금을 포함한다. 제3 도전성 피처(160)는 W, WN, Ti, Al, TiAl, TiN, TiAlN, Ta, TaC, TaN, TaCN, TaSiN, Mn, Zr, Nb, 또는 Ru의 군으로부터 선택된 하나 이상의 배리어층을 포함할 수 있다. 제3 도전성 피처(160)는 또한 화학식 MxOyNz의 조성을 갖는 하나 이상의 캡층을 포함할 수 있고, 여기서 M은 금속이며, O는 산소이고, N은 질소이다. 일반적으로, 금속은 Al, Mn, Co, Ti, Ta, W, Ni, Sn, Mg, 및 이들의 조합으로 이루어지는 군으로부터 선택된다. 몇몇 실시예에서, 제3 도전성 구조물(160)은 제3 금속 라인(162) 및 이 제3 금속 라인(162)에 인접한 비아(164)를 포함한다. 비아는 제1 도전성 피처(122)에 연결된다. 몇몇 실시예에서, 제3 도전성 피처(160)는 공기 간극(150)으로부터 떨어져 있다. 몇몇 실시예에서, 제3 도전성 피처(160)는 제1 스페이서(132)에 또한 연결된다. 제1 스페이서(132)는 제3 도전성 피처(160)가 공기 간극(150)을 통해 연장하는 것을 방지하도록 정지층 또는 버퍼 구조물로서 작용하도록 구성되므로, 비아(164)의 펀치 스루 우려를 피하기 위한 추가 마스크를 제공할 필요가 없다.
도 1에 도시된 바와 같이, 몇몇 실시예에서, 방법(300)은 LK 유전체층(140)과 기판(110) 사이에 하부 에칭 정지층(ESL)(170)을 형성하는 것; 또는 LK 유전체층(140)의 제1 부분(142)과 제2 부분(144) 사이에 상부 ESL(180)을 형성하는 것을 더 포함한다. 하부 ESL(170) 또는 상부 ESL(180)은 ALD, CVD, PVD, MBE, 스핀온, 또는 이들의 조합 등의 적절한 프로세스를 이용하여 형성될 수 있다. 하부 ESL(170) 또는 상부 ESL(180)의 재료로는 SiO, SiC, SiN, SiOC, SiON, SiCN, TiN, AlN, AlON, TEOS, 하드 블랙 다이아몬드(HBD; hard black diamond) 등을 포함한다. 대안적으로, 하부 ESL(170) 또는 상부 ESL(180)은 하프늄(Hf), 하프늄 산화물(HfO2), 또는 알루미늄(Al)을 포함하는 금속 산화물 재료를 증착 및 어닐링함으로써 형성될 수 있다. 몇몇 실시예에서, 하부 ESL(170) 또는 상부 ESL(180)은 약 10 Å 내지 약 300 Å 범위의 두께를 갖는다. 상부 ESL(180)은 제3 도전성 구조물(160)이 관통 연장되어 있다. 예컨대, 상부 ESL(180)은 제3 금속 라인(162) 아래에 있고 비아(164)가 관통 연장되어 있다.
본 개시의 방법은 기판 상의 편평한 디바이스에 의해 사용되도록 제한되지 않고 핀형 전계 효과 트랜지스터(FinFET) 또는 나노와이어 디바이스 등의 편평하지 않은 디바이스에도 적용될 수 있다. 상기 논의를 기초로 하여, 본 개시의 방법을 이용함으로써, LK 유전체 재료의 유전 상수(k)가 제1 스페이서와 제2 스페이서 사이에 공기 간극을 형성함으로써 감소된다는 것을 알 수 있다. 제1 스페이서는 제1 도전성 피처의 제1 측벽을 따라 있고, 제2 스페이서는 제2 도전성 피처의 제2 측벽을 따라 있으며, 제2 도전성 피처의 제2 측벽은 제1 도전성 피처의 제1 측벽과 대면한다. 공기 간극이 형성될 때에, 제1 스페이서는 제3 도전성 피처가 공기 간극을 통해 연장하는 것을 방지하도록 정지층 또는 버퍼 구조물로서 작용하도록 구성되므로, 비아의 펀치 스루 우려를 피하기 위한 추가 마스크를 제공할 필요가 없다. 그 결과, 디바이스의 RC 성능이 본 개시의 방법을 이용함으로써 양호하게 제어될 수 있다.
본 개시의 보다 넓은 형태들의 중 하나는 인터커넥트 구조물을 포함한다. 인터커넥트 구조물은, 기판 위의 로우-k(low-k; LK) 유전체층; LK 유전체층 내의 제1 도전성 피처와 제2 도전성 피처; 제1 도전성 피처의 제1 측벽을 따라 있고 실질적으로 직사각형 형상을 갖는 제1 스페이서; 제2 도전성 피처의 제2 측벽을 따라 있는 제2 스페이서로서, 제2 도전성 피처의 제2 측벽은 제1 도전성 피처의 제1 측벽과 대면하고, 제2 스페이서는 실질적으로 직사각형 형상을 갖는 것인 제2 스페이서; 제1 스페이서와 제2 스페이서 사이의 공기 간극; 및 제1 도전성 피처 위의 제3 도전성 피처를 포함하고, 상기 제3 도전성 피처는 제1 도전성 피처에 연결된다.
본 개시의 보다 넓은 형태들의 다른 하나는 인터커넥트 구조물을 포함한다. 인터커넥트 구조물은, 하부 로우-k(low-k; LK) 유전체층; 하부 LK 유전체층 위의 중간 LK 유전체층; 중간 LK 유전체층 내의 제1 도전성 피처와 제2 도전성 피처; 제1 도전성 피처의 제1 측벽을 따라 있고 실질적으로 직사각형 형상을 갖는 제1 스페이서; 제2 도전성 피처의 제2 측벽을 따라 있는 제2 스페이서로서, 제2 도전성 피처의 제2 측벽은 제1 도전성 피처의 제1 측벽과 대면하고, 제2 스페이서는 실질적으로 직사각형 형상을 갖는 것인 제2 스페이서; 제1 스페이서와 제2 스페이서 사이에서 중간 LK 유전체층 내에 있는 공기 간극; 중간 LK 유전체층 위의 상부 LK 유전체층; 및 제1 도전성 피처 위의 제3 도전성 피처를 포함하고, 제3 도전성 피처는 제1 도전성 피처에 연결되며 상기 공기 간극으로부터 떨어져 있다.
본 개시의 보다 넓은 형태들의 또 다른 하나는 인터커넥트 구조물의 형성 방법을 포함한다. 방법은, 기판 위에 제1 도전성 피처와 제2 도전성 피처를 형성하는 것; 실질적으로 직사각형 형상을 갖는 제1 스페이서를 제1 도전성 피처의 제1 측벽을 따라 형성하고, 실질적으로 직사각형 형상을 갖는 제2 스페이서를 제2 도전성 피처의 제2 측벽을 따라 형성하되, 제2 도전성 피처의 제2 측벽은 제1 도전성 피처의 제1 측벽과 대면하는 것; 로우-k(LK) 유전체층을 기판 위에 성막하여 제1 스페이서와 제2 스페이서 사이에 공기 간극을 형성하는 것; 및 제1 도전성 피처 위에 제3 도전성 피처를 형성하되, 제3 도전성 피처는 제1 도전성 피처에 연결되는 것을 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (20)

  1. 인터커넥트 구조물로서,
    제1 로우-k(low-k; LK) 유전체층;
    상기 제1 LK 유전체층 위의 제2 LK 유전체층;
    상기 제2 LK 유전체층 내의 제1 도전성 피처와 제2 도전성 피처;
    상기 제1 도전성 피처의 제1 측벽을 따라 있는 제1 스페이서;
    상기 제2 도전성 피처의 제2 측벽을 따라 있는 제2 스페이서로서, 상기 제2 도전성 피처의 제2 측벽은 상기 제1 도전성 피처의 제1 측벽과 대면(face)하는 것인, 상기 제2 스페이서;
    상기 제1 스페이서와 상기 제2 스페이서 사이의 공기 간극으로서, 상기 제2 LK 유전체층은 상기 제1 스페이서와 상기 공기 간극 사이, 또는 상기 제2 스페이서와 상기 공기 간극 사이, 또는 둘 다에 적어도 부분적으로 연장하는 것인, 상기 공기 간극; 및
    상기 제1 도전성 피처 위의 제3 도전성 피처
    를 포함하고, 상기 제3 도전성 피처는 상기 제1 도전성 피처에 연결되는 것인 인터커넥트 구조물.
  2. 제1항에 있어서,
    상기 제1 LK 유전체층과 상기 제2 LK 유전체층은 동일한 물질을 포함하는 것인, 인터커넥트 구조물.
  3. 제1항에 있어서,
    종횡비는 상기 제1 스페이서 또는 상기 제2 스페이서의 높이를 상기 제1 스페이서와 상기 제2 스페이서 간의 간격으로 나눈 값이고, 상기 종횡비는 2 이상인 것인 인터커넥트 구조물.
  4. 제1항에 있어서,
    상기 제1 스페이서 또는 상기 제2 스페이서는 금속 화합물을 포함하는 것인 인터커넥트 구조물.
  5. 제4항에 있어서,
    상기 금속 화합물은 금속 산화물, 금속 질화물, 금속 탄화물, 금속 붕화물, 또는 이들 중 2개 이상의 조합을 포함하는 것인 인터커넥트 구조물.
  6. 제1항에 있어서,
    상기 제1 스페이서 또는 상기 제2 스페이서는 50 옹스트롬(Å) 내지 80 옹스트롬(Å) 범위의 두께를 갖는 것인 인터커넥트 구조물.
  7. 제1항에 있어서,
    상기 제3 도전성 피처는 상기 공기 간극으로부터 떨어져 있는 것인 인터커넥트 구조물.
  8. 제1항에 있어서,
    상기 제3 도전성 피처는 상기 제1 스페이서에 또한 연결되어 있는 것인 인터커넥트 구조물.
  9. 인터커넥트 구조물로서,
    제1 로우-k(low-k; LK) 유전체층;
    상기 제1 LK 유전체층 위의 제2 LK 유전체층;
    상기 제2 LK 유전체층 내의 제1 도전성 피처와 제2 도전성 피처;
    상기 제1 도전성 피처의 제1 측벽을 따라 있는 제1 스페이서;
    상기 제2 도전성 피처의 제2 측벽을 따라 있는 제2 스페이서로서, 상기 제2 도전성 피처의 제2 측벽은 상기 제1 도전성 피처의 제1 측벽과 대면(face)하고, 상기 제1 스페이서 또는 상기 제2 스페이서는 50 옹스트롬(angstrom) 이상의 두께를 가지는 것인, 제2 스페이서;
    상기 제1 스페이서와 상기 제2 스페이서 사이에서 상기 제2 LK 유전체층 내에 있는 공기 간극;
    상기 제2 LK 유전체층 위의 제3 LK 유전체층; 및
    상기 제1 도전성 피처 위의 제3 도전성 피처
    를 포함하고, 상기 제3 도전성 피처는 상기 제1 도전성 피처에 연결되며 상기 공기 간극으로부터 떨어져 있는 것인 인터커넥트 구조물.
  10. 인터커넥트 구조물의 형성 방법으로서,
    제1 로우-k(low-k; LK) 유전체층 위에 제1 도전성 피처와 제2 도전성 피처를 형성하는 것;
    제1 스페이서를 상기 제1 도전성 피처의 제1 측벽을 따라 형성하고, 제2 스페이서를 상기 제2 도전성 피처의 제2 측벽을 따라 형성하되, 상기 제2 도전성 피처의 제2 측벽은 상기 제1 도전성 피처의 제1 측벽과 대면하는 것;
    제2 LK 유전체층을 상기 제1 유전체층 위에 성막하여 상기 제1 스페이서와 상기 제2 스페이서 사이에 공기 간극을 형성하되, 상기 제2 LK 유전체층은 상기 제1 스페이서와 상기 공기 간극 사이, 또는 상기 제2 스페이서와 상기 공기 간극 사이, 또는 둘 다에 적어도 부분적으로 연장하는 것; 및
    상기 제1 도전성 피처 위에 제3 도전성 피처를 형성하되, 상기 제3 도전성 피처는 상기 제1 도전성 피처에 연결되는 것
    을 포함하는 인터커넥트 구조물의 형성 방법.
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