JP5647727B2 - デバイスを形成する方法およびデバイス - Google Patents

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Description

本発明は、一般に、相互接続構造体（ｉｎｔｅｒｃｏｎｎｅｃｔ ｓｔｒｕｃｔｕｒｅ）の製造に関し、詳細には、銅相互接続部（ｃｏｐｐｅｒ ｉｎｔｅｒｃｏｎｎｅｃｔ）上の自己整合誘電体キャップ（ｓｅｌｆ−ａｌｉｇｎｅｄ ｄｉｅｌｅｃｔｒｉｃ ｃａｐ）の形成に関する。
誘電体キャップは、銅拡散バリアとして作用するために銅相互接続部で使用される。また、誘電体キャップは、銅の酸化を防止するために酸素拡散バリアとして作用することもできる。誘電体キャップは良好なエレクトロマイグレーション性能を保証するが、炭化シリコン（ＳｉＣ）および炭窒化シリコン（ＳｉＣＮ：ｓｉｌｉｃｏｎ ｃａｒｂｏｎ ｎｉｔｒｉｄｅ）などの従来使用されていた誘電体キャップの誘電率は高い（たとえば、５〜７）。誘電体キャップは、抵抗容量性（ＲＣ：Ｒｅｓｉｓｔｉｖｅ Ｃａｐａｃｉｔｉｖｅ）遅延に大いに貢献するものである。
米国特許公報第ＵＳ２００９０２００６３６Ａ１号 米国特許第６９７５０３２号
キャパシタンスの低減およびパフォーマンスの改善のために自己整合誘電体キャップを有することが望ましい。
本発明の第１の態様では、デバイスを形成する方法は、基板を提供することを含む。この方法は、基板上に少なくとも１つのメタライゼーション・レベルを形成することをさらに含む。また、この方法は、メタライゼーション・レベル上に誘電体キャップを選択的に付着させることも含む。
本発明の第２の態様では、デバイスを形成する方法は、基板を提供することを含む。この方法は、基板の上に第１のＩＬＤ層を形成することであって、第１のＩＬＤ層が上面と第１の開口部とを有することを含む。この方法は、第１の開口部内に第１の金属ライナを付着させることを含む。この方法は、第１の開口部内に第１のメタライゼーション・レベルを形成することを含む。この方法は、第１のＩＬＤ層の上面上に第１のキャップ層を形成することを含む。この方法は、第１のキャップ層の上に第２のＩＬＤ層を形成することであって、第２のＩＬＤ層が上面と、第１のメタライゼーション・レベル内に延びる第２の開口部とを有することを含む。この方法は、上面上と第２の開口部内に第２の金属ライナを付着させることを含む。この方法は、第２の開口部内に第２のメタライゼーション・レベルを形成することを含む。この方法は、第２のメタライゼーション・レベルのＣＭＰを実行することであって、第２のメタライゼーション・レベルの上面が第２の金属ライナの上面と同一表面上にあることを含む。この方法は、第２のメタライゼーション・レベル上に第２のキャップ層を形成することをさらに含む。また、この方法は、第２のＩＬＤ層の上面から第２の金属ライナを除去することも含む。
本発明の他の一態様では、デバイスは基板を含む。このデバイスは、基板上の少なくとも１つのメタライゼーション・レベルをさらに含む。また、このデバイスは、メタライゼーション・レベル上に選択的に付着させた誘電体キャップも含む。
本発明のさらに他の一態様では、デバイスは基板を含む。このデバイスは、基板の上に形成された第１のＩＬＤ層であって、上面と第１の開口部とを有する第１のＩＬＤ層を含む。このデバイスは、第１の開口部内に形成された第１の金属ライナを含む。このデバイスは、第１の開口部内に形成された第１のメタライゼーション・レベルを含む。このデバイスは、第１のＩＬＤ層の上面上に形成された第１のキャップ層を含む。このデバイスは、第１のキャップ層の上に形成された第２のＩＬＤ層であって、上面と、第１のメタライゼーション・レベル内に延びる第２の開口部とを有する第２のＩＬＤ層を含む。このデバイスは、第２の開口部内に付着させた第２の金属ライナを含む。このデバイスは、第２の開口部内に形成された第２のメタライゼーション・レベルであって、第２のＩＬＤ層の上面と同一表面上にある第２のメタライゼーション・レベルを含む。このデバイスは、第２のメタライゼーション・レベル上に形成された第２のキャップ層も含む。
本発明の模範的な諸実施形態の非制限的な例を描写する添付図面に関連して、以下の詳細な説明で本発明について説明する。
本発明の一実施形態による開始相互接続構造体を示す図である。 本発明の一実施形態による処理ステップおよび中間相互接続構造体を示す図である。 本発明の一実施形態による処理ステップおよび最終相互接続構造体を示す図である。 本発明の第２の実施形態による最終相互接続構造体を示す図である。 本発明の第３の実施形態による最終相互接続構造体を示す図である。 本発明の第４の実施形態による最終相互接続構造体を示す図である。
図１は、本発明の一実施形態による開始相互接続構造体１０を示している。相互接続構造体１０は、従来のプロセスを使用して、基板１５上に形成することができる。相互接続構造体１０は、基礎メタライゼーションまたはデバイス・レベル２０と、キャップ層２５と、層間誘電体層（ＩＬＤ）３０と、金属ライナ３１と、銅メタライゼーション・レベル３２とを含むことができる。基礎メタライゼーション・レベル２０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、およびその他の低抵抗半導体適合金属（ｌｏｗ ｒｅｓｉｓｔｉｖｉｔｙ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｃｏｍｐａｔｉｂｌｅ ｍｅｔａｌ）を含むことができるが、これらに限定されない。キャップ層２５は、炭窒化シリコン（ＳｉＣＮ）、窒化シリコン（ＳｉＮ）、および炭化シリコン（ＳｉＣ）を含むことができるが、これらに限定されない。ＩＬＤ３０は、炭素ドープ酸化シリコン（ＳｉＣＯＨ）、多孔質ＳｉＣＯＨ、および酸化シリコン（ＳｉＯ）を含むことができるが、これらに限定されない。金属ライナ３１は、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）のスタックを含むことができるが、これに限定されない。化学的機械的平坦化（ＣＭＰ）を実行して銅を除去し、電界ライナ領域で停止する。ライナ３１ａは電界領域（ｆｉｅｌｄ ｒｅｇｉｏｎ）で保持される。ライナ３１ａは研磨されない。ＣＭＰは、ライナ研磨の前に停止される。
図２を参照すると、誘電体キャップ３５は、銅メタライゼーション・レベル３２上に選択的に付着させることができる。ｎＢＬｏＫなどのプラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）炭窒化シリコン（ＳｉＣＮ））が選択的特性を備えていることが発見された。ｎＢＬｏＫはＴａＮあるいはＴａまたはその両方の上に大量に付着しないことが観察された。誘電体キャップ付着の選択性により、ｎＢＬｏＫは銅メタライゼーション・レベル３２上にのみ付着し、ライナ３１ａ上には付着しない。ＰＥＣＶＤ、化学的気相堆積（ＣＶＤ）または原子層付着（ＡＬＤ）、あるいは任意の既知のプロセスまたは今後開発されるプロセスによって付着させたＳｉＮおよびＳｉＣなどのその他の誘電体キャップ材料は、この選択的付着特性を有するように調整することができる。誘電体キャップ３５は、約５ｎｍ〜１００ｎｍの厚さにすることができる。
図３を参照すると、ライナ３１ａは電界領域でエッチバックされ、除去される。低バイアス・フッ素含有プラズマあるいは任意の既知のプロセスまたは今後開発されるプロセスを使用することができる。ライナ３１ａは、四フッ化炭素（ＣＦ４）反応性イオン・エッチング（ＲＩＥ）などのフッ素ベースの化学作用を使用して除去することができる。この化学作用は、誘電体キャップ３５の一部も除去することができる。これは、誘電体キャップ３５の初期付着厚に対する要因として考慮することができる。また、ライナ３１ａは、フッ化キセノン（ＸｅＦ）ガスを使用して除去することもできる。ＸｅＦガスは誘電体キャップ３５に対して選択的にライナ３１ａを除去する。その後、従来のプロセスを使用して、次のレベルのＩＬＤを付着させ、構築を続行することができる。
図４は、本発明の第２の実施形態による相互接続構造体４００を示している。図３に示されている構造体上でＩＬＤ３０の選択エッチングが行われる。この結果、銅メタライゼーション・レベル３２の側壁ライナ３１間にトレンチ３８が形成される。このトレンチは約５０ｎｍ〜５００ｎｍの範囲内の深さを有することができる。このトレンチは約２：１のアスペクト比（深さ：幅の比率）を有することができる。自己整合誘電体キャップ３５は、選択エッチング用のエッチング・ハードマスクとして使用される。ＩＬＤ３０は、炭素ドープ酸化シリコン（ＳｉＣＯＨ）、多孔質ＳｉＣＯＨ、または酸化シリコン（ＳｉＯ）にすることができる。ＳｉＣＯＨの場合、アッシュ・エッチング（ａｓｈ ｅｔｃｈ）を実行することができる。ＳｉＯの場合、ＤＨＦを実行することができる。非共形の次のレベルのＩＬＤ付着を実行することができ、その結果、エアギャップ形状が得られる。銅メタライゼーション・レベル３２は保護される。このエアギャップ形状は、「Ｓｕｂ−ｌｉｔｈｏｇｒａｐｈｉｃ Ｄｉｍｅｎｓｉｏｎｅｄ Ａｉｒ Ｇａｐ Ｆｏｒｍａｔｉｏｎ ａｎｄ Ｒｅｌａｔｅｄ Ｓｔｒｕｃｔｕｒｅ」という名称で本出願人に譲渡された米国特許公報第ＵＳ２００９０２００６３６Ａ１号に記載されているプロセスを使用して形成することができる。
図５は、本発明の第３の実施形態による相互接続構造体５００を示している。窒化シリコン（ＳｉＮ）を含むがこれに限定されない非選択的な共形誘電体材料を付着させ、その後、従来のプロセスを使用してエッチバックすることができ、その結果、スペーサ３９が得られる。スペーサの厚さ（付着させた通り）は側壁ライナ３１の厚さ以上にすることができる。スペーサ３９はＩＬＤエッチング中に側壁ライナ３１の保護を行うものである。
図６は、本発明の第４の実施形態による相互接続構造体６００を示している。選択的誘電体キャップ３５を付着させる前に銅メタライゼーション・レベル３２にくぼみ４０を形成することができる。くぼみ４０は約５ｎｍ〜１００ｎｍの範囲内の深さを有することができる。誘電体キャップ３５は約５ｎｍ〜１００ｎｍの厚さにすることができる。くぼみ４０は銅のみのＣＭＰ（図１に示されている通り）後に形成することができる。この結果、異なる線幅の全域で均一な誘電体キャップの厚さが得られ、相互接続の信頼性が高くなる。誘電体キャップ３５の選択的付着に続いて、同じプロセスを使用してライナ・エッチバック（図３に示されている通り）を行うことができる。銅のくぼみは、「Ｃｏｐｐｅｒ Ｒｅｃｅｓｓ Ｐｒｏｃｅｓｓ ｗｉｔｈ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ Ｓｅｌｅｃｔｉｖｅ Ｃａｐｐｉｎｇ ａｎｄ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｌａｔｉｎｇ」という名称で本出願人に譲渡された米国特許第６９７５０３２号に記載されているプロセスを使用して形成することができる。
上記の方法は集積回路チップの形成に使用される。その結果の集積回路チップは、生ウェハの形で（すなわち、パッケージ化していない複数のチップを有する単一ウェハとして）、ベア・ダイとして、またはパッケージ化した形で、製造業者によって配布することができる。後者の場合、チップは単一チップ・パッケージ（マザーボードまたはその他の高次キャリアにリードが取り付けられたプラスチック・キャリアなど）またはマルチチップ・パッケージ（表面相互接続部または埋め込み相互接続部のいずれか一方または両方を有するセラミック・キャリアなど）に実装される。いずれの場合も、チップはその後、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれか一方の一部として、その他のチップ、個別回路要素、あるいはその他の信号処理デバイス、またはこれらの組み合わせと統合される。最終製品は、玩具その他のローエンド・アプリケーションから、ディスプレイ、キーボードまたはその他の入力装置、およびセントラル・プロセッサを有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品にすることができる。
本発明の説明は、例示および解説のために提示されているが、網羅するためまたは開示された形式で本発明を限定するためのものではない。多くの変更例および変形例は、本発明の精神および範囲を逸脱せずに当業者にとって明白になるであろう。この実施形態は、本発明の原理、実用的な適用例を最も良く説明するため、ならびにその他の当業者が企図された特定の用途に適した様々な変更例を含む様々な実施形態について本発明を理解できるようにするために、選択され記載されたものである。

Claims (8)

  1. デバイスを形成する方法であって、
    基板を提供することと、
    前記基板の上に第１のＩＬＤ層を形成することであって、前記第１のＩＬＤ層が上面と第１の開口部とを有することと、
    前記第１の開口部内に第１の金属ライナを付着させることと、
    前記第１の開口部内に第１のメタライゼーション・レベルを形成することと、
    前記第１のＩＬＤ層の前記上面上に第１のキャップ層を形成することと、
    前記第１のキャップ層の上に第２のＩＬＤ層を形成することであって、前記第２のＩＬＤ層が上面と、前記第１のメタライゼーション・レベル内に延びる第２の開口部とを有することと、
    前記上面上と前記第２の開口部内に第２の金属ライナを付着させることと、
    前記第２の開口部内に第２のメタライゼーション・レベルを形成することと、
    前記第２のメタライゼーション・レベルのＣＭＰを実行することであって、前記第２のメタライゼーション・レベルの上面が前記第２の金属ライナの上面と同一表面上にあることと、
    前記第２のメタライゼーション・レベル上に第２のキャップ層を形成することであって、炭窒化シリコン（ＳｉＣＮ）、窒化シリコン（ＳｉＮ）および炭化シリコン（ＳｉＣ）からなるグループから選択される誘電体キャップを選択的に付着させることを含む、前記第２のメタライゼーション・レベル上に第２のキャップ層を形成することと、
    前記第２のＩＬＤ層の前記上面から前記第２の金属ライナを除去すること
    を含み、
    前記第２のメタライゼーション・レベル上に第２のキャップ層を形成することの前に、前記第２のＩＬＤ層の前記上面の下の前記第２のメタライゼーション・レベルにくぼみを形成することをさらに含む、
    方法。
  2. 前記誘電体キャップが、化学的気相堆積（ＣＶＤ）および原子層付着（ＡＬＤ）のうちの１つによって選択的に付着される、請求項１記載の方法。
  3. 前記第２のＩＬＤ層の前記上面から前記第２の金属ライナを除去することが、四フッ化炭素（ＣＦ４）反応性イオン・エッチング（ＲＩＥ）およびフッ化キセノン（ＸｅＦ）ガス・エッチングのうちの１つを実行することを含む、請求項１記載の方法。
  4. 前記第２のＩＬＤ層が、炭素ドープ酸化シリコン（ＳｉＣＯＨ）、多孔質ＳｉＣＯＨ、および酸化シリコン（ＳｉＯ）からなるグループから選択される、請求項１記載の方法。
  5. 前記第２の金属ライナが、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）のスタックの１つである、請求項１記載の方法。
  6. 前記第２のメタライゼーション・レベルが銅である、請求項１記載の方法。
  7. 前記第２のＩＬＤ層に少なくとも１つのトレンチを形成することをさらに含む、請求項１記載の方法。
  8. 前記第２のＩＬＤ層に少なくとも１つのトレンチを形成することが、前記第２のＩＬＤ層の選択エッチングを実行することを含む、請求項７記載の方法。
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