KR20170072416A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판; 기판 상에 배치되며, 개구부들을 갖는 제1 층간 절연막; 상기 개구부들 내에 제공되는 도전 패턴들; 상기 기판의 상기 제1 영역의 상기 도전 패턴들 상에 적층된 제1 내지 제4 절연 패턴들; 및 상기 제4 절연 패턴 상의 제2 층간 절연막을 포함할 수 있다.

Description

반도체 장치{Semiconductor Devices}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 도전 배선을 포함하는 반도체 장치에 관한 것이다.
최근 반도체 장치가 미세화, 대용량화 및 고집적화됨에 따라, 반도체 장치 내의 금속 배선의 좁은 피치화가 진행되고 있다. 이에 따라, 반도체 장치의 기생 캐패시턴스가 증가하여, 반도체 장치의 동작 속도가 느려지는 문제가 제기되고 있다. 이러한 문제점을 해결하기 위하여, 저저항 금속 배선과 및 저유전율의 유전체의 연구 등 반도체 장치의 기생 캐패시턴스를 감소시키려는 다양한 시도들이 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 낮은 기생 캐패시턴스를 가지며, 고속동작이 가능한 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 반도체 장치에 관한 것이다. 본 발명에 따른 반도체 장치는 제1 영역 및 제2 영역을 갖는 기판; 상기 기판 상에 배치되며, 개구부들을 갖는 제1 층간 절연막; 상기 개구부들 내에 제공되는 도전 패턴들, 상기 기판의 상기 제2 영역에서 상기 도전 패턴들 사이에 에어갭이 제공되는 것; 상기 기판의 상기 제1 영역의 상기 도전 패턴들 상에 적층된 제1 내지 제4 절연 패턴들; 및 상기 제4 절연 패턴 상의 제2 층간 절연막을 포함하되, 상기 제4 절연 패턴은 상기 제2 영역의 상기 도전 패턴들 상으로 연장될 수 있다.
실시예에 따르면, 상기 제4 절연 패턴은 상기 제2 영역의 상기 도전 패턴들의 상면들 및 측벽들 상에 제공될 수 있다.
실시예에 따르면, 상기 제1 층간 절연막은 상기 도전 패턴들 사이에 리세스부를 가지고, 상기 제4 절연 패턴은 상기 리세스부의 바닥면 및 측벽 상에 배치되며, 상기 리세스부 내에 상기 에어갭이 제공될 수 있다.
실시예에 따르면, 상기 에어갭은 상기 제4 절연 패턴 및 상기 제2 층간 절연막 사이에 제공될 수 있다.
실시예에 따르면, 상기 제4 절연 패턴은 상기 제1 영역에서보다 상기 제2 영역에서 더 낮은 레벨에 배치된 하면을 가질 수 있다.
실시예에 따르면, 상기 각각의 도전 패턴들은: 상기 개구부들의 바닥면들 및 측벽들 상에 제공된 배리어 패턴; 및 상기 배리어 패턴 상의 금속 패턴을 포함하되, 상기 금속 패턴의 제1 부분의 상면은 상기 금속 패턴의 제2 부분의 상기 상면 및 상기 배리어 패턴의 상면보다 더 낮은 레벨에 배치되며, 상기 제1 부분은 상기 제2 부분보다 상기 배리어 패턴의 측벽과 인접할 수 있다.
실시예에 따르면, 상기 금속 패턴 및 상기 제1 절연 패턴 사이에 보이드가 생략(void-free)될 수 있다.
실시예에 따르면, 상기 제3 절연 패턴은 상기 기판의 상기 제2 영역의 상기 도전 패턴들 및 상기 제4 절연 패턴 사이로 연장될 수 있다.
실시예에 따르면, 상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 층간 절연막 및 상기 제1 절연 패턴 사이에 개재된 제5 내지 제8 절연 패턴들을 더 포함하되, 상기 제1 내지 제3 절연 패턴들은 상기 기판의 상기 제2 영역의 상기 도전 패턴들 및 상기 제4 절연 패턴 사이에 더 제공될 수 있다.
실시예에 따르면, 상기 제5 절연 패턴은 상기 제1 영역의 상기 도전 패턴들의 상면들과 물리적으로 접촉하고, 상기 제5 절연 패턴은 실질적으로 산소를 포함하지 않을 수 있다.
실시예에 따르면, 상기 제4 절연 패턴은 상기 에어갭 및 상기 제1 층간 절연막 사이에 제공될 수 있다.
본 발명에 따르면, 반도체 장치는 기판; 상기 기판 상에 배치되며, 개구부를 갖는 층간 절연막; 상기 개구부의 바닥면 및 측벽 상에 제공되는 배리어 패턴; 상기 개구부 내에서 상기 배리어 패턴 상에 제공되며, 제1 부분 및 상기 제1 부분보다 높은 레벨의 상면을 갖는 제2 부분을 포함하는 금속 패턴, 상기 금속 패턴의 상기 제1 부분은 상기 배리어 패턴의 내측벽을 노출시키는 것; 및 상기 층간 절연막 및 상기 금속 패턴 상에 적층되는 제1 내지 제4 절연 패턴들을 포함하되, 상기 제1 절연 패턴의 하면은 상기 금속 패턴의 상기 제1 및 제2 부분들의 상기 상면들과 접촉할 수 있다.
실시예에 따르면, 상기 제1 절연 패턴의 상기 하면은 상기 배리어 패턴의 상기 내측벽과 접촉할 수 있다.
실시예에 따르면, 상기 금속 패턴 및 상기 제1 절연 패턴 사이에 보이드가 생략(void-free)될 수 있다.
실시예에 따르면, 평면적 관점에서, 상기 제1 부분은 상기 금속 패턴의 엣지 부분에 대응되고, 상기 제2 부분은 상기 금속 패턴의 중심 부분에 대응될 수 있다.
실시예에 따르면, 상기 제1 절연 패턴은 상기 금속 패턴의 상기 상면과 물리적으로 접촉하며, 실질적으로 산소를 포함하지 않을 수 있다.
실시예에 따르면, 상기 제1 층간 절연막은 상기 개구부의 일측에 에어갭을 가지고, 상기 제1 내지 제4 절연 패턴들은 상기 층간 절연막 및 상기 에어갭 사이에 제공될 수 있다.
본 발명에 따르면, 반도체 장치는 기판; 상기 기판 상에 배치되는 제1 층간 절연막; 상기 제1 층간 절연막 내에 제공되고, 그들 사이에 에어갭을 갖는 도전 패턴들; 상기 제1 층간 절연막 상에 제공되며, 상기 도전 패턴들의 상면들을 덮는 제1 절연 패턴; 상기 제1 절연 패턴 상의 제2 절연 패턴; 상기 제2 절연 패턴 상의 제3 절연 패턴; 상기 제3 절연 패턴 상의 제4 절연 패턴; 및 상기 제4 절연 패턴 상의 제2 층간 절연막을 포함하되, 상기 제1 내지 제4 절연 패턴들은 상기 도전 패턴들 사이에서 상기 제1 층간 절연막 및 상기 에어갭 사이에 제공될 수 있다.
실시예에 따르면, 상기 제4 절연 패턴 및 상기 제2 층간 절연막 사이에 상기 에어갭이 제공될 수 있다.
실시예에 따르면, 상기 제1 층간 절연막은 상기 도전 패턴들 사이에 리세스부를 가지고, 상기 제1 내지 제4 절연 패턴들은 상기 리세스부의 바닥면 및 측벽 상으로 연장되며, 상기 리세스부 내에 상기 에어갭이 제공될 수 있다.
실시예에 따르면, 상기 제1 절연 패턴은 알루미늄 질화물, 실리콘 질화물, 및/또는 실리콘 탄화질화물을 포함하고, 상기 제2 절연 패턴은 실리콘 탄화질화물(SiCN) 및/또는 산소가 도핑된 실리콘 탄화물(oxygen doped silicon carbide, SiCO)을 포함할 수 있다.
본 발명에 따르면, 층간 절연막에 포함된 산소 및/또는 수분은 절연 패턴들 사이의 계면을 통과하기 어려울 수 있다. 제1 내지 제4 절연 패턴들에 의해 금속 패턴의 손상이 방지될 수 있다. 제1 절연 패턴은 금속 패턴의 상면과 물리적으로 접촉할 수 있다. 제1 절연 패턴은 산소를 포함하지 않아, 금속 패턴이 산화되지 않을 수 있다. 제1 내지 제4 절연 패턴들의 두께들의 합은 비교적 작은 값을 가질 수 있다. 따라서, 제1 도전 패턴 및 제2 도전 패턴 사이의 기생 캐피시턴스가 감소하고, 반도체 장치의 RC 지연 현상이 개선될 수 있다. 제1 절연 패턴 및 금속 패턴 사이에 보이드가 형성되지 않아, 반도체 장치의 신뢰성이 향상될 수 있다
도 1은 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅱ선을 따라 자른 단면이다
도 3은 도 2의 Ⅲ영역을 확대 도시하였다.
도 4a, 도 4b, 및 도 4d 내지 4h는 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도들이다.
도 4c는 도 4b의 Ⅳ영역을 확대 도시하였다.
도 5는 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 6은 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 7은 실시예에 따른 반도체 장치를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술 되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1 및 도 2를 참조하면, 기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 기판(100)은 반도체 기판, 가령 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄(SiGe) 기판일 수 있다. 기판(100)의 내부에는 트랜지스터(transistor)들 및/또는 메모리 셀(memory cell)들을 포함하는 집적 회로(미도시)가 제공될 수 있다.
제1 층간 절연막(200)이 기판(100) 상에 제공될 수 있다. 제1 층간 절연막(200)은 배선간 절연막(Inter-Metal Dielectric; IMD)일 수 있다. 제1 층간 절연막(200)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및/또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 제1 층간 절연막(200)은 대략 2 내지 대략 3의 유전 상수를 가질 수 있다.
제1 도전 패턴들(300)이 제1 층간 절연막(200) 내에 제공될 수 있다. 제1 각각의 도전 패턴들(300)은 제1 배리어 패턴(310) 및 제1 금속 패턴(320)을 포함할 수 있다. 예를 들어, 제1 금속 패턴(320)은 구리 또는 텅스텐, 보다 바람직하게는 구리를 포함할 수 있다. 제1 배리어 패턴 (310)은 제1 금속 패턴(320)의 바닥면 및 측벽을 따라 제공될 수 있다. 제1 배리어 패턴(310)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 코발트(Co), 루테늄(Ru), 및/또는 이들의 조합을 포함할 수 있다. 제1 도전 패턴 (300)은 콘텍 플러그(미도시)에 의해 기판(100) 내의 트랜지스터 또는 집적 회로들(미도시)과 연결될 수 있다.
에어갭(AR)이 기판(100)의 제2 영역(R2)의 제1 층간 절연막(200) 내에서 제1 도전 패턴들(300) 사이에 제공될 수 있다. 에어갭(AR)은 공기를 포함할 수 있는데, 공기는 제1 층간 절연막(200)보다 낮은 유전상수(예를 들어, 대략 1.0006)를 가질 수 있다. 에어갭(AR)에 의해 제1 도전 패턴들(300) 사이의 기생 캐패시턴스가 감소하여, 반도체 장치(1)의 신뢰성이 향상될 수 있다.
제1 내지 제4 절연 패턴들(410, 420, 430, 440)이 제1 층간 절연막(200) 및 제1 도전 패턴들(300) 상에 배치될 수 있다. 제1 절연 패턴(410)이 기판(100)의 제1 영역(R1)의 제1 도전 패턴들(300)의 상면들(300a)을 덮을 수 있다. 제1 절연 패턴(410)은 질소를 함유하나, 실질적으로 산소를 함유하지 않는 절연 물질을 포함할 수 있다. 본 명세서 산소를 포함하지 않는다는 것은 실질적으로 산소를 포함하지 않는 것, 즉, 공정상 의도적으로 산소를 포함시키지 않는 것을 의미할 수 있다. 예를 들어, 제1 절연 패턴(410)은 알루미늄 질화물, 실리콘 질화물, 및/또는 실리콘 탄화질화물을 포함할 수 있다.
제2 절연 패턴(420)은 제1 절연 패턴(410) 상에 배치될 수 있다. 제2 절연 패턴(420)은 제1 절연 패턴(410)과 다른 물질을 포함하여, 제1 절연 패턴(410) 및 제2 절연 패턴(420) 사이에 계면이 형성될 수 있다. 제2 절연 패턴(420)은 낮은 유전 상수, 예를 들어, 약 4 내지 약 5의 유전 상수를 가질 수 있다. 예를 들어, 제2 절연 패턴(420)은 실리콘 탄화질화물(SiCN) 및/또는 산소가 도핑된 실리콘 탄화물(oxygen doped silicon carbide, SiCO)을 포함할 수 있다.
제3 절연 패턴(430)은 기판(100)의 제1 영역(R1)에서 제2 절연 패턴(420) 상에 배치될 수 있다. 제3 절연 패턴(430)은 기판(100)의 제2 영역(R2)으로 연장되어, 제2 영역(R2)의 제1 층간 절연막(200) 및 제1 도전 패턴들(300) 상에 제공될 수 있다. 제3 절연 패턴(430)은 제1 도전 패턴들(300)의 상면들 및 측벽들 상에 제공될 수 있다. 제3 절연 패턴(430)은 에어갭(AR) 및 상기 에어갭(AR)과 인접한 제1 도전 패턴들(300) 사이 그리고 제1 층간 절연막(200) 및 에어갭(AR) 사이에 배치될 수 있다. 실시예에 따르면, 제1 증간 절연막(200)은 에어갭(AR) 및 제1 도전 패턴들(300) 사이로 더 연장될 수 있다. 제3 절연 패턴(430)은 기판(100)의 제1 영역(R1)에서보다 기판(100)의 제2 영역(R2)에서 더 낮은 레벨에 배치될 수 있다. 예를 들어, 기판(100)의 제1 영역(R1)의 제1 도전 패턴들(300) 상의 제3 절연 패턴(430)은 기판(100)의 제2 영역(R2)의 제1 도전 패턴들(300) 상의 제3 절연 패턴(430)보다 낮은 레벨에 배치된 하면(430b)을 가질 수 있다. 제3 절연 패턴(430)은 제2 절연 패턴(420)과 다른 물질을 포함하여, 제2 절연 패턴(420) 및 제3 절연 패턴(430) 사이에 계면이 형성될 수 있다. 제3 절연 패턴(430)은 질소를 포함하나, 실질적으로 산소를 포함하지 않을 수 있다. 예를 들어, 제3 절연 패턴(430)은 알루미늄 질화물, 실리콘 질화물, 및/또는 실리콘 탄화질화물을 포함할 수 있다.
제4 절연 패턴(440)은 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에 제공되며, 제3 절연 패턴(430) 상에 배치될 수 있다. 제4 절연 패턴(440)은 제3 절연 패턴(430)과 다른 물질을 포함하여, 제3 절연 패턴(430) 및 제4 절연 패턴(440) 사이에 계면이 형성될 수 있다. 제4 절연 패턴(440)은 낮은 유전 상수, 예를 들어, 약 4 내지 약 5의 유전 상수를 가질 수 있다. 예를 들어, 제2 절연 패턴(420)은 실리콘 탄화질화물(SiCN) 및/또는 산소가 도핑된 실리콘 탄화물(oxygen doped silicon carbide, SiCO)을 포함할 수 있다. 일 예로, 제3 절연 패턴(430) 및 제4 절연 패턴(440)은 각각 제1 절연 패턴(410) 및 제2 절연 패턴(420)과 동일한 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제2 층간 절연막(500)이 제4 절연 패턴(440) 상에 배치될 수 있다. 제2 층간 절연막(500)은 제1 내지 제4 절연 패턴들(410, 420, 430, 440)보다 낮은 유전율을 가질 수 있다. 예를 들어, 제2 층간 절연막(500)은 대략 2 내지 대략 3의 유전 상수를 가질 수 있다. 제2 층간 절연막(500)은 제1 층간 절연막(200)과 동일 또는 유사한 물질을 포함할 수 있다. 에어갭(AR)은 기판(100)의 제2 영역(R2)에서 제4 절연 패턴(440) 및 제2 층간 절연막(500) 사이에 제공될 수 있다.
제2 도전 패턴(600)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2)의 제2 층간 절연막(500) 내에 제공될 수 있다. 제2 도전 패턴(600)은 제2 배리어 패턴(610) 및 제2 금속 패턴(620)을 포함할 수 있다. 제2 배리어 패턴(610)은 제1 배리어 패턴(310)의 예에서 설명한 물질들 중에서 어느 하나를 포함할 수 있다. 제2 금속 패턴(620)은 제1 금속 패턴(320)의 예에서 설명한 물질, 예를 들어, 구리를 포함할 수 있다.
실시예에 따르면, 기판(100)의 제2 영역(R2)은 생략될 수 있다.
도 3은 도 2의 Ⅲ영역을 확대 도시하였다. 이하, 절연 패턴들에 대하여 보다 상세하게 설명한다. 도 3에서는 단수개의 제1 금속 패턴(320)에 대하여 기술하나, 이에 한정되지 않는다.
도 3을 도 2와 함께 참조하면, 제1 및 제2 층간 절연막들(200, 500)은 수분 및/또는 산소(501)를 포함할 수 있다. 제1 금속 패턴(320)의 측면 및 바닥면은 제1 배리어 패턴(310)에 의해 보호될 수 있다. 절연 패턴들(410, 420, 430, 440)이 생략된 경우, 제2 층간 절연막(500)이 제1 금속 패턴(320)의 상면(320a)과 접촉할 수 있다. 제1 금속 패턴(320)에 포함된 금속 물질이 제2 층간 절연막(500)에 포함된 수분 및/또는 산소(501)와 반응하여, 제1 금속 패턴(320)의 상부가 손상(예를 들어, 산화)될 수 있다.
본 발명에 따라 제조된 반도체 장치(1)에서, 절연 패턴들(410, 420, 430, 440)은 제1 금속 패턴(320) 및 제2 층간 절연막(500) 사이에 개재될 수 있다. 제1 금속 패턴(320)은 제1 절연 패턴(410)에 덮여, 제2 층간 절연막(500)과 접촉하지 않을 수 있다. 제1 절연 패턴(410)이 산소를 포함하지 않아, 제1 금속 패턴(320)은 제1 절연 패턴(410)에 의해 산화되지 않을 수 있다. 제1 금속 패턴(320)의 손상이 방지되어, 반도체 장치(1)의 신뢰성이 향상될 수 있다.
서로 인접한 어느 두 개의 절연 패턴들(410, 420, 430, 440)은 서로 다른 구조를 가질 수 있다. 절연 패턴들(410, 420, 430, 440) 사이의 계면의 구조는 인접한 절연 패턴들(410, 420, 430, 440)의 구조와 다를 수 있다. 예를 들어, 제3 및 제4 절연 패턴들(430, 440) 사이의 계면에서 원소들의 결합은 제3 절연 패턴(430) 내에서의 원소들의 결합 및 제4 절연 패턴(440) 내에서 원소들의 결합과 다를 수 있다. 도 3의 화살표로 도시한 바와 같이, 수분 및/또는 산소(501)의 이동 통로는 제1 내지 제4 절연 패턴들(410, 420, 430, 440) 내에서 서로 다를 수 있다. 수분 및/또는 산소(501)는 제4 절연 패턴(440) 내를 통과하는 것보다 제3 절연 패턴(430) 및 제4 절연 패턴(440) 사이의 계면을 통과하는 것이 더 어려울 수 있다. 수분 및/또는 산소(501)는 제3 절연 패턴(430) 및 제4 절연 패턴(440) 사이에 남아 있을 수 있다. 마찬가지로, 수분 및/또는 산소(501)는 제1 내지 제3 절연 패턴들(410, 420, 430) 사이 그리고 제4 절연 패턴(440) 및 제2 층간 절연막(500) 사이에 남아 있을 수 있다. 절연 패턴들(410, 420, 430, 440) 및 그들 사이의 계면의 수가 증가할수록, 제1 금속 패턴(320)의 산화가 보다 방지될 수 있다. 실시예에 따르면, 적어도 4개 이상의 절연 패턴들(410, 420, 430, 440)이 제공되어, 제1 금속 패턴(320)의 산화가 더 방지될 수 있다.
제2 내지 제4 절연 패턴들(420, 430, 440)이 생략된 경우, 제1 절연 패턴(410)은 비교적 두꺼울 수 있다. 예를 들어, 제1 절연 패턴(410)은 대략 125A 이상의 두께를 가질 수 있다. 제1 절연 패턴(410)이 125A보다 얇은 두께(D1)를 가지는 경우(D1), 제1 절연 패턴(410)은 제2 층간 절연막(500)에 의한 제1 금속 패턴(320)의 산화를 방지하기 불충분할 수 있다. 실시예에 따르면, 제2 내지 제4 절연 패턴들(420, 430, 440)이 제1 절연 패턴(410) 상에 더 형성됨에 따라, 제1 내지 제4 절연 패턴(440)의 두께들(D1, D2, D3, D4)의 합이 제2 내지 제4 절연 패턴들(420, 430, 440)이 생략된 경우의 제1 절연 패턴(410)의 두께(D1)보다 얇을 수 있다. 예를 들어, 제1 내지 제4 절연 패턴들(410, 420, 430, 440)의 두께들(D1, D2, D3, D4)의 합은 대략 1A 내지 60A, 보다 상세하게, 1A 내지 45A 이하일 수 있다. 제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 제2 층간 절연막(500)보다 높은 유전율을 가질 수 있다. 제1 내지 제4 절연 패턴(440)의 두께들(D1, D2, D3, D4)의 합이 감소할수록, 제1 도전 패턴(300) 및 제2 도전 패턴(600) 사이의 기생 캐패시턴스가 감소할 수 있다. 본 발명에 따르면, 제2 내지 제4 절연 패턴들(420, 430, 440) 중에서 적어도 하나, 예를 들어, 제2 내지 제4 절연 패턴들(420, 430, 440)은 비교적 낮은 유전율을 가져, 제1 도전 패턴(300) 및 제2 도전 패턴(600) 사이의 기생 캐패시턴스가 더욱 감소할 수 있다. 반도체 장치(1)의 RC 지연(RC delay) 현상이 개선되어, 반도체 장치(1)의 신뢰성이 더욱 향상될 수 있다.
다시 도 2를 참조하면, 제3 절연 패턴(430)은 기판(100)의 제2 영역(R2)의 제1 금속 패턴(320)의 상면(320a)과 물리적으로 접촉할 수 있다. 제3 절연 패턴(430)은 실질적으로 산소를 포함하지 않아, 제1 금속 패턴(320)의 산화를 방지할 수 있다. 제4 절연 패턴(440)은 제3 절연 패턴(430)과 다른 물질을 포함하여, 제3 및 제4 절연 패턴들(430, 440) 사이에 계면이 형성될 수 있다. 제2 층간 절연막(500)에 포함된 수분 및/또는 산소는 제3 및 제4 절연 패턴들(430, 440) 사이 그리고 제4 절연 패턴(440) 및 제2 층간 절연막(500) 사이에 남아 있을 수 있다. 제3 및 제4 절연 패턴들(430, 440)에 의해, 기판(100)의 제2 영역(R2)의 제1 금속 패턴(320)의 산화가 방지될 수 있다.
이하, 실시예들에 따른 반도체 장치의 제조방법을 설명한다.
도 4a, 도 4b, 및 도 4d 내지 4h는 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도들로, 각각 도 1 의 Ⅰ-Ⅱ선을 따른 단면들에 대응된다. 도 4c는 도 4b의 Ⅳ영역을 확대 도시하였다.
도 4a를 참조하면, 제1 개구부들(210)을 갖는 제1 층간 절연막(200)이 기판(100) 상에 형성될 수 있다. 제1 개구부들(210)은 식각 공정에 의해 제1 층간 절연막(200) 내에 형성될 수 있다. 배리어막(311)이 제1 층간 절연막(200) 상면 상 및 제1 개구부들(210) 내에 형성될 수 있다. 예를 들어, 배리어막(311)은 제1 개구부들(210)의 바닥면, 제1 개구부들(210)의 측벽, 및 제1 층간 절연막(200)의 상면을 덮을 수 있다. 배리어막(311)은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 코발트, 루테늄, 및/또는 이들의 조합을 포함할 수 있다. 금속층(321)이 제1 층간 절연막(200)의 상면 상에 형성되어, 제1 개구부들(210)를 채울 수 있다. 금속층(321)은 배리어막(311)을 덮을 수 있다. 일 예로, 금속층(321)은 금속, 예를 들어, 구리를 전해도금하여 형성될 수 있다.
도 4b를 도 4a와 함께 참조하면, 배리어막(311) 및 금속층(321)이 평탄화되어, 제1 배리어 패턴(310) 및 제1 금속 패턴(320)이 제1 개구부(210) 내에 형성될 수 있다. 예를 들어, 배리어막(311) 및 금속층(321)은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 평탄화될 수 있다. 평탄화 공정은 제2 층간 절연막(500)의 상면이 노출될 때까지 진행되어, 제1 도전 패턴들(300)이 제1 개구부들(210) 내에 한정될 수 있다. 각각의 제1 도전 패턴들(300) 각각은 제1 배리어 패턴(310) 및 제1 금속 패턴(320)을 포함할 수 있다.
제1 및 제2 절연 패턴들(410, 420)이 제1 층간 절연막(200) 및 제1 도전 패턴들(300) 상에 형성될 수 있다. 제1 및 제2 절연 패턴들(410, 420)은 도1 및 도 2에서 설명한 바와 동일 또는 유사한 물질을 포함할 수 있다. 제2 절연 패턴(420)은 제1 절연 패턴(410) 상에 증착될 수 있다. 제1 및 제2 절연 패턴들(410, 420) 사이의 계면의 구조는 제1 절연 패턴(410) 및 제2 절연 패턴(420)의 구조와 다르게 형성될 수 있다. 이하, 도 4c를 참조하여, 제1 금속 패턴(320) 및 제1 절연 패턴(410)의 형성에 대하여 보다 상세하게 설명한다.
도 4c를 도 4a 및 도 4b와 함께 참조하면, 적어도 하나의 제1 금속 패턴(310)은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 제2 부분(P2)보다 제1 배리어 패턴(310)의 내측벽(310c)에 인접한 부분일 수 있다. 예를 들어, 평면적 관점에서, 제1 부분(P1)은 제1 금속 패턴(320)의 엣지에 대응되고, 제2 부분(P2)은 제1 금속 패턴(320)의 중심에 대응될 수 있다. 제1 도전 패턴들(300)의 형성 공정에서, 갈바닉 부식(Galvanic corrosion)에 의해 배리어막(311)에 인접한 금속층(321)은 배리어막(311)으로부터 이격된 금속층(321)보다 빠르게 연마될 수 있다. 이에 따라, 제1 금속 패턴(320)의 제1 부분(P1)의 상면(320a)은 제1 금속 패턴(320)의 제2 부분(P2)의 상면(320a) 및 제1 배리어 패턴(310)의 상면(310a)보다 낮은 레벨에 제공될 수 있다. 예를 들어, 제1 부분(P1) 및 제2 부분(P2)에서 제1 금속 패턴(320)의 상면(320a)들의 최대 높이 차이(A)는 대략 1nm 내지 10nm일 수 있다.
제1 절연 패턴(410)이 낮은 스텝 커버리지(step coverage)를 가지는 경우, 보이드(미도시)가 제1 금속 패턴(320)의 제1 부분(P1)의 상면(320a) 및 제1 절연 패턴(410)의 하면(410b) 사이에 형성될 수 있다. 실시예에 따르면, 제1 절연 패턴(410)은 양호한 스텝 커버리지를 가져, 제1 금속 패턴(320)을 밀봉시킬 수 있다. 예를 들어, 제1 절연 패턴(410)의 하면(410b)은 제1 금속 패턴(320)의 제1 및 제2 부분들(P1, P2) 의 상면(320a) 및 제1 금속 패턴(320)에 의해 노출된 제1 배리어 패턴(310)의 내측벽(310c)과 물리적으로 접촉할 수 있다. 이에 따라, 제1 금속 패턴(320) 및 제1 절연 패턴(410) 사이에 보이드가 형성되지 않아, 반도체 장치(1)의 신뢰성이 향상될 수 있다.
도 4d를 참조하면, 기판(100)의 제2 영역(R2) 상의 제1 및 제2 절연 패턴들(410, 420)이 제거되어, 제2 절연 패턴(420)은 기판(100)의 제2 영역(R2)의 제1 층간 절연막(200)을 노출시킬 수 있다. 제1 층간 절연막(200)이 플라즈마 처리되어, 손상된 층간 절연막(211)이 기판(100)의 제2 영역(R2) 상에 형성될 수 있다. 플라즈마 처리는 200℃ 내지 400℃의 온도 및 2 Torr 내지 8Torr 의 압력 조건에서 진행될 수 있다. 일 예로, 제1 층간 절연막(200)은 실리콘 탄화 산화물(SixCyOy)을 포함할 수 있다. 상기 플라즈마 처리에 의해, 제1 층간 절연막(200)에 포함된 실리콘 탄화 산화물(SixCyOy)의 결합이 깨어질 수 있다. 이 때, 제2 절연 패턴(420)은 제1 층간 절연막(200)을 플라즈마로부터 보호할 수 있다.
도 4e를 참조하면, 손상된 층간 절연막(도 4d의 211)이 제거되어, 기판(100)의 제2 영역(R2)에 리세스부(220)가 형성될 수 있다. 제1 도전 패턴(300)은 복수로 제공되며, 리세스부(220)는 제1 도전 패턴들(300) 사이에 배치될 수 있다. 예를 들어, 손상된 층간 절연막(211)은 불산(HF)을 이용하는 습식 식각에 의해 제거될 수 있다. 그러나, 손상된 층간 절연막(211)의 제거 방법은 이에 제한되지 않는다. 제1 및 제2 절연 패턴들(410, 420)은 제거되지 않고 남을 수 있다.
도 4f를 참조하면, 제3 절연 패턴(430)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에 증착될 수 있다. 이 때, 제2 및 제3 절연 패턴들(420, 430) 사이의 계면의 구조는 제1 절연 패턴(420) 및 제2 절연 패턴(430)의 구조와 다르게 형성될 수 있다. 제3 절연 패턴(430)은 기판(100)의 제1 영역(R1)의 제2 절연 패턴(420) 상에 배치되며, 기판(100)의 제2 영역(R2)의 제1 도전 패턴들(300)의 상면들(300a)을 덮을 수 있다. 제3 도전 패턴(800)은 양호한 스텝 커버리지를 가져, 제1 층간 절연막(200)의 리세스부(220) 내로 연장될 수 있다. 예를 들어, 제3 도전 패턴(800)은 리세스부(220)의 바닥면(220b) 및 측벽(220c)을 덮을 수 있다. 기판(100)의 제2 영역(R2)에서 제3 절연 패턴(430)은 제1 금속 패턴(320)을 밀봉시켜, 제3 절연 패턴(430) 및 제1 금속 패턴(320) 사이에 보이드가 형성되지 않을 수 있다. 예를 들어, 도 4c에서 설명한 바와 같이 제1 도전 패턴들(300)은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제3 절연 패턴(430)의 하면(430b)은 제1 금속 패턴(320)의 제1 및 제2 부분들(도 4c의 P1, P2)의 상면(320a) 및 제1 금속 패턴(320)에 의해 노출된 제1 배리어 패턴(310)의 내측벽(도 4c의 310c)과 물리적으로 접촉할 수 있다. 제4 절연 패턴(440)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에 증착되어, 제3 절연 패턴(430)을 덮을 수 있다. 이 때, 제3 및 제4 절연 패턴들(430, 440) 사이의 계면의 구조는 제2 절연 패턴(430) 및 제4 절연 패턴(440)의 구조와 다르게 형성될 수 있다
제2 층간 절연막(500)이 제4 절연 패턴(440) 상에 형성될 수 있다. 제2 층간 절연막(500)은 낮은 스텝 커버리지를 가져, 리세스부(220)의 상부를 막을 수 있다. 이에 따라, 에어갭(AR)이 기판(100)의 제2 영역(R2)의 제1 도전 패턴들(300) 사이에서, 제4 절연 패턴(440) 및 제2 층간 절연막(500) 사이에 형성될 수 있다. 마스크 패턴(550)이 제2 층간 절연막(500) 상에 형성될 수 있다. 마스크 패턴(550)은 금속 물질, 예를 들어, 티타늄 산화물, 티타늄 질화물 및/또는 텅스텐을 포함할 수 있으나, 이에 제한되지 않는다.
도 4g를 도 1과 함께 참조하면, 제2 개구부(510)가 마스크 패턴(550)을 사용한 식각 공정에 의해 제2 층간 절연막(500)내에 형성될 수 있다. 제2 개구부(510)는 듀얼 다마신 공정에 의해 형성될 수 있다. 예를 들어, 제2 개구부(510)은 건식 식각 공정에 의해 형성될 수 있으나, 이에 제한되지 않는다. 제2 개구부(510)는 비아홀(511) 및 트렌치(512)를 포함할 수 있다. 비아홀(511)은 제2 층간 절연막(500)의 하부에 제공되며, 제1 절연 패턴(410)을 노출시킬 수 있다. 트렌치(512)는 제2 층간 절연막(500)의 상부에 제공되어, 비아홀(511)과 연결될 수 있다. 제2 개구부(510)의 식각 공정에서, 제1 내지 제3 절연 패턴들(410, 420, 430) 중 어느 하나는 상기 제2 층간 절연막(500)에 대해 식각 선택성을 가질 수 있다. 예를 들어, 제1 절연 패턴(410)은 제2 층간 절연막(500)에 대해 식각 선택성을 가져, 제1 절연 패턴(410)은 제거되지 않고 남아 있을 수 있다. 제1 절연 패턴(410)에 의해 제1 도전 패턴들(300)은 식각 공정에 노출되지 않을 수 있다. 이에 따라, 제1 도전 패턴들(300)의 손상이 방지되어, 반도체 장치(1)의 신뢰성이 향상될 수 있다. 도시된 바와 달리, 비아홀(511)은 제2 절연 패턴(420) 또는 제3 절연 패턴(430)을 노출시킬 수 있다. 이후, 마스크 패턴(550) 및 제2 개구부(510) 내의 제1 절연 패턴(410)이 제거되어, 제2 개구부(510)가 제1 도전 패턴들(300)의 상면들(300a)을 노출시킬 수 있다. 예를 들어, 마스크 패턴(5500 및 제1 절연 패턴(410)은 습식 식각 공정에 의해 제거될 수 있으나, 이에 제한되지 않는다. 마스크 패턴(550)이 제거됨에 따라, 제2 개구부(510)의 깊이 및 종횡비가 감소할 수 있다.
도 4h를 참조하면, 제2 도전 패턴(600)이 제2 개구부(510) 내에 형성될 수 있다. 제2 도전 패턴(600)은 제2 배리어 패턴(610) 및 제2 금속 패턴(620)을 포함할 수 있다. 제2 도전 패턴(600)은 제2 개구부(510) 내에 배치될 수 있다. 비아홀(511) 내에 제공된 제2 도전 패턴(600)의 부분은 비아(via)로 기능을 하며, 트렌치(512) 내에 제공된 제2 도전 패턴(600)의 부분은 배선으로 기능할 수 있다. 제2 개구부(510)가 낮은 종횡비를 가져, 제2 금속 패턴(620)이 제2 개구부(510) 내부를 양호하게 채울 수 있다. 이에 따라, 제2 금속 패턴(620)은 그 내부에 보이드 또는 심(seam)을 갖지 않을 수 있다. 지금까지 설명한 예에 의해 반도체 장치(1)의 제조가 완성될 수 있다.
도 5는 실시예에 따른 반도체 장치를 도시한 단면도로, 도 1 의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 도 1과 함께 참조하면, 반도체 장치(2)는 기판(100), 제1 층간 절연막(200), 제1 도전 패턴들(300), 제1 내지 제4 절연 패턴들(410, 420, 430, 440), 제2 층간 절연막(500), 제2 도전 패턴(600)을 가질 수 있다. 기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 에어갭(AR)이 기판(100)의 제2 영역(R2)의 제1 도전 패턴들(300) 사이에 제공될 수 있다.
제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 기판(100)의 제1 영역(R1)의 제1 층간 절연막(200) 및 제1 도전 패턴들(300) 상에 제공될 수 있다. 반면, 제1 내지 제3 절연 패턴들(410, 420, 430)은 기판(100)의 제2 영역(R2) 상에 제공되지 않을 수 있다. 제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 각각 도 1 및 도 2의 예에서 설명한 바와 같은 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(410)은 질소를 포함하되, 실질적으로 산소를 포함하지 않을 수 있다.
제4 절연 패턴(440)은 기판(100)의 제2 영역(R2)으로 연장되어, 제2 영역(R2)의 제1 층간 절연막(200), 제1 도전 패턴들(300)의 상면들(300a), 및 제1 도전 패턴들(300)의 측벽들(300c) 상에 제공될 수 있다. 제4 절연 패턴(440)은 에어갭(AR) 및 제1 층간 절연막(200) 사이에 배치될 수 있다. 제4 절연 패턴(440)은 제1 금속 패턴(320)의 상면(320a)과 물리적으로 접촉할 수 있다. 제4 절연 패턴(440)은 질소를 함유하는 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연 패턴(440)은 알루미늄 질화물, 실리콘 질화물, 및/또는 실리콘 탄화질화물을 포함할 수 있다. 제4 절연 패턴(440)은 실질적으로 산소를 포함하지 않아, 제1 금속 패턴(320)의 산화를 방지할 수 있다. 제4 절연 패턴(440)은 제2 층간 절연막(500)에 포함된 산소 및/또는 수분으로부터 제1 금속 패턴(320)을 보호할 수 있다. 제4 절연 패턴(440)은 양호한 스텝 커버리지를 가져, 기판(100)의 제2 영역(R2)의 제1 금속 패턴(320) 및 제4 절연 패턴(440) 사이에 보이드가 형성되지 않을 수 있다. 도 4c의 제1 절연 패턴(410)의 예에서 설명한 바와 같이, 제4 절연 패턴(440)의 하면(440b)은 기판(100)의 제2 영역(R2)의 제1 금속 패턴(320)의 상면(320a) 및 제1 금속 패턴(320)에 의해 노출된 제1 배리어 패턴(310)의 내측벽(도 4c의 310c)과 접촉할 수 있다.
반도체 장치(2)는 도 4a 내지 도 4h의 예에서 설명한 바와 동일 또는 유사한 방법에 의해 형성될 수 있다. 예를 들어, 제1 및 제2 절연 패턴들(410, 420)은 도 4b와 동일한 방법에 의해 형성될 수 있다. 이 때, 제3 절연 패턴(430)은 도 4b의 제2 절연 패턴(420) 상에 더 형성될 수 있다. 기판(100)의 제2 영역(R2) 상의 제1 내지 제3 절연 패턴들(410, 420, 430)은 도 4d의 플라즈마 처리 공정 이전에 제거될 수 있다. 제3 절연 패턴(430)은 플라즈마 처리 공정에서 기판(100)의 제2 영역(R2)의 제1 층간 절연막(200)을 노출시킬 수 있다. 제4 절연 패턴(440)은 도 4f에서 설명한 바와 동일 또는 유사한 방법에 의해 형성될 수 있다.
도 6은 실시예에 따른 반도체 장치를 도시한 단면도로, 도 1 의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 도 1과 함께 참조하면, 반도체 장치(3)는 기판(100), 제1 층간 절연막(200), 제1 도전 패턴들(300), 제1 내지 제8 절연 패턴들(410, 420, 430, 440, 450, 460, 470, 480), 제2 층간 절연막(500), 제2 도전 패턴(600)을 가질 수 있다. 에어갭(AR)이 기판(100)의 제2 영역(R2)의 제1 도전 패턴들(300) 사이에 제공될 수 있다.
제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 기판(100)의 제1 영역(R1)의 제1 층간 절연막(200) 및 제1 도전 패턴들(300) 상에 제공될 수 있다. 제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 기판(100)의 제2 영역(R2) 상으로 연장되지 않을 수 있다. 제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 각각 도 1 및 도 2의 예에서 설명한 바와 동일한 물질을 포함할 수 있다.
제5 내지 제8 절연 패턴들(450, 460, 470, 480)은 기판(100)의 제2 영역(R2)의 제1 층간 절연막(200), 제1 도전 패턴들(300)의 상면들(300a), 및 제1 도전 패턴들(300)의 측벽들(300c) 상에 제공될 수 있다. 제5 내지 제8 절연 패턴들(450, 460, 470, 480)은 에어갭(AR) 및 상기 에어갭(AR)과 인접한 제1 도전 패턴들(300) 사이 그리고 에어갭(AR) 및 제1 층간 절연막(200) 사이에 배치될 수 있다. 제5 내지 제8 절연 패턴들(450, 460, 470, 480)은 각각 제1 내지 제4 절연 패턴들(410, 420, 430, 440)과 동일 또는 유사한 물질들을 포함할 수 있다. 예를 들어, 제5 절연 패턴(450)은 알루미늄 질화물, 실리콘 질화물, 및/또는 실리콘 탄화질화물을 포함할 수 있다. 제5 절연 패턴(450)은 실질적으로 산소를 포함하지 않아, 제1 금속 패턴(320)의 산화를 방지할 수 있다. 제5 절연 패턴(450)은 양호한 스텝 커버리지를 가져, 도 4c의 제1 절연 패턴(410)의 예에서 설명한 바와 같이 제5 절연 패턴(450) 및 제1 금속 패턴(320) 사이에 보이드가 형성되지 않을 수 있다. 제5 내지 제8 절연 패턴들(450, 460, 470, 480)은 제2 층간 절연막(500)에 포함된 산소 및/또는 수분으로부터 제1 금속 패턴(320)을 보호할 수 있다. 제5 내지 제8 절연 패턴들(450, 460, 470, 480)의 두께들의 합은 대략 1A 내지 60A, 보다 상세하게, 1A 내지 45A 이하일 수 있다.
반도체 장치(3)는 도 4a 내지 4h의 예에서 설명한 바와 유사한 방법에 의해 형성될 수 있다. 예를 들어, 제1 및 제2 절연 패턴들(410, 420)은 도 4b와 동일한 방법에 의해 형성될 수 있다. 이 때, 제3 및 제4 절연 패턴들(430, 440)은 도 4b의 제2 절연 패턴(420) 상에 더 형성될 수 있다. 기판(100)의 제2 영역(R2) 상의 제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 도 4d의 플라즈마 처리 공정 이전에 제거될 수 있다. 제4 절연 패턴(440)은 도 4d의 플라즈마 처리 공정에서 기판(100)의 제1 영역(R1)의 제1 층간 절연막(200)의 손상을 방지할 수 있다. 제5 내지 제8 절연 패턴들(450, 460, 470, 480)은 도 4f의 제3 및 제4 절연 패턴들(430, 440)의 예에서 설명한 바와 같이 형성될 수 있다.
도 7은 실시예에 따른 반도체 장치를 도시한 단면도로, 도 1 의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7을 도 1과 함께 참조하면, 반도체 장치(4)는 기판(100), 제1 층간 절연막(200), 제1 도전 패턴들(300), 제1 내지 제4 절연 패턴들(410, 420, 430, 440), 제2 층간 절연막(500), 제2 도전 패턴(600)을 가질 수 있다. 에어갭(AR)이 기판(100)의 제2 영역(R2)의 제1 도전 패턴들(300) 사이에 제공될 수 있다. 제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 도 1 내지 도 3에서 설명한 바와 동일하며, 도 4a 내지 4h의 예에서 설명한 바와 같이 형성될 수 있다. 이와 달리, 제1 내지 제4 절연 패턴들(410, 420, 430, 440)은 도 5 또는 도 6에서 설명한 바와 동일할 수 있다.
제1 내지 제4 절연층들(710, 720, 730, 740)이 제2 층간 절연막(500) 상에 제공될 수 있다. 제3 층간 절연막(800)이 제4 절연층(740) 상에 배치될 수 있다. 제3 도전 패턴(900)이 제3 층간 절연막(800) 내에 형성될 수 있다. 제3 도전 패턴(900)은 제3 배리어 패턴(910) 및 제3 금속 패턴(920)을 포함할 수 있다. 제3 도전 패턴(900)이 형성되는 위치는 조절될 수 있다.
제1 내지 제4 절연층들(710, 720, 730, 740)은 제3 층간 절연막(800)에 포함된 수분 및/또는 산소에 의해 제2 도전 패턴(600)이 손상되는 것을 방지할 수 있다. 제1 내지 제4 절연층들(710, 720, 730, 740)의 두께들의 합은 대략 1A 내지 60A, 보다 상세하게, 1A 내지 45A 이하일 수 있다. 이에 따라, 제2 도전 패턴(600) 및 제3 도전 패턴(900) 사이의 캐패시턴스가 감소하여, 반도체 장치(4)의 RC 지연 현상이 개선될 수 있다.

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판 상에 배치되며, 개구부들을 갖는 제1 층간 절연막;
    상기 개구부들 내에 제공되는 도전 패턴들, 상기 기판의 상기 제2 영역에서 상기 도전 패턴들 사이에 에어갭이 제공되는 것;
    상기 기판의 상기 제1 영역의 상기 도전 패턴들 상에 적층된 제1 내지 제4 절연 패턴들; 및
    상기 제4 절연 패턴 상의 제2 층간 절연막을 포함하되,
    상기 제4 절연 패턴은 상기 제2 영역의 상기 도전 패턴들 상으로 연장되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제4 절연 패턴은 상기 제2 영역의 상기 도전 패턴들의 상면들 및 측벽들 상에 제공되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 층간 절연막은 상기 도전 패턴들 사이에 리세스부를 가지고,
    상기 제4 절연 패턴은 상기 리세스부의 바닥면 및 측벽 상에 배치되며,
    상기 리세스부 내에 상기 에어갭이 제공되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 에어갭은 상기 제4 절연 패턴 및 상기 제2 층간 절연막 사이에 제공되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제4 절연 패턴은 상기 제1 영역에서보다 상기 제2 영역에서 더 낮은 레벨에 배치된 하면을 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 각각의 도전 패턴들은:
    상기 개구부들의 바닥면들 및 측벽들 상에 제공된 배리어 패턴; 및
    상기 배리어 패턴 상의 금속 패턴을 포함하되,
    상기 금속 패턴의 제1 부분의 상면은 상기 금속 패턴의 제2 부분의 상기 상면 및 상기 배리어 패턴의 상면보다 더 낮은 레벨에 배치되며, 상기 제1 부분은 상기 제2 부분보다 상기 배리어 패턴의 측벽과 인접한 반도체 장치.
  7. 제6 항에 있어서,
    상기 금속 패턴 및 상기 제1 절연 패턴 사이에 보이드가 생략된(void-free) 반도체 장치.
  8. 제1 항에 있어서,
    상기 제3 절연 패턴은 상기 기판의 상기 제2 영역의 상기 도전 패턴들 및 상기 제4 절연 패턴 사이로 연장되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판의 상기 제1 영역 상에 제공되고, 상기 제1 층간 절연막 및 상기 제1 절연 패턴 사이에 개재된 제5 내지 제8 절연 패턴들을 더 포함하되,
    상기 제1 내지 제3 절연 패턴들은 상기 기판의 상기 제2 영역의 상기 도전 패턴들 및 상기 제4 절연 패턴 사이에 더 제공되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제5 절연 패턴은 상기 제1 영역의 상기 도전 패턴들의 상면들과 물리적으로 접촉하고, 상기 제5 절연 패턴은 산소를 포함하지 않는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제4 절연 패턴은 상기 에어갭 및 상기 제1 층간 절연막 사이에 제공되는 반도체 장치.
  12. 기판;
    상기 기판 상에 배치되며, 개구부를 갖는 층간 절연막;
    상기 개구부의 바닥면 및 측벽 상에 제공되는 배리어 패턴;
    상기 개구부 내에서 상기 배리어 패턴 상에 제공되며, 제1 부분 및 상기 제1 부분보다 높은 레벨의 상면을 갖는 제2 부분을 포함하는 금속 패턴, 상기 금속 패턴의 상기 제1 부분은 상기 배리어 패턴의 내측벽을 노출시키는 것; 및
    상기 층간 절연막 및 상기 금속 패턴 상에 적층되는 제1 내지 제4 절연 패턴들을 포함하되,
    상기 제1 절연 패턴의 하면은 상기 금속 패턴의 상기 제1 및 제2 부분들의 상기 상면들과 접촉하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 절연 패턴의 상기 하면은 상기 배리어 패턴의 상기 내측벽과 접촉하는 반도체 장치.
  14. 제12 항에 있어서,
    상기 금속 패턴 및 상기 제1 절연 패턴 사이에 보이드가 생략된(void-free) 반도체 장치.
  15. 제12 항에 있어서,
    평면적 관점에서, 상기 제1 부분은 상기 금속 패턴의 엣지 부분에 대응되고, 상기 제2 부분은 상기 금속 패턴의 중심 부분에 대응되는 반도체 장치.
  16. 제12 항에 있어서,
    상기 제1 절연 패턴은 상기 금속 패턴의 상기 상면과 물리적으로 접촉하며, 산소를 포함하지 않는 반도체 장치.
  17. 제12 항에 있어서,
    상기 제1 층간 절연막은 상기 개구부의 일측에 에어갭을 가지고,
    상기 제1 내지 제4 절연 패턴들은 상기 층간 절연막 및 상기 에어갭 사이에 제공되는 반도체 장치.
  18. 기판;
    상기 기판 상에 배치되는 제1 층간 절연막;
    상기 제1 층간 절연막 내에 제공되고, 그들 사이에 에어갭을 갖는 도전 패턴들;
    상기 제1 층간 절연막 상에 제공되며, 상기 도전 패턴들의 상면들을 덮는 제1 절연 패턴;
    상기 제1 절연 패턴 상의 제2 절연 패턴;
    상기 제2 절연 패턴 상의 제3 절연 패턴;
    상기 제3 절연 패턴 상의 제4 절연 패턴; 및
    상기 제4 절연 패턴 상의 제2 층간 절연막을 포함하되,
    상기 제1 내지 제4 절연 패턴들은 상기 도전 패턴들 사이에서 상기 제1 층간 절연막 및 상기 에어갭 사이에 제공되는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제4 절연 패턴 및 상기 제2 층간 절연막 사이에 상기 에어갭이 제공되는 반도체 장치.
  20. 제18 항에 있어서,
    상기 제1 층간 절연막은 상기 도전 패턴들 사이에 리세스부를 가지고,
    상기 제1 내지 제4 절연 패턴들은 상기 리세스부의 바닥면 및 측벽 상으로 연장되며,
    상기 리세스부 내에 상기 에어갭이 제공되는 반도체 장치.
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