KR102199128B1 - 반도체 장치 - Google Patents

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KR102199128B1
KR102199128B1 KR1020140039504A KR20140039504A KR102199128B1 KR 102199128 B1 KR102199128 B1 KR 102199128B1 KR 1020140039504 A KR1020140039504 A KR 1020140039504A KR 20140039504 A KR20140039504 A KR 20140039504A KR 102199128 B1 KR102199128 B1 KR 102199128B1
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Abstract

구리가 포함된 도전층 구조를 구비하는 반도체 장치는 기판 상에 차례로 적층된 하부 층간 절연층, 스토퍼층, 및 상부 층간 절연층을 포함한다. 하부 층간 절연층 내에는 제1 하부 도전층 및 제2 하부 도전층이 서로 분리되어 제공된다. 상부 층간 절연층 및 스토퍼층을 관통하며, 제1 하부 도전층과 연결되는 제1 상부 비아 플러그, 및 제2 하부 도전층과 연결되는 제2 상부 비아 플러그가 제공된다. 제1 상부 비아 플러그와 제2 상부 비아 플러그 사이에서 층간 절연층 및 스토퍼층을 관통하며, 하부 층간 절연층 내로 연장되는 적어도 하나의 라인 형의 쉴드 비아 플러그가 제공된다. 쉴드 비아 플러그는 전기적으로 플로팅된다.

Description

반도체 장치 {A Semiconductor Device}
본 발명은 반도체 장치에 관한 것으로, 구리를 포함하는 도전층 구조를 구비하는 반도체 장치에 관한 것이다.
점차 고성능화되고 있는 반도체 장치에서 사용되고 있는 도전층들의 저항은, 패턴의 미세화와 더불어, 낮아지고 있다. 이에 따라, 반도체 장치의 배선을 위한 도전층들은 금속을 사용하고 있다. 특히, 금속 중에서도 저항이 낮은 구리가 주목받고 있다. 그러나, 구리는 전자적 마이그레이션 현상 때문에 적용에 애로점 있어, 구리의 전자적 마이그레이션에 의한 확산을 방지하기 위한 방법들이 강구되고 있다.
본 발명이 해결하고자 하는 일 과제는, 층간 절연층과 스토퍼층 간의 계면에서의 갭을 통하여 구리 확산으로 도전층들이 단락되는 불량을 방지하기 위한 구조를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 메인 칩을 둘러싸는 칩 가드링으로부터 메인 칩 영역으로 구리가 확산되는 불량을 방지하기 위한 구조를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 의한 반도체 장치는, 기판 상에 차례로 적층된 하부 층간 절연층, 제1 스토퍼층, 및 상부 층간 절연층; 상기 하부 층간 절연층 내에 배치되며, 옆으로 분리된(laterally separated) 제1 하부 도전층 및 제2 하부 도전층; 상기 상부 층간 절연층 및 상기 제1 스토퍼 층을 관통하며, 상기 제1 하부 도전층과 연결되는 제1 상부 비아 플러그, 및 상기 제2 하부 도전층과 연결되는 제2 상부 비아 플러그; 및 상기 제1 상부 비아 플러그와 상기 제2 상부 비아 플러그 사이에서 상기 제1 스토퍼층을 관통하며, 상기 상부 절연층으로부터 상기 하부 층간 절연층 으로 연장되는 적어도 하나의 쉴드 비아 플러그를 포함하되, 상기 쉴드 비아 플러그는 평면도로 볼 때 라인 형의 패턴이며 도전막을 포함하고 전기적으로 플로팅될 수 있다.
상기 장치는 상기 상부 층간 절연층 상에 각각 배치되며 상기 제1 상부 비아 플러그와 연결되는 제1 상부 도전층, 상기 제2 상부 비아 플러그와 연결되는 제2 상부 도전층, 및 상기 쉴드 비아 플러그와 연결되는 제3 상부 도전층을 더 포함할 수 있다.
상기 쉴드 비아 플러그는 상기 제2 상부 비아 플러그의 측벽 및 상기 제2 하부 도전층의 적어도 일부의 측벽을 둘러쌀 수 있다.
상기 제1 하부 도전층 및 제2 하부 도전층은 구리를 포함할 수 있다.
상기 쉴드 비아 플러그는 도전막과 적어도 그 측벽에 배치되는 비아 절연막을 포함할 수 있다.
상기 쉴드 비아 플러그는 도전막과 상기 도전막 아래에 배치된 비아 절연막을 포함할 수 있다.
상기 하부 층간 절연층은 상기 기판 상에 차례로 적층된 제1 층간 절연층, 제2 스토퍼층, 및 상기 제2 스토퍼층과 상기 제1 스토퍼층 사이의 제2 층간 절연층을 포함할 수 있다.
상기 쉴드 비아 플러그는 상기 제1 스토퍼층, 상기 제2 층간 절연층, 및 상기 제2 스토퍼층을 관통하며, 상기 상부 층간 절연층으로부터 상기 제1 층간 절연층 내로 연장될 수 있다.
상기 장치는 상기 하부 층간 절연층 내에 배치되고, 상기 제1 하부 도전층과 연결되는 제1 하부 비아 플러그 및 상기 제2 하부 도전층과 연결되는 제2 하부 비아 플러그를 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 다른 실시예에 의한 반도체 장치는 메인 칩 영역, 스크라이브 레인 영역, 및 상기 메인 칩 영역과 상기 스크라이브 레인 영역 사이의 칩 경계 영역을 포함하는 기판; 상기 기판 상에 제공된 스토퍼층을 포함하는 복수의 층간 절연층들; 상기 메인 칩 영역에 제공된 상기 복수의 층간 절연층들 내에 배치되는 도전 구조체; 상기 칩 경계 영역에 제공된 상기 복수의 층간 절연층들 내에 배치되며 상기 메인 칩 영역을 연속적으로 둘러싸며 상기 기판과 연결되는 칩 가드링; 및 상기 메인 칩 영역을 연속적으로 둘러싸며, 상기 칩 가드링과 상기 메인 칩 영역 사이에 배치되고, 상기 복수의 층간 절연층들 중 상기 적어도 하나의 스토퍼층을 포함하는 일부를 관통하며, 상기 기판과 이격되는 쉴드 비아 플러그를 포함하되, 상기 쉴드 비아 플러그는 도전물질을 포함하며, 전기적으로 플로팅될 수 있다.
상기 쉴드 비아 플러그는 복수로 상기 칩 경계 영역에 배치될 수 있다.
상기 칩 가드링 및 상기 도전 구조체는 구리를 포함하는 도전층을 포함할 수 있다.
상기 층간 절연층은 상기 기판 상에 차례로 적층된 하부 층간 절연층, 제1 스토퍼층 및 상부 층간 절연층을 포함하되, 상기 쉴드 비아 플러그는 상기 제1 스토퍼층을 관통하고, 상기 상부 층간 절연층으로부터 상기 하부 층간 절연층 내로 연장될 수 있다.
상기 도전 구조체 및 상기 칩 가드링은 각각 상기 하부 층간 절연층 내에 배치되며 차례로 적층된 하부 비아 플러그와 하부 도전층, 상기 상부 층간 절연층과 상기 제1 스토퍼층을 관통하며 상기 하부 도전층과 연결되는 상부 비아 플러그, 및 상기 상부 층간 절연층 상에 배치되며 상기 상부 비아 플러그와 연결되는 상부 도전층을 포함할 수 있다.
상기 복수의 층간 절연층들은 상기 기판 상에 차례로 적층된 제1 층간 절연층, 제1 스토퍼층, 제2 층간 절연층, 제2 스토퍼층, 및 제3 층간 절연층을 포함하되, 상기 쉴드 비아 플러그는 상기 제3 층간 절연층, 및 제2 스토퍼층, 제2 층간 절연층, 제1 스토퍼층을 관통하고, 상기 제1 층간 절연층 내로 연장될 수 있다.
상기 도전 구조체 및 상기 칩 가드링은 각각 상기 제1 층간 절연층 및 상기 제1 스토퍼 층 내에 배치된 하부 비아 플러그, 상기 하부 비아 플러그와 연결되며 상기 제2 층간 절연층 내에 배치된 하부 도전층, 상기 하부 도전층과 연결되며 상기 제2 스토퍼층과 상기 제3 절연층을 관통하는 상부 비아 플러그, 및 상기 상부 비아 플러그와 연결되며 상기 제3 층간 절연층 상에 배치된 상부 도전층을 포함할 수 있다.
상기 쉴드 비아 플러그는 도전막과 적어도 그 측벽에 배치되는 비아 절연막, 또는 도전막과 그 아래에 배치된 비아 절연막을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 예시적인 실시예에 의한 반도체 장치는 메인 칩 영역, 스크라이브 레인 영역, 및 상기 메인 칩 영역과 상기 스크라이브 레인 영역 사이의 칩 경계 영역을 포함하는 기판, 상기 기판 상에 제공된 적어도 하나의 스토퍼층을 포함하는 복수의 층간 절연층, 상기 메인 칩 영역에 제공된 상기 복수의 층간 절연층들 내에 배치되며, 상기기판과 연결되는 제1 비아 하부 플러그, 상기 제1 하부 비아 플러그와 연결되며, 상기 제1 하부 플러그 상에 배치된 제1 도전층, 및 상기 제1 도전층과 연결되며, 상기 제1 도전층 상에 배치된 제1 상부 플러그를 포함하는 도전 구조체, 상기 칩 경계 영역에 제공된 상기 복수의 층간 절연층들 내에 배치되며 상기 메인 칩 영역을 연속적으로 둘러싸며, 상기 기판과 연결되는 제2 하부 비아 플러그, 상기 제2 하부 비아 플러그와 연결되며, 상기 제2 하부 비아 플러그 상에 배치된 제2 도전층, 및 상기 제2 도전층과 연결되며, 상기 제2 도전층 상에 배치된 제2 상부 비아 플러그를 포함하는 칩 가드링, 및 상기 도전 구조체을 연속적으로 둘러싸며 상기 칩 가드링과 상기 도전 구조체 사이에 배치되고, 상기 복수의 층간 절연층들 중 상기 적어도 하나의 스토퍼층을 포함하는 일부를 관통하며 상기 기판과 이격되는 쉴드 비아 플러그를 포함하고, 상기 쉴드 비아 플러그는 상기 제2 상부 비아 플러그와 동일한 도전물질을 포함하며 전기적으로 플로팅될 수 있다.
상기 쉴드 비아 플러그는 상기 제 2 도전층의 상면 보다 낮은 하면을 가질 수있다.
상기 쉴드 비아 플러그의 상면은 상기 제 2 상부 비아 플러그의 상면과 실질적으로 동일 평면 상에 있고, 상기 쉴드 비아 플러그의 높이는 상기 제2 상부 비아 플러그의 높이보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 의한 반도체 장치는 스토퍼층과 층간 절연층 사이의 계면이 들떠 생긴 갭을 통한 구리의 확산을 차단하여 도전층들 간의 전기적 단락을 효과적으로 방지할 수 있다.
도 1은 본 발명의 일 실시예들에 의한 반도체 장치를 개략적으로 도시한 평면도이다.
도 2a는 도 1의 I-I'선을 따라 자른 본 발명의 일 실시예들에 의한 반도체 장치를 개략적으로 도시한 단면도이고, 도 2b는 도 2a의 "A" 부분의 확대도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 변형예를 도시한 평면도이다.
도 4 내지 도 9는 도 1의 I-I' 선을 따라 자른 것으로, 본 발명의 다른 실시예들에 의한 반도체 장치들을 개략적으로 도시한 단면도들이다.
도 10, 및 도 11은 본 발명의 또 다른 실시예들에 의한 반도체 장치를 개략적으로 도시한 단면도들이다.
도 12는 본 발명의 또 다른 실시예에 의한 반도체 장치를 개략적으로 도시한 평면도이다.
도 13 및 도 14는 도 12의 II-II' 선을 따라 자른 것으로, 본 발명의 또 다른 실시예들에 의한 반도체 장치들을 개략적으로 도시한 단면도들이다.
도 15 및 도 16은 본 발명의 또 다른 실시예들에 의한 반도체 장치들을 개략적으로 도시한 단면도들이다.
도 17 내지 도 21은 도 12의 II-II' 선을 따라 자른 본 발명의 또 다른 실시예들에 의한 반도체 장치들을 개략적으로 도시한 단면도들이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함한 전자 시스템을 보여주는 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 개략적으로 도시한 평면도이다. 도 2a는 본 발명의 일 실시예에 의한 반도체 장치를 개략적으로 도시한 단면도이고, 도 2b는 도 2a의 "A" 부분의 확대도이다. 도 3은 본 발명의 일 실시예에 의한 반도체 장치의 변형예를 도시한 개략적인 평면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 장치는, 기판(10) 상에 형성된 하부 층간 절연층(20), 제1 스토퍼층(32), 상부 층간 절연층(36), 제1 도전 구조체(60), 제2 도전 구조체(62), 및 제1 도전 구조체(60)와 제2 도전 구조체(62)의 사이의 쉴드 비아 구조체(64)를 포함할 수 있다. 기판(10)은 반도체 물질을 포함하는 기판일 수 있다. 반도체 물질은 예를 들면, 실리콘을 함유하는 물질을 포함할 수 있다. 기판(10)은 직접회로(미도시)를 포함할 수 있다. 직접 회로는 트랜지스터를 포함할 수 있다. 기판(10)은 적어도 하나의 절연막과 그 내부에 형성된 적어도 하나의 도전층 및 비아 플러그를 포함할 수 있다. 층간 절연층들(20, 36) 각각은 적층된 다수의 절연막들을 포함할 수 있다. 층간 절연층들(20, 36)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 예를 들면, 층간 절연층들(20, 26) 각각은 BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG(undoped silicate glass) 중에서 적어도 어느 하나로 형성될 수 있다. 층간 절연층들(20, 36)은 열 또는 플라즈마를 이용한 화학 증착 방법 또는 스핀 코팅 방법을 포함한 다양한 증착 방법으로 형성될 수 있다.
제1 스토퍼층(32)은 층간 절연층들(20, 36)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 제1 스토퍼층(32)은 상부 층간 절연층(36)의 식각 시 제1 및 제2 하부 도전층들(44a, 44b)의 식각을 방지하기 위한 식각 스토퍼 역할을 할 수 있다. 제1 스토퍼층(32)은 실리콘 산화막보다 단단한 절연물로 형성될 수 있다. 예를 들면, 제1 스토퍼층(32)은 실리콘 질화물, 실리콘 탄화 질화물, 또는 실리콘 산화 질화물을 포함할 수 있다. 층간 절연층들(20, 36)은 제1 스토퍼층(32) 보다 두껍게 형성될 수 있다.
제1 도전 구조체(60)는 차례로 적층된 제1 하부 비아 플러그(40a), 제1 하부 도전층(44a), 제1 상부 비아 플러그(48a), 및 제1 상부 도전층(56a)을 포함할 수 있다. 제2 도전 구조체(62)는 제2 하부 비아 플러그(40b), 제2 하부 도전층(44b), 제2 상부 비아 플러그(48b), 및 제2 상부 도전층(56b)을 포함할 수 있다. 제1 도전 구조체(62)와 제2 도전 구조체(60)는 도 1에 도시된 바와 같이 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제1 하부 비아 플러그(40a) 및 제1 하부 도전층(44a)은 하부 층간 절연층(20) 내에 배치될 수 있다. 제1 하부 비아 플러그(40a)는 기판(10)과 연결될 수 있다. 예를 들면, 제1 하부 비아 플러그(40a)는 기판(10)의 직접회로와 연결될 수 있다. 한편, 제1 하부 비아 플러그(40a)는 그 아래에 배치된 적어도 하나의 도전층 및 비아 플러그를 통해서 기판(10)의 직접회로와 연결될 수 있다. 제1 하부 도전층(44a)은 제1 하부 비아 플러그(40a)와 연결되며, 도 1에 도시된 바와 같이 제1 방향(D1)으로 신장되는 라인 형의 배선일 수 있다. 한편, 제1 하부 도전층(44a)은 제1 방향(D1)과 다른 방향으로 신장되는 배선일 수 있다. 제1 하부 도전층(44a)의 상면은 하부 층간 절연층(20)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 상부 비아 플러그(48a)가 상부 층간 절연층(36)과 제1 스토퍼층(32)을 관통하여 제1 하부 도전층(44a)과 연결될 수 있다. 예를 들면, 제1 상부 비아 플러그(48a)는 상부 층간 절연층(36) 및 제1 하부 도전층(44a) 상에 형성된 제1 스토퍼층(32)을 관통하여 형성된 제1 비아 트렌치(38a)에 도전막으로 채워져 형성될 수 있다. 상부 층간 절연층(36) 상에 제1 상부 비아 플러그(48a)와 연결되는 제1 상부 도전층(56a)이 형성될 수 있다. 도 1에 도시된 바와 같이 제1 상부 도전층(56a)은 제1 하부 도전층(44a) 보다 제1 방향(D1)으로 길게 형성된 배선일 수 있으나, 이에 한정되지 않고 제1 하부 도전층(44a) 보다 짧거나, 제1 방향(D1)과 다른 방향으로 신장되는 배선일 수 있다.
제2 도전 구조체(62)의 제2 하부 비아 플러그(40b) 및 제2 하부 도전층(44b)은 하부 층간 절연층(20) 내에 배치될 수 있다. 제2 하부 비아 플러그(40b)는 기판(10)과 연결될 수 있다. 예를 들면, 제2 하부 비아 플러그(40b)는 기판(10)에 형성된 직접회로와 연결될 수 있다. 한편, 제2 하부 비아 플러그(40b)는 그 아래에 배치된 적어도 하나의 도전층 및 비아 플러그를 통해서 기판(10)의 직접회로와 연결될 수 있다. 제2 하부 도전층(44b)은 제2 하부 비아 플러그(40b)와 연결되며, 도 1에서 도시된 바와 같이 제1 방향(D1)으로 신장되는 라인 형의 배선일 수 있으나, 이에 한정되지 않고 제1 방향(D2)과 다른 방향으로 신장되는 배선일 수 있다. 제2 하부 도전층(44b)의 상면은 하부 층간 절연층(20)의 상면과 실질적으로 공면을 이룰 수 있다. 제2 상부 비아 플러그(48b)가 상부 층간 절연층(36)과 제1 스토퍼층(32)을 관통하여 제2 하부 도전층(44b)과 연결될 수 있다. 예를 들면, 제2 상부 비아 플러그(48b)는 상부 층간 절연층(36) 및 제2 하부 도전층(44b) 상에 형성된 제1 스토퍼 층(32)을 관통하여 형성된 제2 비아 트렌치(38b)에 도전막으로 채워져 형성될 수 있다. 상부 층간 절연층(36) 상에 제2 상부 비아 플러그(48b)와 연결되는 제2 상부 도전층(56b)이 형성될 수 있다. 도 1에 도시된 바와 같이 제2 상부 도전층(56b)은 제2 하부 도전층(44b) 보다 제1 방향(D1)으로 길게 형성된 배선일 수 있으나, 이에 한정되지 않고 제2 하부 도전층(44b) 보다 짧거나, 제1 방향(D1)과 다른 방향으로 신장되는 배선일 수 있다.
제1 및 제2 도전 구조체들(60, 62)의 비아 플러그들(40a, 40b, 48a, 48b)은 홀 형상일 수 있다, 또한, 비아 플러그들(40a, 40b, 48a, 48b)은 도전막을 포함할 수 있다. 예를 들면, 도전막은 텅스텐(W)을 포함할 수 있다. 비아 플러그들(40a, 40b, 48a, 48b) 각각은 도전막을 둘러싸는 베리어막을 더 포함할 수 있다. 예를 들면, 베리어 막은 티타늄(Ti), 티타늄 질화물(TIN), 또는 텅스텐 질화물(WN)을 포함할 수 있다. 제1 도전 구조체(60)의 제1 하부 도전층(44a) 및 제2 도전 구조체(62)의 제2 하부 도전층(44b)은 금속 도전층일 수 있다. 예를 들면, 제1 및 제2 하부 도전층들(44a, 44b)은 구리(Cu)를 포함할 수 있다. 한편, 제1 및 제2 하부 도전층들(44a, 44b)은 티타늄(Ti), 티타늄 질화물(TiN), 또는 텅스텐 질화물(WN) 등과 같은 물질을 포함하는 베리어막을 더 포함할 수 있다, 제1 및 제2 하부 도전층들(44a, 44b)은 구리를 포함하므로 하부 층간 절연층(20)과 제1 스토퍼층(32) 사이의 계면에서 구리의 확산 방지가 요구될 수 있다. 산화물을 포함한 층간 절연층들(20, 36)과 질화물을 포함한 제1 스토퍼층(32) 사이에서의 열적 스트레스의 차이가 클 수 있다. 더구나, 제1 도전 구조체(60)의 제1 하부 도전층(44a)의 상면 또는 그것의 주변에서 제1 스토퍼층(32)의 접착력이 약화된다면, 도전 구조체들(60, 62)을 포함한 반도체 장치에 고온의 열적 스트레스가 가해질 때, 열적 스트레스 차이로 인하여 도 2b에서 보이는 바와 같이 제1 스토퍼층(32)이 들떠서 갭(33)이 발생할 수 있다. 이 갭(33)을 통해서 제1 하부 도전층(44a)의 구리가 확산되어, 제1 하부 도전층(44a)과 제2 하부 도전층(44b)이 서로 단락되는 전기적 불량이 발생할 수 있다. 이에 하부 층간 절연층(20)과 제1 스토퍼층(32) 간의 갭(33) 발생을 억제하고, 구리 확산을 차단하기 위하여 쉴드 비아 구조체(64)의 배치가 요구될 수 있다.
쉴드 비아 구조체(64)는 제2 방향(D2)으로 서로 분리된 제1 도전 구조체(60)와 제2 도전 구조체(62) 사이에 배치될 수 있다. 도 1 및 도 2a에는 제1 도전 구조체(60)와 제2 도전 구조체(62) 사이의 중앙부에 형성된 것으로 도시되었으나, 반드시 중앙에 도시되어야 하는 것은 아니다. 쉴드 비아 구조체(64)는 쉴드 비아 플러그(46)와 제3 상부 도전층(58)을 포함할 수 있다. 쉴드 비아 플러그(46)는 제1 상부 비아 플러그(48a)와 제2 상부 비아 플러그(48b) 사이의 상부 층간 절연층(36) 및 제1 스토퍼층(32)을 관통하여 하부 층간 절연층(20) 내로 연장되게 형성될 수 있다. 쉴드 비아 플러그(46)의 하면은 하부 층간 절연층(20)의 상면보다 낮을 수 있다. 따라서, 쉴드 비아 플러그(46)의 하면은 제1 하부 도전층(44a)의 상면 보다 낮을 수 있다. 쉴드 비아 플러그(46)는 도 1에서 보이는 바와 같이 평면도로 볼 때, 라인 형의 패턴으로 제1 방향(D1)으로 신장될 수 있다. 쉴드 비아 플러그(46)는 제1 하부 도전층(44a) 보다 길게 형성될 수 있다. 쉴드 비아 플러그(46)는 제3 비아 트렌치(40) 내에 형성될 수 있다, 제3 비아 트렌치(40)는 제1 비아 트렌치(38a)와 제2 비아 트렌치(38b) 사이의 상부 층간 절연층(36)과 제1 스토퍼 층(32)을 관통하고 하부 층간 절연층(20) 내로 연장하여 형성될 수 있다. 예를 들면, 제3 비아 트렌치(40)는 제1 및 제2 비아 트렌치들(38a, 38b)이 형성될 때 동일한 공정으로 동시에 형성될 수 있다. 제1 비아 트렌치(38a), 제2 비아 트렌치(38b), 및 제3 비아 트렌치(40)를 형성하기 위한 상부 층간 절연층(36) 및 제1 스토퍼층(32)에 대한 식각 공정 시에 과식각을 진행할 수 있다. 이 때, 제3 비아 트렌치(40)가 형성될 영역은 도전층이 없으므로 하부 층간 절연층(20)이 더 식각될 수 있다. 예를 들면, 하부 층간 절연층(20)은 제1 하부 도전층(44a)의 상면 보다 깊게 식각될 수 있다. 나아가, 하부 층간 절연층(20)은 제1 하부 도전층(44a)의 하면 보다 깊게 식각될 수 있다. 제3 비아 트렌치(40)는 구리 확산의 경로인 하부 층간 절연층(20)과 제1 스토퍼층(32) 간의 계면을 수직으로 관통하여 하부 층간 절연층(20) 내로 연장될 수 있다. 또한, 제3 비아 트렌치(40)는 제1 하부 도전층(44a) 보다 길게 제1 방향(D1)으로 형성될 수 있다. 쉴드 비아 플러그(46)는 제3 비아 트렌치(40)를 채우는 도전막을 포함할 수 있다. 쉴드 비아 플러그(46)의 도전막은 제1 및 제2 상부 비아 플러그들(48a, 48b)과 동일한 도전막일 수 있다. 즉, 쉴드 비아 플러그(46)는 텅스텐(W)을 포함할 수 있다. 또한, 쉴드 비아 플러그(46)는 도전막을 둘러싸는 베리어 막을 더 포함할 수 있다. 예를 들면, 베리어 막은 티타늄(Ti), 티타늄 질화물(TIN), 또는 텅스텐 질화물(WN)을 포함할 수 있다. 쉴드 비아 플러그(46)는 수직적으로 제1 스토퍼층(32)과 하부 절연층(20)의 계면을 관통하므로써 구리 확산의 경로인 갭(33)을 차단할 수 있다, 또한, 쉴드 비아 플러그(46)는 평면도로 볼 때 제1 하부 도전층(44a) 보다 길게 신장되는 패턴을 가짐으로 수평적으로 구리의 확산을 차단할 수 있다. 쉴드 비아 플러그(46)와 연결되는 제3 상부 도전층(58)이 상부 층간 절연층(36) 상에 형성될 수 있다. 제3 상부 도전층(58)은 쉴드 비아 플러그(46)와 동일한 방향으로 중첩되게 형성될 수 있다. 제3 상부 도전층(58)은 쉴드 비아 플러그(46)와 더불어 제1 스토퍼층(32)의 들뜸을 억제하기 위한 수단이 될 수 있다. 한편. 제3 상부 도전층(58)은 제1 상부 도전층(56a) 및 제2 상부 도전층(56b)과 더불어 동일한 공정으로 형성될 수 있다. 제1 내지 제3 상부 도전층들(56a, 56b, 58)은 금속 도전물질, 예를 들면, 알루미늄(Al), 또는 알루미늄 합금(Al-alloy)을 포함할 수 있다. 쉴드 비아 구조체(64)는 제3 상부 도전층(58)이 없이 쉴드 비아 플러그(46) 만 포함할 수 있다. 쉴드 비아 구조체(64)는 다른 도전 구조체들과 연결되지 않고, 전기적으로 플로팅되어 배선으로 사용되지 않는다. 따라서, 쉴드 비아 플러그(46)는 전기적으로 플로팅될 수 있다.
도 2a 및 도 3를 참조하면, 평면도로 볼 때, 쉴드 비아 구조체(64)는 제2 도전 구조체(62)를 둘러쌀 수 있다. 쉴드 비아 플러그(46)가 제2 도전 구조체(62)의 제2 상부 비아 플러그(48b)의 측벽 및 제2 하부 도전층(44b)의 적어도 일부를 연속적으로 둘러싸서 구리가 제2 하부 도전층(44b)으로 확산되는 것을 완전히 차단할 수 있다. 또한, 제3 상부 도전층(58)은 쉴드 비아 플러그(46)와 동일한 형태로 중첩하여 제2 도전 구조체(62)를 연속적으로 둘러쌀 수 있으나, 이에 한정되지 않고 제3 상부 도전층(58)은 쉴드 비아 플러그(46)와 중첩하여 비연속적으로 제2 도전 구조체(62)를 둘러쌀 수 있다. 한편, 제3 상부 도전층(58)은 상부 층간 절연층(36) 상에 형성되지 않을 수 있다.
도 4 내지 도 9는 도 1의 I-I'선을 따라 자른 본 발명의 다른 실시예들에 의한 반도체 장치들을 개략적으로 각각 도시한 단면도들이다. 이하 도 1 내지 도 3에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.
도 1 및 도 4를 참조하면, 반도체 장치는 쉴드 비아 도전막(46a) 및 그것과 접속하며, 그 아래에 배치된 쉴드 비아 절연막(46b)을 포함하는 쉴드 비아 플러그(46)를 포함할 수 있다. 쉴드 비아 도전막(46a)은 도전물질을 포함할 수 있다. 도전물질은 예를 들면, 텅스텐(W)일 수 있다. 쉴드 비아 절연막(46b)은 제3 비아 트렌치(40)의 하부에 형성될 수 있다. 쉴드 비아 절연막(46b)은 상부 층간 절연층(36)의 일부와 제1 스토퍼층(32)을 수직으로 관통하고, 하부 층간 절연층(20) 내로 연장되게 형성될 수 있다. 이에 따라, 제1 하부 도전층(44a)의 구리가 제1 스토퍼층(32)과 하부 층간 절연층(20) 사이의 계면을 따라 확산되는 것이 차단될 수 있다. 쉴드 비아 절연막(46b)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화 질확물, 실리콘 산화 질화물 또는 그 외 절연물로 형성될 수 있다. 그 외 절연물은 하프늄 산화물(HfO), 알루미나(Al2O3) 등의 산화물이거나, 붕소(B, boron), 인(P, phosphorous), 불소(F, fluorine) 등을 비롯한 기타 불순물들이 소량으로 함유된 실리콘 산화물로 형성될 수 있다. 제1 상부 비아 플러그(48a)의 측벽에는 제1 비아 절연막(47a)이 배치되고, 제2 상부 비아 플러그(48b)의 측벽에는 제2 비아 절연막(47b)이 배치될 수 있다, 예를 들면, 제1 비아 트렌치(38a)의 측벽을 따라 형성된 제1 비아 절연막(47a)은 제1 상부 비아 플러그(48a)의 측벽을 둘러싸며, 제2 비아 트렌치(38b)의 측벽을 따라 형성된 제2 비아 절연막(47b)은 제2 상부 비아 플러그(48b)의 측벽을 둘러쌀 수 있다. 쉴드 비아 플러그(46)의 폭은 제1 및 제2 하부 비아 플러그들(48a, 48b)의 폭보다 좁을 수 있다. 제1 비아 절연막(47a)과 제2 비아 절연막(47b)은 쉴드 비아 절연막(46b)과 동일한 공정으로 형성될 수 있다. 예를 들어, 제3 비아 트렌치(40)는 제1 및 제2 비아 트렌치들(38a, 38b)의 폭보다 좁게 형성되고, 트렌치들(38a, 38b, 40) 내에 절연막이 형성될 수 있다. 이 때, 제3 비아 트렌치(40)는 절연막으로 채워지고, 제1 및 제2 비아 트렌치들(38a, 38b)들 내벽에는 일정한 두께로 절연막이 형성될 수 있다. 트렌치들(38a, 38b, 40) 내의 절연막을 식각하여, 제1 비아 트렌치(38a)의 측벽에 제1 비아 절연막(47b), 제2 비아 트렌치(38b)의 측벽에 제2 비아 절연막(47b), 및 제3 비아 트렌치(40)의 하부를 채우는 쉴드 비아 절연막(46b)을 형성할 수 있다. 이어서 각 트렌치들(38a, 38b, 40)을 도전막으로 채워, 제1 및 제2 상부 비아 플러그들(48a, 48b), 및 쉴드 비아 도전막(46a)을 형성할 수 있다.
도 1 및 도 5를 참조하면, 반도체 장치는 쉴드 비아 도전막(46a) 및 그것과 접속하며, 그 측벽에 배치되는 쉴드 비아 절연막(46b)을 포함하는 쉴드 비아 플러그(46)를 포함할 수 있다. 쉴드 비아 절연막(46b)은 쉴드 비아 도전막(46a)을 둘러쌀 수 있다. 쉴드 비아 도전막(46a)은 금속 도전물질을 포함할 수 있다. 금속 도전물질은 예를 들면 텅스텐(W)일 수 있다. 쉴드 비아 절연막(46b)은 제3 비아 트렌치(40)의 측벽에 형성될 수 있다. 쉴드 비아 절연막(46b)과 쉴드 비아 도전막(46a)은 상부 층간 절연층(36)과 제1 스토퍼층(32)을 수직으로 관통하고, 하부 층간 절연층(20) 내로 연장되게 형성될 수 있다. 이에 따라, 제1 하부 도전층(44a)의 구리가 제1 스토퍼층(32)과 하부 층간 절연층(20) 사이의 계면을 따라 확산되는 것이 차단될 수 있다. 한편, 제2 하부 도전층(44b)의 구리가 제1 스토퍼층(32)과 하부 층간 절연층(20) 사이의 계면을 따라 확산되는 것도 차단될 수 있다. 쉴드 비아 절연막(46b)은 도 4를 참조하여 설명한 바와 같은 동일 물질일 수 있다. 제1 상부 비아 플러그(48a)의 측벽에는 제1 비아 절연막(47a)이 배치되고, 및 제2 상부 비아 플러그(48b)의 측벽에는 제2 비아 절연막(47b)이 배치될 수 있다, 예를 들면, 제1 비아 트렌치(38a)의 측벽을 따라 형성된 제1 비아 절연막(47a)은 제1 상부 비아 플러그(48a)의 측벽을 둘러싸며, 제2 비아 트렌치(38b)의 측벽을 따라 형성된 제2 비아 절연막(47b)은 제2 상부 비아 플러그(48b)의 측벽을 둘러쌀 수 있다. 제1 비아 절연막(47a)과 제2 비아 절연막(47b)은 쉴드 비아 절연막(46b)과 동일한 공정으로 형성될 수 있다. 예를 들어, 제1 및 제2 비아 트렌치들(38a, 38b)과 그들 사이에 제3 비아 트렌치(40)을 형성하고, 트렌치들(38a, 38b, 40) 내에 절연막을 형성할 수 있다. 이 때, 트렌치들((38a, 38b, 40) 각각의 내벽에는 일정한 두께로 절연막이 형성될 수 있다. 트렌치들(38a, 38b, 40) 내의 절연막을 식각하여, 제1 비아 트렌치(38a)에는 제1 비아 절연막(47a), 제2 비아 트렌치(38b)에는 제2 비아 절연막(47b), 및 제3 비아 트렌치(40)에는 쉴드 비아 절연막(46b)을 형성할 수 있다. 이어서 각 트렌치들(38a, 38b, 40)을 도전막으로 채워, 제1 및 제2 상부 비아 플러그들(48a, 48b), 및 쉴드 비아 도전막(46a)을 형성할 수 있다.
도 1 및 도 6을 참조하면, 반도체 장치는, 기판(10) 상에 형성된 하부 층간 절연층(20), 제1 스토퍼층(32), 상부 층간 절연층(36), 제1 도전 구조체(60), 제2 도전 구조체(62), 및 제1 도전 구조체(60)와 제2 도전 구조체(62)의 사이의 쉴드 비아 구조체(64)를 포함할 수 있다. 하부 층간 절연층(20)은 제1 층간 절연층(22), 제2 스토퍼층(26), 및 제2 층간 절연층(30)을 포함할 수 있다. 제1 층간 절연층(22) 및 상부 층간 절연층(36)은 각각 적층된 다수의 절연막들을 포함할 수 있다. 제1 도전 구조체(60), 및 제2 도전 구조체(62)는 제1 층간 절연층(22), 제2 스토퍼층(26), 제2 층간 절연층(30), 제1 스토퍼층(32), 및 상부 층간 절연층(36) 내에 배치될 수 있다.
층간 절연층들(22, 30, 36) 및 스토퍼층들(26, 32)은 도 2a에서 설명한 바와 같은 절연물질을 포함할 수 있다. 층간 절연층들(22, 30, 36)은 스토퍼층들(26, 32) 보다 두껍게 형성될 수 있다. 또한, 제1 및 제2 도전 구조체들(60, 62), 및 쉴드 비아 구조체(64)도 도 2a에서 설명된 바와 같은 동일한 도전물질을 포함할 수 있다.
제1 도전 구조체(60)는 차례로 적층된 제1 하부 비아 플러그(40a), 제1 하부 도전층(44a), 제1 상부 비아 플러그(48a), 및 제1 상부 도전층(56a)을 포함할 수 있다. 제2 도전 구조체(62)는 제2 하부 비아 플러그(40b), 제2 하부 도전층(44b), 제2 상부 비아 플러그(48b), 및 제2 상부 도전층(56b)을 포함할 수 있다. 제1 도전 구조체(60)의 제1 하부 비아 플러그(40a) 및 제2 도전 구조체(62)의 제2 하부 비아 플러그(40b)는 제2 스토퍼층(26)과 제1 층간 절연층(22)을 수직으로 관통할 수 있다. 제1 도전 구조체(60)의 제1 하부 도전층(44a)과 제2 도전 구조체(62)의 제2 하부 도전층(44b)은 제2 층간 절연층(30) 내에 배치되며, 제1 스토퍼층(32)과 제2 스토퍼층(26) 사이에 형성될 수 있다. 즉, 제1 및 제2 하부 도전층들(44a, 44b)의 상면은 제1 스토퍼층(32)과 접하며 제2 층간 절연층(30)의 상면과 실질적으로 공면을 이룰 수 있다. 또한, 제1 및 제2 하부 도전층들(44a, 44b)의 하면은 제2 스토퍼층(26)과 접하며 제2 층간 절연층(30)의 하면과 실질적으로 공면을 이룰 수 있다. 제2 층간 절연층(30)과, 제1 및 제2 스토퍼층들(32, 26) 사이의 계면들을 통해 제1 하부 도전층(44a)으로부터 구리가 확산되는 것을 차단하기 위해, 쉴드 비아 구조체(64)가 제공될 수 있다. 쉴드 비아 구조체(64)는 상부 층간 절연층(36)과 제1 스토퍼층(32)를 관통하여 하부 층간 절연층(20) 내로 연장되는 쉴드 비아 플러그(46)와 상부 층간 절연층(36) 상에 배치된 제3 상부 도전층(58)을 포함할 수 있다. 예를 들면, 쉴드 비아 플러그(46)는 상부 층간 절연층(36), 제1 스토퍼층(32), 제2 층간 절연층(30), 제2 스토퍼층(26)을 수직으로 관통하고 제1 층간 절연층(22) 내로 연장되어 스토퍼층들(26, 32)과 제2 층간 절연층(30) 사이의 계면을 차단할 수 있다. 쉴드 비아 플러그(46)는 도 1에서 도시된 바와 같이 라인 형으로 연장되는 패턴일 수 있다. 쉴드 비아 플러그(46)의 하면은 제1 하부 및 제2 도전층들(44a, 44b)의 하면보다 낮을 수 있다. 쉴드 비아 구조체(64)는 제3 상부 도전층(58)이 없이 쉴드 비아 플러그(46) 만 포함할 수 있다. 쉴드 비아 구조체(64)는 다른 도전 구조체들과 연결되지 않고, 전기적으로 플로팅되어 배선으로 사용되지 않는다. 따라서, 쉴드 비아 플러그(46)는 전기적으로 플로팅될 수 있다. 제1 및 제2 상부 비아 플러그들(48a, 48b)들은 동일 공정으로 형성될 수 있다. 쉴드 비어 플러그(46)는 제1 및 제2 상부 비아 플러그들(48a, 48b)과 달리 다른 공정으로 형성될 수 있다. 예를 들면, 쉴드 비아 플러그(46)는 제1 및 제2 상부 비아 플러그들(48a, 48b) 보다 먼저 형성되거나, 나중에 형성될 수 있다. 제1 내지 제3 상부 도전층들(55a, 56b, 58)은 동일공정으로 형성될 수 있다.
도 1 및 도 7을 참조하면, 반도체 장치는 상부 층간 절연층(36)의 일부를 수직으로 관통하는 쉴드 비아 도전막(46a)과 그 아래에 배치되며, 상부 층간 절연층(36)의 일부 및 제1 및 제2 스토퍼층들(26, 32)과 그들 사이의 제2 층간 절연층(30)을 관통하고 제1 층간 절연층(22) 내로 연장되는 쉴드 비아 절연막(46b)을 포함하는 쉴드 비아 플러그(46)를 포함할 수 있다. 쉴드 비아 절연막(46b)은 스토퍼층들(26, 32)과 제2 층간 절연층(30) 사이의 계면들을 통한 구리 확산을 차단할 수 있다. 쉴드 비아 절연막(46b)을 포함하는 쉴드 비아 플러그(46)는 전기적으로 플로팅될 수 있으나, 이에 한정되지 않고 전기적 배선으로도 사용될 수 있다. 제1 상부 플러그(48a) 측벽에 제1 비아 절연막(47a)이 배치되고, 제2 상부 플러그(48b) 측벽에 제2 비아 절연막(47b)이 배치될 수 있다.
도 1 및 도 8을 참조하면, 반도체 장치는 쉴드 비아 도전막(46a) 및 그것과 접속하며, 그 측벽에 배치되는 쉴드 비아 절연막(46b)을 포함하는 쉴드 비아 플러그(46)를 포함할 수 있다. 쉴드 비아 절연막(46a)은 쉴드 비아 도전막(46b)을 둘러쌀 수 있다. 쉴드 비아 절연막(46b) 및 쉴드 비아 도전막(46a)은 상부 층간 절연층(36), 제1 및 제2 스토퍼 층들(26, 32), 그 들 사이의 제2 층간 절연층(30)을 수직으로 관통하며 제1 층간 절연층(22) 내로 연장할 수 있다. 쉴드 비아 절연막(46b)과 쉴드 비아 도전막(46a)은 제2 층간 절연층(30)과 스토퍼층들(26, 32) 사이의 계면들을 통한 구리의 확산을 차단할 수 있다. 쉴드 비아 절연막(46b)을 포함하는 쉴드 비아 플러그(46)는 전기적으로 플로팅될 수 있으나, 이에 한정되지 않고 전기적 배선으로 사용될 수 있다. 한편, 제1 상부 비아 플러그(48a)의 측벽에는 제1 비아 절연막(47a)이 배치되고, 제2 상부 비아 플러그(48b)의 측벽에는 제2 비아 절연막(47b)이 배치될 수 있다.
도 1 및 도 9를 참조하면, 반도체 장치는 쉴드 비아 도전막(46a) 및 그것과 접속하며, 그 측벽 및 하면에 배치되는 쉴드 비아 절연막(46b)을 포함하는 쉴드 비아 플러그(46)를 포함할 수 있다. 쉴드 비아 절연막(46b)은 쉴드 비아 도전막(46a)의 측벽 및 하면을 둘러쌀 수 있다. 쉴드 비아 절연막(46b) 및 쉴드 비아 도전막(46a)은 상부 층간 절연층(36), 제1 및 제2 스토퍼층들(26, 32), 그 들 사이의 제2 층간 절연층(30)을 수직으로 관통하며 제1 층간 절연층(22) 내로 연장할 수 있다. 쉴드 비아 절연막(46b)과 쉴드 비아 도전막(46a)은 제2 층간 절연층(30)과 스토퍼층들(26, 32) 사이의 계면들을 통한 구리의 확산을 차단할 수 있다. 쉴드 비아 절연막(46b)을 포함하는 쉴드 비아 플러그(46)는 전기적으로 플로팅될 수 있으나, 이에 한정되지 않고 전기적 배선으로 사용될 수 있다. 한편, 제1 및 제2 상부 비아 도전 플러그들(48a, 48b)의 측벽에는 도 8에 도시된 제1 비아 절연막(47a) 및 제2 비아 절연막(47b)이 없을 수 있다.
한편, 도 4 내지 도 9에서 도시된 쉴드 비아 구조체들(64) 각각은 도 3에 도시된 바와 같이 평면도로 볼 때, 제2 도전 구조체(62)를 연속적으로 둘러쌀 수 있다. 예를 들면, 쉴드 비아 플러그(46)는 제2 도전 구조체(62)의 제2 하부 비아 플러그(40b)의 적어도 일부의 측벽 및 제2 하부 도전층(44b)의 적어도 일부의 측벽을 연속적으로 둘러쌀 수 있다.
도 10 및 도 11은 본 발명의 또 다른 실시예들에 의한 반도체 장치들을 개략적으로 각각 도시한 단면도들이다. 도 10 및 도 11을 참조하면, 반도체 장치의 구성 요소들 각각은 도 2a 및 도 6에 도시된 반도체 장치들의 구성 요소들 각각과 비교하여 쉴드 비아 플러그(46)의 개수 외에는 차이가 없다. 한 쌍의 쉴드 비아 구조체들(64)이 제1 도전 구조체(60)와 제2 도전 구조체(62) 사이에 배치될 수 있다. 예를 들면, 한 쌍의 쉴드 비아 플러그들(46)이 제1 도전 구조체(60)와 제2 도전 구조체(62) 사이에 배치되어 제1 및 제 2 도전층들(44a, 44b) 중 적어도 하나로부터 제1 스토퍼층(32)과 하부 층간 절연층(20) 사이의 계면, 또는 스토퍼층들(26, 32)과 제2 층간 절연층(30) 사이의 계면들을 통한 구리의 확산을 차단할 수 있다. 평면도로 볼 때, 한 쌍의 쉴드 비아 플러그(46)들은 라인 형으로 배치될 수 있다. 예를 들면, 적어도 한 쌍의 쉴드 비아 플러그(46)는 제2 도전 구조체(62) 중의 일부 (예를 들면, 제2 상부 비아 플러그(48b)의 측벽과 제2 하부 도전층(44b)의 적어도 일부의 측벽, 제2 상부 비아 플러그(48b)의 측벽, 제2 하부 도전층(44b)의 측벽 및 적어도 일부의 제2 하부 비아 플러그(40b)의 측벽)를 둘러쌀 수 있다. 한편, 한 쌍의 쉴드 비아 플러그들(46) 중 하나는 제1 도전 구조체(60) 중의 일부(예를 들면, 제1 상부 비아 플러그(48a)의 측벽과 제1 하부 도전층(44a)의 적어도 일부의 측벽, 또는 제1 상부 비아 플러그(48a)의 측벽, 제1 하부 도전층(44a)의 측벽 및 적어도 일부의 제1 하부 비아 플러그(40a)의 측벽)를, 다른 하나는 제2 도전 구조체(62)의 일부(예를 들면, 제2 상부 비아 플러그(48b)의 측벽과 제2 하부 도전층(44b)의 적어도 일부의 측벽, 또는 제2 상부 비아 플러그(48b)의 측벽, 제2 하부 도전층(44b)의 측벽 및 적어도 일부의 제2 하부 비아 플러그(40b)의 측벽)를 각각 둘러쌀 수 있다. 한편, 한 쌍의 쉴드 비아 플러그들(46) 각각은 전술한 비아 절연막(46b)을 포함할 수 있다. 다른 한편, 셋 이상의 쉴드 비아 플러그들(46)이 제1 도전 구조체(60)와 제2 도전 구조체(62) 사이에서 평면도로 볼 때, 라인 형으로 배치될 수 있다.
도 12는 본 발명의 또 다른 실시예에 의한 반도체 장치를 개략적으로 도시한 평면도이다. 도 13 내지 도 14는 도 12의 II-II' 선을 따라 자른 본 발명의 또 다른 실시예들을 개략적으로 도시한 단면도들이다.
도 12 및 도 13을 참조하면, 반도체 장치는 기판(100) 상에 형성된 스크라이브 레인 영역(SL)과 칩 영역(CA)을 포함할 수 있다. 칩 영역(CA)은 메인 칩 영역(MC)과, 메인 칩 영역(MC) 주변의 칩 경계 영역(CE)을 포함할 수 있다. 메인 칩 영역(MC)에는 도전 구조체(162)가 배치되고, 칩 경계 영역(CE)에는 메인 칩 영역(MC)을 둘러싸는 칩 가드링(160) 및 쉴드 비아 구조체(164)가 배치될 수 있다. 칩 가드링(160)은 스크라이브 레인 영역(SL)에 인접하게 배치되고, 쉴드 비아 구조체(164)는 칩 가드링(160)과 메인 칩 영역(MC) 사이에 배치될 수 있다. 칩 가드링(160)과 쉴드 비아 구조체(164)는 연속적으로 메인 칩 영역(MC)을 둘러싸는 라인 형태의 패턴일 수 있다. 또한, 쉴드 비아 구조체(164)의 쉴드 비아 플러그(146)는 연속적으로 메인 칩 영역(MC)을 둘러싸는 루프 형상의 패턴일 수 있다. 기판(100)은 반도체 물질을 포함하는 기판일 수 있다. 반도체 물질은 예를 들면, 실리콘을 함유하는 물질을 포함할 수 있다. 메인 칩 영역(CA)의 기판(100)은 직접회로(미도시)를 포함할 수 있다. 직접회로는 다수의 트랜지스터들을 포함할 수 있다. 기판(100) 상에 형성된 메인 칩 영역(MC), 칩 경계 영역(CE), 및 스크라이브 레인 영역(SL)에는 하부 층간 절연층(120), 제1 스토퍼층(132), 상부 층간 절연층(136)이 형성될 수 있다. 하부 및 상부 층간 절연층들(120, 136)은 각각 적층된 다수의 절연막들을 포함할 수 있다. 도전 구조체(162), 쉴드 비아 구조체(164) 및 칩 가드링(160)은 하부 층간 절연층(120), 제1 스토퍼 층(132), 및 상부 층간 절연층(136) 내에 배치될 수 있다.
층간 절연층들(120, 136)은 불순물들이 소량으로 함유된 실리콘 산화물 또는 불순물이 미함유된 실리콘 산화물로 형성될 수 있다. 예를 들면, 층간 절연층들(120, 136)은 BSG (boron silicate glass), PSG (phosphorous silicate glass), BPSG (boron phosphorous silicate glass), SiOF (silicon oxy fluoride), SiCHO (silicon carbonic hydro oxide), TEOS (tetra ethyl ortho silicate), USG(undoped silicate glass)와 같은 산화물로 형성될 수 있다. 층간 절연층들(120, 136)들은 열 또는 플라즈마를 이용한 화학 증착 방법 또는 스핀 코팅 방법을 포함한 다양한 방법으로 형성될 수 있다.
제1 스토퍼층(132)은 상부 층간 절연층(136)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 제1 스토퍼층(132)은 상부 층간 절연층(136)의 식각 시 도전층들(144a, 144b)이 식각되는 것을 방지하기 위한 식각 스토퍼 역할을 할 수 있다. 제1 스토퍼층(132)은 실리콘 산화막보다 단단한 절연물로 형성될 수 있다. 예를 들면, 제1 스토퍼층(132)은 실리콘 질화물, 실리콘 탄화 질화물, 또는 실리콘 산화 질화물을 포함할 수 있다. 층간 절연층들(120, 136)은 제1 스토퍼층(132) 보다 두껍게 형성될 수 있다.
칩 경계 영역(CE)에 형성된 칩 가드링(160)은 차례로 적층된 제1 하부 비아 플러그(140a), 제1 하부 도전층(144a), 제1 상부 비아 플러그(148a), 및 제1 상부 도전층(156a)을 포함할 수 있다. 칩 가드링(160)의 제1 하부 비아 플러그(140a) 및 제1 하부 도전층(144a)은 하부 층간 절연층(120) 내에 배치될 수 있다. 칩 가드링(160)은 기판(100)과 연결될 수 있다. 예를 들면, 칩 가드링(160)의 제1 하부 비아 플러그(140a)는 기판(100)과 연결될 수 있다. 한편, 제1 하부 비아 플러그(140a)는 그 아래에 배치된 적어도 하나의 도전층 및 비아 플러그를 통해서 기판(100)과 연결될 수 있다. 제1 하부 도전층(144a)의 상면은 하부 층간 절연층(120)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 상부 비아 플러그(148a)는 상부 층간 절연층(136)과 제1 스토퍼층(132)을 관통하여 제1 하부 도전층(144a)과 연결될 수 있다. 예를 들면, 제1 상부 비아 플러그(148a)는 상부 층간 절연층(136) 및 제1 하부 도전층(144a) 상에 형성된 제1 스토퍼층(132)을 관통하여 형성된 제1 비아 트렌치(138a)에 도전막으로 채워져 형성될 수 있다. 상부 층간 절연층(136) 상에 제1 상부 비아 플러그(148a)와 연결되는 제1 상부 도전층(156a)이 형성될 수 있다. 칩 가드링(160)에 포함된 제1 하부 비아 플러그(140a), 제1 하부 도전층(144a), 제1 상부 비아 플러그(148a), 및 제1 상부 도전층(156a)은 각각 연속적으로 메인 칩 영역(MC)을 둘러싸고, 평면도로 볼 때 라인 형태의 패턴일 수 있다.
메인 칩 영역(MC)의 도전 구조체(60)는 제2 비아 플러그(140b), 제2 하부 도전층(144b), 제2 상부 비아 플러그(148b), 및 제2 상부 도전층(156b)을 포함할 수 있다. 도전 구조체(160)의 제2 하부 비아 플러그(140b) 및 제2 하부 도전층(144b)은 하부 층간 절연층(120) 내에 배치될 수 있다. 도전 구조체(160)는 기판(100)과 연결될 수 있다. 예를 들면, 도전 구조체(160)는 기판(100)의 직접회로와 연결될 수 있다. 도전 구조체(162)의 제2 하부 비아 플러그(140b)는 기판(100)과 연결될 수 있다. 한편, 제2 하부 비아 플러그(140b)는 그 아래에 배치된 적어도 하나의 도전층 및 비아 플러그를 통해서 기판(100)과 연결될 수 있다. 제2 하부 도전층(144b)의 상면은 하부 층간 절연층(120)의 상면과 실질적으로 공면을 이룰 수 있다. 제2 상부 비아 플러그(148b)가 상부 층간 절연층(136)과 제1 스토퍼층(132)을 관통하여 제2 하부 도전층(144b)과 연결될 수 있다. 예를 들면, 제2 상부 비아 플러그(148b)는 상부 층간 절연층(136) 및 제2 하부 도전층(144b) 상에 형성된 제1 스토퍼층(132)을 관통하여 형성된 제2 비아 트렌치(138b)에 도전막으로 채워져 형성될 수 있다. 상부 층간 절연층(136) 상에 제2 상부 비아 플러그(148b)와 연결되는 제2 상부 도전층(156b)이 형성될 수 있다.
칩 가드링(160) 및 도전 구조체(162)를 구성하는 비아 플러그들(140a, 140b, 148a, 148b)은 도전막을 포함할 수 있다. 예를 들면, 도전막은 텅스텐(W)을 포함할 수 있다. 비아 플러그들(140a, 140b, 148a, 148b)은 베리어막을 더 포함할 수 있다. 예를 들면, 베리어막은 티타늄(Ti), 티타늄 질화물(TIN), 또는 텅스텐 질화물(WN)을 포함할 수 있다. 칩 가드링(160)의 제1 하부 도전층(144a) 및 도전 구조체의 제2 하부 도전층(144b)은 금속 도전층일 수 있다. 예를 들면, 제1 및 제2 하부 도전층들(144a, 144b)은 구리(Cu)를 포함할 수 있다. 한편, 제1 및 제2 하부 도전층들(144a, 144b)은 티타늄(Ti), 티타늄 질화물(TiN), 또는 텅스텐 질화물(WN)을 포함하는 베리어 막을 더 포함할 수 있다, 제1 및 제2 하부 도전층들(144a, 144b)은 구리를 포함하므로 하부 층간 절연층(120)과 제1 스토퍼층(132) 사이의 계면에서 구리가 확산되는 것을 차단할 필요가 있다. 더구나, 산화물을 포함한 층간 절연층들(120, 132)과 질화물을 포함한 제1 스토퍼층(132) 사이에서 열적 스트레스의 차이가 클 수 있다. 따라서, 칩 가드링(160) 및 도전 구조체(164)의 형성 이후에 고온의 열적 스트레스가 가해질 때, 열적 스트레스 차이로 인하여 칩 경계영역(CE)이 취약하여 도 2b에서 도시된 바와 같이 층간 절연층(120)과 제1 스토퍼층(132)의 계면에서 갭이 발생할 수 있다. 이 갭을 통해서 칩 가드링(160)의 제1 하부 도전층(144a)의 구리가 메인 칩 영역(MC)으로 확산되어 도전 구조체(162)의 제2 하부 도전층(144b)과 단락되는 불량이 발생할 수 있다. 이에 따라, 하부 층간 절연층(120)과 제1 스토퍼층(132) 간의 갭 발생을 억제하고, 칩 가드링(160)으로부터 구리가 확산되는 것을 차단하기 위하여 쉴드 비아 구조체(164)가 칩 경계 영역(CE)에서 칩 가드링(160)과 메인 칩 영역(MC) 사이에 배치 될 수 있다. 쉴드 비아 구조체(164)는 쉴드 비아 플러그(146)와 제3 상부 도전층(158)을 포함할 수 있다. 쉴드 비아 플러그(146)는 칩 가드링(160)의 제1 상부 비아 플러그(148a)와 도전 구조체(162)의 제2 상부 비아 플러그(148b) 사이의 상부 층간 절연층(136) 및 제1 스토퍼층(132)을 관통하여 하부 층간 절연층(120) 내로 연장되게 형성될 수 있다. 쉴드 비아 플러그(146)의 하면은 하부 층간 절연층(120) 상면 보다 낮을 수 있다. 따라서, 쉴드 비아 플러그(146)의 하면은 칩 가드링(160)의 제1 하부 도전층(144a)의 상면 보다 낮을 수 있다. 쉴드 비아 플러그(146)의 상면은 칩 가드링(160)의 제 1 상부 비아 플러그(148a)의 상면 및 도전 구조체(162)의 제2 상부 비아 플러그(148b)의 상면과 동일 평면 상에 있을 수 있다. 쉴드 비아 플러그(146)의 높이는 칩 가드링(160)의 제 1 상부 비아 플러그(148a)의 높이 및 도전 구조체(162)의 제2 상부 비아 플러그(148b)의 높이보다 클 수 있다.쉴드 비아 플러그(146)는 제3 비아 트렌치(140)에 형성될 수 있다, 제3 비아 트렌치(140)는 칩 경계 영역(CE)의 제1 비아 트렌치(138a)와 메인 칩 영역(MC)의 제2 비아 트렌치(138b) 사이의 상부 층간 절연층(136)과 제1 스토퍼층(132)을 관통하고 하부 층간 절연층(120) 내로 연장하며 칩 경계 영역(CE)에 형성될 수 있다. 제3 비아 트렌치(140)는 제1 비아 트렌치(138a) 및 제2 비아 트렌치(138b)와 같이 동일한 공정으로 형성될 수 있다. 제1 비아 트렌치(138a), 제2 비아 트렌치(138b), 제3 비아 트렌치(140)를 형성하기 위하여 상부 층간 절연층(136)과 스토퍼 층(132)을 식각할 때, 과식각을 진행할 수 있다. 이 때, 제3 비아 트렌치(140)가 형성될 영역은 도전층이 없으므로 하부 층간 절연층(120)은 더 식각될 수 있다. 따라서 제 3 비아 트렌치(140)의 하면은 제1 하부 도전층(144a)의 상면 보다 낮을 수 있다. 또한, 제3 비아 트렌치(140)는 메인 칩 영역(MC)을 연속적으로 둘러싸도록 형성될 수 있다. 쉴드 비아 플러그(146)는 제3 비아 트렌치(140)를 채우는 도전막을 포함할 수 있다. 쉴드 비아 플러그(146)의 도전막은 제1 및 제2 상부 비아 플러그들(148a, 148b)과 동일한 도전막일 수 있다. 즉, 쉴드 비아 플러그(146)는 텅스텐(W)을 포함할 수 있다. 또한, 쉴드 비아 플러그(146)는 도전막을 둘러싸는 베리어 막을 더 포함할 수 있다. 예를 들면, 베리어 막은 티타늄(Ti), 티타늄 질화물(TIN), 또는 텅스텐 질화물(WN)을 포함할 수 있다. 쉴드 비아 플러그(146)는 수직적으로 스토퍼 층(132)과 하부 층간 절연층(120)의 계면을 관통하므로써 제1 스토퍼 층(132)과 하부 층간 절연층(120) 사이의 계면을 차단할 수 있다, 또한, 쉴드 비아 플러그(146)는 메인 칩 영역(MC)을 완전히 둘러싸므로써, 칩 가드링(160)의 제1 하부 도전층(144a)으로부터 메인 칩영역(MC)으로 구리가 확산되는 것을 차단할 수 있다. 쉴드 비아 플러그(146)와 연결되는 제3 상부 도전층(58)이 상부 층간 절연층(136) 상에 형성될 수 있다. 제3 상부 도전층(158)은 쉴드 비아 플러그(146)와 동일한 방향으로 중첩되게 연속적으로 메인 칩 영역(MC)을 둘러쌀 수 있으나, 이에 한정되지 않고 쉴드 비아 플러그(146)와 중첩하여 비연속적으로 메인 칩 영역(MC)을 둘러쌀 수 있다. 제3 상부 도전층(158)은 쉴드 비아 플러그(146)와 더불어 제1 스토퍼층(132)과 하부 층간 절연츨(120) 간의 갭 발생을 억제하기 위한 수단이 될 수 있다. 한편. 제3 상부 도전층(158)은 제1 상부 도전층(156a) 및 제2 상부 도전층(156b)과 동일한 공정으로 형성될 수 있다. 제3 상부 도전층(158)은 제1 및 제2 상부 도전층들(156a, 156b)과 같이 금속 도전물질, 예를 들면, 알루미늄(Al) 또는 알루미늄 합금(Al-alloy)을 포함할 수 있다. 쉴드 비아 구조체(164)는 제3 상부 도전층(158)이 없이 쉴드 비아 플러그(146) 만 포함할 수 있다. 쉴드 비아 구조체(164)는 전기적으로 플로팅되어 배선으로 사용되지 않는다. 따라서, 쉴드 비아 플러그(146)는 전기적으로 플로팅될 수 있다.
도 12 및 도 14를 참조하면, 반도체 장치는, 스크라이브 레인 영역(SL), 칩 경계 영역(CE), 메인 칩 영역(MC)을 포함하는 기판(100) 상에 형성된 하부 층간 절연층(120), 제1 스토퍼층(132), 상부 층간 절연층(136), 칩 가드링(160), 도전 구조체(162), 및 칩 가드링(160)과 도전 구조체(162)의 사이의 쉴드 비아 구조체(164)를 포함할 수 있다. 칩 가드링(160)과 도전 구조체(162)는 기판(100)과 연결될 수 있다. 예를 들면, 칩 가드링(160)과 도전 구조체(162)는 기판(100)의 직접회로와 연결될 수 있다. 하부 층간 절연층(120)은 제1 층간 절연층(122), 제2 스토퍼층(126), 및 제2 층간 절연층(130)을 포함할 수 있다. 제1 층간 절연층(122) 및 상부 층간 절연층(136)은 각각 적층된 다수의 절연막들을 포함할 수 있다. 칩 가드링(160) 및 도전 구조체(162)는 제1 층간 절연층(122), 제2 스토퍼층(126), 제2 층간 절연층(130), 제1 스토퍼층(132), 및 상부 층간 절연층(136) 내에 배치될 수 있다. 제1 및 제2 층간 절연층들(122, 130)은 상부 층간 절연층(136)과 동일한 절연물질을 포함할 수 있다. 또한, 제2 스토퍼층(126)도 제1 스토퍼층(132)과 동일한 절연 물질을 포함할 수 있다. 층간 절연층들(122, 130, 136)은 스토퍼층들(126, 132) 보다 두껍게 형성될 수 있다.
칩 경계 영역(CE)에 형성된 칩 가드링(160)은 차례로 적층된 제1 하부 비아 플러그(140a), 제1 하부 도전층(144a), 제1 상부 비아 플러그(148a), 및 제1 상부 도전층(156a)을 포함할 수 있다. 메인 칩 영역(MC)에 형성된 도전 구조체(162)는 제2 도전 비아 플러그(140b), 제2 하부 도전층(144b), 제2 상부 비아 플러그(148b), 및 제2 상부 도전층(156b)을 포함할 수 있다. 칩 가드링(160)의 제1 상부 비아 플러그(148a) 및 도전 구조체(162)의 제2 상부 비아 플러그(148b)는 제2 스토퍼층(126)과 제1 층간 절연층(122)을 수직으로 관통할 수 있다. 칩 가드링(160)의 제1 하부 도전층(144a)과 도전 구조체(162)의 제2 하부 도전층(144b)은 제2 층간 절연층(130) 내에 배치되며, 제1 스토퍼층(132)과 제2 스토퍼층(126) 사이에 형성될 수 있다. 즉, 제1 하부 도전층(144a)과 제2 하부 도전층(144b)의 상면과 하면은 각각 제1 스토퍼층(132)과 제2 스토퍼층(126)과 접하며, 제2 층간 절연층(130)의 상면 및 하면과 실질적으로 공면을 이룰 수 있다. 제1 및 제2 상부 비아 플러그들(148a, 148b)은 상부 층간 절연층(136)과 제1 스토퍼층(132)를 관통하여 제1 및 제2 하부 도전층들(144a, 144b)과 연결될 수 있다. 제1 및 제2 상부 도전층들(156a, 156b)은 상부 층간 절연층(136) 상에 형성될 수 있다.
쉴드 비아 구조체(164)는 상부 층간 절연층(136)을 관통하여 하부 층간 절연층(120) 내로 연장되는 쉴드 비아 플러그(146)와 상부 층간 절연층(136) 상에 배치된 제3 상부 도전층(158)을 포함할 수 있다. 예를 들면, 쉴드 비아 플러그(146)는 상부 층간 절연층(136), 제1 스토퍼 층(132), 제2 층간 절연층(130), 제2 스토퍼층(126)을 수직으로 관통하여 제1 층간 절연층(22) 내로 연장되며 스토퍼층들(126, 132)과 제2 층간 절연층(130) 사이의 계면들을 차단할 수 있다. 쉴드 비아 플러그(146)는 메인 칩 영역(MC)을 둘러싸고, 평면도로 볼 때 루프형상의 패턴일 수 있다. 쉴드 비아 플러그(146)의 하면은 제1 및 제2 하부 도전층들(144b)의 하면보다 낮을 수 있다. 쉴드 비아 구조체(164)는 제3 상부 도전층(156)이 없이 쉴드 비아 플러그(146) 만 포함할 수 있다. 쉴드 비아 구조체(164)는 기판(100)과 연결되지 않고 이격되며, 전기적으로 플로팅되어 배선으로 사용되지 않는다. 따라서, 쉴드 비아 플러그(146)는 전기적으로 플로팅될 수 있다.
도 15 및 도 16은 본 발명의 또 다른 실시예들에 의한 반도체 장치들을 개략적으로 각각 도시한 단면들이다. 도 15 및 도 16을 참조하면, 반도체 장치의 구성 요소들 각각은 도 13 및 도 14에 도시되고 설명된 반도체 장치들의 구성 요소들 각각과 비교하여 쉴드 비아 플러그(146)의 개수 외에는 차이가 없다. 칩 경계 영역(CE)에 형성된 한 쌍의 쉴드 비아 플러그들(146)이 칩 가드링(160)과 메인 칩 영역(MC) 사이에 배치되어 칩 가드링(160)으로부터 메인 칩 영역(MC)의 도전 구조체(162)로 제1 스토퍼층(132)과 하부 층간 절연층(120)의 사이, 또는 제2 층간 절연층(130)과 스토퍼층들(126, 132) 사이의 계면들을 통한 구리의 확산을 차단할 수 있다. 평면도로 볼 때, 한 쌍의 쉴드 비아 구조체들(164)은 메인 칩 영역(MC)을 둘러쌀 수 있다. 즉, 적어도 한 쌍의 쉴드 비아 플러그들(146)은 메인 칩 영역(MC)을 둘러쌀 수 있다. 예를 들면, 한 쌍의 쉴드 비아 플러그들(146)은 도전 구조체(162)의 제2 상부 비아 플러그(148b)의 측벽과 적어도 일부의 제2 하부 도전층(144b)의 측벽을 연속적으로 둘러싸거나, 또는 도전 구조체(162)의 제2 상부 비아 플러그(148b)의 측벽, 제2 하부 도전층(144b)의 측벽 및 적어도 일부의 제2 하부 비아 플러그(140b)의 측벽을 연속적으로 둘러쌀 수 있다. 다른 한편, 셋 이상의 쉴드 비아 구조체들(164)이 평면도로 볼 때, 칩 가드링(160) 및 메인 칩 영역(MC) 사이의 칩 경계 영역(CE)에 배치되어 메인 칩 영역(MC)을 연속적으로 둘러쌀 수 있다. 쉴드 비아 플러그(146)는 기판(100)과 연결되지 않고 전기적으로 플로팅될 수 있다.
도 17 내지 도 21은 본 발명의 또 다른 실시예들에 의한 반도체 장치를 개략적으로 도시한 단면도들이다.
도 12 및, 도 17 내지 도 21을 참조하면, 쉴드 비아 구조체(164)의 쉴드 비아 플러그(146)가 쉴드 비아 도전막(146a) 및 그것과 접속하며, 그 하부 또는 그 측벽에 배치되는 쉴드 비아 절연막(146b)을 포함할 수 있다. 도 17을 참조하면, 쉴드 비아 절연막(146b)은 쉴드 비아 도전막(146a)의 아래에 배치되며, 상부 층간 절연층(136)의 일부와 제1 스토퍼층(132)을 관통하며, 하부 층간 절연층(120) 내로 연장될 수 있다. 따라서, 쉴드 비아 절연막(146b)은 하부 층간 절연층(120)과 제1 스토퍼층(132) 사이의 계면을 관통하므로 칩 가드링(160)으로부터의 구리 확산을 차단할 수 있다. 한편, 도 19를 참조하면, 쉴드 비아 절연막(146b)은 상부 층간 절연층(136)의 일부, 제1 및 제2 스토퍼층들(132, 126), 및 제2 층간 절연층(130)을 관통하며, 제1 층간 절연층(122) 내로 연장될 수 있다. 따라서, 스토퍼층들(132, 126)과 제2 층간 절연층(130) 사이의 계면들을 관통하므로 칩 가드링(160)으로부터의 구리 확산을 차단할 수 있다. 제1 상부 비아 플러그(148a)의 측벽에 제1 비아 절연막(147a), 및 제2 상부 비아 플러그(148b)의 측벽에 제2 비아 절연막(147b)이 형성될 수 있다. 도 18, 도 20, 및 도 21을 참조하면, 쉴드 비아 절연막(146b)이 쉴드 비아 도전막(146a)의 측벽에 배치되어, 상부 층간 절연층(136)과 제1 스토퍼층(132)을 관통하여 하부 층간 절연층(120) 내로 연장하거나, 또는 상부 층간 절연층(136), 제1 및 제2 스토퍼층들(132, 126), 제2 층간 절연층(130)을 관통하며, 제1 층간 절연층(122) 내로 연장될 수 있다. 따라서, 제1 스토퍼층(132)과 하부 층간 절연층(20) 또는 제1 및 제2 스토퍼층들(132, 126)과 제2 층간 절연층(130) 사이의 계면들을 관통하여 칩 가드링(160)으로부터의 구리 확산을 차단할 수 있다. 쉴드 비아 절연막(146b)은 쉴드 비아 도전막(146a)의 측벽을 둘러쌀 수 있다. 한편, 도 21을 참조하면, 쉴드 비아 절연막(146b)은 쉴드 비아 도전막(146a)의 측벽 및 하면에 배치될 수 있다. 쉴드 비아 절연막(146b)은 쉴드 비아 도전막(146a)의 측벽 및 하면을 둘러쌀 수 있다. 또한, 제1 및 제2 상부 비아 플러그들(148a, 148b)의 측벽에 제1 및 제2 비아 절연막들(147a,147b은 형성되지 않을 수 있다. 상술한 바와 같이, 도 17 내지 도 21에 도시된 쉴드 비아 플러그(146)는 칩 가드링(160)과 메인 칩 영역(MC)의 사이에 적용되어 메인 칩 영역(MC)을 연속적으로 둘러쌀 수 있다. 도 17 내지 도 21에 도시된 쉴드 비아 플러그(146)는 기판(100)과 연결되지 않고 그것과 이격되어 배치될 수 있다. 쉴드 비아 플러그(146)는 전기적으로 플로팅될 수 있다.
도 22는 본 발명의 다양한 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 보여주는 블럭도이다.
도 22를 참조하면, 전자 시스템(2000)은 제어기(2200), 기억 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 제어기(2200), 기억 장치(2300), 및 입출력 장치(2400)는 버스(2100, bus)를 통하여 결합될 수 있다. 버스(2100)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 제어기(2200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(2400)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(2200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 기억 장치(2300)에 안정적으로 저장할 수 있다. 제어기(2200) 및 기억 장치(2300)는 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2500)를 더 포함할 수 있다. 인터페이스(2500)는 유무선 형태일 수 있다. 예컨대, 인터페이스(2500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당 업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당 업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (10)

  1. 기판 상에 차례로 적층된 하부 층간 절연층, 제1 스토퍼층, 및 상부 층간 절연층;
    상기 하부 층간 절연층 내에 배치되며, 옆으로 분리된(laterally separated) 제1 하부 도전층 및 제2 하부 도전층;
    상기 상부 층간 절연층 및 상기 제1 스토퍼 층을 관통하며, 상기 제1 하부 도전층과 연결되는 제1 상부 비아 플러그, 및 상기 제2 하부 도전층과 연결되는 제2 상부 비아 플러그; 및
    상기 제1 상부 비아 플러그 및 상기 제2 상부 비아 플러그의 사이에서 상기 상부 층간 절연층 및 상기 제1 스토퍼층을 관통하며, 상기 하부 층간 절연층 내로 연장되는 적어도 하나의 쉴드 비아 플러그를 포함하되,
    상기 제1 하부 도전층 및 상기 제2 하부 도전층은 상기 기판과 연결되고,
    상기 쉴드 비아 플러그는 평면도로 볼 때 라인 형의 패턴이며 도전막을 포함하고,
    상기 쉴드 비아 플러그는 상기 제1 하부 도전층, 상기 제2 하부 도전층 및 상기 기판과 전기적으로 분리되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 쉴드 비아 플러그는 상기 제2 상부 비아 플러그의 측벽 및 상기 제2 하부 도전층의 적어도 일부의 측벽을 둘러싸는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 하부 도전층 및 제2 하부 도전층은 구리을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 쉴드 비아 플러그는 도전막과 적어도 그 측벽에 배치되는 비아 절연막, 또는 도전막과 그 아래에 배치되는 비아 절연막을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 하부 층간 절연층은 상기 기판 상에 차례로 적층된 제1 층간 절연층, 제2 스토퍼층, 및 상기 제2 스토퍼층과 상기 제1 스토퍼층 사이의 제2 층간 절연층을 포함하되, 상기 쉴드 비아 플러그는 상기 제1 스토퍼층, 상기 제2 층간 절연층, 및 상기 제2 스토퍼층을 관통하며, 상기 상부 층간 절연층으로부터 상기 제1 층간 절연층 내로 연장되는 반도체 장치.
  6. 메인 칩 영역, 스크라이브 레인 영역, 및 상기 메인 칩 영역과 상기 스크라이브 레인 영역 사이의 칩 경계 영역을 포함하는 기판;
    상기 기판 상에 제공된 적어도 하나의 스토퍼층을 포함하는 복수의 층간 절연층;
    상기 메인 칩 영역에 제공된 상기 복수의 층간 절연층들 내에 배치되는 도전 구조체;
    상기 칩 경계 영역에 제공된 상기 복수의 층간 절연층들 내에 배치되며 상기 메인 칩 영역을 연속적으로 둘러싸며 상기 기판과 연결되는 칩 가드링; 및
    상기 메인 칩 영역을 연속적으로 둘러싸며 상기 칩 가드링과 상기 메인 칩 영역 사이에 배치되고, 상기 복수의 층간 절연층들 중 상기 적어도 하나의 스토퍼층을 포함하는 일부를 관통하며 상기 기판과 이격되는 쉴드 비아 플러그를 포함하되, 상기 쉴드 비아 플러그는 도전물질을 포함하며 전기적으로 플로팅된 반도체 장치.
  7. 제6 항에 있어서,
    상기 칩 가드링 및 상기 도전 구조체는 구리를 포함하는 도전층을 포함하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 층간 절연층은 상기 기판 상에 차례로 적층된 하부 층간 절연층, 제1 스토퍼층 및 상부 층간 절연층을 포함하되, 상기 쉴드 비아 플러그는 상기 제1 스토퍼층을 관통하고, 상기 상부 층간 절연층으로부터 상기 하부 층간 절연층 내로 연장되며,
    상기 도전 구조체 및 상기 칩 가드링은 각각 상기 하부 층간 절연층 내에 배치되며 차례로 적층된 하부 비아 플러그와 하부 도전층, 상기 상부 층간 절연층과 상기 제1 스토퍼층을 관통하며 상기 하부 도전층과 연결되는 상부 비아 플러그, 및 상기 상부 층간 절연층 상에 배치되며 상기 상부 비아 플러그와 연결되는 상부 도전층을 포함하는 반도체 장치.
  9. 제6 항에 있어서,
    상기 복수의 층간 절연층들은 상기 기판 상에 차례로 적층된 제1 층간 절연층, 제1 스토퍼층, 제2 층간 절연층, 제2 스토퍼층, 및 제3 층간 절연층을 포함하되,
    상기 쉴드 비아 플러그는 상기 제3 층간 절연층, 및 제2 스토퍼층, 제2 층간 절연층, 제1 스토퍼층을 관통하고, 상기 제1 층간 절연층 내로 연장되며,
    상기 도전 구조체 및 상기 칩 가드링은 각각 상기 제1 층간 절연층 및 상기 제1 스토퍼 층 내에 배치된 하부 비아 플러그, 상기 하부 비아 플러그와 연결되며 상기 제2 층간 절연층 내에 배치된 하부 도전층, 상기 하부 도전층과 연결되며 상기 제2 스토퍼층과 상기 제3 층간 절연층을 관통하는 상부 비아 플러그, 및 상기 상부 비아 플러그와 연결되며 상기 제3 층간 절연층 상에 배치된 상부 도전층을 포함하는 반도체 장치.
  10. 제6 항에 있어서,
    상기 쉴드 비아 플러그는 도전막과 적어도 그 측벽에 배치되는 비아 절연막, 또는 도전막과 그 아래에 배치된 비아 절연막을 포함하는 반도체 장치.

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