CN102214583A

CN102214583A - 深槽高压终端结构的制作方法以及高压半导体器件

Info

Publication number: CN102214583A
Application number: CN2011101386570A
Authority: CN
Inventors: 陈雪萌
Original assignee: Shanghai Advanced Semiconductor Manufacturing Co Ltd
Current assignee: Shanghai Advanced Semiconductor Manufacturing Co Ltd
Priority date: 2011-05-26
Filing date: 2011-05-26
Publication date: 2011-10-12

Abstract

本发明提供一种深槽高压终端结构的制作方法，包括步骤：提供半导体衬底，其上依次形成有高压半导体器件、覆盖高压半导体器件的氧化层以及图形化的互连线；依次刻蚀氧化层和半导体衬底，在高压半导体器件两侧分别形成深槽，深槽刻蚀掉一部分阱区并延伸至半导体衬底中；在氧化层表面涂覆阻挡材料，深槽也会被同步填满；在高压半导体器件的引线孔的位置刻蚀阻挡材料，露出底部的互连线。本发明还提供一种高压半导体器件。本发明当器件受到高压偏置时，其阱区的耗尽层在横向方向被填满阻挡材料的深槽阻挡，故只能纵向延伸。由此，器件下方的电势等位线基本上没有弯曲，电力线比较均匀，击穿电压接近于平面结，避免了电力线密集处电压易击穿的问题。

Description

深槽高压终端结构的制作方法以及高压半导体器件

技术领域

本发明涉及半导体制造技术领域，具体来说，本发明涉及一种截断型深槽高压终端结构的制作方法以及一种具有该截断型深槽高压终端结构的高压半导体器件。

背景技术

高压半导体器件为了实现很高的击穿电压，必须使用终端结构(Termination Structure)来减小器件的表面电场，使击穿电压尽可能地接近平面结。一般来说，终端结构大致可以分为延伸型和截断型两大类。

图1为现有技术中一个延伸型的终端结构的剖面结构示意图。如图所示，例如在P型衬底上形成有主结(位于图中左侧)，而延伸型终端结构具体来说是在主结的边缘处(此处耗尽区的轮廓通常是弯曲的，电力线比较密集)设置一些延伸结构(图中为两个，均位于主结右侧)。这些延伸结构实际上起到将主结耗尽区向外展宽的作用，将电力线比较密集(如图中箭头所示)的耗尽区轮廓延伸到右侧那个终端结构的外侧边缘处。这样，位于半导体器件下方的耗尽区的轮廓基本呈平直线状，电力线在此处也比较均匀，从而能降低器件表面处的电场强度，提高击穿电压。这类终端结构通常用于类似于CMOS的平面工艺，如场板、场限环等。

图2为现有技术中一个截断型的终端结构的剖面结构示意图。如图所示，线J₁上方或J₂下方均为P+掺杂区域，线J₁和J₂之间为N掺杂区域。虚线1和3之间的区域为由线J₁分开的PN结的耗尽区的边缘；虚线2和4之间的区域为由线J₂分开的PN结的耗尽区的边缘。如图2左侧及左上侧所示，该PN结的耗尽区的边缘出现弯曲的部分被物理截断，此处电力线比较密集(如图中箭头所示)，其具体手段可以采用湿法腐蚀曲面槽、划片及引线焊接后的边缘腐蚀、圆片的边缘磨角、干法刻蚀深槽等。即截断型的终端结构将PN结边缘截断并利用截断的形貌影响器件表面电场分布，再结合良好的表面钝化工艺实现表面击穿的改善。这类终端结构通常适用于台面或刻槽工艺。

但是，上述现有技术分别还存在如下缺陷：

延伸型终端结构无法实现较高的击穿电压，并且其需要占据大量的芯片面积，造成芯片利用率不高，增加了生产成本；而截断型终端结构与通用的集成电路工艺不太兼容，生产成本太高。

发明内容

本发明所要解决的技术问题是提供一种截断型深槽高压终端结构以及一种具有该截断型深槽高压终端结构的高压半导体器件，减小所占用的芯片面积并与通用的集成电路工艺相兼容。

为解决上述技术问题，本发明提供一种深槽高压终端结构的制作方法，包括步骤：

提供半导体衬底，其上依次形成有高压半导体器件、覆盖所述高压半导体器件的氧化层以及图形化的互连线；

依次刻蚀所述氧化层和半导体衬底，在所述高压半导体器件两侧分别形成深槽，所述深槽刻蚀掉一部分阱区并延伸至所述半导体衬底中；

在所述氧化层表面涂覆阻挡材料，所述深槽也会被同步填满；

在所述高压半导体器件的引线孔的位置刻蚀所述阻挡材料，露出底部的互连线。

可选地，所述半导体衬底为N型硅衬底，所述阱区为P阱。

可选地，所述氧化层采用干法刻蚀法去除，刻蚀气体包括CF₄。

可选地，所述N型硅衬底采用深反应离子刻蚀法去除，刻蚀气体包括CF₄、SF₆和O₂。

可选地，所述高压半导体器件为VDMOS或者IGBT。

可选地，所述阻挡材料为聚酰亚胺。

相应地，本发明还提供一种高压半导体器件，形成于半导体衬底上，高压半导体器件高压半导体器件包括：

位于所述半导体衬底上的栅极；

分别位于所述栅极两侧的器件阱区；

覆盖所述半导体衬底和栅极的氧化层，其上布有图形化的互连线；

分别位于所述器件阱区两侧的深槽，所述深槽刻蚀一部分阱区并延伸至所述半导体衬底中；

涂覆所述氧化层和填充所述深槽的阻挡材料，其中所述器件引线孔位置处的阻挡材料被去除并露出所述互连线。

可选地，所述半导体衬底为N型硅衬底，所述阱区为P阱。

可选地，所述N型硅衬底采用深反应离子刻蚀法刻蚀，刻蚀气体包括CF₄、SF₆和O₂。

可选地，所述高压半导体器件为VDMOS或者IGBT。

可选地，所述阻挡材料为聚酰亚胺。

与现有技术相比，本发明具有以下优点：

本发明在高压半导体器件的两侧刻蚀出深槽，当器件受到高压偏置时，其阱区的耗尽层在横向方向被填满阻挡材料的深槽阻挡，故只能纵向延伸。由此，器件下方的电势等位线基本上没有弯曲，电力线比较均匀，击穿电压接近于平面结，避免了电力线密集处电压易击穿的问题。本发明可以显著减小终端结构的芯片面积，减少生产成本，并且与通用集成电路工艺相兼容，提高了可靠性。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中：

图1为现有技术中一个延伸型的终端结构的剖面结构示意图；

图2为现有技术中一个截断型的终端结构的剖面结构示意图；

图3为本发明一个实施例的截断型深槽高压终端结构的制作方法的流程示意图；

图4至图7为本发明一个实施例的截断型深槽高压终端结构的制作过程的剖面结构示意图。

具体实施方式

下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。

图3为本发明一个实施例的截断型深槽高压终端结构的制作方法的流程示意图。如图所示，该制作方法可以包括：

执行步骤S301，提供半导体衬底，其上依次形成有高压半导体器件、覆盖高压半导体器件的氧化层以及图形化的互连线；

执行步骤S302，依次刻蚀氧化层和半导体衬底，在高压半导体器件两侧分别形成深槽，深槽刻蚀掉一部分阱区并延伸至半导体衬底中；

执行步骤S303，在氧化层表面涂覆阻挡材料，深槽也会被同步填满；

执行步骤S304，在高压半导体器件的引线孔的位置刻蚀阻挡材料，露出底部的互连线。

图4至图7为本发明一个实施例的截断型深槽高压终端结构的制作过程的剖面结构示意图。下面结合上述附图对本实施例的截断型深槽高压终端结构400的制作过程进行详细描述。

首先如图4所示，提供半导体衬底402，其上依次形成有高压半导体器件401、覆盖高压半导体器件401的氧化层404以及图形化的互连线405。

在本实施例中，半导体衬底402可以为N型硅衬底，那么此时多晶硅栅极406两侧的阱区403即为P阱。当然，如果根据实际应用情况，半导体衬底402需要采用P型硅衬底的话，那么此时多晶硅栅极406两侧的阱区403即为N阱。该高压半导体器件401根据高压半导体工艺可以为VDMOS或者IGBT，其上部的互连线405则可以为铝线或者铜线。

其次如图5所示，在晶圆表面旋涂光刻胶407，曝光后显影，在晶圆上露出刻蚀位置。然后以光刻胶407为掩模层，分两步进行依次刻蚀氧化层404和N型硅衬底402，其中氧化层404可以采用干法刻蚀法来刻蚀去除，其刻蚀气体可以包括CF₄；而N型硅衬底402则可以采用深反应离子刻蚀法(DRIE)来刻蚀去除，其刻蚀气体可以包括CF₄、SF₆和O₂。

等整个刻蚀过程完毕之后，在高压半导体器件401两侧分别形成有深槽408、409，其中在深槽408、409的形成过程中还会刻蚀掉左右两个阱区403的一部分，这是因为两个阱区403下方的电势等位线基本都会弯曲，电力线比较密集而不均匀。该深槽408、409应该具有比阱区403更深的深度，并延伸至半导体衬底402中。

接着如图6所示，用本领域技术人员公知的灰化法去除覆盖在氧化层404表面的光刻胶407，并作相应的清洗。之后需要在氧化层404表面涂覆阻挡材料410，例如聚酰亚胺(Polyimide)，在此步骤中深槽408、409也会被阻挡材料410同步填满，不留下空隙。

最后如图7所示，在高压半导体器件401的引线孔411的位置刻蚀阻挡材料410，露出引线孔411的底部的互连线405。在本实施例中，可以继续采用光刻胶作掩模层，然后用本领域技术人员公知的办法来刻蚀阻挡材料，在此限于篇幅不再作详细描述。

继续参考图7，其示出了本发明的一个实施例的高压半导体器件。如图所示，该高压半导体器件形成于半导体衬底402上，其具体可以包括：

位于半导体衬底402上的栅极406，其可以为多晶硅栅极；

分别位于栅极406两侧的器件阱区403；

覆盖半导体衬底402和栅极406的氧化层404，其上布有图形化的互连线405；

分别位于器件阱区两侧的深槽408、409，深槽408、409刻蚀一部分阱区403并延伸至半导体衬底402中；

覆盖氧化层404和填充深槽408、409的阻挡材料410，其中器件引线孔411位置处的阻挡材料410被去除并露出引线孔411底部的互连线405。

在本实施例中，半导体衬底402可以为N型硅衬底，阱区为P阱。N型硅衬底402可以采用深反应离子刻蚀法去除，刻蚀气体包括CF₄、SF₆和O₂。高压半导体器件401具体可以为VDMOS或者IGBT，其上的互连线405可以为铝线或者铜线。阻挡材料410可以为聚酰亚胺。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种深槽高压终端结构的制作方法，包括步骤：

2.根据权利要求1所述的终端结构的制作方法，其特征在于，所述半导体衬底为N型硅衬底，所述阱区为P阱。

3.根据权利要求1或2所述的终端结构的制作方法，其特征在于，所述氧化层采用干法刻蚀法去除，刻蚀气体包括CF₄。

4.根据权利要求2所述的终端结构的制作方法，其特征在于，所述N型硅衬底采用深反应离子刻蚀法去除，刻蚀气体包括CF₄、SF₆和O₂。

5.根据权利要求1或2所述的终端结构的制作方法，其特征在于，所述高压半导体器件为VDMOS或者IGBT。

6.根据权利要求1或2所述的终端结构的制作方法，其特征在于，所述阻挡材料为聚酰亚胺。

7.一种高压半导体器件，形成于半导体衬底上，高压半导体器件高压半导体器件包括：

位于所述半导体衬底上的栅极；

分别位于所述栅极两侧的器件阱区；

覆盖所述氧化层和填充所述深槽的阻挡材料，其中所述器件引线孔位置处的阻挡材料被去除并露出所述互连线。

8.根据权利要求7所述的高压半导体器件，其特征在于，所述半导体衬底为N型硅衬底，所述阱区为P阱。

9.根据权利要求8所述的高压半导体器件，其特征在于，所述N型硅衬底采用深反应离子刻蚀法刻蚀，刻蚀气体包括CF₄、SF₆和O₂。

10.根据权利要求7或8所述的高压半导体器件，其特征在于，所述高压半导体器件为VDMOS或者IGBT。

11.根据权利要求7或8所述的高压半导体器件，其特征在于，所述阻挡材料为聚酰亚胺。