TWI493662B - 半導體結構 - Google Patents

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TWI493662B TW102134937A TW102134937A TWI493662B TW I493662 B TWI493662 B TW I493662B TW 102134937 A TW102134937 A TW 102134937A TW 102134937 A TW102134937 A TW 102134937A TW I493662 B TWI493662 B TW I493662B
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Description

半導體結構
本發明是關於一種半導體結構，特別是一種具有抗應力區的半導體結構。
請參閱第6圖，一種習知的半導體結構200，其具有一載體210、一第一保護層220、一第二保護層230以及一第三保護層240，由於該第一保護層220、該第二保護層230及該第三保護層240皆為四邊形且該第一保護層220、該第二保護層230及該第三保護層240以層疊方式設置於該載體210，因此該半導體結構200之應力容易集中於該第一保護層220與該第二保護層230重疊角隅處，使得該第一保護層220與該第二保護層230重疊角隅處破裂或斷離，進而降低該半導體結構200之良率。
本發明之主要目的在於提供一種半導體結構，其藉由第二保護層及第三保護層具有缺角，以避免多層保護層堆疊時應力集中於單一保護層而導致該半導體結構損壞。
本發明之一種半導體結構，其具有至少一角隅，該半導體結構包含有一載體、一第一保護層、一第二保護層以及一第三保護層，該載體具有一載體表面，該載體表面具有一保護層設置區及一位於該保護層設置區外側之保護層顯露區，該第一保護層設置於該保護層設置區，該第一保護層具有一第一表面，該第一表面具有一第一設置區、至少一第一抗應力區及一位於該第一設置區與該第一抗應力區外側之第一顯露區，該第一抗應力區位於該角隅且該第一抗應力區位於該第一設置區與該第一顯露區之間，該第二保護層設置於該第一設置區，且該第二保護層顯露該第一抗應力區及該第一顯露區，該第二保護層具有一第二表面、一第一側邊、一第二側邊及一連接該第一側邊與該第二側邊之第一導接邊，該第二表面具有一第二設置區、至少一第二抗應力區及一位於該第二設置區與該第二抗應力區外側之第二顯露區，該第二抗應力區位於該角隅且該第二抗應力區位於該第二設置區與該第二顯露區之間，該第一側邊之延伸線與該第二側邊之延伸線相交形成有一第一交點，該第一導接邊具有一第一端點及一第二端點，該第一交點、該第一端點與該第二端點所形成之區域為該第一抗應力區，該第三保護層設置於該第二設置區，且該第三保護層顯露該第二抗應力區及該第二顯露區，該第三保護層具有一第三側邊、一第四側邊及一連接該第三側邊與該第四側邊之第二導接邊，該第三側邊之延伸線與該第四側邊之延伸線相交形成有一第二交點，該第二導接邊具有一第三端點及一第四端點，該第二交點、該第三端點與該第四端點所形成之區域為該第二抗應力區，且該第二導接邊於該第一保護層之該第一表面形成有一投影線，該投影線平行該第二保護層之該第一導接邊。由於該第一保護層之該第一表面具有該第一抗應力區，且該第二保護層顯露出該第一抗應力區，及該第二保護層之該第二表面具有該第二抗應力區，且該第三保護層顯露出該第二抗應力區，使得該半導體結構之應力不會集中於該第二保護層之角隅，避免該半導體結構由該半導體結構之該角隅破裂或斷離。
請參閱第1及2圖，一種半導體結構100，其具有至少一角隅100a，該半導體結構100包含有一載體110、一第一保護層120、一第二保護層130以及一第三保護層140，該載體110具有一載體表面111，該載體表面111具有一保護層設置區111a及一位於該保護層設置區111a外側之保護層顯露區111b，該第一保護層120設置於該保護層設置區111a，該第一保護層120具有一第一表面121，該第一表面121具有一第一設置區121a、至少一第一抗應力區121b及一位於該第一設置區121a與該第一抗應力區121b外側之第一顯露區121c，該第一抗應力區121b位於該角隅100a且該第一抗應力區121b位於該第一設置區121a與該第一顯露區121c之間，在本實施例中，該第一抗應力區121b為三角形。
請參閱第1及2圖，該第二保護層130設置於該第一設置區121a，且該第二保護層130顯露該第一抗應力區121b及該第一顯露區121c，該第二保護層130具有一第二表面131、一第一側邊132、一第二側邊133及一連接該第一側邊132與該第二側邊133之第一導接邊134，該第二表面131具有一第二設置區131a、至少一第二抗應力區131b及一位於該第二設置區131a與該第二抗應力區131b外側之第二顯露區131c。
請參閱第2圖，該第二抗應力區131b位於該角隅100a且該第二抗應力區131b位於該第二設置區131a與該第二顯露區131c之間，該第一側邊132之延伸線與該第二側邊133之延伸線相交形成有一第一交點A1，該第一導接邊134具有一第一端點B1及一第二端點B2，在本實施例中，該第一導接邊134為平面，該第一交點A1、該第一端點B1與該第二端點B2所形成之區域為該第一抗應力區121b。
請參閱第3圖，該第一交點A1與該第一端點B1具有一第一距離D1，該第一交點A1與該第二端點B2具有一第二距離D2，該第一距離D1等於該第二距離D2，請參閱第1及3圖，該第三保護層140設置於該第二設置區131a，且該第三保護層140顯露該第二抗應力區131b及該第二顯露區131c，該第三保護層140具有一第三側邊141、一第四側邊142及一連接該第三側邊141與該第四側邊142之第二導接邊143，該第三側邊141之延伸線與該第四側邊142之延伸線相交形成有一第二交點A2，該第二導接邊143為平面且該第二導接邊143於該第一保護層120之該第一表面121形成有一投影線P，且該投影線P位於該第一設置區121a，該投影線P平行該第二保護層130之該第一導接邊134。
請參閱第2及3圖，該第二導接邊143具有一第三端點B3及一第四端點B4，該第二交點A2、該第三端點B3與該第四端點B4所形成之區域為該第二抗應力區131b，在本實施例中，該第二抗應力區131b為三角形，且由於該第三保護層140之該第二導接邊143的該投影線P平行該第二保護層130之該第一導接邊134，因此該第一抗應力區121b及該第二抗應力區131b為相似三角形。
由於該第二保護層130及該第三保護層140分別具有缺角並顯露出該第一抗應力區121b及該第二抗應力區131b，且該第一抗應力區121b及該第二抗應力區131b為相似三角形，因此可避免該半導體結構100之應力集中於該第二保護層130之角隅，使得該半導體結構100不會由該角隅100a破裂或斷離。
請參閱第4及5圖，其係為本發明之第二較佳實施例，其與第一較佳實施例之差異在於該第一導接邊134及該第二導接邊143為弧面。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
100‧‧‧半導體結構
100a‧‧‧角隅
110‧‧‧載體
111‧‧‧載體表面
111a‧‧‧保護層設置區
111b‧‧‧保護層顯露區
120‧‧‧第一保護層
121‧‧‧第一表面
121a‧‧‧第一設置區
121b‧‧‧第一抗應力區
121c‧‧‧第一顯露區
130‧‧‧第二保護層
131‧‧‧第二表面
131a‧‧‧第二設置區
131b‧‧‧第二抗應力區
131c‧‧‧第二顯露區
132‧‧‧第一側邊
133‧‧‧第二側邊
134‧‧‧第一導接邊
140‧‧‧第三保護層
141‧‧‧第三側邊
142‧‧‧第四側邊
143‧‧‧第二導接邊
200‧‧‧半導體結構
210‧‧‧載體
220‧‧‧第一保護層
230‧‧‧第二保護層
240‧‧‧第三保護層
A1‧‧‧第一交點
A2‧‧‧第二交點
B1‧‧‧第一端點
B2‧‧‧第二端點
B3‧‧‧第三端點
B4‧‧‧第四端點
D1‧‧‧第一距離
D2‧‧‧第二距離
P‧‧‧投影線
第1圖：依據本發明之第一較佳實施例，一種半導體結構之立體分解圖。 第2圖：依據本發明之第一較佳實施例，該半導體結構之立體圖。 第3圖：依據本發明之第一較佳實施例，該半導體結構之上視圖。 第4圖：依據本發明之第二較佳實施例，一種半導體結構之立體圖。 第5圖：依據本發明之第二較佳實施例，該半導體結構之上視圖。 第6圖：習知半導體結構之立體圖。
100‧‧‧半導體結構
100a‧‧‧角隅
110‧‧‧載體
111b‧‧‧保護層顯露區
120‧‧‧第一保護層
121b‧‧‧第一抗應力區
121c‧‧‧第一顯露區
130‧‧‧第二保護層
131b‧‧‧第二抗應力區
131c‧‧‧第二顯露區
132‧‧‧第一側邊
133‧‧‧第二側邊
134‧‧‧第一導接邊
140‧‧‧第三保護層
142‧‧‧第四側邊
143‧‧‧第二導接邊
A1‧‧‧第一交點
A2‧‧‧第二交點
B1‧‧‧第一端點
B2‧‧‧第二端點
B3‧‧‧第三端點
B4‧‧‧第四端點
D1‧‧‧第一距離
D2‧‧‧第二距離
P‧‧‧投影線

Claims (6)

  1. 一種半導體結構，其具有至少一角隅，該半導體結構包含： 　　一載體，其具有一載體表面，該載體表面具有一保護層設置區及一位於該保護層設置區外側之保護層顯露區； 　　一第一保護層，其設置於該保護層設置區，該第一保護層具有一第一表面，該第一表面具有一第一設置區、至少一第一抗應力區及一位於該第一設置區與該第一抗應力區外側之第一顯露區，該第一抗應力區位於該角隅且該第一抗應力區位於該第一設置區與該第一顯露區之間； 　　一第二保護層，其設置於該第一設置區，且該第二保護層顯露該第一抗應力區及該第一顯露區，該第二保護層具有一第二表面、一第一側邊、一第二側邊及一連接該第一側邊與該第二側邊之第一導接邊，該第二表面具有一第二設置區、至少一第二抗應力區及一位於該第二設置區與該第二抗應力區外側之第二顯露區，該第二抗應力區位於該角隅且該第二抗應力區位於該第二設置區與該第二顯露區之間，該第一側邊之延伸線與該第二側邊之延伸線相交形成有一第一交點，該第一導接邊具有一第一端點及一第二端點，該第一交點、該第一端點與該第二端點所形成之區域為該第一抗應力區；以及 　　一第三保護層，其設置於該第二設置區，且該第三保護層顯露該第二抗應力區及該第二顯露區，該第三保護層具有一第三側邊、一第四側邊及一連接該第三側邊與該第四側邊之第二導接邊，該第三側邊之延伸線與該第四側邊之延伸線相交形成有一第二交點，該第二導接邊具有一第三端點及一第四端點，該第二交點、該第三端點與該第四端點所形成之區域為該第二抗應力區，且該第二導接邊於該第一保護層之該第一表面形成有一投影線，該投影線平行該第二保護層之該第一導接邊。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一導接邊為平面或弧面。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第二導接邊為平面或弧面。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一交點與該第一端點具有一第一距離，該第一交點與該第二端點具有一第二距離，該第一距離等於該第二距離。
  5. 如申請專利範圍第1項所述之半導體結構，其中該第一抗應力區及該第二抗應力區為三角形。
  6. 如申請專利範圍第5項所述之半導體結構，其中該第一抗應力區及該第二抗應力區為相似三角形。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI570854B (zh) 2015-08-10 2017-02-11 頎邦科技股份有限公司 具中空腔室之半導體封裝結構及其下基板及製程
JP1647726S (zh) 2018-02-01 2019-12-09
USD930000S1 (en) * 2018-10-12 2021-09-07 Huawei Technologies Co., Ltd. Memory card

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101599465A (zh) * 2008-06-03 2009-12-09 中芯国际集成电路制造(北京)有限公司 用于保护芯片的半导体结构
CN102881661A (zh) * 2011-07-11 2013-01-16 台湾积体电路制造股份有限公司 在角应力消除区域上方具有探针焊盘的半导体芯片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4776195B2 (ja) * 2004-09-10 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
US8125054B2 (en) * 2008-09-23 2012-02-28 Texas Instruments Incorporated Semiconductor device having enhanced scribe and method for fabrication
JP2011216753A (ja) * 2010-04-01 2011-10-27 Panasonic Corp 半導体装置及びその製造方法
TWI467757B (zh) * 2013-08-02 2015-01-01 Chipbond Technology Corp 半導體結構

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101599465A (zh) * 2008-06-03 2009-12-09 中芯国际集成电路制造(北京)有限公司 用于保护芯片的半导体结构
CN102881661A (zh) * 2011-07-11 2013-01-16 台湾积体电路制造股份有限公司 在角应力消除区域上方具有探针焊盘的半导体芯片

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