JP2018085515A5 - 半導体素子パッケージ - Google Patents

Claims (10)

1. 基板と、
   前記基板の上に配置される第１電極部と、
   前記第１電極部と電気的に分離されて前記基板に配置される第２電極部と、
   前記第１電極部の上に配置される発光素子と、
   前記第１電極部と前記第２電極部との間に配置される絶縁性反射層と、
   前記絶縁性反射層の上に配置される光学レンズと、
   を含み、
   前記絶縁性反射層の上面は、複数個の頂点を含む多角形形状に配置され、
   前記絶縁性反射層の頂点は、前記基板の中心からの距離が第１範囲以内である少なくとも１つ以上の第１地点を含み、
   前記光学レンズに外接する接線と前記基板の上面がなす角度が６０°〜９０°であり、
   前記第１地点は、前記接線と前記光学レンズとの外接点及び前記接線と前記基板が会う点を連結する線分と上下に重なり、
   前記光学レンズは、レンズ部及び曲率部を含み、
   前記曲率部とレンズ部の曲率方向は相互異なり、
   前記絶縁性反射層の頂点は、前記第１地点及び前記絶縁性反射層の中心からの距離が前記第１範囲より小さい第２地点を含む、半導体素子パッケージ。
2. 前記第２電極部は、前記第２電極部の外側面から前記発光素子方向に突出した第１突出部と第２突出部を含む、請求項１に記載の半導体素子パッケージ。
3. 前記第１突出部または前記第２突出部の上下幅は一定であり、前記発光素子が配置される前記第１電極部の第１領域と前記第２電極部の第１突出部または前記第２電極部の第２突出部までの垂直距離である第１距離は、前記第１電極部の第１領域の第１軸方向の幅の１／１０〜３／１０の範囲である請求項２に記載の半導体素子パッケージ。
4. 前記第１電極部は、
   前記第１電極部の下側角領域に位置する第３領域と、
   前記第１電極部の上側角領域に位置する第４領域と、
   前記第３、第４領域と前記第１電極部の第１領域との間に配置される第５領域と、を含む、請求項２に記載の半導体素子パッケージ。
5. 前記第２電極部は、前記第１電極部の第２領域と前記第１電極部の上側角領域に配置される第１連結部を含み、
   前記第１連結部の上下幅は、前記第１電極部の第２領域の上下幅より小さい、請求項４に記載の半導体素子パッケージ。
6. 前記第２電極部は、前記第２電極部の下側角領域に位置する第４突出部と前記第２電極部の上側角領域に位置する第５突出部を含み、
   前記第４突出部は、前記第１電極部の第３領域に対応し、
   前記第５突出部は、前記第１電極部の第４領域に対応する、請求項５に記載の半導体素子パッケージ。
7. 前記絶縁性反射層は、前記第１電極部及び前記第２電極部と垂直に重ならない、請求項１〜６のいずれか一項に記載の半導体素子パッケージ。
8. 前記第１電極部の第２領域の第１軸方向の幅は、前記第１電極部の第１領域の第１軸方向の幅の１／５〜２／５である、請求項５に記載の半導体素子パッケージ。
9. 前記発光素子の側面周りに配置された樹脂反射層をさらに含む、請求項１〜８のいずれか一項に記載の半導体素子パッケージ。
10. 基板と、
    前記基板の上に配置される第１電極部と、
    前記第１電極部と離隔して前記基板の上に配置される第２電極部と、
    前記第１電極部と前記第２電極部との間に配置される絶縁性反射層と、
    を含み、
    前記第１電極部は、
    前記第１電極部の第１軸方向の外縁に配置され、前記第１軸と垂直方向である第２軸方向に延長される第１電極延長部と、
    前記第１電極延長部と第１軸と反対方向である第３軸方向に離隔し、発光素子が配置される第１領域と、
    前記第１電極延長部と第１軸方向に離隔し、前記第１領域と前記第１軸方向と垂直方向である第２軸方向に離隔し、保護素子が配置される第２領域と、
    前記第１領域と前記第１電極延長部との間に配置され、前記第１領域と前記第１電極延長部を電気的に連結する第１連結部と、
    前記第２領域と前記第１電極延長部との間に配置され、前記第２領域と前記第１電極延長部を電気的に連結する第２連結部と、
    前記第１電極延長部は、前記第１連結部と前記第２連結部との間で前記第２軸方向と平行に配置される第１垂直部と、
    前記第１垂直部と前記第２連結部との間に配置され、第１軸方向の幅が前記第２軸方向に向かうほど増加する第１斜線部と、
    前記第２領域と前記第２軸方向に離隔し、前記第１電極部の前記第２軸方向の外縁に配置され、前記第１斜線部と連結され、第１軸方向に突出配置される第１突出部と、
    前記第１領域と前記第２軸方向と反対方向である第４軸方向の外縁に配置される第２突出部と、
    前記第２突出部と前記第１電極延長部の垂直部との間に配置され、第１軸方向の幅が前記第４軸方向に向かうほど増加する第２斜線部と、
    を含み、
    前記第２斜線部は、前記第２突出部と連結されるように配置され、
    前記第２電極部は、
    前記第２電極部の前記第３軸方向の外縁に配置され、前記第２軸方向に延長される第２電極延長部と、
    第１軸方向に前記第１領域と重なる領域を含むように配置され、前記第２電極延長部と連結される第１ボンディング部と、
    前記第１ボンディング部と前記第２軸方向に離隔して配置され、前記第１軸方向に前記第１領域と重なる領域を含むように配置され、前記第２電極延長部と連結される第２ボンディング部と、
    第１軸方向に前記第２領域と重なる領域を含むように配置され、前記第２電極延長部と連結される第３ボンディング部と、
    前記第２軸方向に前記第３ボンディング部と離隔して配置され、前記第１軸方向に延長され、前記第２電極延長部と連結される第３突出部と、
    前記第４軸方向に前記第２ボンディング部と離隔して配置され、前記第１軸方向に延長され、前記第２電極延長部と連結される第４突出部と、
    前記第２電極延長部は、前記第１ボンディング部と前記第２ボンディング部との間で前記第２軸方向と平行に配置される第２垂直部と、
    前記第２電極延長部は、前記第３突出部と前記第２垂直部との間に配置され、前記第１軸方向の幅が前記第２軸方向に向かうほど増加する第３斜線部と、
    前記第４突出部と前記第２垂直部との間に配置され、前記第１軸方向の幅が前記第４軸方向に向かうほど増加する第４斜線部と、を含む、半導体素子パッケージ。