CN101986426A - 半导体器件制造方法 - Google Patents

Abstract

本发明为一种半导体器件的制造方法。本发明提供一种能够放置更大数目的用于光刻的对准标记和PCM并且同时防止从PCM泄露信息的半导体器件制造方法。在第一划线区域的夹入于第一半导体芯片区域中的一部分中，第一区域和第二区域相互平行放置。第一区域配备有从用于电评估有源元件(比如晶体管)和无源元件(比如电阻器或者电容器)中的至少任一元件的第一监视器、用于尺度控制的第二监视器和用于测量膜厚度的第三监视器中选择的至少一个监视器。在第二区域中放置用于光刻的对准标记。在切割步骤中切断第一区域。

Description

半导体器件制造方法

相关申请的交叉引用

包括说明书、说明书附图和说明书摘要、于2009年7月28日提交的第2009-175437号日本专利申请的公开内容通过整体引用结合于此。

技术领域

本发明涉及一种半导体器件制造方法，具体地涉及一种包括半导体晶片切割步骤的半导体器件制造方法。

背景技术

通常通过在其中进行各种晶片级步骤的前端工艺和包括划线步骤的后端工艺来制造半导体器件。

在前端工艺中形成的半导体晶片具有以后将分别变成半导体芯片的多个半导体芯片区域和位于这些半导体芯片区域中的任何两个半导体芯片区域之间的划线区域。划线区域是配备用于划线(切分)的区域并且同时是其中有用于光刻的对准标记和用于工艺控制的各种监视器(PCM：工艺控制监视器)的区域。

例如在公开号为2007-49067的日本专利未审公开(专利文献1)中，一种半导体晶片包括沿着第一方向形成的第一划线区域。第一划线区域由与第一方向平行的虚拟线划分成第一区域和第二区域。第一区域具有对准标记(用于光刻的对准标记)区域，而第二区域具有测试标记(PCM)区域。

在后端工艺中，半导体芯片区域接受使用PCM的各种测试。多个半导体区域然后通过划线而被切割成个别半导体芯片。如果在这一步骤中未切断PCM，则它们保留于半导体芯片上。有时从剩余PCM泄露关于这一半导体器件及其制造方法的保密数据。因此提出一种用于防止这样的信息泄露的技术。

例如在公开号为Hei 10(1998)-256324的日本专利未审公开(专利文献2)中提出的一种半导体晶片的特征在于经由形成于划线上的测试焊盘来测试ROM(只读存储器)的内部电路并且在沿着划线切割晶片时测试焊盘破裂。

[专利文献]

[专利文献1]公开号为2007-49067的日本专利未审公开

[专利文献2]公开号为Hei 10(1998)-256324的日本专利未审公开

发明内容

随着半导体器件的小型化，它们的结构也变得复杂并且互连层的数目已经增加，从而造成用于光刻的对准标记和PCM的总数增加。因此有时候不可能沿着划线区域的延伸方向将所有用于光刻的对准标记和PCM对准为单个线图案。在这一情况下，有必要沿着划线区域的延伸方向将这些对准标记和PCM对准为相互平行伸展的多个线的图案。

当通过划线来切断相互平行延伸的多个线中的仅一个线时，有可能出现从包含于剩余线中的PCM泄露信息。

在通过划线来切断相互平行伸展的多个线的整个图案的情况下，将通过划线来切割的宽度变得更宽。专用于切分这样的宽度的切分器因此是必需的。此外，待划线的间隔的增加造成因划线而生成的碎片的量增加。这样生成的碎片可能附着于半导体芯片上并且降低产量。

已经创造本发明以克服上述问题。本发明的一个目的在于提供一种能够放置更大数目的用于光刻的对准标记和PCM并且防止从PCM泄露信息的半导体器件制造方法。

根据本实施例的一种半导体器件制造方法包括以下步骤：形成具有多个第一半导体芯片区域和第一划线区域的第一半导体晶片；并且切断第一半导体晶片的第一划线区域的一部分以将第一半导体芯片区域分离成个别第一半导体芯片。在第一划线区域的夹入于任何两个第一半导体芯片区域之间的一部分中，第一区域和第二区域相互平行放置。第一区域具有用于电评估有源元件和无源元件中的至少任一元件的第一监视器、用于尺度控制的第二监视器以及用于测量膜厚度的第三监视器。第二区域具有用于光刻的对准标记。在切割步骤中切断第一区域。

根据本实施例，第一区域和第二区域相互平行放置于第一划线区域的一部分中。这意味着将第一区域和第二区域放置为沿着第一划线区域在相互平行的多个线中伸展的图案。这使得有可能提供更大数目的用于光刻的对准标记和PCM。

当切断第一区域时，用于电评估有源元件和无源元件中的至少任一元件的第一监视器、用于进行其尺度控制的第二监视器以及用于测量其膜厚度的第三监视器都被去除。结果可以防止从第一至第三监视器中的至少任一监视器泄露信息。

附图说明

图1是示意性地图示了通过本发明的实施例1中的半导体器件制造方法来形成的第一半导体芯片的配置的平面图；

图2是示意性地图示了通过本发明的实施例1中的半导体器件制造方法来形成的第一半导体芯片的平面布局的平面图；

图3是示意性地图示了通过本发明的实施例1中的半导体器件制造方法来形成的第二半导体芯片的配置的平面图；

图4是示意性地图示了通过本发明的实施例1中的半导体器件制造方法来形成的第一半导体芯片的配置的平面图；

图5是图4的虚线部分V的放大图；

图6是图示了与图4中的一次照射对应的区域的图；

图7(A)、图7(B)和图7(C)是分别图示了将在本发明的实施例1中的半导体器件制造方法中使用的用于光刻的对准标记的第一例子(A)、第二例子(B)和第三例子(C)的配置的平面图；

图8(A)、图8(B)和图8(C)是分别示意性地图示了将在本发明的实施例1中的半导体器件制造方法中使用的用于尺度控制的第二监视器的第一例子(A)、第二例子(B)和第三例子(C)的配置的平面图；

图9是示意性地图示了将在本发明的实施例1中的半导体器件制造方法中使用的用于膜厚度测量的第三监视器的第一例子的配置的平面图；

图10是示意性地图示了将在本发明的实施例1中的半导体器件制造方法中使用的用于有源元件和无源元件中的至少任一元件的电评估的第一监视器的第一例子的配置的平面图；

图11是示意性地图示了本发明的实施例1中的TEG布局的图；

图12是示意性地图示了本发明的实施例1中的TEG平面布局的图；

图13是示意性地图示了沿着图12中所示线L13-L13取得的横截面结构的图；

图14是示意性地图示了沿着图12中所示线L14-L14取得的横截面结构的图；

图15是图12中所示TEG的透视图；

图16是图示了本发明的实施例1中的TEG制造步骤的图；

图17是图示了本发明的实施例1中的TEG制造步骤的图；

图18是图示了本发明的实施例1中的TEG制造步骤中的互连布局的一个例子的图；

图19是图示了本发明的实施例1中的TEG制造步骤的图；

图20是示出了本发明的实施例1中的半导体器件制造步骤的流程图；

图21是示意性地图示了在图20中所示测试步骤期间探针管脚和测试电极焊盘的布局的图；

图22是示意性地图示了根据本发明的实施例1中的半导体器件制造方法来形成的第二半导体晶片的配置的平面图；

图23是图22的虚线部分XXIII的放大图；

图24是图示了与图22中的一次照射对应的区域的图；

图25是示意性地图示了根据本发明的实施例2中的半导体器件制造方法来形成的第一半导体芯片的配置的平面图；

图26是图示了与根据本发明的实施例2中的半导体器件制造方法来形成的第一半导体晶片的一次照射对应的区域的图；

图27是示意性地图示了各自在本发明的实施例2中的半导体器件制造方法中使用的用于有源元件和无源元件中的至少任一元件的电评估的第一监视器的第二例子的配置和用于测量第一监视器的电性质的焊盘的图；

图28是图示了与通过比较例子中的半导体器件制造方法来形成的第一半导体晶片的一次照射对应的区域的图；

图29是示意性地图示了将在本发明的实施例3中的半导体器件制造方法中使用的多层掩模的配置的平面图；

图30是示意性地图示了使用图29的掩模来形成的第一半导体晶片的图案的平面图；

图31是示意性地图示了常规掩模的配置的平面图；

图32是示意性地图示了使用图31的掩模来形成的第一半导体晶片的图案的平面图；

图33是示意性地图示了本发明的实施例4中的TEG平面布局的图；

图34是示意性地图示了沿着图33中所示线L34-L34取得的横截面结构的图；

图35是示意性地图示了沿着图33中所示线L35-L35取得的横截面结构的图；

图36是示意性地图示了沿着图33中所示线L36-L36取得的横截面结构的图；

图37示意性地图示了沿着图33中所示线L37-L37取得的横截面结构的图；

图38是示意性地图示了本发明的实施例4的修改例子中的TEG平面布局的图；

图39是示意性地图示了沿着图38中所示线L39-L39取得的横截面结构的图；

图40是示意性地图示了沿着图38中所示线L40-L40取得的横截面结构的图；

图41是示意性地图示了沿着图38中所示线L41-L41取得的TEG的横截面结构的图；

图42是图示了沿着图38中所示线L42-L42取得的横截面结构的示意图；

图43是示意性地图示了本发明的实施例5中的TEG的平面布局的图；

图44是示意性地图示了本发明的实施例5中的修改例子中的TEG平面布局的图；

图45是示意性地图示了沿着图44中所示线L45-L45取得的横截面结构的图；并且

图46是示意性地图示了沿着图44中所示线L46-L46取得的横截面结构的图。

具体实施方式

下文将参照一些附图描述本发明的实施例。

(实施例1)

当参照图1和图2时，根据本实施例中的半导体器件制造方法来形成的第一半导体芯片CHa在划线步骤之后在平面图中由第一至第四芯片端面CE1至CE4包围。在平面图中放置第一至第四芯片端面CE1至CE4作为矩形(包括方形，这将同样适用于下文)的四边。第一芯片端面CE1和第三芯片端面CE3相互平行，而第二芯片端面CE2和第四芯片端面CE4相互平行。

第一半导体芯片CHa具有半导体衬底SUB、第一半导体芯片区域CRa和用于光刻的多个对准标记MK。半导体衬底SUB例如为硅衬底。第一半导体芯片区域CRa和用于光刻的各对准标记MK形成于半导体衬底SUB之上。

第一半导体芯片区域CRa具有内部电路区域CT、密封环SR和外围部分PR。密封环SR以环形式来限定的第一半导体芯片区域CRa。这意味着密封环SR分割位于第一半导体芯片区域CRa的中心处的内部电路区域CT与位于第一半导体芯片区域CRa的外围侧处的外围部分PR。

具体而言，密封环SR在平面图中由沿着第一芯片端面CE1定位的第一边S1、沿着第二芯片端面CE2定位的第二边S2、沿着第三芯片端面CE3定位的第三边S3和沿着第四芯片端面CE4定位的第四边S4包围。第一边S1和第三边S3相互平行布置，而第二边S2和第四边S4相互平行布置。

在第一芯片端面CE1与第一边S1之间的距离D1大于在第三芯片端面CE3与第三边S3之间的距离D3。在第二芯片端面CE2与第二边S2之间的距离D2大于在第四芯片端面CE4与第四边S4之间的距离D4。由于这样的距离关系，所以第一半导体芯片区域CRa在平面图中向第三芯片端面CE3和第四芯片端面CE4中的各芯片端面偏斜。结果有足以用于分别将第二区域RB1和RB2定位于第一芯片端面CE1与第一边S1之间和第二芯片端面CE2与第二边S2之间的空间。

用于光刻的多个对准标记MK使用于光刻步骤中，并且它们分别沿着第一边S1和第二边S2位于第二区域RB1和RB2(下文将统称为“RB”)中。后文将在描述制造方法时描述第二区域RB1和RB2以及用于光刻的对准标记MK的细节。

当主要参照图3时，在根据本实施例中的半导体器件制造方法中形成的第二半导体芯片CHb无第二区域RB，这不同于第一半导体芯片CHa(图1)。此外，不同于第一半导体芯片区域CRa(图1)，第二半导体芯片区域CRb在平面图中在第二半导体芯片CHb中未偏斜。然而第二半导体芯片CHb具有第二半导体芯片区域CRb而不是第一半导体芯片CHa的第一半导体芯片区域CRa(图1)。

接着将描述第一半导体芯片CHa(图1和图2)的制造方法。参考图4和图5，先形成第一半导体晶片WFa。具体而言，通过使用包括光刻的半导体制造技术在半导体衬底SUB之上形成多个第一半导体芯片区域CRa和第一划线区域SCa来获得第一半导体晶片WFa。

第一划线区域SCa夹入于彼此相邻的两个第一半导体芯片区域CRa之间并且它具有宽度SWa。宽度SWa足够宽以将多个线LP、也就是第一线LA和第二线LB定位于其中。第一线LA是用于在其中放置后文将描述的第一区域的线并且也是除了第一区域RB之外第二区域RB也可以位于其中的线。第二线LB是用于在其中放置第二区域RB的线，并且它是不允许第一区域位于其中的线。

在本实施例中的光刻中，在一次照射中对图4中的四个(＝2×2)第一半导体芯片区域CRa进行曝光。进行多次照射，从而使其外边缘相互接触，并且结果在第一半导体晶片WFa之上对所需数目的第一半导体芯片区域CRa进行曝光。

主要参照图6，接着将更具体地描述第一半导体晶片FWa中的与光刻中的一次照射对应的区域。在第一划线区域SCa的夹入于彼此相邻的两个第一半导体芯片区域CRa之间的一部分中，第一区域RA和第二区域RB相互平行布置。

在第一区域RA中放置从第一监视器、第二监视器MN2a、MN2b和MN2c(图8(A)、8(B)和8(C))和第三监视器MN3(图9)中选择的至少一个监视器。

第一监视器是用于电评估形成于后文将具体描述的内部电路区域CT中的有源元件(晶体管等)和无源元件(电阻器、电容器等)中的至少任一元件的监视器。第二监视器MN2a、MN2b和MN2c(图8(A)、8(B)和8(C))是用于形成于内部电路区域CT中的电路的尺度控制的监视器。通过例如用电子显微镜测量尺度来实现尺度控制。第三监视器MN3(图9)是用于测量形成于内部电路区域CT中的薄膜的厚度的监视器。例如通过光学方法来测量膜厚度。

在第二区域RB中放置用于光刻的对准标记MKa、MKb和MKc(图7(A)、7(B)和7(C))作为用于光刻的对准标记(图1)。用于光刻的对准标记MKa是用于光刻步骤中的重叠检验的标记，而用于光刻的对准标记MKb和MKc是用于步进器(stepper)的对准标记。

接着，通过用切分器进行划线(切割步骤)来切断第一半导体晶片WFa的第一划线区域SCa(图4)的沿着划线SL(图6)的一部分。通过这样做，将多个第一半导体芯片区域CRa切割成个别第一半导体芯片CHa(图1)。

划线SL沿着第一线LA定位。将用切分器来切断的区域的宽度约等于或者略大于第一区域的宽度。在划线期间，切断沿着第一线LA定位的第一区域RA(图6)，从而第一区域RA未保留于第一半导体芯片CHa(图1)中。相反地，第二区域RB的未切断的至少一部分沿着第二线LB定位，从而它保留于第一半导体芯片CHa中。接着将具体描述这一第二区域RB的剩余部分。

在对第一半导体晶片WFa(图4)进行划线之前，第二区域RB(图6)的至少一部分在平面图中放置于将为第一芯片端面CE1(图2)的位置与第一边S1之间。第二区域RB在平面图(图2)中具有与第一边S1平行的长边SL和与第一边S1垂直的短边SS。在划线时进行在与长边LS垂直的方向上切割第二区域RB的一部分的操作或者完全未切断第二区域RB的操作中的任一操作。通过这一操作，第二区域RB的至少一部分保留于第一半导体芯片CHa中。

在图6中，点划线表明的划线SL用于与图6对应的通过一次照射来形成的第一划线区域SCa，而双点划线表明的划线SL用于通过与上述照射相邻的另一照射来形成的第一划线区域SCa(未图示)。

接着将具体描述第一监视器。当参照图10和图11时，第一监视器MN1a用于电评估形成于内部电路区域CT中的有源元件(比如晶体管)和无源元件(比如电阻器或者电容器)中的至少任一元件并且它是一种TEG(测试元件组)。第一监视器MN1a放置于第一区域RA中并且具有多个测试元件TE和多个测试电极焊盘TP。作为测试电极焊盘TP，测试电极焊盘TP0至TP7布置成行。这些测试电极焊盘TP0至TP7在下面具有测试元件TE。在图11中图示了分别在紧接着在测试焊盘TP3和TP4下面的区域中形成的测试元件TE3和TE4作为典型例子。作为测试元件TE3和TE4，例如使用MOS晶体管(绝缘栅极场效应晶体管)。MOS晶体管为四个端子的元件并且具有源极端子S、漏极端子D、控制栅极端子G和背栅端子B。

在测试元件TE3中，控制栅极端子G通过第一金属互连ML0和通孔V0电耦合到测试电极焊盘TP0，源极端子S通过第一金属互连ML0和通孔V2耦合到与测试元件TE3相邻的测试电极焊盘TP2，漏极端子D通过第一金属互连ML0和通孔V4电耦合到与测试元件TE3相邻的测试电极焊盘TE4，而背栅端子B通过第一金属互连ML0和通孔V6电耦合到测试电极焊盘TP6。

在测试元件TE4中，控制栅极端子G通过第二金属互连ML1和通孔V1电耦合到测试电极焊盘TP1，源极端子S通过第二金属互连ML1和通孔V3电耦合到与测试元件TE4相邻的测试电极焊盘TP3，漏极端子D通过第二金属互连ML1和通孔V5电耦合到与测试元件TE4相邻的测试电极焊盘TP5，而背栅端子B通过第二金属互连ML1和通孔V7电耦合到测试电极焊盘TP7。

金属互连ML0和ML1是不同互连级的互连。例如，第一金属互连ML0为第一级金属互连层的互连，而第二金属互连为放于其上的第二级金属互连层的互连。

如图11中所示，一个测试元件(TE3或者TE4)耦合到与之相邻的电极焊盘并且也耦合到这些电极焊盘接下来的、但是隔开一个电极焊盘的电极焊盘。因而，测试元件TE在测试电极焊盘线中电耦合到偶数编号的测试电极焊盘组或者奇数编号的测试电极焊盘组。

第一金属互连ML0和第二金属互连ML1为不同互连级的互连。通过使用不同互连级的互连来电耦合彼此相邻的测试电极焊盘和测试元件TE，可以实现它们之间的电耦合而不引起这些互连的冲突。

参照图12，放置测试电极焊盘TP0至TP6。对于这些测试电极焊盘TP0至TP6中的各测试电极焊盘，放置第一级岛状金属部分IM1至IM4作为用于接触的中间互连。这些第一级岛状金属部分IM1至IM4相互分离并且可以制作互连以穿过它们。

在与第一级金属互连层的互连制造步骤类似的步骤中形成第一级岛状金属部分IM1至IM4以用于半导体芯片之上形成的半导体器件。在各测试电极焊盘中，为半导体芯片之上的各互连层提供岛状金属部分。图12典型地图示了形成于第一级金属互连层中的岛状金属部分。

为岛状金属部分IM1至IM4中的各岛状金属部分形成通孔VA。通孔VA包括过孔和将填充于其中的传导材料。这实现将放置于一个互连层中的互连耦合到岛状金属部分并且还通过下一更高级的岛状金属部分将它耦合到最上级测试电极焊盘。这些第一级岛状金属部分类似地放置于各测试电极焊盘中。因而，用相同标号表示在相应测试电极焊盘中的相同位置的第一岛状金属部分。

测试元件TE3和TE4各自为如图11中所示四个端子的晶体管(MOS晶体管)。四个端子的晶体管形成于半导体衬底区域之上的有源区域中。这一有源区域包含源极杂质区域SI、漏极杂质区域DI和用于提取背栅电极的杂质区域(背栅杂质区域)BI。这些杂质区域SI、DI和BI为低电阻区域。通过背栅杂质区域BI，向晶体管将形成于其中的衬底区域(背栅)供应偏置电压。

栅极电极GE形成于源极杂质区域SI与漏极杂质区域DI之间。源极端子S、漏极端子D和背栅端子B分别包括杂质区域SI、DI和BI以及与之对应的接触CT。

栅极电极GE由放在金属互连下面的多晶硅形成并且通过形成于栅极电极提取区域中的通孔VIA电耦合到对应栅极电极互连(金属互连)。

在测试元件TE3中，栅极电极GE通过通孔VA电耦合到第一级金属互连M01。栅极电极互连GE耦合到的第一级金属互连M01电耦合到测试电极焊盘TP0的岛状金属部分IM1从而穿过为测试电极焊盘TP3提供的岛状金属部分IM1与IM3之间的区域并且同时沿着测试电极焊盘TP1和TP2延伸。这一岛状金属部分IM1和第一级金属互连M01形成于同级互连层中。源极杂质区域SI通过接触CT电耦合到第一级金属互连M02。这一第一级金属互连M02电耦合到测试电极焊盘TP2的岛状金属部分IM1从而穿过测试电极焊盘TP3的岛状金属部分IM3与IM4之间的区域并且在测试电极焊盘TP2的岛状金属部分IM1与IM2之间延伸。漏极杂质区域DI通过通孔电耦合到第一级金属互连M03。这一第一级金属互连M03在为测试电极焊盘TP3设置的第一级岛状金属部分IM1与IM2之间穿过并且电耦合到为与测试电极焊盘TP3相邻的测试电极焊盘TP4设置的第一级岛状金属部分IM3。

测试元件TE3的背栅杂质区域BI通过接触电耦合到第一级金属互连M04。这一第一级金属互连M04电耦合到为测试电极焊盘TP6设置的第一级岛状金属部分IM4从而在为测试电极焊盘TP3设置的第一级岛状金属部分IM2与IM4之间穿过并且沿着测试电极焊盘TP4和TP5延伸。

测试元件TE4的栅极电极GE通过通孔(钨塞)电耦合到第二级金属互连M11。这一第二级金属互连M11电耦合到在测试电极焊盘TP1的第一级岛状金属部分IM1上方提供的第二级岛状金属部分从而穿过在为测试电极焊盘TP4提供的第一级岛状金属部分IM1与IM3(也就是第二级岛状金属部分)之间的区域并且从测试电极焊盘TP3向TP2延伸。

源极杂质区域SI通过通孔(钨塞)电耦合到第二级金属互连M12。这一第二级金属互连M12穿过为测试电极焊盘TP4提供的岛状金属部分IM3与IM4之间(也就是在第二级岛状金属部分之间)的区域并且电耦合到在为与测试电极焊盘TP4相邻的测试电极焊盘TP3提供的岛状金属部分IM1上方提供的岛状金属部分。在这一图12中也未图示由第二级金属互连制成的第二级岛状金属部分。

漏极杂质区域DI通过通孔(钨塞)电耦合到第二级金属互连M13。这一第二级金属互连M13穿过为测试电极焊盘TP4提供的第一级岛状金属部分IM1与IM2之间(也就是在第二级岛状金属部分之间)的区域并且电耦合到在与测试电极焊盘TP4相邻的测试电极焊盘TP5的岛状金属部分IM3上方提供的第二级岛状金属部分。

背栅杂质区域BI通过通孔(钨塞)电耦合到第二级金属互连M14。这一第二级金属互连M14通过测试电极焊盘TP5和TP6电耦合到图11中所示测试电极焊盘TP7的(与第一级岛状金属部分IM4对应设置的)第二级岛状金属部分从而在为测试电极焊盘TP4提供的岛状金属部分IM2与IM4之间(在第二级岛状金属部分之间)穿过。

如图12中所示，第一级金属互连M01至M04用作图11中所示第一金属互连ML0，而第二级金属互连M11至M14用作第二金属互连ML1。第一级金属互连和第二级金属互连是在不同互连层中的互连，并且各测试元件的端子可以电耦合到在紧接着的上方的对应测试电极焊盘和该电极接下来的、但是隔开一个电极的测试电极焊盘而不引起互连的冲突。

测试电极焊盘的中间互连层的金属部分为岛形式，从而它们相互分离并且配置互连通道区域。这实现将紧接着测试电极焊盘下面的区域附近的测试元件电耦合到与之相邻的测试电极焊盘而不引起与在前测试电极焊盘的金属部分的冲突。

参照图13，示出了由第一级金属互连组成的岛状金属部分和由第二级金属互连组成的岛状金属部分。这些岛状金属部分未出现在沿着线L13-L13取得的横截面结构中，从而在图13中用虚线示出了这些岛状金属部分。

在测试元件TE3中，源极杂质区域SI和漏极杂质区域DI分别通过接触CT电耦合到第一级金属互连M02和M03。第一级金属互连M02电耦合到为测试电极焊盘TP2提供的第一级岛状金属部分IM1。

第一级岛状金属部分IM1电耦合到由第二级金属互连制成的第二级岛状金属部分IM21。对于测试电极焊盘TP3，与这一第二级岛状金属部分IM21相邻提供第二级岛状金属部分IM23。第一级金属互连M03通过为测试电极焊盘TP4提供的第一级岛状金属部分IM3电耦合到第二级岛状金属部分IM23。

在测试元件TE4中，源极杂质区域SI和漏极杂质区域DI分别通过接触孔电耦合到第一级中间互连。这些中间互连通过通孔(塞)电耦合到第二级金属互连M12和M13。第二级金属互连M12电耦合到为测试电极焊盘TP3提供的第二级岛状金属部分IM21，而第二级金属互连M13电耦合到为测试电极焊盘TP5提供的第二级岛状金属部分IM23。这些第二级岛状金属部分IM21和IM23分别电耦合到第一级岛状金属部分IM1和IM3。

运用铜互连作为金属互连。通过大马士革工艺来形成互连和塞(填充于通孔中)。常规地用钨塞形成接触CT。最上级测试电极焊盘由铝互连制成。低于最上级测试电极焊盘TP、但是在栅极电极上方的金属互连都用铜互连形成。

参照图14，为测试电极焊盘TP0提供的岛状金属部分IM1电耦合到第一级金属互连M01。为测试电极焊盘TP1提供的第二级岛状金属部分IM21电耦合到第二级金属互连M11。因此，使用不同层中的互连来进行测试元件TE3的栅极电极与测试元件TE4的栅极电极的电耦合。

在图12所示布局中无互连耦合到为测试电极焊盘TP3提供的岛状金属部分IM3、IM23、IM1和IM21。

为相应测试电极焊盘提供的岛状金属部分通过通孔(塞)电耦合到它们的对应测试电极焊盘。因此，测试元件TE3和TE4可以各自电耦合到与之相邻的测试电极焊盘和这些相邻测试电极焊盘的接下来的、但是隔开一个测试电极焊盘的测试电极焊盘。

附带提一点，使用大马士革工艺来形成位于第二级互连层中和上方的金属互连(铜互连)和位于下面的通孔，并且同时进行互连的形成和通孔的填充。

参照图15，图示了测试电极焊盘TP0至TP3的结构。在图15中，用相同标号表示与图12中所示配置元件对应的部分。

测试电极焊盘TP0至TP3由最上级铝互连形成。这些测试电极焊盘TP0至TP3根据形成于个别半导体芯片之上的金属互连层的互连而具有岛状金属部分。作为一个例子，图15示出了具有四个铜互连层和最上级铝互连的五层金属互连结构。在这一结构中，测试电极焊盘与在岛状金属部分的布局类似。在某一测试电极焊盘TP(TP0至TP3之一)中，在高度方向上布置的第一级、第二级、第三级和第四级岛状金属部分IM1、IM21、IM31和IM41通过通孔VA相互电耦合并且还电耦合到对应测试电极焊盘TP。类似地，在高度方向上布置的第一级、第二级、第三级和第四级岛状金属部分IM2、IM22、IM32和IM42通过通孔VA相互电耦合并且还电耦合到对应测试电极焊盘TP。在高度方向上布置的岛状金属部分IM3、IM23、IM33和IM43通过通孔VA相互电耦合并且还电耦合到对应测试电极焊盘TP。也类似地，在高度方向上布置的岛状金属部分IM4、IM24、IM34和IM44通过通孔VA相互电耦合并且还电耦合到对应测试电极焊盘TP。

关于测试元件TE3和TE4，典型地示出了接触CT到源极杂质区域SI和栅极电极GE的电耦合。测试元件TE3的源极杂质区域SI通过接触CT电耦合到第一级金属互连M02。第一级金属互连M02穿过在对应测试电极焊盘TP3的第一级岛状金属部分IM3与IM4之间的区域并且电耦合到与之相邻的测试电极焊盘TP2的第一级岛状金属部分IM1。各测试元件TE的栅极电极GE通过接触CT电耦合到第一级金属互连M01。第一金属互连M01穿过在对应测试电极焊盘TP3的第一级岛状金属部分IM3与IM1之间的区域、在测试电极焊盘TP2和TP1以外穿过并且电耦合到测试电极焊盘TP0的第一级岛状金属部分IM1。

测试元件TE4的源极杂质区域SI通过接触CT、中间互连和通孔(塞)电耦合到第二级金属互连M12。第二级金属互连M12电耦合到测试电极焊盘TP3的第二级岛状金属部分IM21。栅极电极GE通过接触CT、中间互连和通孔电耦合到第二级金属互连M11。第二级金属互连M11定位成向外延伸超出测试电极焊盘TP3和TP2并且电耦合到测试电极焊盘TP1的第二级岛状金属部分IM21。

在如图15中所示测试元件TE3和TE4中，提供金属互连以便穿过在它们的对应测试电极焊盘的岛状金属部分之间的间隙区域。金属互连电耦合到与之相邻的测试电极焊盘的同级岛状金属部分或者相邻电极焊盘接下来的、但是隔开一个测试电极焊盘的那些测试电极焊盘的同级岛状金属部分。由此，它们电耦合到与之相邻的测试电极焊盘。

通过在最上层的测试电极焊盘中以岛状形式(以L状的形式)设置金属部分，各测试元件的端子可以电耦合到与之相邻的测试电极焊盘而又使得即使测试元件与各测试电极焊盘对准布置仍然能防止互连的冲突。也有可能放置用于电极/端子的互连而通过针对彼此相邻的测试元件使用不同互连层中的互连来防止互连的冲突。

附带提一点，在图15中，四层金属互连用于测试元件与测试电极焊盘之间的互连，并且互连各自电耦合到相同层的岛状金属部分。然而为测试电极焊盘提供的岛状金属部分的层数取决于在接近地设置于半导体芯片上的半导体器件中运用的互连层的数目。

参照图16至图19，接着将描述测试元件TE和测试电极焊盘TP的制造工艺。

如图16中所示，与测试电极焊盘将放置于其中的区域对应的元件形成区域EFR先在分路线(划线区域)将形成于其中的分路区域(划线区域)中形成于半导体衬底SUB之上。当测试元件TE3和TE4为如上所述MOS晶体管时，元件形成区域EFR用作背栅区域。源极杂质区域SI、漏极杂质区域DI和背栅杂质区域BI作为有源区域形成于各元件形成区域EFR的表面中。背栅杂质区域BI和元件形成区域EFR具有相同传导性类型，并且经由背栅杂质区域BI向元件形成区域EFR施加背栅偏置。源极杂质区域SI和漏极杂质区域DI具有与元件形成区域EFR的传导性类型不同的传导性类型。

然后，栅极电极GE通过未在附图中图示的栅极绝缘膜形成于源极杂质区域SI与漏极杂质区域DI之间。

接着如图17中所示，为测试元件TE3和TE4形成电极互连。分别为漏极杂质区域DI、源极杂质区域SI和背栅杂质区域BI形成例如包括钨塞的接触CT。也为栅极电极GE形成接触CT。随后，形成按预定图案的第一级金属互连。在测试元件TE3中，耦合到源极杂质区域SI的接触CT通过第一级金属互连M0电耦合到形成于与之相邻的测试电极焊盘中的第一级岛状金属部分IM1。类似地，为漏极杂质区域DI提供的接触CT也通过第一级金属互连M03电耦合到在相邻测试电极焊盘中提供的第一级岛状金属部分IM3。另外，为栅极电极GE和背栅杂质区域Bi提供的接触CT分别电耦合到第一级金属互连M01和M04。

在测试元件TE4中，为它们的接触CT形成由第一级金属互连形成的中间互连IL。在形成第一级金属互连时，未在测试元件TE4上完成与将为其它测试电极焊盘提供的岛状金属部分的耦合。

以如下方式进行图17中所示测试元件TE3的第一级金属互连的互连。具体而言，如图18中所示，设置在为对应测试电极焊盘提供的第一级岛状金属部分IM3与IM4之间穿过的第一级金属互连M01，并且第一级金属互连M01电耦合到与之相邻的测试电极焊盘的第一级岛状金属部分IM1。因此，即使当设置了与测试电极焊盘对应的测试元件时，测试元件的电极互连仍然电耦合到与之相邻的测试电极焊盘的岛状金属部分而不引起这些测试电极焊盘的岛状金属部分的冲突。其它漏极电极互连、背栅电极提取互连和栅极电极互连也设置成穿过在彼此相邻的对应岛状金属部分之间的区域。

接着如图19中所示，形成按预定图案的第二级金属互连。在这一步骤中的测试元件TE4中，第二级金属互连电耦合到为位于下面的接触CT提供的中间互连IL。具体而言，源极杂质区域SI通过对应接触CT、中间互连IL和第二级金属互连M12电耦合到为相邻测试电极焊盘提供的岛状金属部分IM1和IM21。漏极杂质区域DI通过第二级金属互连M13电耦合到在相邻测试电极焊盘中提供的第二级岛状金属部分IM23并且还电耦合到下面的第一级岛状金属部分IM3。分别为栅极电极GE和背栅杂质区域BI形成第二级金属互连M11和M14，并且第二级金属互连M11和M14电耦合到在对应测试电极焊盘中提供的第二级岛状金属部分。

即使在使用第二级金属互连来形成电耦合时，如图18中所示，第二级金属互连仍然在为对应测试电极焊盘提供的第二级岛状金属部分之间穿过，从而测试元件可以电耦合到与之相邻的测试电极焊盘而又防止互连的冲突。

然后，在与用于各半导体芯片之上的半导体器件的元件的互连步骤相同的步骤中由用于相应上层的金属互连(铜互连)形成岛状金属部分。在金属互连的最终形成步骤中，通过使用铝互连来形成测试电极焊盘TP作为最上金属互连，由此形成从图12至图15中所示TEG。

在与用于各半导体芯片之上形成的半导体器件的元件的形成和互连采用的步骤相同的步骤中进行从图16至图18中所示测试元件、岛状金属部分和测试电极焊盘的制造。

参照图20，接着将简述本实施例的半导体器件的制造步骤。

进行晶片工艺(步骤S1)，并且在半导体晶片之上的各芯片区域中形成所需目标半导体器件。与半导体器件的元件和互连的制造相并行地，在划分线的区域中形成TEG。

当完成晶片工艺时进行晶片级测试(步骤SS2)。在测试步骤中评估元件和半导体芯片。此外使用TEG来执行与诸如MOSFET晶体管的阈值电压和跨导等各种控制项对应的可靠性评估。在使用这一TEG的测试步骤中，在如图21中所示两个阶段中测试一个测试项。接着将参照图21描述使用TEG的测试步骤。

假设测试电极焊盘TP0至TP(2n+1)如图21的上栏中所示地布置为TEG。在这一测试步骤期间使探针管脚PP0至PPn(下文将统称为“探针管脚PP”)与偶数编号的测试电极焊盘TP0、TP2、...TP(2n)接触。按2·LT的节距布置测试探针管脚PP0至PPn，而按1·LT的节距布置测试电极焊盘TP0至TP(2n+1)。作为一个例子，焊盘的节距为60μm，而探针管脚的节距为120μm。通过使探针管脚PP0至PPn与适于作为TEG1的偶数编号的测试电极焊盘TP0至TP(2n)接触来进行测试。在这一情况下，对放置于奇数编号的测试电极焊盘TP3至TP(2n-1)下面的测试元件TEo进行测试。因此可以进行测试元件的测量而不引起探针管脚的接触对待测试的元件的影响。当测试元件为MOS晶体管时，测试项例如为阈值电压Vth或者跨导gm。在通过使探针管脚PP0至PPn与偶数编号的测试电极焊盘TP0至TP(2n)接触来完成测试之后，将探针管脚移动1·LT。结果将探针管脚PP0至PPn移位一个电极焊盘节距、即如图21的下栏中所示探针管脚节距的1/2，从而使探针管脚PP0至PPn与奇数编号的测试电极焊盘TP 1至TP(2n+1)接触。在这一状态下进行TEG的测量。在这一情况下，进行对作为测试元件TE的放置于偶数编号的测试焊盘TP4、...TP(2n-2)下面的测试元件TEe的测试。

因此，依次针对这一半导体芯片的测试控制项对测试元件组TEG1和TEG2进行测试，由此完成对为这一半导体芯片提供的所有TEG的测试。由于提供大量元件作为TEG，所以可以针对许多控制项评估半导体芯片。这使得有可能精确地确定半导体器件是好还是坏，结果可以获得高可靠性的半导体器件。

在这一晶片级测试中，也使用各半导体芯片之上的焊盘来评估形成于各半导体芯片之上的半导体器件的电路特性及其电路操作的故障。

回到图12，当完成步骤SS2中的晶片级测试步骤时，沿着半导体晶片上的划分线进行切分以将它分离成个别第一半导体芯片CHa(图1)(步骤SS3)。

在个别第一半导体芯片CHa之中通过晶片级测试步骤来识别的无缺陷半导体芯片各自装配于封装中(步骤SS4)。在封装装配之后，进行最终预装运测试(例如烧印测试)(步骤SS5)并且装运最终无缺陷产品。

接着将描述第二半导体芯片CHb(图3)的制造方法。先参照图22和图23形成第二半导体晶片WFb。具体而言，通过使用光刻在半导体衬底SUB之上形成多个第二半导体芯片区域CRb和第二划线区域SCb来形成第二半导体晶片WFb。

第二划线区域SCb夹入于彼此相邻的两个第二半导体芯片区域CRb中并且具有宽度SWb。宽度SWb足够宽以在其中放置单个线LO并且同时小于宽度SWa(图5)。沿着这一线LO放置第一区域RA和第二区域RB。在夹入于彼此相邻的第二半导体芯片区域CRb之间的第二划线区域SCb中，第一区域RA和第二区域RB布置成行。

在这一实施例的光刻中，在一次照射中对图22中所示的四个(＝2×2)第二半导体芯片区域CRb进行曝光。通过进行多次照射而又部分地重叠其外围部分来在第二半导体晶片WFb之上对所需数目的第二半导体芯片区域CRb进行曝光。

主要参照图24，更具体地示出了第二半导体晶片WFb的与光刻的一次照射对应的区域。第一区域RA和第二区域RB串行布置于第二划线区域SCb的夹入于彼此相邻的两个第二半导体芯片区域CRb之间的一部分中。

附带提一点，空白区域BK是未通过光刻步骤中的照射来曝光、但是通过与上述照射相邻的另一照射来曝光的区域。例如，在图24中位于右上方的空白区域BK中形成与位于左上方并且包括第二区域RB的第二划线区域SCb类似的区域。在位于右下方的空白区域中形成与位于右上方并且包括第一区域RA的第二划线区域SCb类似的区域。

接着用与在对第一半导体晶片WFa(图4)进行划线时运用的切分器类似的切分器进行划线。通过这一划线，切断第二半导体晶片WFb的第二划线区域SCb(图22)的沿着划线SL(图24)的一部分，并且将多个第二半导体芯片区域CRb切割成个别第二半导体芯片CHb(图3)。

划线SL沿着线LO定位。用切分器切断的区域的宽度与第一区域RA的宽度几乎为相同水平，从而通过切割来去除沿着线LO布置的第一区域RA(图24)。结果无第一区域保留于第二半导体芯片CHb(图3)中。也将第二区域RB与第一区域RA一起切断和去除。

根据本实施例，如图6中所示，第一区域RA和第二区域RB相互平行布置于第一划线区域SCa的一部分中。这意味着第一区域RA和第二区域RB布置为与第一划线区域SCa平行伸展的多个线LP。这使得有可能提供更大数目的用于光刻的对准标记和PCM。

沿着划线SL(沿着第一线LA定位)以与第一区域RA的宽度几乎类似的宽度进行划线。切断并且因此去除仅布置于第一线LA中的第一区域RA，从而第一监视器MN1a、第二监视器MN2a至MN2c和第三监视器MN3都被去除。因此有可能防止从这些监视器中的至少任一监视器泄露信息。

假设通过划线从第一半导体晶片WFa切断第一线LA和第二线LB这二者，则第一区域RA可以随意设置于第一线LA和第二线LB这二者中。然而在这一情况下，应当加宽切分器以便切断第一线LA和第二线LB这二者。在这一情况下，应当使第二半导体晶片WFb的宽度SWb(图23)等于或者大于切分器的宽度。这增加了第二划线区域SCb在第二半导体晶片WFb中的比例，从而不可避免地造成可从一个第二半导体晶片WFb获得的第二半导体芯片CHb的数目的下降。

在本实施例中，另一方面，确定切分器的宽度以便留下第二线LB。与如上所述第一线LA和第二线LB这二者的切分相比，可以减少切分器的宽度。这使得有可能减少第二半导体晶片WFb的宽度SWb(图23)，从而抑制第二划线区域SCb在第二半导体晶片WFb中的比例。这造成可从一个第二半导体晶片WFb获得的第二半导体芯片CHb的数目的增加。

在本实施例中，测试元件TE各自布置于紧接着在对应电极焊盘TP下面的区域中，并且测试元件TE电耦合到与紧接测试元件TE上方的测试电极焊盘TP相邻的测试电极焊盘TP和在这些相邻电极焊盘接下来的、但是隔开一个电极焊盘的测试电极焊盘TP。探针管脚PP的节距为测试电极焊盘TP的节距的两倍宽，从而可以通过利用常规探针卡来测量多个测试图案。

另外，测试元件TE分别设置于测试电极焊盘TP下面。与其中测试元件TE放置于测试电极焊盘TP之间的区域中的配置相比，因此可以增加测试元件TE的数目而不加宽面积。结果有可能在放置与许多测试控制项对应的测试元件TE之时进行测试。在测试时未使探针管脚PP与紧接着在待测量的测试元件TE上方的测试电极焊盘TP接触，从而可以进行精确测量而不对待测试的测试元件TE引起如应力的不利影响。

(实施例2)当参照图25时，通过根据本实施例的半导体器件制造方法来形成的第一半导体芯片CHc具有测试电极焊盘TP来代替实施例1的第一半导体芯片CHa(图1)的其中已经形成一些用于光刻的对准标记MK的一部分区域中的一些用于光刻的对准标记MK。

参照图26，示出了本实施例中与晶片级的光刻中的一次照射对应的区域。沿着第一线LA放置第一区域RA和RAe，而沿着第二线LB放置第二区域RB和第三区域RC。换句话说，在第一划线区域SCa的夹入于彼此相邻的两个第一半导体芯片区域CRa之间的一部分中，第一区域RA和第二区域RB相互平行放置，而在第一划线区域SCa的另一部分中，第一区域RAe和第三区域RC相互平行放置。

当参照图27时，测试元件TE放置于第一区域RAe中，并且测试电极焊盘TP放置于第三区域RC中。测试元件TE与实施例1中的测试元件TE类似并且对应于用于电评估有源元件(比如晶体管)和无源元件(比如电阻器或者电容器)中的至少任一元件的第一监视器MN1b。因而，在第一划线区域SCa的夹入于第一半导体芯片区域CRa之间的一部分中，第三区域RC与第一监视器MN1b平行放置。测试电极焊盘TP与实施例1中的测试电极焊盘TP类似并且适于用以测量第一监视器MN1b的电特性。

通过用切分器进行划线来切断沿着划线SL(图26和图27)的一部分。结果多个第一半导体芯片区域CRa被切割成个别第一半导体芯片CHc(图25)。

划线SL沿着第一线LA定位。使将用切分器切断的区域的宽度几乎等于各第一区域RA和RAe的宽度。在划线期间切断和去除沿着第一线LA布置的第一区域RA和RAe。结果第一区域RA和RAe(图26)均未保留于第一半导体芯片CHc(图25)中。相反地，沿着未切断的第二线LB放置各第二区域RB和第三区域RC的至少一部分，从而它保留于第一半导体芯片CHc上。

在图26中，点划线表明的划线SL用于与图6对应的通过一次照射来形成的第一划线区域SCa，而双点划线表明的划线SL用于通过与上述照射相邻的另一照射来形成的第一划线区域SCa(未图示)。

上文未描述的配置与实施例1的配置几乎类似，从而相同或者对应元件将由相同符号标识并且将省略重复描述。

参照图28，示出了比较例子中与晶片级的光刻中的一次照射对应的区域。第四区域RAz是在图27中所示测试电极焊盘TP和测试元件TE形成于第一线LA上时变得必需的区域。在这一情况下，不仅测试元件TE而且测试电极焊盘TP应当形成于第一线LA上，从而第四区域RA变得大于本实施例的第一区域RAe。结果第四区域RA不能放置于一次照射的区域中，从而使得不可能形成第四区域RA。

根据本实施例，另一方面，测试电极焊盘TP(图27)放置于第三区域RC(图27)中，从而无需在第一区域RAe(图26和图27)中设置焊盘。这使得有可能减少第一区域RAe的面积。与比较例子相比，可以在第一线LA上更容易地保证用于第一监视器MN1b的地方。

附带提一点，在本实施例中，所有测试电极焊盘TP放置于第三区域RC中，但是一些测试电极焊盘TP可以放置于第一区域RAe中。

(实施例3)当参照图29时，在本实施例中在用于形成第一半导体晶片WFa(图4)的光刻步骤中使用多层掩模RM。如这里所用术语“多层掩模”意味着将分别在多个步骤中使用的多个图案绘制于其上的光掩模。使用多层掩模使得有可能减少在制造步骤中进行数次的光刻步骤中使用的掩模的总数，从而可以减少用于掩模的成本。

本实施例的多层掩模RM在掩模空白BP之上具有STI区域Rs以及栅极区域Rg，其中在STI区域Rs中已经形成了与6个芯片对应的STI(浅沟槽隔离)图案MP而在栅极区域Rg中已经形成了与6个芯片对应的晶体管图案MPg。例如，当进行针对STI的光刻时，遮光部分MP为栅极区域Rg遮光。

参照图30，以包括六个第一半导体芯片区域CRa的照射区域OSM为一次照射来进行使用多层掩模RM的光刻。

上文未描述的配置与实施例1的配置几乎类似，从而相同或者对应元件将由相同符号标识并且将省略重复描述。

接着将描述本实施例的比较例子。在图31中，掩模RS不是多层掩模而是常规掩模。它具有与多层掩模RM的面积一样大的面积。仅图案MP形成于掩模RS中，并且它们的数目大于多层掩模RM的图案MP的数目。在本实施例的比较例子中，掩模具有与12个芯片对应的MP。

参照图32，根据使用掩模RS的光刻，以包括12个第一半导体芯片区域CRa的照射区域OSS为单位进行光刻。

根据本实施例，由于使用多层掩模RM，所以在各步骤中实际使用的掩模的面积变得小于在使用常规掩模RS时的面积。与比较例子比较，第一区域RA(图6)可以设置于其中的地方在本实施例中变得更小。然而在本实施例中，第一区域RA和第二区域RB布置为如下图案，在该图案中它们沿着第一划线区域SCa作为多个线LP相互平行伸展。这使得即使用于第一区域RA的地方小仍有可能更容易地放置第一区域RA。

(实施例4)本实施例与实施例1不同之处在于第一监视器MN1a的测试元件TE和测试电极焊盘TP的配置。

参照图33，测试电极焊盘TPa至TPd布置成行。紧接着在测试电极焊盘TPb和TPc下面形成电阻器R1和R2作为测试元件TE。电阻器R1包括第一级金属互连，而电阻器R2包括第二级金属互连。电阻器R1电耦合到与测试电极焊盘TPb相邻的测试电极焊盘TPa和TPc，而电阻器R2电耦合到与测试电极焊盘TPc相邻的测试电极焊盘TPb和TPd。在图33中所示TEG的配置中，与实施例1中的TEG配置类似，在各测试电极焊盘中提供岛状金属部分用于测试电极焊盘与测试元件之间的电耦合。在图33中典型地示出了第一级岛状金属部分IM1至IM4。

参照图34，包括第一级金属互连的电阻器R1设置于紧接着在测试电极焊盘TPb下面的区域中。这一电阻器R1甚至在测试电极焊盘TPa和TPc下面延伸，并且如虚线箭头中所示，它电耦合到测试电极焊盘TPa和TPc。

电阻器R2包括作为电阻器R1上层的第二级金属互连并且形成于紧接着在测试电极焊盘TPc下面的区域中。这一电阻器R2电耦合到与TPc相邻的测试电极焊盘TPb和TPd(电耦合由箭头表明)。

当参照图35时，电阻器R1电耦合到在测试电极焊盘TPa下面的第一级岛状金属部分IM1。第一级岛状金属部分IM1通过上级互连和通孔如通孔VA1、第二级岛状金属部分IM21和通孔电耦合到测试电极焊盘TPa。电阻器R1未耦合到第一级岛状金属部分IM2。为与第一级岛状金属部分IM1类似的第一级岛状金属部分IM2形成通孔VA1、第二级岛状金属部分IM22和通孔VA2，并且它电耦合到测试电极焊盘TPa。

参照图36，分别包括第一级金属互连和第二级金属互连的电阻器R1和R2形成于测试电极焊盘TPb下面。电阻器R1穿过在第一级岛状金属部分IM1与IM2之间的区域。包括第二级金属互连的电阻器R2电耦合到第二级岛状金属部分IM22。第二级岛状金属部分IM22和IM21分别通过形成于第二级岛状金属部分之上的通孔和岛状金属部分电耦合到测试电极焊盘TPb。

参照图37，电阻器R1和R2设置于测试电极焊盘TPc下面。包括第二级金属互连的电阻器R2穿过在第二级岛状金属部分IM23与IM24之间的区域。另一方面，电阻器R1电耦合到第一级岛状金属部分IM3。第二级岛状金属部分IM24通过通孔电耦合到第一级岛状金属部分IM4。类似地，这些第二级岛状金属部分IM23和IM24通过形成于这些金属部分上方的通孔和岛状金属部分电耦合到对应测试电极焊盘TPc。

因而，即使当电阻器仅包括金属互连时，仍有可能使配置电阻器的互连穿过在为互连耦合到各测试电极焊盘形成的岛状中间层之间的区域。

通过由不同互连层中的互连形成为彼此相邻的电极焊盘提供的电阻器，紧接着在各测试电极焊盘下面形成的电阻器可以依次电耦合到与之相邻的测试电极焊盘而不引起互连的冲突。

当耦合又一电阻器如电阻器R3时，该电阻器仅延伸到三个测试电极焊盘。通过交替地设置第一级金属互连和第二级金属互连，可以依次为各测试电极焊盘放置电阻器而不引起互连的冲突。

在如图35至图37中所示结构中，电阻器R1和R2电耦合到彼此相邻的测试电极焊盘之一。然而图35中所示电阻器R1可以具有更宽端部(T形部分)以短接第一级岛状金属部分IM1和IM2。图36中的电阻器R2可以形成为短接第二级岛状金属部分IM21和IM22。图37中的电阻器R1可以形成为短接第一岛状金属部分IM3和IM4。

附带提一点，针对特性值如种子电阻(seed resistance)对为测试电极焊盘提供的电阻器进行测量，并且对它进行工艺评估(膜厚度/线宽度和单个元件的电特性评估)。如实施例1中一样，铜互连用作金属互连，而最上铝互连用于测试电极焊盘。在实施例4中，通过大马士革工艺来形成第二级岛状金属部分和其上的金属部分。

除了上述之外的配置与实施例1的配置几乎类似，从而相同或者对应元件将由相同符号标识并且将省略重复描述。

根据本实施例，放置电阻器作为测试元件，并且它们紧接着地放置于测试电极焊盘下面。它们由在不同互连层中的互连耦合到彼此相邻的测试电极焊盘。结果可以针对各测试电极焊盘高密度地设置作为TEG的电阻器并且可以获得与实施例1的效果类似的效果。

这些电阻器R1和R2的制造步骤类似于实施例1的制造步骤。与形成于半导体芯片之上的半导体器件的制造步骤并行地，分别在形成第一级金属互连和第二级金属互连时形成这些电阻器。

测试方法与实施例1中运用的测试方法类似，并且通过将探针管脚移位电极焊盘的节距(也就是探针管脚的节距的1/2)来测试由偶数编号的测试电极焊盘组成的TEG和由奇数编号的测试电极焊盘组成的TEG。

(修改例子)当参照图38时，这一修改例子的平面布局与图33中所示平面布局不同之处在于以下布置。具体而言，测试电极焊盘TPb和TPc在紧接着的下面区域中具有作为测试元件TE的电阻器R3和R4。电阻器R3包括多晶硅互连，而电阻器R4包括第一级金属互连。电阻器R3电耦合到与测试电极焊盘TPb相邻的测试电极焊盘TPa和TPc，而电阻器R4电耦合到与测试电极焊盘TPc相邻的测试电极焊盘TPb和TPd。其它配置(也就是图38中所示TEG配置)与图33中所示平面布局的其它配置类似。与图33的部分对应的部分给予以相同标号，并且省略关于它们的具体描述。也在图38中所示平面布局中，与图33中所示平面布局类似，为各测试电极焊盘提供岛状金属部分以便电耦合测试电极焊盘和测试元件。同样在图38中，与图33类似，典型地图示了第一级岛状金属部分IM1至IM4。

当参照图39时，图3中所示横截面结构与图34中所示横截面结构类似，不同之处在于电阻器R3和R4分别包括多晶硅互连和第一级金属互连。与图34中所示结构的部分对应的部分用相同标号来表示，并且省略关于它们的具体描述。

在图39中所示这一布局中，电阻器R3甚至在测试电极焊盘TPa和TPc下面延伸。如虚线箭头所示，电阻器R3电耦合到测试电极焊盘TPa和TPc。

电阻器R4包括位于电阻器R3上方的第一级金属互连，并且它形成于紧接着在测试电极焊盘TPc下面的区域中。这一电阻器R4电耦合到与测试电极焊盘TPc相邻的测试电极焊盘TPb和TPd(箭头示出了电耦合)。因此即使当通过利用不同互连层中的互连来形成电阻器作为TEG时，仍有可能在测试电极下面提供岛状金属部分并且由此放置电阻器而不改变测试电极的布局。

当参照图40时，其中所示横截面结构与图34中所示横截面结构不同之处在于以下点。具体而言，电阻器R3甚至在测试电极焊盘TPa下面的第一级岛状金属部分IM1下面延伸并且通过通孔(钨塞)VA0电耦合到第一级岛状金属部分IM1。图40中所示横截面结构的其它布局与图35中所示布局类似，并且对应部分将由相同标号标识，而且将省略重复描述。

当参照图41时，其中所示横截面结构在布局上与图36中所示横截面结构不同。具体而言，在测试电极焊盘TPb下面，包括多晶硅互连的电阻器R3在为测试电极焊盘TPb提供的第一级岛状金属部分IM1与IM2之间的区域下面穿过。另一方面，包括第一级金属互连的电阻器R4电耦合到第一级岛状金属部分IM2。这一第一级岛状金属部分IM2通过通孔(塞)VA1电耦合到第二级岛状金属部分。第二级岛状金属部分IM22和IM21通过形成于它们之上的通孔和岛状金属部分电耦合到测试电极焊盘TPb。图41中所示横截面结构中的其它布局与图36中的布局类似，并且对应部分将由相同标号标识，并且将省略重复描述。

当参照图42时，其中所示横截面结构与图37中所示横截面结构不同之处在于以下点。同样在图42中，测试电极焊盘TPc在下面具有电阻器R3和R4。包括第一级金属互连的电阻器R4穿过在第一级岛状金属部分IM3与IM4之间的区域。另一方面，包括多晶硅互连的电阻器R3通过通孔(钨塞)VA0电耦合到第一级岛状金属部分IM3。

在这一结构中，与图37中所示结构类似，第一级岛状金属部分IM4通过通孔电耦合到第二级岛状金属部分IM24。这些第二级岛状金属部分IM23和IM24也通过上方的通孔和岛状金属部分电耦合到对应测试电极焊盘TPc。

即使当电阻器分别包括多晶硅互连和第一级金属互连时，仍有可能使配置电阻器的互连穿过在为了使互连耦合到各测试电极焊盘形成的岛状中间层之间的区域。即使在这一修改例子的配置中，仍可获得可从图33至图37的配置获得的类似优点。此外，可以用与实施例1中运用的方式类似的方式执行测试方法。

根据如上所述本发明的实施例4，电阻器作为测试元件紧接地放置于测试电极焊盘下面并且由在不同互连层中的互连分别耦合到与之相邻的测试电极焊盘。结果可以针对各测试电极焊盘在TEG中高密度地放置电阻器，并且可以实现与实施例1的优点类似的优点。

实施例1和实施例2可以组合用来在TEG中分别在互不相同的测试电极焊盘下面放置晶体管元件和电阻器。这意味着图21中所示测试元件TEo和TEe可以分别为晶体管元件和电阻器。可以在与用于形成MOS晶体管的栅极电极的步骤类似的步骤中形成多晶硅互连。

另外，使用MOS晶体管和电阻器作为测试元件。作为测试元件，可以使用除了上述元件之外的有源元件(比如晶体管)和无源元件(比如电阻器和电容器)。例如，双极晶体管和/或电容器可以用于评估工艺或者电路的特性或者评估可靠性。

(实施例5)本实施例中的第一监视器MN1a的测试元件TE和测试电极焊盘TP的配置与实施例1和实施例4的配置不同。

当参照图43时，测试电极焊盘TPa至TPd与实施例4中一样布置成行。电容器CP1和CP2分别作为TEG放置于紧接着在测试电极焊盘TPb和TPc下面的区域中。电容器CP1分别具有电极互连PL1和PL2(这些电极互连具有梳齿部分)，并且它们设置成在梳齿部分相互对接。电极互连PL1和PL2分别包括第一级金属互连并且电耦合到测试电极焊盘TPa和TPc。

电容器CP2具有包括第二级互连的电极互连PL3和PL4，并且类似于电容器CP1，它们具有彼此相对设置的梳齿部分。

这些电容器CP1和CP2在相同互连层的彼此相对设置的梳齿部分形成电容。通过以梳状形式形成电极互连PL1、PL2、PL3和PL4，有可能扩大电容器电极的相对面积，由此实现所需电容。

附带提一点，在这些电容器的电极互连PL1至PL4中，梳齿部分连接到连续形成的矩形区域，并且在这些矩形区域中，它们电耦合到对应测试电极焊盘的岛状金属部分。因而，这些电极互连PL1至PL4具有与图34至图37中所示横截面结构类似的横截面结构。

通过利用与实施例1中用于在半导体芯片之上制造半导体器件的步骤类似的步骤形成这些电极互连PL1、PL2、PL3和PL4。

电容器CP1和CP2的电极分别电耦合到与电容器CP1和CP2放置于其中的测试电极焊盘相邻的测试电极焊盘，从而可以如实施例1中一样测量电容器CP1和CP2的电特性等。

(修改例子)当参照图44时，电容器CP3和CP4也在这一修改例子中设置为TEG。图44中所示电容器CP3和CP4的平面布局与图43中所示TEG平面布局不同之处在于以下点。具体而言，电容器CP3具有两种电极互连，一种电极互连GPL具有包括板状多晶硅互连的电极，而另一种电极互连包括图45中所示形成于半导体芯片的表面中的有源区域AR。经由未图示的栅极绝缘膜彼此相对地设置这些电极互连GPL和有源区域AR。栅极绝缘膜用作电容器绝缘膜。

电容器CP4的电极互连PL5和PL6包括第一级金属互连，并且与实施例5类似，它们具有设置成相互对接的梳齿部分。利用设置成彼此相向的梳齿部分形成电容。

除了上述布局之外的图44的平面布局与图43中所示平面布局相同，从而对应部分将由相同标号标识并且将省略关于它的具体描述。

参照图45，有源区域(杂质区域)AR形成于将是划线区域的半导体衬底SUB的表面中。在有源区域AR的表面之上，经由未图示的栅极绝缘膜放置此图中的多晶硅电极互连GPL。通过与将在第一半导体芯片区域CRa中形成的MOS晶体管(绝缘栅极场效应晶体管)的栅极电极的形成步骤相同的步骤形成多晶硅电极互连GPL，并且通过与MOS晶体管的源极/漏极形成步骤相同的制造步骤形成有源区域。

多晶硅电极互连GPL经由如虚线所示测试电极焊盘TPa的岛状金属部分电耦合到测试电极焊盘TPa。有源区域AR经由虚线所示对应岛状金属部分电耦合到测试电极焊盘TPc。

电容器CP4的电极互连PL5和PL6包括相同层的第一金属互连并且经由虚线所示岛状金属部分电耦合到测试电极焊盘TPb和TPd。

当参照图46时，形成于半导体衬底SUB的表面中的有源区域AR通过通孔(钨塞)VA0电耦合到第一级岛状金属部分IM4，并且这一第一级岛状金属部分IM4通过通孔、第二级岛状金属部分IM24以及上方的第二岛状金属部分和通孔电耦合到测试电极焊盘TPc。在第一级岛状金属部分IM3与IM4之间放置包括第一级金属互连的电容器CP2的电极互连PL5和PL6。在电极互连PL5和PL6与有源区域AR之间设置多晶硅电极互连GPL。

电容器CP3形成于多晶硅电极互连GPL和有源区域AR在平面图中相互重叠的部分中。结果即使有源区域AR的宽度在测试电极焊盘TPc下面扩大，仍未出现对电容器CP3的电容的具体影响。

虽然未示出测试电极焊盘TPb与TPd之间到电容器CP4的电极互连PL5和PL6的电耦合部分的横截面结构，但是电极互连通过与图41中所示横截面结构的布局类似的布局电耦合到对应测试电极焊盘。

虽然图46中所示横截面结构的有源区域AR电耦合到第一级岛状金属部分IM4，但是有源区域AR可以电耦合到第一级岛状金属部分IM3和IM4。

除了上述配置之外的配置与上述实施例1的配置几乎类似，从而相同或者对应元件将由相同符号标识并且将省略重复描述。

根据本实施例，放置电容器作为测试元件；它们分别紧接地放置于测试电极焊盘下面；并且由在不同互连层中的互连使其耦合到与电容器紧接着位于其下面的测试电极焊盘相邻的测试电极焊盘。因而，可以针对各测试电极焊盘在TEG中高密度地放置电容器，并且可以获得与实施例1中获得的优点类似的优点。

附带提一点，可以随需组合使用实施例1、4和5。作为TEG，晶体管元件、电容器和电阻器可以分别放置于互不相同的测试电极焊盘下面。例如，图21中所示测试元件TEo和TEe可以分别是晶体管元件和电容器。作为一个例子，电阻器可以包括上级金属互连，而下级金属互连或者多晶硅互连可以设置为电容器电极。

这里公开的实施例在所有方面不应理解为进行限制而是示例。本意在于本发明的范围由所附权利要求的措词而不是由上文提到的说明书表达并且包括在权利要求的含义和范围及其等效含义内的所有修改。

本发明适合于具体使用于具有半导体晶片切割步骤的半导体器件制造方法中。

Claims (7)

1.一种半导体器件制造方法，包括以下步骤：

形成具有多个第一半导体芯片区域和第一划线区域的第一半导体晶片；并且

切断所述第一半导体晶片的所述第一划线区域的一部分以将所述第一半导体芯片区域划分成个别第一半导体芯片，

其中在所述第一划线区域的夹入于所述第一半导体芯片区域之间的一部分中相互平行放置第一区域和第二区域，在所述第一区域中放置从用于电评估有源元件和无源元件中的至少任一元件的第一监视器、用于尺度控制的第二监视器和用于测量膜厚度的第三监视器中选择的至少一个监视器，而在所述第二区域中放置用于光刻的对准标记，并且

其中在所述切割步骤中切断所述第一区域。

2.根据权利要求1所述的半导体器件制造方法，

其中所述第一半导体芯片区域各自具有内部电路区域和包围所述内部电路区域的密封环SR，

其中通过所述切割步骤形成的所述第一半导体芯片在平面图中由第一芯片端面、第二芯片端面、第三芯片端面和第四芯片端面包围，

其中所述密封环在平面图中由放置成沿着所述第一芯片端面伸展的第一边、放置成沿着所述第二芯片端面伸展的第二边、放置成沿着所述第三芯片端面伸展的第三边和放置成沿着所述第四芯片端面伸展的第四边包围，

其中所述第一边和所述第三边相互平行，而所述第二边和所述第四边相互平行，

其中所述第一芯片端面和所述第三芯片端面相互平行，而所述第二芯片端面和所述第四芯片端面相互平行，并且

其中在所述第一芯片端面与所述第一边之间的距离大于在所述第三芯片端面与所述第三边之间的距离，而在所述第二芯片端面与所述第二边之间的距离大于在所述第四芯片端面与所述第四边之间的距离。

3.根据权利要求2所述的半导体器件制造方法，

其中所述第二区域的至少一部分放置于所述第一芯片端面与所述第一边之间，

其中所述第二区域在平面图中具有与所述第一边平行的长边和与所述第一边垂直的短边，并且

其中在所述切割步骤中，通过进行在与所述长边垂直的方向上切断所述第二区域的一部分的操作和未切断所述第二区域的操作中的任一操作，在所述第一半导体芯片之上留下所述第二区域的至少一部分。

4.根据权利要求3所述的半导体器件制造方法，

其中所述第一监视器形成于所述第一区域中，

其中用于测量所述第一监视器的电特性的多个焊盘放置于所述第一划线区域中的第三区域中，

其中在所述第一划线区域的夹入于所述第一半导体芯片区域之间的一部分中，所述第三区域与所述第一监视器平行放置，并且

其中即使在所述切割步骤之后，在所述第一半导体芯片之上留下所述第三区域的至少一部分。

5.根据权利要求1至4中的任一权利要求所述的半导体器件制造方法，

其中所述形成第一半导体晶片的步骤包括使用多层掩模的光刻步骤。

6.根据权利要求1至5中的任一权利要求所述的半导体器件制造方法，

其中所述有源元件为晶体管而所述无源元件为电阻器或者电容器中的任一个。

7.根据权利要求1至6中的任一权利要求所述的半导体器件制造方法，

其中通过用切分器切断所述第一半导体晶片的所述第一划线区域来进行所述用于形成所述第一半导体芯片的切割步骤，

其中所述制造方法还包括以下步骤：形成具有多个第二半导体芯片区域和第二划线区域的第二半导体晶片；并且从所述第二半导体晶片切断所述第二划线区域的一部分以将所述第二半导体芯片区域分离成个别第二半导体芯片，

其中在夹入于所述第二半导体芯片区域之间的所述第二划线区域中将第四区域和第五区域布置成行，在所述第四区域中放置从用于电评估有源元件和无源元件中的至少任一元件的第四监视器、用于进行尺度控制的第五监视器和用于测量膜厚度的第六监视器中选择的至少一个监视器，而在所述第五区域中放置用于光刻的对准标记，并且

其中通过用所述切分器从所述第二半导体晶片切断所述第二划线区域的至少一部分来进行在所述形成所述第二半导体芯片的步骤中的所述切割步骤。

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