DE69827034T2

DE69827034T2 - Hochgeschwindigkeitsauslesearchitektur für analogspeicherarrays

Info

Publication number: DE69827034T2
Application number: DE69827034T
Authority: DE
Inventors: Rajendran Nair; A. Mark BEILEY; Morteza Afghahi
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1997-12-08
Filing date: 1998-11-09
Publication date: 2005-09-08
Anticipated expiration: 2018-11-10
Also published as: EP1038390A4; WO1999030484A1; US6366320B1; JP4444499B2; TW398136B; KR20010032808A; KR100403290B1; DE69827034D1; AU1453599A; EP1038390A1; EP1038390B1; JP2001526498A

Description

STAND DER TECHNIK
die vorliegende Erfindung betrifft allgemein die analoge Signalverarbeitung und im Besonderen Techniken zum Extrahieren von Informationen aus Halbleiter-Speicheranordnungen.
Halbleiter-Speicheranordnungen werden zum Speichern und Erzeugen von analogen Signalen verwendet. Zum Beispiel weist ein Direktzugriffsspeicher (RAM) eine Anordnung von Speicherzellen auf, in der ein Bit mit Informationen gespeichert ist. Eine andere Art von Speicheranordnung ist eine Sensoranordnung, die Zellen aufweist, die elektrisch auf einfallende Strahlung ansprechen. Bildsensoranordnungen sprechen zum Beispiel auf Licht an, das an der Anordnung ein Bild einer Szene erzeugt. Die Bildanordnung weist für gewöhnlich eine große Anzahl von Fotozellen oder Pixeln auf, wobei das projizierte Bild durch analoge Signale aufgezeichnet wird, die durch die Pixel erzeugt werden. Bei Beispiel für eine moderne CMOS-Sensoranordnung (komplimentäre Metalloxid-Halbleiter-Sensoranordnung) wird in dem Artikel 1, Progress in CMOS Active Pixel Image Sensors, S.K. Mendis, S.E. Kemeny, R.C. Gee, B. Pain, Q. Kim und E.R. Fossum, SPIE, Band 2172, Seiten 19–29, erörtert. Zu den Beispielen von Bilddarstellungssysemten, die Bildanordnungen verwenden, zählen herkömmliche Anwendungen wie etwa Videokameras und Kopierer sowie modernere Anwendungen wie etwa Faxgeräte, Scanner, medizinische Bildgebungsvorrichtungen und Digitalkameras. Der Artikel 2, An 800K-Pixel Color CMOS Sensor for Consumer Still Cameras, J.E.D. Hurwitz, P.B. Denyer, D. J. Baxter und G. Townsend, SPIE, Band 3019, Seiten 115–124, erörtert einen speziell für Digitalkameras geeigneten Bildsensor.
Moderne Bilddarstellungsanordnungen können sehr groß sein und bis zu 1024 × 1024 Pixel aufweisen, wobei davon ausgegangen wird, dass zukünftige Anordnungen sogar noch größer sein werden. Die Größe ist zum Vorsehen detailgenauer Bilder erforderlich. Eine Anordnung mit 1024 × 1024 erzeugt zum Beispiel mehr als 1 Millionen unterschiedliche analoge Signale zur Darstellung eines Vollbilds bzw. eines Bild-Frames. Die große Anzahl an Signalen stellt den Schaltungsentwickler somit vor gewisse Probleme, die gelöst werden müssen, um die Leistungsfähigkeit insgesamt des Bilddarstellungssystems zu verbessern. Dazu zählen die Pixelsignal-Auslesegeschwindigkeit und der Stromverbrauch insgesamt.
Die Auslesegeschwindigkeit steht im Verhältnis dazu, wie schnell einzelne analoge Signale von allen anderen durch die Anordnung erzeugten Signale getrennt, durch einen analogen Übertragungsweg geleitet und einer Signalverarbeitungsleitung zugeführt werden können. Je schneller jedes Signalpaar der Leitung zugeführt wird, desto größer ist die Bild-Frame-Rate. Eine höhere Bild-Frame-Rate erleichtert wiederum das Erfassen von bewegten Bildern in der Szene.
Zusätzlich zu der Auslesegeschwindigkeit als zu verbessernder Bereich ist auch der Stromverbrauch aus mindestens zwei Gründen ein wichtiger Aspekt. Erstens verwenden portable Bilddarstellungssysteme wie etwa moderne Digitalkameras normalerweise Batterien, die einen beschränkten Energievorrat aufweisen. Eine Senkung des Stromverbrauchs in derartigen Systemen verlängert somit die Batterielebensdauer und stellt für den Verbraucher ein attraktiveres Produkt dar. Zweitens werden Bilddarstellungsanordnungen und deren zugeordnete Ausleseschaltkreisanordnungen heute auf der gleichen Halbleiterscheibe ausgebildet, um dadurch die Fertigungskosten zu reduzieren. Zu den Beispielen zählen unter Verwendung genormter komplimentärer Metalloxid-Halbleiterfertigungsprozesse (CMOS-Fertigungsprozesse) erzeugte Bilddarstellungsanordnungen. Wenn die Ausleseschaltkreisanordnung und Pixel auf der gleichen Halbleiterscheibe ausgebildet werden, erhitzt bzw. erwärmt die Verlustleistung durch die Ausleseschaltkreisanordnung die Pixel. Die Erhitzung der Pixel erhöht wiederum die Verlustströme in jedem Pixel, und als Folge von Veränderungen des Pixelansprechverhaltens resultieren für gewöhnlich unerwünscht hellere und weniger scharfe Bilder. Das Problem verstärkt sich in größeren Anordnungen, wenn die Verlustleistung durch die Ausleseschaltkreisanordnung mit der Größe der Anordnung verbunden ist.
In Anbetracht der vorstehenden Ausführungen werden eine Auslesearchitektur und ein Verfahren zur Verwendung in Verbindung mit Bilddarstellungsanordnungen benötigt, wodurch die Auslesegeschwindigkeit optimiert wird und die Minimierung des Stromverbrauchs unterstützt werden kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Vorgesehen ist gemäß einem Aspekt der vorliegenden Erfindung ein Verfahren zum Abtasten der Ausgänge von Sensorelementen in einer Sensoranordnung gemäß dem gegenständlichen Anspruch 1.
Vorgesehen ist gemäß einem zweiten Aspekt der vorliegenden Erfindung eine Bilddarstellungsvorrichtung gemäß dem gegenständlichen Anspruch 5.
Vorgesehen ist gemäß einem dritten Aspekt der vorliegenden Erfindung eine Schaltung gemäß dem gegenständlichen Anspruch 12.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Es zeigen:
1 eine analoge Auslese- und Multiplexing-Architektur gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
2 einen Verbraucher, der einer Leseverstärkerzelle zugeführt wird, um ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zu implementieren;
3 das Signalverhalten im Verhältnis zu der Leseverstärkerzelle aus 2;
4 eine Leseverstärkeranordnung, die gemäß der vorliegenden Erfindung zum Einsatz kommt;
5 eine Schaltskizze einer Leseverstärkerzelle, die in der Leseverstärkeranordnung aus 4 zum Einsatz kommt;
6 ein Zeitsteuerungsdiagramm der Steuersignale, die der Leseverstärkeranordnung aus 4 zugeführt werden; und
7 ein Ausführungsbeispiel der Erfindung als eine Bilddarstellungsvorrichtung, die zur Erfassung des Bilds eines Objekts in einer Szene verwendet wird.
GENAUE BESCHREIBUNG DER ERFINDUNG
Wie dies vorstehend kurz zusammengefasst worden ist, betrifft ein Ausführungsbeispiel der vorliegenden Erfindung eine mehrschichtige analoge Signalauslesearchitektur mit einer Speicheranordnung und einer Leseverstärkeranordnung, welche einen analogen Multiplexer speist. In einem weiteren Ausführungsbeispiel weisen die Leseverstärkerzellen der Leseverstärkeranordnung jeweils ein Operationsverstärkerpaar auf, das als geschlossene Regelkreisverstärker mit Einheitsverstärkung konfiguriert ist, um ein differentielles Signalpaar durch den analogen Multiplexer und in eine Signalverarbeitungsleitung zu steuern. Zur Verbesserung der Beruhigungszeit des Signalpaares an der Signalverarbeitungsleitung sind die Operationsverstärker so konstruiert, dass sie ein periodisch gedämpftes Ansprechverhalten vorsehen, während sie mit dem analogen Übertragungsweg zu der Signalverarbeitungsleitung belastet sind.
In einem weiteren Ausführungsbeispiel wird jede Leseverstärkerzelle in der Leseverstärkeranordnung als Reaktion auf ein Signal Select oder ein Signal Select_Ahead oder beide Signale aktiviert. Das Signal Select_Ahead aktiviert die Zelle, und das Signal Select ermöglicht es der Zelle, ihr differentielles Signalpaar in den analogen Multiplexer zu steuern. Dies ermöglicht einen schnellen Übergang von einer Zelle zu der nächsten, während jede Zelle bereits an dem Punkt aktiviert wird, wenn das Signal Select aktiviert bzw. geltend gemacht wird. Die Aufrechterhaltung von nur zwei aktiven Zellen zu einem bestimmten Zeitpunkt während dem Auslesen unterstützt ferner die Reduzierung der Verlustleistung und entkoppelt im Wesentlichen die Verlustleistung in der Leseverstärkeranordnung von der Größe der Anordnung, wodurch diese Architektur leicht skalierbar wird.
Die Abbildung aus 1 veranschaulicht eine Architektur zum Auslesen analoger Signale aus der Speicheranordnung 110 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Die Architektur weist eine Anordnung von Speicherzellen auf, die über eine Mehrzahl von Ausgangsleitungen (als ein Beispiel sind 788 dargestellt) mit einer Leseverstärkeranordnung 114 gekoppelt ist. Jede Ausgangsleitung ist mit einer Spalte der Speicherzellen gekoppelt. Durch die Speicherzellen erzeugte analoge Signale werden der Leseverstärkeranordnung Zeile für Zeile durch die Ausgangsleitungen zugeführt. Zwar ist das Auslesen Zeile für Zeile dargestellt, wobei die analogen Signale alternativ auch Spalte für Spalte gelesen werden können, natürlich vorausgesetzt, dass jede Ausgangsleitung mit einer Zeile von Speicherzellen und nicht mit einer Spalte gekoppelt ist.
Bei der Leseverstärkeranordnung handelt es sich um eine Zeile von Leseverstärkerzellen, mit einer Leseverstärkerzelle 116 für jede Spalte, wie dies in der Abbildung aus 1 dargestellt ist. In dem Ausführungsbeispiel der Erfindung des Bilddarstellungssystems (das nachstehend in Bezug auf die Abbildung aus 7 beschrieben wird), implementieren die Leseverstärkerzellen das korrelierte Zweifach-Abtasten (CDS als englische Abkürzung von correlated double sampling) der Pixelsignale. CDS ist dem Fachmann auf dem Gebiet als eine Technik bekannt, die dazu dient, das Rauschen bzw. Störungen fester Muster (fixed pattern noise) in Pixelsignalen zu reduzieren. Das Rauschen fester Muster betrifft Fehler in ansonsten identischen Pixelsignalwerten, die durch Fertigungsschwankungen zwischen den Pixeln bewirkt werden. CDS erfordert das Abtasten sowohl des "Rücksetzwertes" vor der Exposition und des "exponierten Wertes" nach der Exposition jedes Pixelsignals. Die beiden Werte werden danach als ein differentielles Signalpaar an eine Signalverarbeitungsleitung übertragen. Dort werden die Werte durch eine spezielle Schaltkreisanordnung oder durch eine Software in Korrelation gesetzt (oder einfach subtrahiert), nachdem sie in ein digitales Format umgewandelt worden sind, um Fehler zu eliminieren, die durch Unterschiede zwischen den Rücksetzwerten und der Schaltkreisanordnung in den Pixeln der fertiggestellten Anordnung bewirkt worden sind. Jede Leseverstärkerzelle 116 tastet somit zwei Werte aus der entsprechenden Spalte ab und speichert diese, und sie steuert diese als differentielles Signalpaar. Nachdem die beiden Werte abgetastet und in jeder Leseverstärkerzelle 116 einer ganzen Zeile gespeichert worden sind, kann das Auslesen Spalte für Spalte für die bestimmte Zeile fortgesetzt werden.
Wenn eine Spalte zum Auslesen ausgewählt worden ist, wird ein analoger Übertragungsweg durch den analogen Multiplexer (Mux) 118 erzeugt. Der analoge Multiplexer 118 besteht aus einer Mehrzahl kleinerer Multiplexer 130–189, die auf mehreren Ebenen angeordnet sind. In einem Ausführungsbeispiel weisen die kleineren Multiplexer eine Mehrzahl von Schalterpaaren oder Durchlassgatterpaaren auf. Jedes Paar kann ein ganzes CMOS-Übertragungsgatter, ein halbes Gatter oder jeden anderen Baustein darstellen, der als Schalter fungiert, um wirksam das von der Leseverstärkeranordnung 114 empfangene differentielle Signalpaar durchzuleiten.
Der analoge Multiplexer 118 weist eine Reihe von Multiplexern auf verschiedenen Ebenen auf. Zum Beispiel werden für die Auswahl einer von 788 Ausgangsleitungen drei Ebenen verwendet, wie dies in der Abbildung aus 1 dargestellt ist. Eine 10-Bit-Spaltenadresse (die 1024 verschiedene Auswahlmöglichkeiten zulässt) wird der Steuerlogik und dem Treiber links 192 zugeführt. Die 10-Bit-Adresse wird in drei verschiedene Anordnungen von Auswahlsignalen vorcodiert, die drei verschiedenen Ebenen der Multiplexer entsprechen. Die erste Ebene weist 50 16-zu-1 Multiplexer 130–180 auf, deren Eingänge die differentiellen Signale von der Leseverstärkeranordnung empfangen. Der einzelne Ausgang jedes 16-zu-1 Multiplexers auf der ersten Ebene wird den Eingängen von 7 8-zu-1 Multiplexern 181 bis 188 auf der zweiten Ebene zugeführt. Schließlich speichern die Ausgänge der zweiten Ebene der Multiplexer einen 8-zu-1 Multiplexer 189.
Im Betrieb wird die 10-Bit-Spaltenadresse decodiert, um einen der 50 Mulitplexer 130 bis 180 der ersten Ebene freizugeben oder auszuwählen sowie einen der sieben Multiplexer 181 bis 188 der zweiten Ebene. Die 32 vorcodierten Leitungen wählen eines von 16 Durchlassgatterpaaren in dem ausgewählten Multiplexer der ersten Ebene aus und schließlich ein entsprechendes der acht Durchlassgatterpaare in dem Multiplexer der dritten Ebene.
Nachdem das differentielle Signalpaar durch den analogen Multiplexer 118 gesteuert worden ist, erreicht es die optionale Differenzierungseinheit 122. In dem Ausführungsbeispiel der Bilddarstellungsvorrichtung gemäß der vorliegenden Erfindung führt die Differenzierungseinheit die dem Fachmann bekannte zweifache Differenzabtastung (DDS) aus. DDS wird zur weiteren Entfernung von Rauschen verwendet, das aus Fertigungsschwankungen zwischen den Spalten der Sensoranordnung resultiert, und im Besonderen zur Reduzierung von Fehlern aufgrund von Verstärkerversätzen in den Leseverstärkerzellen (CDS).
Nach der Berichtigung durch die Differenzierungseinheit 122 wird das differentielle Signalpaar schließlich in die Signalverarbeitungsleitung 126 eingeführt. Dort können die Signalpaare für die ganze Anordnung weiter verstärkt und unter Verwendung einer Analog-Digital-Umsetzereinheit (nicht abgebildet) sequentiell in ein digitales Format umgesetzt werden. Danach kann eine weitere digitale Verarbeitung ausgeführt werden.
Die Abbildungen der 2 und 3 veranschaulichen ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zur Optimierung des Auslesens von Signalen. Die Leseverstärkerzelle 116 weist in diesem Ausführungsbeispiel ein Paar von Operationsverstärkern A₁ und A₂ auf, die als geschlossene Regelkreisverstärker mit Einheitsverstärkung konfiguriert sind. Die Verstärker steuern ihre entsprechenden Eingangssignale (Spannungen an den Kondensatoren C_SA1 und C_SA2, erhalten durch Abtasten der Ausgangsleitung) durch den analogen Multiplexer 118, was als verschiedene Paare von Schaltern oder Gattern dargestellt ist, die parasitäre Widerstände (R) und Kapazitäten (C) aufweisen können. Mindestens ein Operationsverstärker und vorzugsweise beide Operationsverstärker sind so konfiguriert, dass sie ein periodisch gedämpftes Ansprechverhalten an dem Ausgangsknoten (Knoten "INTERMEDIATE") ergeben, wie dies in der Abbildung aus 3 dargestellt ist, wenn ein Signal durch dessen Verbraucher gesteuert wird, wobei es sich bei dem Verbraucher um den Signalpfad durch den analogen Multiplexer 118 und optional in die Differenzierungseinheit 122 handelt. Alternativ ist das Paar der Operationsverstärker so konfiguriert, dass es ein kritisch gedämpftes Ansprechverhalten an den nahen Platten der Kondensatoren C_DU1 und C_D _U2 (Knoten "OUT") in der optionalen Differenzierungseinheit vorsieht. Die Gestaltung des Operationsverstärkers für ein kritisch gedämpftes Ansprechverhalten an dem Ende des Signalpfads durch den Multiplexer 118 an Stelle an dessen Ausgangsknoten reduziert die Beruhigungszeit des Signals an dem Knoten OUT. Die Beruhigungszeit kann im Zusammenhang mit dem Übergangsansprechverhalten einer Schaltung als das zeitliche Intervall zwischen dem Reiz (Aktivierung des Leseverstärkerzelle und Erzeugen eines Pfads durch den analogen Multiplexer) und dem Ansprechverhalten (eine oder beide des differentiellen Signalpaares beruhigen sich auf weniger als zum Beispiel 0,1% ihres Dauerzustandswertes) definiert werden.
Eine schnellere Beruhigungszeit für jedes differentielle Signalpaar ermöglicht wiederum das deutlich schnellere Lesen der ganzen Speicheranordnung 110, da die geringste Reduzierung der Beruhigungszeit des differentiellen Signalpaares mit einer sehr großen Anzahl von Zellen in der Speicheranordnung multipliziert wird, wie z.B. einer Millionen bei einer Bildsensoranordnung von 1024 × 1024, was einen signifikanten Geschwindigkeitsvorteil während dem Auslesen der gesamten Anordnung 110 vorsieht.
Der Geschwindigkeitsvorteil wird dann bedeutend, wenn sowohl CDS als auch DDS zur Reduzierung von Rauschen von festem Muster eingesetzt werden, da DDS einen zusätzlichen Auslesezyklus nach der Exposition des differentiellen Signalpaares voraussetzt und Rücksetzwerte für jedes Pixel gelesen werden. DDS arbeitet für gewöhnlich in zwei Phasen.
Zuerst steuert die Zelle 116 die exponierten und Rücksetzwerte, während das Signal CLAMP in der DDS-Einheit 112 geltend gemacht wird, und eine vorbestimmte gemeinsame Modusspannung V_CM1 wird den entfernten Platten zugeführt (siehe 2). Als nächstes wird CROWBAR (CB) aktiviert, wobei die Eingänge der Operationsverstärker A₁ und A₂ kurzgeschlossen werden, und CLAMP wird deaktiviert. Zusätzlich zu den exponierten und Rücksetzwerten bewirkt DDS somit, dass ein Durchschnitt der exponierten und Rücksetzwerte durch die Zelle 116 in die DDS-Einheit gesteuert wird. Die Kombination der Verwendung von CLAMP und CB führt zu einer Reduzierung der durch Versätze in den Operationsverstärkern A₁ und A₂ bewirkten Fehler, wobei jedoch ein zusätzlicher Auslesezyklus für jedes Pixel erforderlich ist.
In Bezug auf ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zeigen die Abbildungen der 4 bis 6 Schaltungen und ein diesbezügliches Zeitsteuerungsdiagramm, das zur Reduzierung des Stromverbrauchs in Systemen mit großen analogen Speicheranordnungen 110 (siehe 1) verwendet werden kann. Dieses Ausführungsbeispiel führt ebenfalls zu einer skalierbaren Auslesearchitektur, bei welcher der Anstieg des Stromverbrauchs durch den Wechsel zu einer größeren Anordnung ist deutlich geringer ist al in einer Architektur, bei der die ganze Leseverstärkeranordnung 114 erregt bleibt, während die Signale in den analogen Multiplexer 118 gesteuert werden (siehe 1). Die Leseverstärkeranordnung 114 und die Zeitsteuerungssignale sind so konfiguriert, dass alle bis auf zwei der Leseverstärkerzellen zu einem bestimmten Zeitpunkt inaktiv bleiben, um den Stromverbrauch zu reduzieren. Der inaktive Zustand jeder Zelle ist als der Zustand definiert, in dem die Zelle den geringsten Strom verbraucht, während sie weiterhin in der Lage ist, die abgetastete Signalpaarwerte an den Kondensatoren C_SA1 und C_SA2 bis zum Lesen der Werte aufrechtzuerhalten. Zum Beispiel weisen die Operationsverstärker A₁ und A₂ in jeder Zelle einen Freigabeeingang auf, der es ermöglicht, dass der Operationsverstärker in einen Niederleistungsmodus umgeschaltet oder sogar ganz in den inaktiven Zustand ausgeschaltet wird.
Die Anordnung 114 wird durch sequentielles Aktivieren eines Paares benachbarter Leseverstärkerzellen gelesen. Die Leseverstärkerzellen können gemäß der Abbildung aus 5 konfiguriert werden. Ein Schalterpaar 520 ist in Reihe mit den Verstärkerausgangsknoten vorgesehen, wobei das Schalterpaar durch das Signal Select gesteuert wird. Ein ODER-Gatter 524 empfängt die Signale Select und Select_Ahead und steuert den Freigabeeingang der Verstärker. Die Signale Select und Select_Ahead stammen von einer Zeitsteuerungs-Erzeugungsschaltung 708 (siehe 7). Die Abbildung aus 6 zeigt ein beispielhaftes Zeitsteuerungsdiagramm, das die Signale Select und Select_Ahead als Impulse in Bezug auf einen Haupttakt zeigt, wie dies nachstehend durch das folgende Beispiel beschrieben wird.
Während der aktivierten Phase des Impulses 0/1 treten zwei Ereignisse auf. Erstens ist die nahe Zelle (Zelle 0 des Paares 0/1) aktiv und deren Operationsverstärker steuern ein differentielles Signalpaar in den analogen Multiplexer. Gleichzeitig ist die entfernte Zelle (Zelle 1 des Paares 0/1) aktiv, wobei jedoch keine Signale aus der Zelle gesteuert werden, da der Eingang Select deaktiviert ist, wie dies durch den Impuls 1/2 dargestellt ist.
In einem folgenden Zyklus des Haupttakts wird der Impuls 0/1 deaktiviert (der die Zelle 0 deaktiviert), und der Impuls 1/2 wird aktiviert, um ein folgendes Paar von Leseverstärkerzellen zu aktivieren. Das letztere Ereignis belässt sowohl die Zelle 1 in dem aktiven Zustand und aktiviert die Zelle 2. Somit wird ein neues differentielles Signalpaar nur durch die Zelle 1 gesteuert. Durch die Auswahl einer entfernten Zelle einen Haupttaktzyklus vor dem Zeitraum während dem erwartet wird, dass die Zelle ihr differentielles Signalpaar steuert, wird ein schneller Übergang zwischen Zellen erreicht. Es kann einen kurzen Zeitraum geben, während dem zwei benachbarte Zellenpaare aktiviert werden. Eine derartige Überlagerung sollte minimiert werden, um den Stromverbrauch weiter zu reduzieren.
Die vorstehend beschriebenen Ausführungsbeispiele können in eine Bilddarstellungsvorrichtung 700 integriert werden, wie dies in der Abbildung aus 7 in Form eines logischen Blockdiagramms dargestellt ist. Die Vorrichtung 700 weist eine Bildsensoranordnung 710 auf, die Teil einer Auslesearchitektur für ein analoges Signal ist, die eines oder mehrere der in den Abbildungen der 1 bis 6 veranschaulichten und vorstehend beschriebenen Ausführungsbeispiele aufweist. Ein optisches System 706 mit einer Linse und einer Blende wird so eingestellt, dass es ein Bild eines Objekts auf eine Brennpunktebene projiziert, die eine Reihe von Bitzeilen vorsieht, eine für jede Spalte der Anordnung, wobei diese Bitzeilen für die Übertragung von Pixelsignalen an eine Anordnung 714 zum korrelierten Zweifachabtasten (CDS) verwendet werden. Die CDS-Anordnung sieht ein differentielles Signalpaar für jede Spalte der Sensoranordnung 710 vor und wird zu Auslesen der Pixelsignale Zeile für Zeile verwendet. Das differentielle Signalpaar für eine Zeile der Sensoranordnung werden danach einem analogen Multiplexer 118 zugeführt. Der analoge Multiplexer kann die in der Abbildung aus 1 veranschaulichte und vorstehend beschriebene Konfiguration aufweisen. Zusätzlich kann die Technik der Verwendung eines Signals Select und eines Signals Select_Ahead zum Erregen nur jeweils eines Paars benachbarter CDS-Zellen gleichzeitig verwendet werden, um die Leistung der Vorrichtung 700 zu verbessern. Die differentiellen Signalpaare werden danach sequentiell einer Einheit 722 zum zweifachen Differenzabtasten (DDS) zugeführt, wo eine weitere Rauschverminderung erfolgt.
Nach der Berichtigung gemäß CDS und DDS kann das differentielle Signalpaar zur Umsetzung in ein digitales Format in eine Analog-Digital-Umsetzereinheit 726 übertragen werden. Schließlich wird die digitale Signal- und Bildverarbeitung (DSIP) 730 an den digitalen Signalen ausgeführt, um Bilddaten mit einer gewünschten Auflösung zu erhalten. Die DSIP 730 kann eine fest verdrahtete logische Schaltkreisanordnung oder einen programmierten Hochleistungsprozessor aufweisen, der die Farbberichtigung, Skalierung und Komprimierung ausführt, wenn dies zur weiteren Reduzierung der Größe der Bilddaten gewünscht wird. Die komprimierten Bilddaten können über eine Kommunikationsschnittstelle zu einem Host-Computer übertragen werden, wobei die Schnittstelle gemäß einem beliebigen der bekannten Standards für periphere Busse für Computer arbeitet, wie etwa gemäß Universal Serial Bus (USB) und IEEE 1394-1995. Die Vorrichtung 700 kann optional eine lokale Speichervorrichtung aufweisen, wie etwa eine entfernbare Speicherkarte zum nichtflüchtigen Speichern der Bilddaten.
Der Gesamtbetrieb der Vorrichtung 700 kann von einer Systemsteuereinrichtung 712 verwaltet werden, die Steuer- und Datensignale an eine Zeitsteuerungssignal- und Spaltenadressen-Erzeugungseinheit 708 sowie die DSP-Einheit 730 vorsieht. Die Systemsteuereinheit 712 kann einen Mikrocontroller aufweisen oder eine Prozessor mit Ein-Ausgabeschnittstelle, die auf in einem nichtflüchtigen Speicher gespeicherte Anweisungen in der Systemsteuereinheit reagiert, wie zum Beispiel Firmware (nicht abgebildet). Die verschiedenen Zeitsteuerungssignale Select und Select_Ahead, die von der CDS-Anordnung 714 verwendet werden, und die Spaltenadressen, die von dem analogen Multiplexer verwendet werden, können durch eine fest verdrahtete logische Schaltkreisanordnung in der Zeitsteuerungssignal- und Adressenerzeugungseinheit 708 erzeugt werden. Alternativ kann die Systemsteuereinheit 712 so erweitert werden, dass sie die Funktionen der Erzeugung des Zeitsteuerungssignals und der Adressen selbst vorsieht.
Zusammengefasst wurde die vorliegende Erfindung in Bezug auf verschiedene Ausführungsbeispiele einer Auslesearchitektur für eine analoge Speicheranordnung beschrieben. Beginnend mit einem analogen Multiplexer mit mehreren Schichten, der mit einer Leseverstärkeranordnung gekoppelt ist, ermöglichen weitere Ausführungsbeispiele Verbesserungen in Bezug auf die Geschwindigkeit und den Stromverbrauch in Form von Hochgeschwindigkeitsverstärkern mit Einheitsverstärkung und dem Auslesen von Select_Ahead eines Paares von Leseverstärkerzellen zu einem bestimmten Zeitpunkt.
Die vorstehend beschriebenen Ausführungsbeispiele der vorliegenden Erfindung können natürlich in Bezug auf ihre Struktur und Implementierung verändert werden. Zum Beispiel können andere Halbleiterfertigungsprozesse zur Implementierung der verschiedenen Ausführungsbeispiele eingesetzt werden, im Besondern standardmäßige CMOS-Techniken, die einen geringeren Stromverbrauch in der Sensoranordnung 710 vorsehen als eine Sensoranordnung mit ladungsgekoppeltem Baustein (CCD). Der Umfang der vorliegenden Erfindung wird somit nicht durch die veranschaulichten Ausführungsbeispiele bestimmt, sondern durch die anhängigen Ansprüche definiert.

Claims

Verfahren zum Abtasten der Ausgänge von Sensorelementen in einer Sensoranordnung (110) mit jeweils einer Zeile nach der anderen, wobei das Verfahren folgendes umfasst: a) Aktivieren eines aktuellen Paares von Leseverstärkerzellen (116), die mit der Sensoranordnung gekoppelt sind, wobei das aktuelle Paar eine nahe Zelle und eine entfernte Zelle aufweist, indem bewirkt wird, dass das aktuelle Paar aus einem niedrigen Stromverbrauchszustand in einen hohen Stromverbrauchszustand wechselt; b) Steuern mindestens eines Signals, das eine Ausgabe eines ersten Sensorelements in einer Zeile der Sensoranordnung darstellt, von der nahen Zelle des aktuellen Paares; c) Aktivieren eines folgenden Paares von Leseverstärkerzellen, die mit der Anordnung gekoppelt sind, wobei es sich bei einer nahen Zelle des folgenden Paares um die entfernte Zelle des aktuellen Paares handelt, und wobei eine entfernte Zelle des folgenden Paares von dem aktuellen Zellenpaar getrennt ist, indem bewirkt wird, dass die entfernte Zelle des folgenden Paares aus einem niedrigen Stromverbrauchszustand in einen hohen Stromverbrauchszustand wechselt; und d) Steuern mindestens eines Signals, das eine Ausgabe eines zweiten Sensorelements in der genannten Zeile darstellt, von der nahen Zelle für das folgende Paar.
Verfahren nach Anspruch 1, wobei das Verfahren ferner das Deaktivieren der nahen Zelle des aktuellen Paares vor dem Steuern des mindestens einen Signals von der nahen Zelle des folgenden Paares umfasst.
Verfahren nach Anspruch 2, wobei das genannte Steuern des mindestens einen Signals von der nahen Zelle des aktuellen Paares das Steuern eines sich unterscheidenden Signalpaares umfasst.
Verfahren nach Anspruch 1, wobei das genannte Aktivieren eines aktuellen Paares von Leseverstärkerzellen das Zuführen von Strom an mindestens einen Operationsverstärker in dem genannten aktuellen Paar umfasst.
Bilddarstellungsvorrichtung, die folgendes umfasst: eine Bildsensoranordnung (710) mit einer Mehrzahl von Bitleitungen, wobei jede Bitleitung mit einer Gruppe von Fotozellen in der genannten Sensoranordnung gekoppelt ist, wobei jede Fotozelle so angeordnet ist, dass sie erste und zweite Signale an der genannten Bitleitung erzeugt; eine korrelierte Zweifachabtastungsanordnungseinrichtung (CDS-Anordnungseinrichtung) mit einer Mehrzahl von CDS-Zellen (714), die so angeordnet sind, dass sie eine Mehrzahl differentieller Signalpaare erzeugen, wobei jede CDS-Zelle einer der genannten Bitleitungen zugeordnet und so angeordnet ist, dass sie eines der genannten differentiellen Signalpaare als Reaktion auf den Empfang erster und zweiter Zellensignalen an der zugeordneten Bitleitung vorsieht, wobei jede CDS-Zelle so angeordnet ist, dass sie durch den Wechsel von einem Niederleistunsmodus oder einem Abschaltmodus in einen Hochleistungsmodus als Reaktion auf die Geltendmachung eines Signals durch die Bilddarstellungsvorrichtung an dem ersten oder zweiten Steuereingang jeder Zelle aktiviert wird, wobei jede CDS-Zelle das zugeordnete differentielle Signalpaar als Reaktion auf ein an dem zweiten Steuereingang und nicht an dem ersten Steuereingang geltend gemachten Signal ansteuert; eine analoge Multiplexereinrichtung (118) mit einer Mehrzahl erster und zweiter Multiplexer (Mux) (130, 131), wobei jeder Multiplexer eine Mehrzahl von Eingängen und einen Ausgang aufweist, wobei die ersten Multiplexer so angeordnet sind, dass sie die differentiellen Signalpaare an ihren Eingängen empfangen, wobei eine Teilmenge der ersten Multiplexer einem zweiten Multiplexer zugeordnet ist, wobei die Eingänge des zugeordneten zweiten Multiplexers mit einer Mehrzahl von Ausgängen der Teilmenge der ersten Multiplexer gekoppelt ist, und mit einer Steuerlogik (192) zur Auswahl eines ersten Multiplexers aus der Teilmenge und des zugeordneten zweiten Multiplexers, um eines der genannten differentiellen Signalpaare durch die ersten und zweiten Multiplexer und aus dem genannten analogen Multiplexer zu leiten; eine Analog-Digital-Umsetzereinheit (726), die mit dem analogen Multiplexer gekoppelt ist, um analoge Signale, die im Verhältnis zu dem differentiellen Signalpaar stehen, in digitale Signale umgewandelt werden, die rohe Bilddaten darstellen; eine Einrichtung für die digitale Signal- und Bildverarbeitung (730), wobei die Einrichtung erfasste Bilddaten als Reaktion auf den Empfang der digitalen Signale erzeugt; und eine Ausgangsschnittstelleneinrichtung zur Übertragung der erfassten Bilddaten zu einem von der genannten Bilddarstellungsvorrichtung getrennten Bildverarbeitungssystem.
Bilddarstellungsvorrichtung nach Anspruch 5, wobei jede CDS-Zelle folgendes umfasst: ein Paar von Operationsverstärkern (A1, A2), die als geschlossene Regelkreisverstärker mit Einheitsverstärkung konfiguriert sind, zum entsprechenden Steuern der ersten und zweiten Signale durch den analogen Multiplexer.
Bilddarstellungsvorrichtung nach Anspruch 6, wobei mindestens ein Operationsverstärker des genannten Operationsverstärkerpaares so konfiguriert ist, dass er ein wenig gedämpftes Ansprechverhalten an dessen Ausgangsknoten vorsieht, wenn das erste Signal durch den analogen Multiplexer gesteuert wird.
Bilddarstellungsvorrichtung nach Anspruch 5, wobei diese ferner ein Operationsverstärkerpaar (A1, A2) in jeder CDS-Zelle umfasst, das eines der Mehrzahl differentieller Signalpaare vorsieht, wobei jede CDS-Zelle so angeordnet ist, dass sie durch die Stromzufuhr an das Operationsverstärkerpaar als Reaktion auf das Signal an einem der ersten Steuersignal- und der zweiten Steuereingänge aktiviert wird.
Bilddarstellungsvorrichtung nach Anspruch 5, wobei diese ferner folgendes umfasst: eine Systemsteuereinheit (712) zur Verwaltung der Operationen der Vorrichtung als Reaktion auf in Firmware gespeicherte Anweisungen.
Bilddarstellungsvorrichtung nach Anspruch 5, wobei die Vorrichtung ferner folgendes umfasst: eine Zeitsteuerungs-Signalerzeugungseinheit (708), die so angeordnet ist, dass sie das Signal an den ersten und zweiten Steuereingängen erzeugt.
Bilddarstellungsvorrichtung nach Anspruch 5, wobei die Einrichtung zur digitalen Signalbildverarbeitung eine fest verdrahtete Logikschaltkreisanordnung umfasst.
Schaltung, die folgendes umfasst: eine analoge Speicheranordnung (110) mit einer Mehrzahl von Verstärkerzellen, wobei jede Verstärkerzelle mit einer entsprechenden einer Mehrzahl von Ausgangsleitungen der analogen Speicheranordnung gekoppelt ist und einen Signaleingang und einen Signalausgang aufweist, wobei der Signaleingang mit der genannten entsprechenden einen Ausgangsleitung der Ausgangsleitungen gekoppelt ist, wobei jede Verstärkerzelle erste und zweite Steuereingänge aufweist, wobei jede Verstärkerzelle so angeordnet ist, dass sie als Reaktion auf ein an einem der ersten und zweiten Steuereingänge empfangenes Steuersignal aus einem Niederleistungs- oder Abschaltmodus in einen Hochleistungsmodus wechselt und den Signalausgang als Reaktion auf ein an dem zweiten Steuereingang und nicht dem ersten Steuereingang empfangenes Steuersignal steuert.
Schaltung nach Anspruch 12, wobei diese ferner folgendes umfasst: einen Verstärker (A1), der in Reihe mit einem Schalter zwischen den Signaleingang und den Signalausgang in jeder Verstärkerzelle gekoppelt ist, wobei der Schalter mit dem zweiten Steuereingang gekoppelt und so konfiguriert ist, dass er sich als Reaktion auf den Empfang des Steuersignals an dem zweiten Eingang schließt.
Schaltung nach Anspruch 13, wobei der Verstärker in jeder Verstärker einen Stromversorgungseingang aufweist, der mit dem ersten Steuereingang so gekoppelt ist, dass er als Reaktion auf den Empfang des Steuersignals an dem ersten Eingang eingeschaltet wird.
Schaltung nach Anspruch 12, wobei der Signalausgang jeder Verstärkerzelle duale Leitungen aufweist, um ein differentielles Ausgangssignalpaar vorzusehen.
Schaltung nach Anspruch 12, wobei die analoge Speicheranordnung lichtempfindliche Zellen aufweist, die eine Bildsensoranordnung bilden.
Schaltung nach Anspruch 16, wobei die Verstärkerzellen und die Bildsensoranordnung in dem gleichen integrierten Schaltungshalbleiter ausgebildet sind.
Schaltung nach Anspruch 17, wobei der Halbleiter durch einen MOS-Prozess hergestellt wird.