JP4458113B2 - データ転送回路、固体撮像素子、およびカメラシステム - Google Patents
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Description
本発明は、データ転送回路、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関し、特に列並列型アナログーデジタル変換装置を備えた固体撮像素子およびカメラシステムに関するするものである。
列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１により提案されている。
図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子１は、撮像部としての画素アレイ部２、行走査回路３、列走査回路４、タイミング制御回路５、ＡＤＣ群６、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）７、カウンタ８、および減算回路９を有する。
画素アレイ部２は、フォトダイオードと画素内アンプとを含む単位画素２１がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行走査回路３、そして列アドレスや列走査を制御する列走査回路４が配置される。
また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行走査回路３、そして列アドレスや列走査を制御する列走査回路４が配置される。
ＡＤＣ群６は、ＤＡＣ７により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素２１から列線V0、V1…を経由し得られるアナログ信号とを比較する比較器６１と、比較時間をカウントするカウンタ８のカウント結果を保持するメモリ装置６２とからなるＡＤＣが複数配列されている。
ＡＤＣ群６は、ｎビットデジタル信号変換機能を有し、各列線V0、V1…毎に配置され、列並列ＡＤＣブロック６３が構成される。
各メモリ装置６２の出力は、２ｎビット幅の水平転送線６４に接続されている。
そして、それぞれの水平転送線６４に対応した２ｎ個のセンス回路、減算回路９および出力回路が配置される。
ＡＤＣ群６は、ｎビットデジタル信号変換機能を有し、各列線V0、V1…毎に配置され、列並列ＡＤＣブロック６３が構成される。
各メモリ装置６２の出力は、２ｎビット幅の水平転送線６４に接続されている。
そして、それぞれの水平転送線６４に対応した２ｎ個のセンス回路、減算回路９および出力回路が配置される。
ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１の動作を、図２のタイミングチャートと図１のブロック図とに関連付けて説明する。
任意の行Hxの単位画素２１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ７により比較器６１に対して、参照電圧を時間変化させた階段状のランプ波形ＰＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６１の出力は反転し、同時にメモリ装置６２に比較期間に応じたカウントが保持される。この１回目の読み出し時は、単位画素２１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素２１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この例では７ビット分のカウント期間（１２８クロック）でΔVの比較を行っている。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６１の出力は反転し、同時にメモリ装置６２に比較期間に応じたカウントが保持される。この１回目の読み出し時は、単位画素２１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素２１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この例では７ビット分のカウント期間（１２８クロック）でΔVの比較を行っている。
２回目の読み出しは、リセット成分ΔVに加え単位画素２１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素２１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ７により比較器６１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６１の出力は反転し、同時にメモリ装置６２内に比較期間に応じたカウントが保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリ装置６２内の異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリ装置６２に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本の水平転送線６４を経て、センス回路、順次減算回路９で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
すなわち、任意の行Hxの単位画素２１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ７により比較器６１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６１の出力は反転し、同時にメモリ装置６２内に比較期間に応じたカウントが保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリ装置６２内の異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリ装置６２に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本の水平転送線６４を経て、センス回路、順次減算回路９で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
しかしながら、上述したような固体撮像素子（ＣＭＯＳイメージセンサ）では、水平転送線は、非常に長く、たとえば７ｍｍ程度の長さが有り、寄生容量や、寄生抵抗等により、センス回路に近い側と遠い側で検知時間にバラツキが発生する。
その結果、このバラツキ分を許容する様にセンス回路をチューニングする必要が有り、回路設計を複雑にするという不利益がある。
また、デジタル回路である、メモリ装置からのデジタルノイズの混入の問題もある。
その結果、このバラツキ分を許容する様にセンス回路をチューニングする必要が有り、回路設計を複雑にするという不利益がある。
また、デジタル回路である、メモリ装置からのデジタルノイズの混入の問題もある。
本発明は、データ検出回路への転送線上の寄生容量や、寄生抵抗を低減することが可能で、データ検出回路へのデータ転送を高速化することが可能なデータ転送回路、固体撮像素子、およびカメラシステムを提供することにある。
本発明の第１の観点のデータ転送回路は、デジタルデータを転送する少なくとも一つのデータ転送線と、前記データ転送線に接続された少なくとも一つのデータ検出回路と、入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、前記複数の保持回路を選択する走査回路と、を有し、前記複数の保持回路は、並列に配置され、前記データ転送線は、前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、前記データ転送線は、複数個ごとにグループ化されており、前記データ検出回路は、前記グループごとに対応して配置されている。
また、データ転送回路は、デジタルデータを転送する少なくとも一つのデータ転送線と、前記データ転送線に接続された少なくとも一つのデータ検出回路と、入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、前記複数の保持回路を選択する走査回路と、を有し、前記複数の保持回路は、並列に配置され、前記データ転送線は、前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、前記データ検出回路の出力に接続された主データ転送線と、前記主データ転送線に接続された主データ検出回路と、有する。
また、データ転送回路は、デジタルデータを転送する少なくとも一つのデータ転送線と、前記データ転送線に接続された少なくとも一つのデータ検出回路と、入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、前記複数の保持回路を選択する走査回路と、を有し、前記複数の保持回路は、並列に配置され、前記データ転送線は、前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、前記データ検出回路の出力に接続された主データ転送線と、前記主データ転送線に接続された主データ検出回路と、有する。
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、デジタルデータを転送する少なくとも一つのデータ転送線と、前記データ転送線に接続された少なくとも一つのデータ検出回路と、入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、前記複数の保持回路を選択する走査回路と、を有し、前記複数の保持回路は、並列に配置され、前記データ転送線は、前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、前記データ転送線は、複数個ごとにグループ化されており、前記データ検出回路は、前記グループごとに対応して配置されている。
また、固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、デジタルデータを転送する少なくとも一つのデータ転送線と、前記データ転送線に接続された少なくとも一つのデータ検出回路と、入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、前記複数の保持回路を選択する走査回路と、を有し、前記複数の保持回路は、並列に配置され、前記データ転送線は、前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、前記データ検出回路の出力に接続された主データ転送線と、前記主データ転送線に接続された主データ検出回路と、有する。
また、固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、デジタルデータを転送する少なくとも一つのデータ転送線と、前記データ転送線に接続された少なくとも一つのデータ検出回路と、入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、前記複数の保持回路を選択する走査回路と、を有し、前記複数の保持回路は、並列に配置され、前記データ転送線は、前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、前記データ検出回路の出力に接続された主データ転送線と、前記主データ転送線に接続された主データ検出回路と、有する。
好適には、前記データ検出回路の出力に接続された主データ転送線と、前記主データ転送線に接続された主データ検出回路と、有する。
好適には、前記主データ転送線は、前記保持回路の並列配置方向に配線され、当該保持回路の並列配置方向に配置された前記主データ検出回路に接続されている。
本発明の第３の観点のカメラシステムは、固体撮像素子と、前記撮像素子に被写体像を結像する光学系と、前記撮像素子の出力画像信号を処理する信号処理回路と、を有し、前記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、デジタルデータを転送する少なくとも一つのデータ転送線と、前記データ転送線に接続された少なくとも一つのデータ検出回路と、入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、前記複数の保持回路を選択する走査回路と、を有し、前記複数の保持回路は、並列に配置され、前記データ転送線は、前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、前記データ転送線は、複数個ごとにグループ化されており、前記データ検出回路は、前記グループごとに対応して配置されている。
本発明によれば、データ検出回路への転送線上の寄生容量や、寄生抵抗を低減することができる。
よって、データ検出回路へのデータ転送を高速化することができる。
よって、データ検出回路へのデータ転送を高速化することができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
図３は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。図４は、図３のＡＤＣ、固体撮像素子のデータ転送系のより具体的な構成例を示す図である。
この固体撮像素子１０は、撮像部としての画素アレイ部１１、行走査回路１２、列走査回路１３（−０〜−ｉ〜−ｎ）、タイミング制御回路１４、ＡＤＣ群１５、ＤＡＣ１６、およびデータ検出回路としての複数のセンスアンプ（Ｓ／Ａ）回路１７を有する。
画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がＭ行Ｎ列のマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。
ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器１５１と、比較器１５１の出力を受けてアップダウンカウントを行う非同期アップ／ダウンカウンタ（カウンタラッチ）１５２とからなるＡＤＣ１５Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック１５３が構成される。
各カウンタラッチ１５２の出力は、たとえばｌ＋１ビット幅のデータ転送線１５４に接続されている。このデータ転送線１５４には、センスアンプ回路１７の入力が接続されている。
各カウンタラッチ１５２の出力は、たとえばｌ＋１ビット幅のデータ転送線１５４に接続されている。このデータ転送線１５４には、センスアンプ回路１７の入力が接続されている。
保持回路としての機能を有するカウンタラッチ１５２は、初期時にはダウンカウント状態に有り、リセットカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、ダウンカウント動作を停止し、カウント値を保持する。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタラッチ１５２は、その後、アップカウント状態にし、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値を保持する。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、転送線１５４を経てセンスアンプ回路１７に入力される。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタラッチ１５２は、その後、アップカウント状態にし、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値を保持する。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、転送線１５４を経てセンスアンプ回路１７に入力される。
列走査回路１３−０は、たとえばスタートパルスが供給されることで、活性化される。
その後、隣り合う列走査回路１３−１〜１３−ｎが順次選択されて行く。
その後、隣り合う列走査回路１３−１〜１３−ｎが順次選択されて行く。
ここで、図３のＡＤＣ、固体撮像素子のデータ転送系のより具体的な構成例について図４に関連付けて説明する。
カウンタラッチ１５２は、たとえばカウンタＣＮＴ／ラッチＬＴＣ／ドライブＤＲＶトランジスタ（Ｔｒ）が、１ビット分（１０bit、１２bit等）並んで構成される。そして、ＡＤＣ１５Ａとして（ｎ＋１）列並んで配置される。
データ転送時は、列走査回路１３−０〜１３−ｎによって、選択線ＳＥＬ０〜ＳＥＬｎを通して特定の列が順次選択される。
列走査回路１３−０〜１３−ｎは、スタートパルスにより、スタート位置が選ばれ、シフトレジスタ等で構成されることにより、順次選択される。
選択された列のドライブトランジスタＴｒの情報（１or０）の情報は、データ検出回路であるセンスアンプ回路１７によって読み出され、出力される。
データ転送時は、列走査回路１３−０〜１３−ｎによって、選択線ＳＥＬ０〜ＳＥＬｎを通して特定の列が順次選択される。
列走査回路１３−０〜１３−ｎは、スタートパルスにより、スタート位置が選ばれ、シフトレジスタ等で構成されることにより、順次選択される。
選択された列のドライブトランジスタＴｒの情報（１or０）の情報は、データ検出回路であるセンスアンプ回路１７によって読み出され、出力される。
図５は、本実施形態に係るカウンタラッチ回路内のドライブトランジスタの具体例を示す回路図である。
ドライブトランジスタＤＲＶＴｒは、図５に示すように、所定電位とデータ転送線１５４との間に直列に接続された、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）からなるセレクトトランジスタＮ１と、ＮＭＯＳからなるデータトランジスタＮ２により構成されている。そして、セレクトトランジスタＮ１のゲートが列走査回路１３（−０〜ｎ）により駆動される選択線ＳＥＬに接続され、データトランジスタＮ２のゲートがラッチＬＴＣの出力に接続されている。
ドライブトランジスタＤＲＶＴｒは、図５に示すように、所定電位とデータ転送線１５４との間に直列に接続された、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）からなるセレクトトランジスタＮ１と、ＮＭＯＳからなるデータトランジスタＮ２により構成されている。そして、セレクトトランジスタＮ１のゲートが列走査回路１３（−０〜ｎ）により駆動される選択線ＳＥＬに接続され、データトランジスタＮ２のゲートがラッチＬＴＣの出力に接続されている。
列走査回路１３の出力により駆動されるＳＥＬにより、データ転送線（S/Aバス）１５４に接続され、ラッチデータにより決まるトランジスタＮ２の状態をデータ検出回路であるセンスアンプ回路１７から読み出す。
ラッチデータが１のときは、電流パスができ、電流が流れる。また、ラッチデータが０のときは電流パスが遮断され電流が流れない。
ラッチデータが１のときは、電流パスができ、電流が流れる。また、ラッチデータが０のときは電流パスが遮断され電流が流れない。
図６は、本実施形態に係るセンスアンプ回路の具体例を示す回路図である。
このセンスアンプ回路１７は、ｐチャネルＭＯＳ（ＰＭＯＳ）からなるトランジスタＰ２１〜Ｐ２３、およびＮＭＯＳからなるトランジスタＮ２１〜Ｎ２３により構成されている。
トランジスタＰ２１〜Ｐ２３のソースが電源電位ＶＣＣに接続され、トランジスタＮ２１〜Ｎ２３のソースが基準電位ＶＳＳに接続されている。
トランジスタＰ２１のドレインとトランジスタＮ２１のドレインが接続され、その接続ノードＮＤ２１がトランジスタＮ２１及びＮ２２のゲートに接続されている。
トランジスタ２２のドレインとトランジスタＮ２２のドレインが接続され、その接続ノードＮＤ２２がトランジスタＰ２３のゲートに接続されている。
トランジスタ２３のドレインとトランジスタＮ２３のドレインが接続され、その接続点により出力ノードＮＤ２３が形成されている。
そして、本回路中で、ＬＯＡＤは、たとえばＳ／Ａバスをバイアスする、定電流源となり、その供給ラインがトランジスタＰ２３のゲートに接続されている。
また、Ｓ／Ａバス上にドライブＴｒが複数接続されており、選択されたドライブＴｒのデータにより、Ｓ／Ａバスのレベルは、ＨまたはＬにドライブされる。
このレベルを基準と成る基準電圧ＲＥＦと比較し、最終出力を決定する。
また、ＲＥＦ側もＳ／Ａバスと同様構成として、差動動作させることも可能である。
その場合、ドライブＴｒは、逆相のドライブを使用する。
このセンスアンプ回路１７は、ｐチャネルＭＯＳ（ＰＭＯＳ）からなるトランジスタＰ２１〜Ｐ２３、およびＮＭＯＳからなるトランジスタＮ２１〜Ｎ２３により構成されている。
トランジスタＰ２１〜Ｐ２３のソースが電源電位ＶＣＣに接続され、トランジスタＮ２１〜Ｎ２３のソースが基準電位ＶＳＳに接続されている。
トランジスタＰ２１のドレインとトランジスタＮ２１のドレインが接続され、その接続ノードＮＤ２１がトランジスタＮ２１及びＮ２２のゲートに接続されている。
トランジスタ２２のドレインとトランジスタＮ２２のドレインが接続され、その接続ノードＮＤ２２がトランジスタＰ２３のゲートに接続されている。
トランジスタ２３のドレインとトランジスタＮ２３のドレインが接続され、その接続点により出力ノードＮＤ２３が形成されている。
そして、本回路中で、ＬＯＡＤは、たとえばＳ／Ａバスをバイアスする、定電流源となり、その供給ラインがトランジスタＰ２３のゲートに接続されている。
また、Ｓ／Ａバス上にドライブＴｒが複数接続されており、選択されたドライブＴｒのデータにより、Ｓ／Ａバスのレベルは、ＨまたはＬにドライブされる。
このレベルを基準と成る基準電圧ＲＥＦと比較し、最終出力を決定する。
また、ＲＥＦ側もＳ／Ａバスと同様構成として、差動動作させることも可能である。
その場合、ドライブＴｒは、逆相のドライブを使用する。
そして、本実施形態においては、図４に示すように、データ転送線（バス）１５４が垂直（図中の立て）方向、換言すれば、列線Vxの配線方向にレイアウトされている。これにより、データ転送バスを分断可能となり、寄生抵抗、寄生容量の低減が可能、すなわち、センスアンプバスを階層化することにより、寄生抵抗、寄生容量の低減が可能となっている。
本実施形態においては、列走査回路１３、データ転送線１５４、センスアンプ回路１７は、たとえば、数１００列から数１０００列単位で、分割されグループ化されており、それぞれ並列にセンス動作が可能な構成となっている。
同様に、列並列ＡＤＣブロック１５３内は、数１００〜数１０００列単位、複数のブロックに分割されている。
非同期アップ／ダウンカウンタ１５２の出力は、ブロック毎に分離された、（ｎ＋１）本のデータ転送線１５４に接続され、センスアンプ回路１７により、列走査回路１３で選ばれた列の、データの読み出し動作が行われる。
通常ＡＤＣ１５Ａは、単位画素１１１のピッチ、たとえば２μｍに合わせて配置される。
しかし、本実施形態においては、単位画素１１１よりも僅かに狭いピッチでＡＤＣ１５Ａを配置することで、j列分で、データ転送線１５４を引き出すスペースを確保している。
このことにより、データ転送線線上の寄生抵抗、寄生容量を低減する効果があり、ブロック分割数を増やすことにより、低減効果は大きくなる。
同様に、列並列ＡＤＣブロック１５３内は、数１００〜数１０００列単位、複数のブロックに分割されている。
非同期アップ／ダウンカウンタ１５２の出力は、ブロック毎に分離された、（ｎ＋１）本のデータ転送線１５４に接続され、センスアンプ回路１７により、列走査回路１３で選ばれた列の、データの読み出し動作が行われる。
通常ＡＤＣ１５Ａは、単位画素１１１のピッチ、たとえば２μｍに合わせて配置される。
しかし、本実施形態においては、単位画素１１１よりも僅かに狭いピッチでＡＤＣ１５Ａを配置することで、j列分で、データ転送線１５４を引き出すスペースを確保している。
このことにより、データ転送線線上の寄生抵抗、寄生容量を低減する効果があり、ブロック分割数を増やすことにより、低減効果は大きくなる。
次に、上述した固体撮像素子におけるレイアウト上のセンスアンプ回路の配置位置について考察する。
図７は、一般的な固体撮像素子に対応した画素、ＡＤＣ、およびセンスアンプ（Ｓ／Ａ）回路の配置イメージを示す図である。
図８は、図３の固体撮像素子に対応した画素、ＡＤＣ、およびセンスアンプ（Ｓ／Ａ）回路の配置イメージを示す図である。
図８は、図３の固体撮像素子に対応した画素、ＡＤＣ、およびセンスアンプ（Ｓ／Ａ）回路の配置イメージを示す図である。
ＣＭＯＳセンサの場合は、画素は、１つのアレイ状に配置する必要が有る。メモリの場合は、物理位置の制約ないため、適当に分割が可能である。
この画素ピッチは、単位画素サイズによるが、前述したように、２μｍ〜３μｍ前後と非常に微細なピッチで配置される。
このため、ＡＤＣ群１５の各ＡＤＣ１５Ａもこのピッチに合わせて配置する必要が有る。
特に、アナログ回路である、比較器１５１は、特性の不一致を防ぐため、レイアウトの均一性が重要と成るため、画素ピッチに合わせたレイアウトとすることで、特性バラツキを抑える必要がある。
この結果、図７に示すように、データ検出回路であるセンスアンプ回路１７に繋がるデータ転送線（バス）は、ＡＤＣ１５Ａ上を横切る形で配置することになる。
また、この時のデータ転送線（バス）の長さは、たとえば、７ｍｍ程度にも及び、非常に大きな寄生抵抗、寄生容量を帯びることとなり得る。
読み出し時間（データ検出時間）の遅延要因となるおそれがある。
この画素ピッチは、単位画素サイズによるが、前述したように、２μｍ〜３μｍ前後と非常に微細なピッチで配置される。
このため、ＡＤＣ群１５の各ＡＤＣ１５Ａもこのピッチに合わせて配置する必要が有る。
特に、アナログ回路である、比較器１５１は、特性の不一致を防ぐため、レイアウトの均一性が重要と成るため、画素ピッチに合わせたレイアウトとすることで、特性バラツキを抑える必要がある。
この結果、図７に示すように、データ検出回路であるセンスアンプ回路１７に繋がるデータ転送線（バス）は、ＡＤＣ１５Ａ上を横切る形で配置することになる。
また、この時のデータ転送線（バス）の長さは、たとえば、７ｍｍ程度にも及び、非常に大きな寄生抵抗、寄生容量を帯びることとなり得る。
読み出し時間（データ検出時間）の遅延要因となるおそれがある。
そこで、本実施形態においては、図４に示すように、この隙間部分にデータ転送バスを垂直（図中の立て）方向、換言すれば、列線Vxの配線方向にレイアウトする（走らせる）ことで、データ転送バスを分断可能となり、寄生抵抗、寄生容量の低減が可能となる。すなわち、センスアンプバスを階層化することにより、寄生抵抗、寄生容量の低減が可能となっている。
この結果、読み出し時間の短縮が可能となる。
また、並列処理が可能となることで、更なる高速化も可能となる。
この場合、ＡＤＣ１５Ａを複数個ずつの小グループＧＲＰＳとして、その小グループを複数で大グループＧＲＰＬをグループ化して、各小グループＧＲＰＳおよび大グループＧＲＰＬごとにセンスアンプ回路１７を配置している。
ただし、この場合は、アナログ回路で有る比較器１５１までは、画素ピッチに合わせておき、デジタル化されたカウンタ部からピッチを狭める方が好ましい。
また、データ転送線（バス）が分断されていることから、部分的に読み出す(活性化させる）ことも可能である。すなわち、いわゆるウィンドウ（Ｗｉｎｄｏｗ）切り出しが可能となる。
この結果、読み出し時間の短縮が可能となる。
また、並列処理が可能となることで、更なる高速化も可能となる。
この場合、ＡＤＣ１５Ａを複数個ずつの小グループＧＲＰＳとして、その小グループを複数で大グループＧＲＰＬをグループ化して、各小グループＧＲＰＳおよび大グループＧＲＰＬごとにセンスアンプ回路１７を配置している。
ただし、この場合は、アナログ回路で有る比較器１５１までは、画素ピッチに合わせておき、デジタル化されたカウンタ部からピッチを狭める方が好ましい。
また、データ転送線（バス）が分断されていることから、部分的に読み出す(活性化させる）ことも可能である。すなわち、いわゆるウィンドウ（Ｗｉｎｄｏｗ）切り出しが可能となる。
図４の例においては、ＡＤＣ１５Ａを複数個ずつのグループを２つ形成し、この２つのグループすなわち左側グループＬＧＲＰおよび右側グループＲＧＰＲに対してセンサアンプバスをビット単位で階層化して配置している。
図９は、図３のＡＤＣ、固体撮像素子のデータ転送系の他の構成例を示す図である。
図９の構成は、図４の構成に対して、主（メイン）データ転送線１５５とメインセンスアンプ回路（ＭＳ／Ａ）１８が追加されている。
メインデータ転送線１５５は、各センスアンプ回路１７の出力がそれぞれ接続され、それらの一端がメインセンスアンプ回路１８に接続されている。
メインデータ転送線１５５は、列並列ＡＤＣブロック１５３のＡＤＣ１５Ａの配列方向にレイアウトされており、メインセンスアンプ回路１８は、その方向の端部に配置されている。
メインデータ転送線１５５は、各センスアンプ回路１７の出力がそれぞれ接続され、それらの一端がメインセンスアンプ回路１８に接続されている。
メインデータ転送線１５５は、列並列ＡＤＣブロック１５３のＡＤＣ１５Ａの配列方向にレイアウトされており、メインセンスアンプ回路１８は、その方向の端部に配置されている。
図９の構成例においては、左グループＬＲＧＰのセンスアンプ回路１７Ｌ−０の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−０の出力がメインデータ転送線１５５−０に共通に接続され、このメインデータ転送線１５５−０がメインセンスアンプ回路１８−０の入力に接続されている。
同様に、左グループＬＲＧＰのセンスアンプ回路１７Ｌ−１の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−１の出力がメインデータ転送線１５５−１に共通に接続され、このメインデータ転送線１５５−１がメインセンスアンプ回路１８−１の入力に接続されている。
左グループＬＲＧＰのセンスアンプ回路１７Ｌ−２の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−２の出力がメインデータ転送線１５５−２に共通に接続され、このメインデータ転送線１５５−２がメインセンスアンプ回路１８−２の入力に接続されている。
左グループＬＲＧＰのセンスアンプ回路１７Ｌ−３の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−３の出力がメインデータ転送線１５５−３に共通に接続され、このメインデータ転送線１５５−３がメインセンスアンプ回路１８−３の入力に接続されている。
左グループＬＲＧＰのセンスアンプ回路１７Ｌ−４の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−４の出力がメインデータ転送線１５５−４に共通に接続され、このメインデータ転送線１５５−４がメインセンスアンプ回路１８−４の入力に接続されている。
同様に、左グループＬＲＧＰのセンスアンプ回路１７Ｌ−１の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−１の出力がメインデータ転送線１５５−１に共通に接続され、このメインデータ転送線１５５−１がメインセンスアンプ回路１８−１の入力に接続されている。
左グループＬＲＧＰのセンスアンプ回路１７Ｌ−２の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−２の出力がメインデータ転送線１５５−２に共通に接続され、このメインデータ転送線１５５−２がメインセンスアンプ回路１８−２の入力に接続されている。
左グループＬＲＧＰのセンスアンプ回路１７Ｌ−３の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−３の出力がメインデータ転送線１５５−３に共通に接続され、このメインデータ転送線１５５−３がメインセンスアンプ回路１８−３の入力に接続されている。
左グループＬＲＧＰのセンスアンプ回路１７Ｌ−４の出力と右グループＲＧＲＰのセンスアンプ回路１７Ｒ−４の出力がメインデータ転送線１５５−４に共通に接続され、このメインデータ転送線１５５−４がメインセンスアンプ回路１８−４の入力に接続されている。
このような構成においては、センスアンプ回路１７は、データ転送線１５４を介して所定のデータを読み出した後、選択的にメインデータ転送線１５５をドライブする。
そして、メインセンスアンプ回路１８で受信する。
そして、メインセンスアンプ回路１８で受信する。
この構成により、センスアンプ回路１７を比較的低速動作させつつ、メインセンスアンプ回路１８により、高速なデータ読み出しが可能となる。
次に、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）１０の動作を、図１０のタイミングチャートと図３のブロック図とに関連付けて説明する。
任意の行Hxの単位画素１１１ら列線V0、V1、…への１回目の読み出しが安定した後、ＤＡＣ１６の出力から、参照電圧の基づくランプ波形ＲＡＭＰを出力する。この参照電圧の基づくランプ波形ＲＡＭＰは、比較器１５１の基準電圧ＲＥＦとして、階段状の波形として入力される。そして、各比較器１５１において、任意の列線Vxの電圧との比較が行われる。
このとき、カウンタラッチ１５２は、ダウンカウント状態に有り、リセットカウントを行う。基準電圧ＲＥＦとVxの電圧が等しくなったとき、比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、ダウンカウント動作は停止し、カウントが保持される。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
このとき、カウンタラッチ１５２は、ダウンカウント状態に有り、リセットカウントを行う。基準電圧ＲＥＦとVxの電圧が等しくなったとき、比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、ダウンカウント動作は停止し、カウントが保持される。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
その後、入射光量に応じて列線V0、V1、…が安定した後、データカウント期間として、ランプ波形ＲＡＭＰは、基準電圧ＲＥＦとして入力され、任意の列線Ｖ０、Ｖ１、…の電圧との比較が比較器１５１にて行われる。
階段波であるランプ波形ＲＡＭＰの入力と並行して、カウンタラッチ１５２にて、それぞれアップカウントがなされる。基準電圧ＲＥＦと、Ｖｘが等しくなったとき比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、比較期間に応じたカウントが保持される。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線１５４を経てセンスアンプ回路１７に入力され、順次デジタル値を検知し、出力される。
階段波であるランプ波形ＲＡＭＰの入力と並行して、カウンタラッチ１５２にて、それぞれアップカウントがなされる。基準電圧ＲＥＦと、Ｖｘが等しくなったとき比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、比較期間に応じたカウントが保持される。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線１５４を経てセンスアンプ回路１７に入力され、順次デジタル値を検知し、出力される。
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素アレイ部１１と、デジタルデータを転送する少なくとも一つのデータ転送線１５４と、データ転送線１５４に接続された少なくとも一つのデータ検出回路１７と、データ転送線１５４に接続され、画素アレイ部１１の列線を通して読み出されるアナログ入力レベルに対応したデジタル値を保持しデジタル値を転送する複数の保持回路１５２と、複数の保持回路を選択する列走査回路１３と、を有し、データ転送線１５４が垂直方向である列線Vxの配線方向にレイアウトされ、列線Vxの配線方向に配置されたデータ検出回路としてのセンスアンプ回路１７に接続されていることから、以下の効果を得ることができる。
すなわち、データ転送バスを分割化可能となり、寄生容量や、寄生抵抗を低減することが可能となり、データ転送の高速化が可能となる。
また、メインセンス回路を追加した場合、第一の読み出し回路となる、センス回路を比較的低速な構成にできると共に、そのドライブ部の高速化の自由度が大きくなる効果が有る。
これは、水平出力線へのノイズ元となるデジタル回路となる非同期アップ／ダウンカウンタから、回路を分離できるからである。
すなわち、データ転送バスを分割化可能となり、寄生容量や、寄生抵抗を低減することが可能となり、データ転送の高速化が可能となる。
また、メインセンス回路を追加した場合、第一の読み出し回路となる、センス回路を比較的低速な構成にできると共に、そのドライブ部の高速化の自由度が大きくなる効果が有る。
これは、水平出力線へのノイズ元となるデジタル回路となる非同期アップ／ダウンカウンタから、回路を分離できるからである。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム２０は、図１１に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス２１と、この撮像デバイス２１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２と、撮像デバイス２１を駆動する駆動回路(ＤＲＶ)２３と、撮像デバイス２１の出力信号を処理する信号処理回路(ＰＲＣ)２４と、を有する。
駆動回路２３は、撮像デバイス２１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１を駆動する。
また、信号処理回路２４は、撮像デバイス２１の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路２４で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路２４で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１として、先述した撮像素子１０を搭載することで、高精度なカメラが実現できる。
１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・行走査回路、１３・・・列走査回路、１４・・・タイミング制御回路、１５・・・ＡＤＣ群、１５１・・・比較器、１５２・・・非同期アップ／ダウンカウンタ、１５３・・・列並列ＡＣブロック、１５４・・・データ転送線、１５５・・・メインデータ転送線、１６・・・ＤＡＣ、１７・・・センスアンプ（Ｓ／Ａ）回路、１８・・・メインセンスアンプ（ＭＳ／Ａ）回路、２０・・・カメラシステム、２１・・・撮像デバイス、２２・・・レンズ、２３・・・駆動回路、２４・・・信号処理回路。
Claims (11)
- デジタルデータを転送する少なくとも一つのデータ転送線と、
前記データ転送線に接続された少なくとも一つのデータ検出回路と、
入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、
前記複数の保持回路を選択する走査回路と、を有し、
前記複数の保持回路は、並列に配置され、
前記データ転送線は、
前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、
前記データ転送線は、
複数個ごとにグループ化されており、
前記データ検出回路は、
前記グループごとに対応して配置されている
データ転送回路。 - デジタルデータを転送する少なくとも一つのデータ転送線と、
前記データ転送線に接続された少なくとも一つのデータ検出回路と、
入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、
前記複数の保持回路を選択する走査回路と、を有し、
前記複数の保持回路は、並列に配置され、
前記データ転送線は、
前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、
前記データ検出回路の出力に接続された主データ転送線と、
前記主データ転送線に接続された主データ検出回路と、有する
データ転送回路。 - 前記データ検出回路の出力に接続された主データ転送線と、
前記主データ転送線に接続された主データ検出回路と、有する
請求項１記載のデータ転送回路。 - 前記主データ転送線は、
前記保持回路の並列配置方向に配線され、当該保持回路の並列配置方向に配置された前記主データ検出回路に接続されている
請求項２記載のデータ転送回路。 - 前記主データ転送線は、
前記保持回路の並列配置方向に配線され、当該保持回路の並列配置方向に配置された前記主データ検出回路に接続されている
請求項３記載のデータ転送回路。 - 光電変換を行う複数の画素が行列状に配列された撮像部と、
デジタルデータを転送する少なくとも一つのデータ転送線と、
前記データ転送線に接続された少なくとも一つのデータ検出回路と、
入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、
前記複数の保持回路を選択する走査回路と、を有し、
前記複数の保持回路は、並列に配置され、
前記データ転送線は、
前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、
前記データ転送線は、
複数個ごとにグループ化されており、
前記データ検出回路は、
前記グループごとに対応して配置されている
固体撮像素子。 - 光電変換を行う複数の画素が行列状に配列された撮像部と、
デジタルデータを転送する少なくとも一つのデータ転送線と、
前記データ転送線に接続された少なくとも一つのデータ検出回路と、
入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、
前記複数の保持回路を選択する走査回路と、を有し、
前記複数の保持回路は、並列に配置され、
前記データ転送線は、
前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、
前記データ検出回路の出力に接続された主データ転送線と、
前記主データ転送線に接続された主データ検出回路と、有する
固体撮像素子。 - 前記データ検出回路の出力に接続された主データ転送線と、
前記主データ転送線に接続された主データ検出回路と、有する
請求項６記載の固体撮像素子。 - 前記主データ転送線は、
前記保持回路の並列配置方向に配線され、当該保持回路の並列配置方向に配置された前記主データ検出回路に接続されている
請求項７記載の固体撮像素子。 - 前記主データ転送線は、
前記保持回路の並列配置方向に配線され、当該保持回路の並列配置方向に配置された前記主データ検出回路に接続されている
請求項８記載の固体撮像素子。 - 固体撮像素子と、
前記撮像素子に被写体像を結像する光学系と、
前記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
前記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された撮像部と、
デジタルデータを転送する少なくとも一つのデータ転送線と、
前記データ転送線に接続された少なくとも一つのデータ検出回路と、
入力レベルに対応したデジタル値を保持し、前記デジタル値を前記データ転送線に転送する複数の保持回路と、
前記複数の保持回路を選択する走査回路と、を有し、
前記複数の保持回路は、並列に配置され、
前記データ転送線は、
前記保持回路の並列配置方向に直交する方向に配線され、当該保持回路の並列配置方向に直交する方向に配置された前記データ検出回路に接続され、
前記データ転送線は、
複数個ごとにグループ化されており、
前記データ検出回路は、
前記グループごとに対応して配置されている
カメラシステム。
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