TWI393436B - A data transfer circuit, a solid-state imaging element, and a camera system - Google Patents

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Description

資料傳送電路、固體攝像元件及相機系統
本發明係關於資料傳送電路、以CMOS圖像感測器為代表之固體攝像元件、及相機系統，尤其係關於具備行並聯型類比-數位轉換裝置之固體攝像元件、及相機系統。
搭載有行並聯型類比-數位轉換裝置(以下簡稱為ADC (Analog digital converter))之CMOS圖像感測器，例如由非專利文獻1所提出。
圖1係顯示行並聯ADC搭載固體攝像元件(CMOS圖像感測器)之構成例的方塊圖。
該固體攝像元件1具有：作為攝像部之像素陣列部2、列掃描電路3、行掃描電路4、時序控制電路5、ADC群6、數位-類比轉換裝置(以下簡稱為DAC (Digital Analog converter))7、計數器8、以及減法電路9。
像素陣列部2，係將含有光電二極體與像素內放大器之單位像素21以矩陣狀(行列狀)配置而構成。
又，固體攝像元件1中，作為用以順序讀取像素陣列部2之信號的控制電路，配置有生成內部時脈之時序控制電路5、控制列位址及列掃描之列掃描電路3、及控制行位址及行掃描之行掃描電路4。
ADC群6係排列有複數個由比較器61、與記憶裝置62組成之ADC，前述比較器61係對使由DAC7生成之參考電壓以階段狀變化之斜波波形RAMP、與於每列線H0、H1…從 單位像素21經由行線V0、V1…所獲得之類比信號進行比較；前述記憶裝置62係保持計數比較時間之計數器8的計數結果。
ADC群6具有n位元數位信號轉換機能，配置於各行線V0、V1…，構成行並聯ADC區塊63。
各記憶裝置62之輸出連接於2n位元寬的水平傳送線64。
且，配置有與各個水平傳送線64對應之2n個感測電路、減法電路9及輸出電路。
在此，茲佐圖2之時序圖與圖1之方塊圖說明固體攝像元件(CMOS圖像感測器)1之動作。
從任意列Hx之單位像素21向行線V0、V1…之第1次讀取穩定後，藉由DAC7向比較器61輸入使參考電壓產生時間變化的階段狀的斜波波形RAMP，於比較器61進行與任意行線Vx之電壓的比較。
與斜波波形RAMP之階梯波輸入同時進行，以計數器8進行第1次計數。
在此，RAMP與Vx之電壓相等時，比較器61之輸出反轉，同時於記憶裝置62保持比較期間所對應之計數。該第1次之讀取時，讀取單位像素21之重置成分ΔV，於重置成分ΔV內作為偏置含有每個單位像素21之偏差雜音。
然而，該重置成分ΔV之偏差一般較小，且重置位準為全像素共通，故任意行線Vx之輸出基本為已知。
因此，在讀取第1次之重置成分ΔV時，藉由調整斜波波形(RAMP)電壓可以縮短比較期間。此例在7位元分之計數 期間(128時脈)進行ΔV之比較。
第2次之讀取，於重置成分ΔV之基礎上，再讀取對應每個單位像素21之入射光量的信號成分，進行與第1次讀取相同之動作。
即，從任意列Hx之單位像素21向行線V0、V1…之第2次讀取穩定後，藉由DAC7向比較器61輸入使參考電壓產生時間變化的階梯狀的斜波波形RAMP，於比較器61進行與任意行線Vx之電壓的比較。
與斜波波形RAMP之階梯波輸入同時進行，以計數器8進行第2次計數。
在此，RAMP與Vx之電壓相等時，比較器61之輸出反轉，同時於記憶裝置62內保持比較期間所對應之計數。
此時，第1次計數與第2次計數被保持於記憶裝置62內之不同處。
以上之AD轉換期間結束後，藉由行掃描電路4，保持於記憶裝置62之第1次與第2次分別之n位元數位信號經由2n條水平傳送線64，於感測電路、接著減法電路9進行(第2次信號)-(第1次信號)後，被輸出至外部，之後，順序於每列反覆進行相同動作，生成二維圖像。
[非專利文獻1]W.Yang等(W.Yang et.Al., "An Integrated 800×600 CMOS Image System," ISSCC Digest of Technical Papers,PP.304-305、Feb., 1999)
然而，上述之固體攝像元件(CMOS圖像感測器)，其水平傳送線非常長，例如有7 mm左右之長度，因寄生電容、及寄生電阻等，於靠近感測電路之側與遠離感測電路之側在檢知時間上會產生偏差。
其結果，為容許該偏差有必要調節感測電路，而有電路設計變複雜化之缺點。
且，亦存在從數位電路即記憶裝置混入數位雜訊之問題。
本發明之目的在於提供一種資料傳送電路、固體攝像元件及相機系統，其可以降低向資料檢測電路之傳送線上的寄生電容及寄生電阻，亦可使向資料檢測電路之資料傳送高速化。
本發明之第1觀點之資料傳送電路具有：至少一條傳送線，係傳送數位資料；至少一個資料檢測電路，係連接於上述傳送線；複數個保持電路，係保持對應於輸入位準之數位值，並將上述數位值傳送於上述傳送線；掃描電路，係選擇上述複數個保持電路；且，上述複數個保持電路以並聯配置，上述傳送線於與上述保持電路之並聯配置方向垂直之方向配線，並與配置於該垂直方向之上述資料檢測電路連接。
本發明之第2觀點之固體攝像元件具有：攝像部，係行列狀排列有進行光電轉換之複數個像素；至少一條傳送線，係傳送數位資料；至少一個資料檢測電路，係連接於 上述傳送線；複數個保持電路，係保持經由上述攝像部之行線讀取之類比輸入位準所對應之數位值，並將上述數位值傳送於上述傳送線；掃描電路，係選擇上述複數個保持電路；且，上述複數個保持電路以並聯配置，上述傳送線於與上述保持電路之並聯配置方向垂直之方向配線，並與配置於該垂直方向之上述資料檢測電路連接。
較適宜的是，上述掃描電路及傳送線以每複數個為一組，上述資料檢測電路對應於上述各組而配置。
較適宜的是，具有主傳送線，係連接於上述資料檢測電路之輸出；及主資料檢測電路，係連接於上述主傳送線。
較適宜的是，上述主傳送線於上述保持電路之並聯配置方向配線，並連接於配置在該方向之上述主資料檢測電路。
本發明之第3觀點之相機系統具有：固體攝像元件；光學系統，係於上述攝像元件成像被攝體像；信號處理電路，係處理上述攝像元件之輸出圖像信號；且，上述固體攝像元件具有：攝像部，係行列狀排列有進行光電轉換之複數個像素：至少1條傳送線，係傳送數位資料；至少一個資料檢測電路，係連接於上述傳送線；複數個保持電路，係保持經由上述攝像部之行線讀取之類比輸入位準所對應之數位值，並將上述數位值傳送於上述傳送線；掃描電路，係選擇上述複數個保持電路；上述複數個保持電路以並聯配置，上述傳送線於與上述保持電路之並聯配置方向垂直之方向配線，並與配置於該垂直方向之上述資料檢 測電路連接。
根據本發明，能夠降低向資料檢測電路之傳送線上的寄生電容、及寄生電阻。
故，能夠使向資料檢測電路之資料傳送高速化。
以下，茲佐圖式說明本發明之實施形態。
圖3係顯示本發明之一實施形態之含有資料傳送電路之行並聯ADC搭載固體攝像元件(CMOS圖像感測器)之構成例的方塊圖。圖4係顯示圖3之ADC、固體攝像元件之資料傳送系統之更具體的構成例的圖。
該固體攝像元件10，具有：作為攝像部之像素陣列部11；列掃描電路12；行掃描電路13(-0~-i~-n)；時序控制電路14;ADC群15;DAC16；以及作為資料檢測電路之複數個感測放大器(S/A)電路17。
像素陣列部11，以將含有光電二極體與像素內放大器之單位像素111配置為M列N行之矩陣狀(行列狀)而構成。
又，固體攝像元件10中，作為用以順序讀取像素陣列部11之信號的控制電路，配置有生成內部時脈之時序控制電路14、控制列位址及列掃描之列掃描電路12、及控制行位址及行掃描之行掃描電路13。
ADC群15係對應於像素排列之各行，於各行線V0、V1…配置有ADC 15A，構成行並聯ADC區塊153，前述ADC 15A係由(n+1)個比較器151與非同步升/降計數器(計 數鎖存器)152組成；其中，(n+1)個比較器151係與像素排列之各行對應設置，比較使DAC16生成之參考電壓以階梯狀變化之斜波波形RAMP、與於各列線H0、H1…由單位像素111經由行線V0、V1…所得之類比信號；非同步升/降計數器(計數鎖存器)152係接受比較器151之輸出，進行升降計數。
各計數鎖存器152之輸出，例如連接於1+1位元幅之資料傳送線154。該資料傳送線154連接有感測放大器電路17之輸入。
具有作為保持電路之機能的計數鎖存器152，初期時處於降值計數狀態，進行重置計數，當對應之比較器151之輸出COMPOUTi反轉時，停止降值計數動作，保持計數值。
此時，計數鎖存器152之初期值為AD轉換之灰階的任意值，例如0。該重置計數期間讀取單位像素111之重置成分ΔV。
計數鎖存器152，於其後，進入升值計數狀態，進行與入射光量對應之資料計數，當對應之比較器151之輸出COMPOUTi反轉時，保持比較期間對應之計數值。
保持於計數鎖存器152之計數值，藉由行掃描電路13進行掃描，作為數位信號經由傳送線154輸入於感測放大器電路17。
行掃描電路13-0藉由供給例如啟動脈衝，使之活性化。
其後，順序對鄰接之行掃描電路13-1~13-n進行選擇。
在此，茲佐圖4說明圖3之ADC、固體攝像元件之資料傳送系統之更具體之構成例。
計數鎖存器152，以使例如計數器CNT/閂鎖器LTC/驅動DRV電晶體(Tr)並排於1位元(10bit、12bit等)而構成。且，作為ADC 15A並排(n+1)行而配置。
資料傳送時，藉由行掃描電路13-0~13-n，經由選擇線SEL0~SELn對特定之行順序進行選擇。
行掃描電路13-0~13-n，藉由啟動脈衝選定啟動位置，再藉由用移位暫存器等構成，對其順序進行選擇。
所選擇之行之驅動電晶體Tr之資訊(1或0)，藉由為資料檢測電路之感測放大器電路17讀取、輸出。
圖5係顯示本實施形態之計數鎖存器電路內之驅動電晶體之具體例的電路圖。
驅動電晶體DRVTr，如圖5所示，於特定電位與資料傳送線154之間串聯連接，例如由n通道MOS (NMOS)構成之選擇電晶體N1、與NMOS構成之資料電晶體N2所構成。 且，選擇電晶體N1之閘極連接於藉由行掃描電路13(-0~n)驅動之選擇線SEL，資料電晶體N2之閘極連接於閂鎖器LTC之輸出。
藉由由行掃描電路13之輸出所驅動之SEL連接於資料傳送線(S/A匯流排)154，由資料檢測電路之感測放大器電路17讀取藉由閂鎖資料決定之電晶體N2之狀態。
閂鎖資料為1時，有電流通過，電流流動。又，閂鎖資料為0時，電流被阻斷，電流不流動。
圖6係顯示本實施形態之感測放大器電路之具體例的電路圖。
該感測放大器電路17係由p通道MOS (PMOS)構成之電晶體P21~P23、及NMOS構成之電晶體N21~N23而構成。
電晶體P21~P23之源極連接於電源電位VCC，電晶體N21~N23之源極連接於基準電位VSS。
電晶體P21之汲極與電晶體N21之汲極連接，其連接節點ND21連接於電晶體N21及N22之閘極。
電晶體P22之汲極與電晶體N22之汲極連接，其連接節點ND22連接於電晶體P23之閘極。
電晶體P23之汲極與電晶體N23之汲極連接，藉由其連接點形成輸出節點ND23。
且，該電路中，LOAD例如將S/A匯流排偏壓，成為定電流源，其供給線連接於電晶體P23之閘極。
又，S/A匯流排上連接有複數個驅動Tr，藉由所選擇之驅動Tr之資料，S/A匯流排之位準被驅動為H或L。
將該位準與為基準之基準電壓REF比較，決定最終輸出。
又，REF側之構成亦與S/A匯流排相同，可以使之進行差動動作。該情形，驅動Tr使用反向驅動。
且，本實施形態中，如圖4所示，資料傳送線(匯流排)154布局於垂直(圖中之豎直)方向，換言之，即行線Vx之配線方向。藉此，可分割資料傳送匯流排，可以降低寄生電阻、寄生電容，即，藉由使感測放大器匯流排階層化， 便可降低寄生電阻、寄生電容。
本實施形態中，行掃描電路13、資料傳送線154、感測放大器電路17，例如以數100行至數1000行為單位，進行分割而分組化，成為可以分別並列進行感測動作之構成。
同樣，行並聯ADC區塊153內，以數100～數1000行為單位，分割為複數個區塊。
非同步升/降計數器152之輸出，連接於分離為各區塊之(n+1)條之資料傳送線154，藉由感測放大器電路17進行用行掃描電路13選擇之行的資料讀取動作。
通常，ADC 15A配合單位像素111之間距、例如2 μm配置。
然而，本實施形態中，以稍小於單位像素111之間距來配置ADC 15A，藉此以j行分，確保引出資料傳送線154之空間。
藉此，有降低資料傳送線線上之寄生電阻、寄生電容之效果，藉由增加區塊分割數，降低效果變大。
其次，調查上述固體攝像元件之布局上之感測放大器電路之配置位置。
圖7係顯示對應於一般固體攝像元件之像素、ADC、以及感測放大器(S/A)電路之配置圖像的圖。
圖8係顯示對應於圖3之固體攝像元件之像素、ADC、以及感測放大器(S/A)電路之配置圖像的圖。
為CMOS感測器之情形，像素有必要以1個陣列狀配置。為記憶體之情形，因無物理位置之限制，故可以適當分 割。
該像素間距以單位像素尺寸為依據，如上所述，以2 μm~3 μm左右之非常細微的間距配置。
由此，有必要亦將ADC群15之各ADC 15A配合該間距配置。
尤其是類比電路之比較器151，為防止特性的不一致而使得布局之均一性變得重要，因此，有必要成為配合像素間距之布局，藉此抑制特性偏差。
其結果，如圖7所示，連接於資料檢測電路之感測放大器電路17之資料傳送線(匯流排)，以橫穿ADC 15A上之形態配置。
又，此時之資料傳送線(匯流排)之長度，例如可達到7 mm左右，可帶有極大寄生電阻、寄生電容。
有成為讀取時間(資料檢測時間)之延遲主要原因之虞。
本實施形態，如圖4所示，藉由將資料傳送匯流排於該間隙部分以垂直(圖中之豎直)方向，換言之，以行線Vx之配線方向進行布局(使延長)，可以分割資料傳送匯流排，降低寄生電阻、寄生電容。即，藉由將感測放大器匯流排階層化，可使寄生電阻、寄生電容降低。
其結果，可縮短讀取時間。
又，由於可以進行並聯處理，故可實現進一步之高速化。
該情形，將ADC 15A每複數個成為一小組GRPS，再將該小組每複數個成為一大組GRPL，各小組GRPS及大組 GRPL配置有感測放大器電路17。
其中，該情形，連類比電路之比較器151都宜配合像素間距，由數位化之計數器部縮小間距。
又，由於分割資料傳送線(匯流排)，故亦可進行部分讀取(使活性化)。即，可進行所謂視窗(Window)剪取。
圖4之例中，將ADC 15A以複數個為一組形成2組，對於該2組，即左側組LGRP及右側組RGPR，將感測放大器匯流排以位元單位階層化配置。
圖9係顯示圖3之ADC、固體攝像元件之資料傳送系統之另一構成例的圖。
圖9之構成係相對圖4之構成，再追加主(main)資料傳送線155與主感測放大器電路(MS/A)18。
主資料傳送線155與各感測放大器電路17之輸出分別連接，該等一端連接於主感測放大器電路18。
主資料傳送線155布局於行並聯ADC區塊153之ADC 15A的排列方向，主感測放大器電路18配置於該方向之端部。
圖9之構成例中，左組LRGP之感測放大器電路17L-0之輸出與右組RGRP之感測放大器電路17R-0之輸出，共同連接於主資料傳送線155-0，該主資料傳送線155-0連接於主感測放大器電路18-0之輸入。
同樣地，左組LRGP之感測放大器電路17L-1之輸出與右組RGRP之感測放大器電路17R-1之輸出，共同連接於主資料傳送線155-1，該主資料傳送線155-1連接於主感測放大器電路18-1之輸入。
左組LRGP之感測放大器電路17L-2之輸出與右組RGRP之感測放大器電路17R-2之輸出，共同連接於主資料傳送線155-2，該主資料傳送線155-2連接於主感測放大器電路18-2之輸入。
左組LRGP之感測放大器電路17L-3之輸出與右組RGRP之感測放大器電路17R-3之輸出，共同連接於主資料傳送線155-3，該主資料傳送線155-3連接於主感測放大器電路18-3之輸入。
左組LRGP之感測放大器電路17L-4之輸出與右組RGRP之感測放大器電路17R-4之輸出，共同連接於主資料傳送線155-4，該主資料傳送線155-4連接於主感測放大器電路18-4之輸入。
該等構成中，感測放大器電路17經由資料傳送線154讀取特定資料後，選擇性地驅動主資料傳送線155。
其後，用主感測放大器電路18接收信號。
藉由該構成，使感測放大器電路17進行較低速動作，同時藉由主感測放大器電路18可進行高速資料讀取。
下面，茲佐圖10之時序圖與圖3之方塊圖說明本實施形態之固體攝像元件(CMOS圖像感測器)10之動作。
從任意列Hx之單位像素111向行線V0、V1…之第1次讀取穩定後，由DAC16之輸出，輸出基於參考電壓之斜波波形RAMP。該基於參考電壓之斜波波形RAMP，作為比較器151之基準電壓REF，以階梯狀之波形輸入。並且，於各比較器151進行與任意行線Vx之電壓的比較。
此時，計數鎖存器152處於降值計數狀態，進行重置計數。當基準電壓REF與Vx電壓相等時，比較器151之輸出COMPOUTi反轉，降值計數動作停止，保持計數。
此時，計數鎖存器152之初期值為AD轉換之灰階的任意值，例如0。該重置計數期間讀取單位像素111之重置成分ΔV。
其後，依照入射光量，行線V0、V1…穩定後，作為資料計數期間，斜波波形RAMP作為基準電壓REF被輸入，於比較器151進行與任意行線V0、V1…之電壓的比較。
與為階梯波之斜波波形RAMP之輸入同時進行，於計數鎖存器152分別進行升值計數。當基準電壓REF與Vx相等時，比較器151之輸出COMPOUTi反轉，保持對應比較期間之計數。
保持於計數鎖存器152之計數值，藉由行掃描電路13掃描，作為數位信號經由資料傳送線154輸入於感測放大器電路17，順序檢測數位值，並輸出。
如以上說明，根據本實施形態，由於具有：像素陣列部11，係行列狀排列有進行光電轉換之複數個像素；至少一條資料傳送線154，係傳送數位資料；至少一個資料檢測電路17，係連接於資料傳送線154；複數個保持電路152，係連接於資料傳送線154，將對應於經由像素陣列部11之行線讀取之類比輸入位準之數位值進行保持，並傳送數位值；行掃描電路13，係選擇複數個保持電路；且資料傳送線154布局於垂直方向之行線Vx之配線方向，並連接於配 置在行線Vx之配線方向之作為資料檢測電路之感測放大器電路17，故可獲得以下之效果。
即，可分割資料傳送匯流排，可降低寄生電容、寄生電阻，可實現資料傳送之高速化。
又，追加主感測電路時，具有可將成為第一讀取電路之感測電路設為較低速之構成，並加大其驅動部之高速化之自由度的效果。
此係由於能夠將電路從非同步升/降計數器分離所故，該非同步升/降計數器係向水平輸出線之成為雜訊源的數位電路。
具有該等效果之固體攝像元件，可以適用作為數位相機或攝像機之攝像裝置。
圖11係適用本發明之實施形態之固體攝像元件的相機系統之構成一例的圖。
該相機系統20，如圖11所示，具有：攝像裝置21，係可適用本實施形態之固體攝像元件10；透鏡22，係引導入射光至上述攝像裝置21之像素區域(成像被攝體像)的光學系統，如入射光(像光)於攝像面上成像；驅動電路(DRV)23，係驅動攝像裝置21；及信號處理電路(PRC)24，係處理攝像裝置21之輸出信號。
驅動電路23具有時序產生器(未圖示)，係生成驅動攝像裝置21內之電路的啟動脈衝、及包含時脈之各種時序信號，以特定之時序信號驅動攝像裝置21。
又，信號處理電路24對攝像裝置21之輸出信號實施CDS (Correlated Double Sampling；相關二重採樣)等信號處理。
信號處理電路24所處理之圖像信號，記錄於如記憶體等記錄媒體。記錄媒體所記錄之圖像資訊藉由印表機等進行硬複製。且，將信號處理電路24所處理之圖像信號以動畫形式放映於液晶顯示器等構成之螢幕。
如上所述，於數位相機等攝像裝置中，藉由搭載上述攝像元件10作為攝像裝置21，可實現高精度的相機。
1‧‧‧固體攝像元件
2‧‧‧像素陣列部
3‧‧‧列掃描電路
4‧‧‧行掃描電路
5‧‧‧時序控制電路
6‧‧‧ADC群
7‧‧‧數位-類比轉換裝置(DAC)
8‧‧‧計數器
9‧‧‧減法電路
10‧‧‧固體攝像元件
11‧‧‧像素陣列部
12‧‧‧列掃描電路
13‧‧‧行掃描電路
13-0‧‧‧行掃描電路
13-i‧‧‧行掃描電路
14‧‧‧時序控制電路
15‧‧‧ADC群
15A‧‧‧ADC
16‧‧‧DAC
17‧‧‧感測放大器(S/A)電路
18‧‧‧主感測放大器(MS/A)電路
20‧‧‧相機系統
21‧‧‧攝像裝置
22‧‧‧透鏡
23‧‧‧驅動電路
24‧‧‧信號處理電路
61‧‧‧比較器
62‧‧‧記憶裝置
63‧‧‧行並聯ADC區塊
64‧‧‧水平傳送線
111‧‧‧單位像素
151‧‧‧比較器
152‧‧‧非同步升/降計數器
153‧‧‧行並聯ADC區塊
154‧‧‧資料傳送線
155‧‧‧主資料傳送線
V0‧‧‧行線
V1‧‧‧行線
H0‧‧‧列線
H1‧‧‧列線
N1‧‧‧選擇電晶體
N2‧‧‧資料電晶體
P21‧‧‧電晶體
P22‧‧‧電晶體
P23‧‧‧電晶體
N21‧‧‧電晶體
N22‧‧‧電晶體
N23‧‧‧電晶體
ND21‧‧‧連接節點
ND22‧‧‧連接節點
ND23‧‧‧輸出節點
VSS‧‧‧基準電位
VCC‧‧‧電源電位
RAMP‧‧‧斜波波形
REF‧‧‧基準電壓
GRPS‧‧‧小組
GRPL‧‧‧大組
圖1係顯示習知技術之行並聯ADC搭載固體攝像元件(CMOS圖像感測器)之構成例的方塊圖。
圖2係用以說明圖1之習知技術之固體攝像元件之動作的時序圖。
圖3係顯示本發明之一實施形態之行並聯ADC搭載固體攝像元件(CMOS圖像感測器)之構成例的方塊圖。
圖4係顯示圖3之ADC、固體攝像元件之資料傳送系統之更具體的構成例的圖。
圖5係顯示本實施形態之計數鎖存器電路內之驅動電晶體Tr之具體例的電路圖。
圖6係顯示本實施形態之感測放大器電路之具體例的電路圖。
圖7係顯示對應於一般固體攝像元件之像素、ADC、以及感測放大器(S/A)電路之配置圖像的圖。
圖8係顯示對應於圖3之固體攝像元件之像素、ADC、以及感測放大器(S/A)電路之配置圖像的圖。
圖9係顯示圖3之ADC、固體攝像元件之資料傳送系統之另一構成例的圖。
圖10係用以說明圖3之固體攝像元件之動作的時序圖。
圖11係適用本發明之實施形態之固體攝像元件的相機系統之構成一例的圖。
10‧‧‧固體攝像元件
11‧‧‧像素陣列部
12‧‧‧列掃描電路
13-0‧‧‧行掃描電路
13-i‧‧‧行掃描電路
14‧‧‧時序控制電路
15‧‧‧ADC群
15A‧‧‧ADC
16‧‧‧DAC
17‧‧‧感測放大器(S/A)電路
111‧‧‧單位像素
151‧‧‧比較器
152‧‧‧非同步升/降計數器
153‧‧‧行並聯ADC區塊
154‧‧‧資料傳送線
V0‧‧‧行線
V1‧‧‧行線
H0‧‧‧列線
H1‧‧‧列線
RAMP‧‧‧斜波波形

Claims (11)

  1. 一種資料傳送電路，係具有：至少一條傳送線，係傳送數位資料；至少一個資料檢測電路，係連接於上述傳送線；複數個保持電路，係保持對應於輸入位準之數位值；及複數個掃描電路，係各自選擇上述複數個保持電路；且上述複數個保持電路以並聯配置；上述傳送線配線於與上述保持電路之並聯配置方向垂直之方向，並與配置於該垂直方向之上述資料檢測電路連接，且上述傳送線更包含傳送圖像資料之複數個階層化匯流排，上述複數個階層化匯流排之各者自對應共同列中之上述複數個保持電路傳送圖像資料。
  2. 如請求項1之資料傳送電路，其中上述複數個掃描電路及傳送線以每複數個為一組；上述資料檢測電路與上述各組對應配置。
  3. 如請求項1之資料傳送電路，其係具有：主傳送線，係連接於上述資料檢測電路之輸出；及主資料檢測電路，係連接於上述主傳送線。
  4. 如請求項2之資料傳送電路，其係具有：主傳送線，係連接於上述資料檢測電路之輸出；及主資料檢測電路，係連接於上述主傳送線。
  5. 如請求項3之資料傳送電路，其中上述主傳送線配線於 上述保持電路之並聯配置方向，並連接於配置在該方向之上述主資料檢測電路。
  6. 如請求項4之資料傳送電路，其中上述主傳送線配線於上述保持電路之並聯配置方向，並連接於配置在該方向之上述主資料檢測電路。
  7. 一種固體攝像元件，係具有：攝像部，係行列狀排列有進行光電轉換之複數個像素；至少一條傳送線，係傳送數位資料；至少一個資料檢測電路，係連接於上述傳送線；複數個保持電路，係保持經由上述攝像部之行線讀取之類比輸入位準所對應之數位值，並將上述數位值傳送於上述傳送線；及複數個掃描電路，係各自選擇上述複數個保持電路；且上述複數個保持電路以並聯配置；上述傳送線配線於與上述保持電路之並聯配置方向垂直之方向，並與配置於該垂直方向之上述資料檢測電路連接，且上述傳送線更包含傳送圖像資料之複數個階層化匯流排，上述複數個階層化匯流排之各者自對應共同列中之上述複數個保持電路傳送圖像資料。
  8. 如請求項7之固體攝像元件，其中上述掃描電路及傳送線以每複數個為一組；上述資料檢測電路與上述各組對應配置。
  9. 如請求項8之固體攝像元件，其係具有：主傳送線，係連接於上述資料檢測電路之輸出；及主資料檢測電路，係連接於上述主傳送線。
  10. 如請求項9之固體攝像元件，其中上述主傳送線配線於上述保持電路之並聯配置方向，並連接於配置在該方向之上述主資料檢測電路。
  11. 一種相機系統，係具有：固體攝像元件；光學系統，係將被攝體像成像於上述攝像元件；及信號處理電路，係處理上述攝像元件之輸出圖像信號；上述固體攝像元件具有：攝像部，係行列狀排列有進行光電轉換之複數個像素；至少一條傳送線，係傳送數位資料；至少一個資料檢測電路，係連接於上述傳送線；複數個保持電路，係保持經由上述攝像部之行線讀取之類比輸入位準所對應之數位值，並將上述數位值傳送於上述傳送線；及複數個掃描電路，係各自選擇上述複數個保持電路；且上述複數個保持電路以並聯配置；上述傳送線配線於與上述保持電路之並聯配置方向垂直之方向，並與配置於該垂直方向之上述資料檢測電路 連接，且上述傳送線更包含傳送圖像資料之複數個階層化匯流排，上述複數個階層化匯流排之各者自對應共同列中之上述複數個保持電路傳送圖像資料。
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