JP5234157B2 - A/d変換方法およびカメラシステム - Google Patents
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Description
これは、CCD画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ICを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、CMOSイメージセンサが克服しているからである。
これに対して、CMOSイメージセンサは各画素毎にFDアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
CDSの具体的な手法にはさまざまな方法があるが、列並列出力型CMOSイメージセンサの信号出力回路について最も進んだ形態のひとつが列毎にアナログ−デジタル(A/D)変換回路(ADC(Analog digital converter))を備え、デジタル信号として画素信号を取り出すタイプである。
また、図2は、図1の固体撮像素子の動作波形を示す図である。
また、固体撮像素子10においては、画素アレイ部11の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路14、行アドレスや行走査を制御する行走査回路12、そして列アドレスや列走査を制御する列走査回路13が配置される。
ADC15Aのカウンタ152の構成および機能については後で詳述する。
各カウンタ152の出力は、スイッチ154を介してデータ転送線18に接続されている。
データ転送線18には、データ転送線18に対応したセンス回路、減算回路を含むデータ出力回路17が配置される。
このとき、カウンタ152の初期値は、AD変換の階調の任意の値、たとえば、0とする。このリセットカウント期間は、単位画素111のリセット成分ΔVを読み出している。
カウンタ152は、その後、ダウンカウント(またはアップカウント)状態となり、入射光量に対応したデータカウントを行い、対応するコンパレータ151の出力COMPOUTiが反転すると、比較期間に応じたカウント値が保持される。
保持されたカウンタ値は、列走査回路13により走査され、デジタル信号として、データ転送線18を経て出力回路17に入力される。
すなわち、1H内において、任意の行Hxの単位画素111から列線V0、V1…への1回目の読み出しをP相読み出しPR、比較器151における1回目の比較をP相比較PC、2回目の読み出しをD相読み出しDR、比較器151における比較をD相比較DC、D相の処理後の後処理をD相後処理DAPとして、各動作が連続的に行われる。
カウンタ152は、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能を有する。
さらに、カウンタ152は、入力クロックCKの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能を有する。
そして、カウンタ152は、コンパレータ151の出力の非同期信号により、入力クロックCKを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能を有している。
また、メモリは、入力クロックの入力部およびラッチ回路より物理的に手前(コンパレータ側)に配置される。
また、カウンタ152において、前のA/D結果のLSBのデータによって状態が切り替わる回路が、入力クロックをラッチするラッチ回路以降にある。
また、図4は、図3のカウンタの動作のタイミングチャートである。
また、カウンタ152は、LSB回路210およびリップルカウンタ220に加え、アップ・ダウンをカウント保持したまま切り替える機能を実現するための、出力論理切り替えスイッチ等の論理ゲート部230を付加した形で構成されている。
リップルカウンタ220は、D型FF221〜223、およびセレクタ224〜229を有している。
FF222のQ出力がセレクタ226,227の正負の両入力に接続されている。セレクタ226の出力がFF222のD入力に接続され、セレクタ227の出力D[2]が次段のFF223の負入力クロック端子に供給される。
FF223のQ出力がセレクタ228,229の正負の両入力に接続されている。セレクタ228の出力がFF223のD入力に接続されている。
セレクタ224〜226は、ホールド信号HLDにより出力切り替えが選択的に制御され、セレクタ227〜229は、制御信号UDにより出力切り替えが選択的に制御される。
その切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、その制御信号UDの切り替え期間は、ホールド信号HLDによって、各ビットの入出力を負帰還から正帰還に一時的に変え、FF221〜223のデータを固定させておく。
その状態で制御信号UDのレベルを切り替え、出力論理を反転させ、次いでホールド信号HLDを元に戻し、元のカウント状態に戻す。この一連の動作で、アップ・ダウンカウントモードをデータ保持したまま切り替えることが実現される。
リップルカウンタ220は、D型FF221〜223、およびセレクタ224〜229を有している。
また、論理ゲート部230は、2入力NANDゲート231,232を有している。
セレクタ212の出力はFF213のD入力およびデータビットD[0]としてリップルカウンタ220のFF221の負のクロック入力端子に接続されている。
FF213の負のクロック入力端子は信号LLの入力ラインに接続され、Q出力がセレクタ212の切替制御端子に接続されている。
すなわち、セレクタ212はFF213の出力に応じて出力切り替えが選択的に制御される。
NANDゲート232の他方の入力端子が信号XLBDの供給ラインに接続され、出力がLSB回路210のラッチ回路211のG入力に接続されている。
その際、ラッチ回路211を強制的にスルー状態にする機能を信号XLBDで可能とする。信号ENは、カウント動作時以外の状態において、コンパレータ151の出力が不安定な状態になることがある場合に、コンパレータ出力CompOutを無視してラッチ回路211をラッチ状態にする制御信号である。
コンパレータ出力CompOutが反転した瞬間にラッチ回路211は入力クロックCKのスルー状態から、データ保持状態になる。よってそれまでの入力クロックCKをカウンタ152がカウントすることになる。
まず、信号LLにて、セレクタ212の出力データ(D[0])をFF213に記憶する。その値がカウント開始初期状態と逆の論理値の場合(D[0]=Low)は、セレクタの状態は維持される。
次いで、信号XLBDで一時的にラッチをスルー状態にすることで、クロック初期状態をロードする。これにより、データが反転する。
また、信号LLにてセレクタ212の出力データを記憶する際、今度は、それがカウント開始初期状態と同じ論理だった場合(D[0]=High)は、FF213にデータを記憶すると同時にセレクタ212の状態が切り替わり、出力データが反転する。
次いで、信号XLBDでラッチをスルー状態した際は、ラッチデータ自体は、カウント開始初期状態と同じデータになっているため、データの変動はない。
以上の制御によって、コンパレータ出力CompOutによってラッチされたデータに応じて、出力論理を切り替えるLSB回路210の動作が実現される。
LSB回路210の動作とそれ以外のビットを処理するリップルカウンタ220の動作を別々に説明したが、これらをあわせて行った場合の動作例が図4に示されている。
よって本方式のように、ラッチ回路までは常に同じ状態で動作する回路構成は、特性維持を容易にするメリットがある。
インバータINV1の入力T端子、クロックドインバータCINV1の負側制御端子、およびクロックドインバータCINV2の正側制御端子が、論理ゲート部230NANDゲート232の出力端子に接続されている。
インバータINV1の出力端子がクロックドインバータCINV1の正側制御端子、およびクロックドインバータCINV2の負側制御端子に接続されている。
インバータINV2の出力端子がクロックドインバータCINV2の入力端子およびセレクタ212の入力端子が接続されている。
そして、クロックドインバータCINV2の出力がインバータIND2の入力端子側に接続されている。
インバータINV3の入力端子、クロックドインバータCINV3の負側制御端子、およびクロックドインバータCINV4,CINV5の正側制御端子が、FF213の出力端子に接続されている。
インバータINV3の出力端子がクロックドインバータCINV3の正側制御端子、およびクロックドインバータCINV4,CINV5の負側制御端子に接続されている。
そして、クロックドインバータCINV4の出力端子がクロックドインバータCINV5の入力端子に接続され、クロックドインバータCINV3とCINV5の出力端子同士が接続されている。
インバータINV4の出力端子がインバータINV5の入力端子、クロックドインバータCINV6の正側制御端子、およびクロックドインバータCINV7の負側制御端子、並びに、転送ゲートTMG1のNMOSトランジスタのゲートに接続されている。
インバータINV5の出力端子がインバータINV6の入力端子、クロックドインバータCINV6の負側制御端子、およびクロックドインバータCINV7の正側制御端子、並びに、転送ゲートTMG1のPMOSトランジスタのゲート、転送ゲートTMG2のNMOSトランジスタのゲートに接続されている。
NANDゲートNA1の他方の入力端子が転送ゲートTMG2の一方の入出力端子に接続され、出力端子がクロックドインバータCINV6の入力端子に接続されている。クロックドインバータCINV6の出力端子が転送ゲートTMG1の一方の入出力端子に接続され、転送ゲートTMG1の他方の入出力端子がNANDゲートNA2の他方の入力端子に接続されている。NANDゲートNA2の出力端子がクロックドインバータCINV7の入力端子に接続され、クロックドインバータCINV7の出力端子がセレクタ212の入力端子に接続されている。
インバータINV6の出力端子が転送ゲートTMG2のPMOSトランジスタのゲートに接続され、転送ゲートTMG2の他方の入出力端子がラッチ回路211のインバータINV2の出力側に接続されている。
これにより、セレクタ212の状態が切り替わった場合においてもラッチ回路211の出力部に見える負荷はほとんど変化しない。これにより本回路におけるLSB出力データの線形性を保持するために注意する必要がある部分は、入力クロックCKのデューティ(Duty)が崩れている場合を考えなければ、ラッチ回路211の出力デューティ(Duty)および、ラッチ制御信号に限定される。
セレクタ212のデータを記憶するFF213を図5の通り、入力クロックCKの入力部の前段に配置することによって、高速に動作する配線長を抑えることができ、低消費電流、および、高速動作マージンが向上する。
入力クロックCKを非同期でラッチする場合に懸念される事項として、ラッチした瞬間の入力電圧が中間電圧にあった場合どうなるなかということがあるが、ラッチ回路211は、2段のインバータという反転アンプによる正帰還で構成されており、短期間の間にどちらかの電圧状態に落ち着く。
どちらに落ち着くかは不定であるが、そもそもそれはアナログ量がA/D後のLSBデータの中間状態にあることを意味し、A/Dの本質的な動作といえる。
本例ではLSB回路以外のカウンタビット(bit)は、リップルカウンタ220において、出力を反転させるセレクタ225,227,229と、データを固定するためにデータを正帰還するセレクタ224,226,228で構成する回路を例としてあげた。
これは入力クロックが反転する際に、その全データを反転することができる非同期カウンタの一例であり、これを実現しうる回路に適応できるものである。
インバータINV11の出力端子がインバータINV12の入力端子、クロックドインバータCINV11、CINV12の正側制御端子、クロックドインバータCINV13の負側制御端子、および転送ゲートTMG11のPMOSトランジスタのゲートに接続されている。
インバータINV12の出力端子がクロックドインバータCINV11、CINV12の負側制御端子、クロックドインバータCINV13の正側制御端子、および転送ゲートTMG11のNMOSトランジスタのゲートに接続されている。
転送ゲートTMG11の一方の入出力端子がセレクタ224(226,228)の出力側に接続され、他方の入出力端子がNANDゲートNA11の他方の入力端子に接続されている。NANDゲートNA11の出力端子がクロックドインバータCINV12の入力端子に接続され、クロックドインバータCINV12の出力端子がNANDゲートNA12の他方の入力端子に接続されている。NANDゲートNA12の出力がセレクタ224,225の入力側に接続され、クロックドインバータCINV13の入力端子に接続されている。
クロックドインバータCINV13の出力端子がNANDゲートNA12の他方の入力端子側に接続されている。
クロックドインバータCINV12の入力端子がNANDゲートNA11の出力側に接続され、出力端子がNANDゲートNA11の他方の入力端子側に接続されている。
転送ゲートTMG12の他方の入出力端子およびクロックドインバータCINV14の出力端子がFF221の転送ゲートTMG11の一方の入出力端子に接続されている。
転送ゲートTMG12のPMOSトランジスタのゲートおよびクロックドインバータCINV14の正側制御端子がホールド信号HLDの供給ラインに接続され、転送ゲートTMG12のNMOSトランジスタのゲートおよびクロックドインバータCINV14の負側制御端子がホールド信号HLDの反転信号XHLDの供給ラインに接続されている。
転送ゲートTMG13の他方の入出力端子およびクロックドインバータCINV15の出力端子が接続されている。
転送ゲートTMG13のPMOSトランジスタのゲートおよびクロックドインバータCINV15の正側制御端子が制御信号UDの供給ラインに接続され、転送ゲートTMG13のNMOSトランジスタのゲートおよびクロックドインバータCINV15の負側制御端子が制御信号UDの反転信号XUDの供給ラインに接続されている。
オアゲートOR21の一方の入力端子がLSB回路の出力データCINの供給ラインに接続され、他方の入力端子が信号HLDCKの供給ラインに接続されている。
NANDゲートNA21の一方の入力端子がオアゲートOR21の出力端子に接続され、他方の入力端子が信号XRVDCKの供給ラインに接続され、出力がFF221(222,223)のクロック入力端子に接続されている。
インバータINV21の入力端子、クロックドインバータCINV21,CINV23の負側制御端子、クロックドインバータCINV22の正側制御端子、および転送ゲートTMG21のNMOSトランジスタのゲートがNANDゲートNA21の出力端子接続さされている。
インバータINV21の出力端子がクロックドインバータCINV21、CINV23の正側制御端子、クロックドインバータCINV22の負側制御端子、および転送ゲートTMG21のPMOSトランジスタのゲートに接続されている。
クロックドインバータCINV21,CINV23の入力端子がインバータINV22の出力端子に接続されている。
クロックドインバータCINV21の出力端子がNANDゲートNA22の他方の入力端子に接続されている。NANDゲートNA22の出力が転送ゲートTMG21の一方の入出力端子に接続され、クロックドインバータCINV22の入力端子に接続されている。
転送ゲートTMG21の他方の入出力端子がインバータINV22の入力端子に接続されている。
そして、クロックドインバータCINV23の出力端子がインバータINV21の入力端子側に接続されている。
クロックドインバータCINV22の入力端子がNANDゲートNA22の出力側に接続され、出力端子がNANDゲートNA22の他方の入力端子側に接続されている。
ただし、図6のビット回路と図7のビット回路では、回路規模が異なる。
図6のビット回路はトランジスタ38個で構成することが可能であるが、図7のビット回路は28個のトランジスタで構成することが可能である。
すなわち、図7のビット回路は図6のビット回路に比べて、回路面積を削減および消費電力の削減を実現でき、高速動作マージンが拡大するという利点がある。
また、LSBデータのA/D変換特性が回路的に悪化することを抑えることができる。
ランプ波形RAMPの階段波入力と並行して、カウンタ152で1回目のカウントがなされる。
ここで、RAMPとVxの電圧が等しくなったときコンパレータ151の出力は反転し、これによりカウンタ152のカウント動作が停止し、比較期間に応じたカウント値が保持される。
この1回目の読み出し時は、単位画素111のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素111毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、1回目のリセット成分ΔV読み出し時には、ランプ波形(RAMP)電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば7ビット分のカウント期間(128クロック)でΔVの比較が行われる。
すなわち、任意の行Hxの単位画素111から列線V0、V1…への2回目の読み出しが安定した後、DAC16によりコンパレータ151に対して、参照電圧を時間変化させた階段状のランプ波形RAMPを入力し、任意の列線Vxの電圧との比較をコンパレータ151にて行う。
ランプ波形RAMPの階段波入力と並行して、カウンタ152で2回目のカウントがなされる。
ここで、RAMPとVxの電圧が等しくなったときコンパレータ151の出力は反転し、同時に比較期間に応じたカウント値が保持される。
この時、1回目のカウントと2回目のカウントとでは異なった場所に保持される。
以上のAD変換期間終了後、列走査回路4により、保持された1回目と2回目のそれぞれnビットのデジタル信号がデータ転送線18を経て、データ出力回路17で検出され、順次減算回路で、(2回目の信号)−(1回目の信号)がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、2次元画像が生成される。
そして、1H内において、任意の行Hxの単位画素111から列線V0、V1…への1回目の読み出しをP相読み出しPR、コンパレータ151における1回目の比較をP相比較PC、2回目の読み出しをD相読み出しDR、コンパレータ151における比較をD相比較DC、D相の処理後の後処理をD相後処理DAPとして、各動作が連続的に行われる。
信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (20)
- コンパレータで信号電位と参照電圧とを比較判定し、その判定信号を出力する比較ステップと、
上記コンパレータの出力の非同期信号により非同期カウンタの動作を制御するカウンタステップと、を含み、
上記カウンタステップは、
値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えるステップと、
入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントするステップと、
上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとするステップと、を含む
A/D変換方法。 - 上記カウンタステップは、
LSB回路を上記入力クロックと同周波数で動作させ、その出力をカウンタのLSBデータとするLSBステップと、
上記LSB回路の次の段以降の、入力信号をビット回路がカスケード接続されたリップルカウンタで分周する分周ステップと、を含む
請求項1記載のA/D変換方法。 - 上記カウンタステップでは、
アップ・ダウンをカウント保持したまま切り替える
請求項1記載のA/D変換方法。 - 上記カウンタステップの上記LSBステップは、
入力クロックをラッチ回路にラッチするラッチステップと、
上記ラッチ回路の出力を保持部に別途記憶保持する保持ステップと、を含み
上記保持部の保持データに応じて、次のビットの入力クロックの正・反転を切り替える
請求項2記載のA/D変換方法。 - 上記分周ステップで用いるリップルカウンタは、
前段によるデータがクロック端子に供給されるフリップフロップと、
上記フリップフロップのデータ出力側に接続された第1のセレクタと、
入力が上記フリップフロップのデータ出力端に接続され、出力が当該フリップフロップのデータ入力端に接続された第2のセレクタと、を含む
請求項2記載のA/D変換方法。 - 上記リップルカウンタにおいて、
上記第1のセレクタをアップ・ダウンの制御信号により切り替え制御し、
上記第2のセレクタをホールド信号により切り替え制御する
請求項5記載のA/D変換方法。 - 上記リップルカウンタにおいては、
上記制御信号により、各ビットの出力論理を反転させ、先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に切り替え、
当該切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、上記制御信号の切り替え期間は、上記ホールド信号によって、各ビットの入出力を負帰還から正帰還に一時的に変え、上記フリップフロップのデータを固定させておく
請求項6記載のA/D変換方法。 - 上記リップルカウンタにおいては、
上記フリップフロップのデータを固定させた状態で上記制御信号のレベルを切り替え、出力論理を反転させ、次いでホールド信号を元に戻し、元のカウント状態に戻す
請求項7記載のA/D変換方法。 - 上記分周ステップに用いるリップルカウンタは、
前段によるデータがクロック端子に供給されるフリップフロップと、
上記フリップフロップのクロック端子の入力段に配置され、外部信号によりカウント動作に必要な立ち上がり、立ち下りの両エッジを付加可能な回路と、を含む
請求項2記載のA/D変換方法。 - 上記LSB回路の上記保持部を、上記入力クロックの入力部および上記ラッチ回路より物理的にコンパレータ側に配置する
請求項2記載のA/D変換方法。 - 上記カウンタにおいて、前のA/D変換の結果のLSBのデータによって状態が切り替わる回路が、入力クロックをラッチするラッチ回路以降にある
請求項2記載のA/D変換方法。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、
上記コンパレータの出力により動作が制御され、対応する上記コンパレータの比較時間をカウントするカウンタと、を含む複数のA/D変換回路を有し、
上記カウンタは、
値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、
入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、
上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能と、を有する
カメラシステム。 - 上記カウンタは、
上記入力クロックと同周波数で動作し、その出力をカウンタのLSBデータとするLSB回路と、
上記LSB回路の次の段以降の、入力信号を分周するビット回路がカスケード接続されたリップルカウンタと、を含む
請求項12記載のカメラシステム。 - 上記カウンタは、
アップ・ダウンをカウント保持したまま切り替える機能を実現するための出力論理切り替え機能部を有する
請求項12記載のカメラシステム。 - 上記カウンタの上記LSB回路は、
入力クロックをラッチするラッチ回路と、
上記ラッチ回路の出力を別途記憶保持する保持部と、を含み
上記保持部の保持データに応じて、次のビットの入力クロックの正・反転を切り替える機能を有する
請求項13記載のカメラシステム。 - 上記リップルカウンタは、
前段によるデータがクロック端子に供給されるフリップフロップと、
上記フリップフロップのデータ出力側に接続された第1のセレクタと、
入力が上記フリップフロップのデータ出力端に接続され、出力が当該フリップフロップのデータ入力端に接続された第2のセレクタと、を含む
請求項13記載のカメラシステム。 - 上記リップルカウンタは、
上記第1のセレクタはアップ・ダウンの制御信号により切り替え制御され、
上記第2のセレクタはホールド信号により切り替え制御される
請求項16記載のカメラシステム。 - 上記リップルカウンタにおいては、
上記制御信号により、各ビットの出力論理を反転させ、先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に切り替え、
当該切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、上記制御信号の切り替え期間は、上記ホールド信号によって、各ビットの入出力を負帰還から正帰還に一時的に変え、上記フリップフロップのデータを固定させておく
請求項17記載のカメラシステム。 - 上記リップルカウンタにおいては、
上記フリップフロップのデータを固定させた状態で上記制御信号のレベルを切り替え、出力論理を反転させ、次いでホールド信号を元に戻し、元のカウント状態に戻す
請求項18記載のカメラシステム。 - 上記リップルカウンタは、
前段によるデータがクロック端子に供給されるフリップフロップと、
上記フリップフロップのクロック端子の入力段に配置され、外部信号によりカウント動作に必要な立ち上がり、立ち下りの両エッジを付加可能な回路と、を含む
請求項13記載のカメラシステム。
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