JP4444499B2

JP4444499B2 - アナログ記憶装置用の高速読出しアーキテクチャ

Info

Publication number: JP4444499B2
Application number: JP2000524917A
Authority: JP
Inventors: ネイア，ラジェンドラン; ベイリー，マーク・エイ; アフガヒ，モーテッツア
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1997-12-08
Filing date: 1998-11-09
Publication date: 2010-03-31
Anticipated expiration: 2018-11-09
Also published as: DE69827034D1; EP1038390B1; KR20010032808A; AU1453599A; EP1038390A4; EP1038390A1; KR100403290B1; TW398136B; WO1999030484A1; US6366320B1; DE69827034T2; JP2001526498A

Description

【０００１】
（背景）
本発明は、一般にアナログ信号処理に関し、より詳細には、半導体記憶アレイから情報を抽出するための技術に関する。
【０００２】
半導体記憶アレイは、アナログ信号を格納したり生成するために使用される。例えば、ランダム・アクセス・メモリ（ＲＡＭ）は、１ビットの情報が格納される記憶セルのアレイを有する。別の種類の記憶アレイとして、入射した放射に電気的に応答するセルを有するセンサ・アレイがある。例えばイメージ・センサ・アレイは、アレイ上にある情景の画像を形成する光に応答する。画像アレイは一般的に多数の光電池または画素を持ち、そこで投影された画像が、画素によって生成されたアナログ信号によって記録される。最近の相補型金属酸化物半導体（ＣＭＯＳ）センサ・アレイの一例が、Ａｒｔｉｃｌｅ１，ＰｒｏｇｒｅｓｓｉｎＣＭＯＳＡｃｔｉｖｅＰｉｘｅｌＩｍａｇｅＳｅｎｓｏｒｓ，Ｓ．Ｋ．Ｍｅｎｄｉｓ，Ｓ．Ｅ．Ｋｅｍｅｎｙ，Ｒ．Ｃ．Ｇｅｅ，Ｂ．Ｐａｉｎ，Ｑ．ＫｉｍおよびＥ．Ｒ．Ｆｏｓｓｕｍ，ＳＰＩＥ，Ｖｏｌ．２１７２，１９〜２９ページに記載されている。画像アレイを使用するイメージング・システムの例は、ビデオカメラおよび複写機など従来の適用例から、ファクシミリ機、スキャナ、医療用イメージング装置、およびデジタル・カメラなどのより最近の適用例までを含む。Ａｒｔｉｃｌｅ２，Ａｎ８００Ｋ−ＰｉｘｅｌＣｏｌｏｒＣＭＯＳＳｅｎｓｏｒｆｏｒＣｏｎｓｕｍｅｒＳｔｉｌｌＣａｍｅｒａｓ，Ｊ．Ｅ．Ｄ．Ｈｕｒｗｉｔｚ，Ｐ．Ｂ．Ｄｅｎｙｅｒ，Ｄ．Ｊ．ＢａｘｔｅｒおよびＧ．Ｔｏｗｎｓｅｎｄ，ＳＰＩＥＶｏｌ．３０１９，１１５〜１２４ページは、特にデジタル・カメラに適したイメージ・センサについて記載している。
【０００３】
最近のイメージング・アレイは、非常に大きく、１０２４×１０２４個もの多数の画素を持ち、将来のアレイはさらに大きくなると予想される。詳細な画像とするためにはサイズが必要である。例えば１０２４×１０２４のアレイは、画像フレームを表現するために１００万個を越える異なるアナログ信号を生成する。多数の信号はこのようにして、全体的なイメージング・システムの性能を向上するために取り組む必要のある、いくつかの問題を回路設計者に提示する。それらには、画素信号の読出し速度および総電力消費が含まれる。
【０００４】
読出し速度は、個々のアナログ信号を、アレイによって生成される他の全ての信号からいかに高速で分離し、それをアナログ伝送経路内を通過させ、信号処理パイプに送り込むかに関連する。各信号対が管内に早く送り込まれるほど、画像フレーム・レートは大きくなる。今度は画像フレーム・レートが大きいほど、情景における動きの捕捉が促進される。
【０００５】
改善の領域として読出し速度の他に、電力消費もまた、少なくとも２つの理由から主要な問題である。第１に、最近のデジタル・カメラなどの携帯用イメージング・システムは通常、制限されたエネルギー源を持つバッテリを使用する。したがって、そのようなシステムの電力消費を軽減するとバッテリの寿命が延長し、より魅力的な消費者製品に通じる。第２に、イメージング・アレイおよびそれらに関連付けられた読出し回路機構は現在、製造原価を削減するために、同一半導体ダイ上に作成されつつある。例として、標準相補型金属酸化物半導体（ＣＭＯＳ）製造工程を用いて作成されるイメージング・アレイがある。読出し回路機構および画素を同一ダイ上に形成した場合、読出し回路機構によって消費される電力が画素を加熱する。画素の加熱が今度は、各画素内の漏れ電流を増加し、その結果、画素応答が変化し、その結果一般的に有害なほど明るくかつ不正確な画像になる。読出し回路機構によって消費される電力がアレイのサイズと結びつく場合、この問題はアレイが大きいほど深刻になる。
【０００６】
以上に鑑み、読出し速度を最適化し、電力消費の最小化に役立つイメージング・アレイと共に使用するための読出しアーキテクチャおよび方法が必要である。
【０００７】
（概要）
第１の実施態様では、本発明は、多数の出力ラインを備えた記憶アレイを有する半導体回路を特徴とする。領域内の各記憶セルは、所定の出力ラインに第１のおよび第２の信号を生成する。多数のセンスアンプ・セルを有するセンスアンプ・アレイを記憶アレイに結合する。各センスアンプ・セルは、出力ラインにおける第１のおよび第２の信号の受取りに応答して差分信号対を生成する。
【０００８】
回路はまた、第１のおよび第２のマルチプレクサ（ｍｕｘ）を有するアナログ・マルチプレクサをも含む。各ｍｕｘは多数の入力と１つの出力とを有し、第１のｍｕｘはその入力で差分信号対を受け取る。第１のｍｕｘの部分集合は、第２のｍｕｘに関連付けられる。関連付けられた第２のｍｕｘの入力は、第１のｍｕｘの部分集合の多数の出力に結合される。最後に、部分集合から第１のｍｕｘおよび関連付けられる第２のｍｕｘを選択して、アナログ・マルチプレクサから読み出される単一の差分信号対を受け渡すために、制御論理を設ける。
【０００９】
別の実施態様では、センスアンプ・セルを使用して、イメージング装置に相関２回標本抽出（ＣＤＳ）を実装する。センスアンプ・セルは１行を形成し、イメージ・センサ・アレイのビットラインに結合される。差分信号対に関連するアナログ信号を行画像データを表すデジタル信号に変換するために、アナログ・デジタル変換ユニットをアナログｍｕｘに結合する。デジタル信号および画像処理ユニットは、デジタル信号の受取りに応答して、捕獲した画像データを生成する。捕獲された画像データは次に、ホスト・コンピュータなどの別個の画像処理システムに転送される。装置内の事象を統合するために、ファームウェアに格納された命令に応答して読出しに必要なタイミング信号を生成できる、システム・コントローラを装備する。
【００１０】
（詳細な説明）
上で簡単に要約した通り、本発明の一実施形態は、記憶アレイおよびアナログ・マルチプレクサにフィードするセンスアンプ・アレイを有する多層アナログ信号読出しアーキテクチャに向けられている。別の実施形態では、センスアンプ・アレイのセンスアンプ・セルは各々、アナログ・マルチプレクサを介して信号処理パイプへ差分信号対を送り込むために、単一利得閉ループ増幅器として構成された演算増幅器（オペアンプ）対を含む。信号処理パイプにおける信号対の整定時間を向上するために、オペアンプは、信号処理パイプへのアナログ伝送経路をロードしながら、弱減衰応答を提供するように設計される。
【００１１】
さらに別の実施形態では、センスアンプ・アレイ内の各センスアンプ・セルは、Ｓｅｌｅｃｔ信号またはＳｅｌｅｃｔ＿Ａｈｅａｄ信号のいずれか一方、または両方に応答して起動される。Ｓｅｌｅｃｔ＿Ａｈｅａｄ信号はセルを起動し、Ｓｅｌｅｃｔ信号はセルがその差分信号対をアナログｍｕｘに送り込むことを可能にする。これにより、Ｓｅｌｅｃｔ信号がアサートされた時点で各セルはすでに起動しているので、１つのセルから次のセルへの高速遷移が可能になる。また、読出し中のいつでも任意の時間に２つのセルだけを起動させておくことは、電力消費の削減に役立ち、センスアンプ・アレイの電力消費をアレイの大きさから実質的に切り離し、したがってアーキテクチャが容易に拡張可能になる。
【００１２】
図１は、本発明の第１の実施形態による記憶アレイ１１０からアナログ信号を読み出すためのアーキテクチャを示す。このアーキテクチャは、多数の出力ライン（例として７８８が示されている）を介してセンスアンプ・アレイ１１４に結合された記憶セルの配列を特徴とする。各出力ラインは、１列の記憶セルに結合される。記憶セルによって生成されたアナログ信号は、出力ラインを介して、一度に１行ずつセンスアンプ・アレイに送られる。一度に１行ずつ読み込まれるように図示されているが、言うまでもなく各出力ラインを１列ではなく１行の記憶セルに結合することを前提として、アナログ信号は代替的に一度に１列ずつ読み出すこともできる。
【００１３】
センスアンプ・アレイは１行のセンスアンプ・セルであり、図１に示すように、各列に１つのセンスアンプ器セル１１６がある。本発明のイメージング・システムの実施形態（図７に関連して後述する）では、センスアンプ・セルは、画素信号の相関２回標本抽出（ＣＤＳ）を実現する。当業者には周知の通り、ＣＤＳは、画素信号の固定パターン・ノイズを低減するために使用される技術である。固定パターン・ノイズとは、画素間の製造上のばらつきによって引き起こされ、それがなければ同一となる画素信号値の誤差を指す。ＣＤＳは、各画素信号の露光前の「リセット値」および露光後の「露光値」の両方を標本抽出する必要がある。次いで２つの値は差分信号対として信号処理パイプへ転送される。そこで、リセット値間の差および製造されたアレイの画素の回路機構によって生じる誤差を解消するために、値は専用回路機構によって、またはデジタル形式に変換された後でソフトウェアによって相関される（または単に引き算される）。したがって各センスアンプ・セル１１６は、その対応する列から２つの値を抽出して保持し、それらを差分信号対として駆動する。２つの値が抽出され、１行全体の各センスアンプ・セル１１６に格納された後、任意の行について１列ずつ読出しを続けることができる。
【００１４】
読み出される列が選択されると、アナログ・マルチプレクサ（ｍｕｘ）１１８内のアナログ伝送経路が形成される。アナログ・マルチプレクサ１１８は、複数のレベルに配列された多数の小さいマルチプレクサ１３０〜１８９で形成される。一実施形態では、小さいマルチプレクサは、多数のスイッチ対またはパス・ゲート対を含む。各対は、センスアンプ・アレイ１１４から受け取った差分信号対を効果的に受け渡すためのスイッチとして作動する、フルＣＭＯＳ伝送ゲート、半ゲート、またはその他の装置とすることができる。
【００１５】
アナログｍｕｘ１１８は、多数の異なるレベルのマルチプレクサを有する。例えば、７８８個の出力ラインから１つを選択する際、図１に示すように、３つのレベルが使用される。１０ビット列アドレス（１０２４種類の選択が可能）が、制御論理およびドライバ・レフト１９２に送られる。１０ビット・アドレスは、３種類のレベルのマルチプレクサに対応する３つの異なる組のＳｅｌｅｃｔ信号に予備復号される。第１のレベルは５０個の１６対１ｍｕｘ１３０〜１７９を持ち、その入力はセンスアンプ・アレイからの差分信号を受け取る。第１のレベルの各々の１６対１ｍｕｘの単一の出力は、第２のレベルの７個の８対１ｍｕｘ１８０〜１８６の入力に送られる。最後に、第２のレベルのｍｕｘの出力は、単一の８対１ｍｕｘ１８７に送られる。
【００１６】
動作中、１０ビット列アドレスが復号され、５０個の第１のレベルのｍｕｘ１３０〜１７９の１つ、および７個の第２のレベルのｍｕｘ１８０〜１８６の１つが使用可能になり、または選択される。３２個の予備復号されたラインは、選択された第１のレベルのｍｕｘにおける１６個のパス・ゲート対のうちの１つ、選択された第２のレベルのｍｕｘにおける８個のパス・ゲート対のうちの対応する１つ、および最後に第３レベルのｍｕｘにおける８個のパス・ゲート対のうちの対応する１つを選択する。
【００１７】
差分信号対は、アナログｍｕｘ１１８内を駆動された後、任意選択的ディファレンシング・ユニット（differencing unit）１２２に到着する。本発明のイメージング・システムの実施形態では、ディファレンシング・ユニットは、当業者には周知の通り、２段差標本抽出（ＤＤＳ）を実行する。ＤＤＳは、センサ・アレイの列間の製造上のばらつきによるノイズをさらに低減するために、特にセンスアンプ（ＣＤＳ）セルにおける増幅器のオフセットによる誤差を低減するために使用される。
【００１８】
差分信号対は、ディファレンシング・ユニット１２２によって相関された後、最終的に信号処理パイプ１２６に送られる。そこで、アレイ全体の信号対をさらに増幅し、逐次、アナログ・デジタル変換ユニット（図示せず）を使用してデジタル形式に変換することができる。次いで、さらなるデジタル処理を実行することができる。
【００１９】
図２および図３は、信号読出しの最適化としての本発明のさらなる実施形態を示す。この実施形態におけるセンスアンプ・セル１１６は、単一利得閉ループ増幅器として構成された１対の演算増幅器（オペアンプ）Ａ₁およびＡ₂を含む。増幅器はそれらのそれぞれの入力信号（出力ラインを標本抽出することによって得たコンデンサＣ_SA1およびＣ_SA2上の電圧）を、寄生抵抗（Ｒ）およびキャパシタンス（Ｃ）を含むことができるいくつかの対のスイッチまたはゲートとして表されるアナログｍｕｘ１１８内で駆動する。オペアンプの少なくとも１つ、好ましくは両方とも、その負荷内で信号を駆動するときに、図３に示すように、その出力ノード（ノード「中間」）に弱減衰応答を生じるように構成する。その負荷はアナログ・マルチプレクサ１１８内の信号経路であり、任意選択的にディファレンシング・ユニット１２２への経路である。代替的に、オペアンプの対は、任意選択的ディファレンシング・ユニット内のコンデンサＣ_DU1およびＣ_DU2（ノード「ＯＵＴ」）のニア・プレート（ＭＵＸ側のプレート）に臨界減衰応答（critically damped response）を生じるように構成する。出力ノードにではなく、ｍｕｘ１１２を通して信号経路の端部に臨界減衰応答を生じるようにオペアンプを設計すると、ノードＯＵＴにおける信号の整定時間が短縮される。整定時間は、回路の過渡応答の文脈で、刺激（センスアンプ・セルを起動し、アナログｍｕｘ内に経路を形成する）とその応答（差分信号対の一方または両方がそれらの定常状態値の例えば０．１％未満まで整定する）との間の時間間隔と定義することができる。
【００２０】
差分信号対の整定時間のごくわずかな短縮でも、記憶アレイ内の非常に多数のセル、例えば１０２４×１０２４のイメージ・センサ・アレイの場合１００万個分を掛けると、アレイ１１０全体の読出し中にはかなりの速度上の利点となるので、各差分信号対の整定時間がより早ければ今度は、記憶アレイ１１０全体をかなりより高速で読出すことが可能になる。
【００２１】
ＤＤＳは各画素について露光値とリセット値の差分信号対が読み出された後で追加読出しサイクルを必要とするので、この速度上の利点は、ＣＤＳおよびＤＤＳの両方を使用して固定パターン・ノイズを削減する場合には、いっそう重要になる。ＤＤＳは通常、２段階式で作動する。第１に、ＣＬＡＭＰ信号がＤＤＳユニット１２２でアサートされ、予め定められた共通モード電圧Ｖ_CM1がファー・プレートに印加される間、セル１１６は露光値およびリセット値を駆動する（図２参照）。次に、ＣＲＯＷＢＡＲ（ＣＢ）がアサートされ、オペアンプＡ₁およびＡ₂の入力が短絡し、ＣＬＡＭＰは解消される。したがって、露光値およびリセット値に加えて、ＤＤＳは、露光値とリセット値の平均をセル１１６によってＤＤＳユニット内に駆動させる。ＣＬＡＭＰとＣＢの使用の組合せの結果、各画素に追加読出しサイクルが必要になるにもかかわらず、オペアンプＡ₁およびＡ₂のずれによって生じる誤差は削減される。
【００２２】
今、本発明のさらに別の実施形態に移ると、図４〜６は、より大きいアナログ記憶アレイ１１４を有するシステムの電力消費を削減するために使用できる回路および関連タイミング図を示す（図１参照）。この実施形態はまた、より大きいアレイになることによる電力消費の増加が、信号をアナログｍｕｘ１１８内に駆動する間（図１参照）センスアンプ・アレイ１１４全体が付勢され続けるアーキテクチャの場合よりかなり少ない、拡張可能な読出しアーキテクチャをも生じる。センスアンプ・アレイ１１４およびタイミング信号は、電力消費を削減するために、いつでも任意の瞬間に２つを除く全部のセンスアンプ・セルが非アクティブ状態であり続けるように構成する。各セルの非アクティブ状態とは、コンデンサＣ_SA1およびＣ_SA2で標本抽出される信号対の値が読み出されるまで、その値を維持することができるが、セルが最小限の電力を消費する状態と定義される。例えば、各セル中のオペアンプＡ₁およびＡ₂は、オペアンプを低電力モードに切り換えること、さらには非アクティブ状態で遮断することを可能にするイネーブル入力を備えている。
【００２３】
アレイ１１４は、隣接するセンスアンプ・セルの対を順次起動することによって読み出される。センスアンプ・セルは、図５に示すように構成することができる。スイッチ対５２０を増幅器の出力ノードと直列に設け、スイッチ対をＳｅｌｅｃｔ信号によって制御する。ＯＲゲート５２４はＳｅｌｅｃｔ信号およびＳｅｌｅｃｔ＿Ａｈｅａｄ信号を受け取り、増幅器のイネーブル入力を制御する。Ｓｅｌｅｃｔ信号およびＳｅｌｅｃｔ＿Ａｈｅａｄ信号は、タイミング信号生成回路７０８から生成される（図７参照）。Ｓｅｌｅｃｔ信号およびＳｅｌｅｃｔ＿Ａｈｅａｄ信号をパルスとして示す例示的タイミング図を、マスター・クロックを基準として図６に示し、以下の例によって説明する。
【００２４】
０／１パルスのアサート段階中に、２つの事象が発生している。第１に、ニア・セル（０／１対のセル０）がアクティブであり、そのオペアンプは差分信号対をアナログｍｕｘ内に駆動している。同時に、ファー・セル（０／１対のセル１）はアクティブであるが、その選択入力がパルス１／２によって示されるように解消されるので、そのセルから信号は駆動されていない。
【００２５】
マスター・クロックの次のサイクルで、パルス０／１は解消され（セル０を作動停止する）、パルス１／２がアサートされ、センスアンプ・セルの次の対を起動する。後者の事象はセル１をアクティブ状態に維持し、セル２を起動する。したがって新しい差分信号対は、セル１のみによって駆動される。セルがその差分信号対を駆動すると予想される時間より１マスター・クロック・サイクル分前にファー・セルを選択することによって、セル間の高速遷移が達成される。２つの隣接する対のセルが起動される短い時間がある。電力消費をさらに削減するために、そのような重複は最小にしなければならない。
【００２６】
上述の本発明の実施形態は、図７に論理ブロック図の形で示したイメージング装置に組み込むことができる。装置７００は、図１〜６に示しかつ上述した１つまたはそれ以上の実施形態を組み込んだアナログ信号読出しアーキテクチャの一部である、イメージ・センサ・アレイ７１０を含む。レンズおよびアパーチャを有する光学系７０６は、物体の像をイメージ・センサ・アレイ７１０を含む焦点面に投影するように調整される。イメージ・センサ・アレイ７１０は、アレイ１列に１本ずつ、多数のビットラインを備え、これらは画素信号を相関２回標本抽出（ＣＤＳ）アレイ７１４に転送するために使用される。ＣＤＳアレイは、１列のセンサ・アレイ７１０に１つの差分信号対を供給し、画素信号を一度に１行ずつ読出すために使用される。１行のセンサ・アレイの差分信号対は次いで、アナログ・マルチプレクサ１１８に送られる。アナログ・マルチプレクサは、図１に示しかつ上述した構成を持つことができる。さらに、Ｓｅｌｅｃｔ信号およびＳｅｌｅｃｔ＿Ａｈｅａｄ信号を使用して一度に１対の隣接ＣＤＳセルのみを付勢する技術を使用して、装置７００の性能をさらに向上することができる。差分信号対は次いで、順次、２段差標本抽出（ＤＤＳ）ユニット７２２に送られ、そこでさらなるノイズ削減が行われる。
【００２７】
ＣＤＳおよびＤＤＳに従って補正された後、差分信号対は次いで、アナログ・デジタル変換ユニット７２６に転送して、デジタル形式に変換することができる。最後にデジタル信号および画像の処理（ＤＳＩＰ）７３０がデジタル信号に行われ、希望する解像度を持つ画像データが得られる。ＤＳＩＰ７３０は、色補正、拡大縮小、および画像データの大きさをさらに縮小することを希望するならば圧縮を実行する、ハードワイヤード論理回路またはプログラムによる高性能プロセッサを含むことができる。圧縮画像データは、ユニバーサル・シリアル・バス（ＵＳＢ）およびＩＥＥＥ１３９４〜１９９５など周知のコンピュータ周辺バス標準の任意の１つに従って作動する通信インタフェースを介して、ホスト・コンピュータに転送することができる。装置７００は随意、画像データの不揮発性記憶用の可換型メモリ・カードなどの局所記憶装置を含むことができる。
【００２８】
装置７００の動作全体は、ＤＳＩＰユニット７３０のみならずタイミング信号および列アドレス生成ユニット７０８にも制御およびデータ信号を供給するシステム・コントローラ７１２によって管理することができる。システム・コントローラ７１２は、マイクロコントローラ、またはシステム・コントローラ内の不揮発性メモリ、例えばファームウェア（図示せず）に格納された命令に応答する、入出力インタフェースを有するプロセッサを含むことができる。ＣＤＳアレイ７１４によって使用される様々なタイミング信号ＳｅｌｅｃｔおよびＳｅｌｅｃｔ＿Ａｈｅａｄ、ならびにアナログ・マルチプレクサによって使用される列アドレスは、タイミング信号およびアドレス生成ユニット７０８内のハードワイヤード論理回路機構によって生成することができる。代替的に、システム・コントローラ７１２を改善して、それ自体タイミング信号およびアドレス生成機能を提供させることもできる。
【００２９】
要約すると、アナログ記憶アレイ用の読出しアーキテクチャの様々な実施形態に関して説明した。センスアンプ・アレイに結合された多層アナログ・マルチプレクサを手始めにして、さらなる実施形態は、高速単一利得増幅器および一度に１対のセンスアンプ・セルのＳｅｌｅｃｔ＿Ａｈｅａｄ読出しの形で、速度および電力消費の改善を可能にする。
【００３０】
上述の本発明の実施形態は、言うまでもなく、構造および実現にその他の変形を受けることがある。例えば、様々な実施形態、特に電荷結合素子（ＣＣＤ）方式のセンサ・アレイよりセンサ・アレイ７１０の消費電力が低い標準ＣＭＯＳを実現するために、異なる半導体製造方法を使用することができる。したがって、本発明の範囲は、図示した実施形態によってではなく、添付の請求の範囲およびそれらの法的均等物によって決定されるべきである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるアナログ読出しおよび多重化アーキテクチャを示す略図である。
【図２】本発明の別の実施形態を実現するためにセンスアンプ・セルに与えられた負荷を示す略図である。
【図３】図２のセンスアンプ・セルに関連する信号の動作を示すグラフである。
【図４】本発明の別の実施形態によるセンスアンプ・アレイを示す略図である。
【図５】図４のセンスアンプ・アレイで使用されるセンスアンプ・セルの回路図である。
【図６】図４に示すセンスアンプ・アレイに加えられる制御信号のタイミング図である。
【図７】１情景における物体の画像を捕獲するために使用されるイメージング装置としての本発明の実施形態を示す略図である。

Claims

一度に１行ずつセンサ・アレイ内のセンサ要素の出力を標本抽出する方法であって、各行を標本抽出している間に
ａ）センサ・アレイに結合されたセンスアンプ・セルのニア・セルおよびファー・セルを有する現在の対を低電力消費状態から高電力消費状態に変化させることによって、前記現在の対を起動する工程と、
ｂ）前記センサ・アレイの行内の第１センサ要素の出力を表す少なくとも１つの信号を、前記現在の対の前記ニア・セルから駆動する工程と、
ｃ）後続対のニア・セルが前記現在の対のファー・セルであり、前記後続対のファー・セルがセルの前記現在の対と別々である、前記センサ・アレイに結合されたセンスアンプ・セルの前記後続対のファー・セルを低電力消費状態から高電力消費状態に変化させることによって、前記後続対を起動する工程と、そして
ｄ）前記行内の第２センサ要素の出力を表す少なくとも１つの信号を前記後続対の前記ニア・セルから駆動する工程と
を実行する方法。
各セルが各ビットラインに結合された複数の増幅器セルに結合された複数のビットラインを有するセンサ・アレイを有する電子システムにおいて、前記センサ・アレイ内のセンサ要素の出力を標本抽出する方法であって、
各対がニア・セルおよびファー・セルを有し、対の前記ニア・セルが隣接する対のファー・セルと同一であり、各対に低電力モードから高電力モードに変化させることによって、実質的に一度に１対ずつ、前記複数の増幅器セルのそれぞれを起動する工程と、そして
各対が前記高電力モードである間に、各対の前記ファー・セルではなく前記ニア・セルから、前記アレイ内の別々のセンサ要素の出力を表す信号を駆動する工程と
を含む方法。