JP2011024222A - センサ回路の列回路における画素信号のビニングおよび補間 - Google Patents

Abstract

【課題】読出し回路にビニングを組み込むことにより、多様なサブ解像プロセスを実行して、エイリアシングの影響を最小化することができる撮像回路を提供する。
【解決手段】センサ回路内の列回路からの画素信号をサンプリングおよび補間するビニング回路と、それに関連する方法である。該ビニング回路は異なるセンサ回路列ラインからのアナログ画素信号とリセット信号をサンプリングする。ビニング回路において所定数の列ラインがサンプリングされると、サンプリングした画素信号を一工程で共に平均化し、別工程でリセット信号を共に平均化する。
【選択図】図５

Description

本発明は概してイメージセンサに関し、詳細には、イメージセンサ用の電荷−ドメインアナログ読出し回路に関する。

イメージセンサは、マシン・ビジョン、ロボット工学、誘導および航行、自動車用途、および消費財をはじめ、多種多様な分野に応用されている。多くのスマートイメージセンサにおいては、オンチップ回路を統合してイメージセンサを制御すると共に、出力画像における信号および画像処理を実行することが望ましい。電荷結合素子（ＣＣＤ）は、イメージセンサに使用される主な技術の１つであったが、大規模な信号処理に適用したり、ＣＭＯＳ回路と統合したりすることが容易でなく、不利である。さらに、ＣＣＤの読み出しは、半導体を通して信号電荷を連続的に伝送することにより行われるが、電荷をほぼ完全に伝送することが必要なため、読出しの速度に限界がある。

画素単位セル内にアクティブトランジスタを１つ以上有するアクティブピクセルセンサ（ＡＰＳ）は、ＣＭＯＳ技術と互換性を持たせることができると共に、パッシブピクセルセンサに比べて読出し速度が速い。アクティブピクセルセンサは、例えば一度に１つの列を読み出すことのできる素子のアレイとして構成されることが多い。読出し回路が列毎に読み出され、駆動され、かつ検出のためにバッファリングされる。

図１は、アクティブピクセルセンサ３０およびコントローラ３２を含むＣＭＯＳアクティブピクセルセンサ集積回路チップの一例を示す。コントローラ３２は、画素内に蓄積された信号の読出しをイネーブルにするタイミング信号および制御信号を供給する。一般に、典型的なアレイはＮ×Ｍ画素の大きさを有するが、アレイ３０のサイズは特定の実施に基づく。イメージャは、列並列読出しアーキテクチャを使用して、一度に１つの行を読み出す。コントローラ３２は、垂直アドレス回路３４および行ドライバ４０の動作を制御することにより、アレイ３０内の特定画素行を選択する。選択された画素行に蓄積された電荷信号は、読出し回路４２に供給される。列の画素は、水平アドレス回路４４を用いて連続的に読み出すことができる。典型的には、各画素は、リセット出力信号Ｖ_out1と、統合期間中の集積電荷を表す信号Ｖ_out2とを供給し、これらが読出し回路４２の出力に供給される。

図２に示すように、アレイ３０はＣＭＯＳアクティブピクセルセンサ５０の複数の列４９を含む。各列４９は、センサ５０の複数の行を含む。特定の列におけるアクティブピクセルセンサ５０からの信号は、当該列に対応した読出し回路５２に読み出される。読出し回路５２に蓄積された信号は出力部５４に送られるが、これは画素アレイ３０全てに対して共通である。次いで、アナログ出力信号は、例えばディファレンシャルアナログデジタル変換器（ＡＤＣ）に送られることができる。

ディファレンシャル電荷モード読出しの読出しプロセス中に、ＣＭＯＳイメージセンサの列から過度のノイズおよび遅延フレームが生じる。これを補償するために、現在の読出し回路は、サブサンプリングを用いて（サブ解像モードで）フレームレートを高める。殆どの撮像の場合、画素は、画素クロック（ブランキングの期間は除く）のパルス毎に捕捉される。サブサンプリングは、ベースの画素クロック周波数より遅い速度で画素を捕捉することにより、フレームレートを高める。例えば、画素クロックの２パルス毎に１つの画素が捕捉されることにより、ベースの画素クロック周波数の半分の有効サンプリングレートが供給される。サブサンプリングを使用することで、より高い周波数の画素クロックレートからより低い周波数のクロックサンプリングが可能となる。

しかし、サブサンプリング中に画素は連続して読み出されるものの、その読出しは隣接した画素同士に対するものではない。言い換えれば、いくつかの画素をスキップしてフレームレートを高める代償として、解像度が低くなってしまう。そこで、エイリアシングが低減され、読出し回路のサブ解像度特性を向上させたイメージセンサが必要である。

概して、本発明の実施形態は撮像回路を供給すると共に、それに関連した、読出し回路に信号ビニングを組み込む方法に関する。ビニングは、一回の動作で複数の画素の電荷を蓄積又は補間し、それらを読み出すこととして定義する。読出し回路にビニングを組み込むことにより、多様なサブ解像プロセスを実行して、エイリアシングの影響を最小化することができる。さらに、ビニングにアナログ処理を使用することにより、信号の帯域幅を減少し得る。これにより、センサの全電力消費量が減少する。アナログビニングを使用することの更なる利点は、デジタルドメインよりもアナログドメインによる方が、ビニングがもたらす信号対ノイズ比（ＳＮＲ）の利点がより一層顕著となることである。

本発明の上記および他の特徴並びに利点は、添付の図面を参照する以下の本発明の詳細な説明からより明らかとなろう。

図３は、イメージセンサ用のディファレンシャル電荷−ドメイン読出し回路１５０を示し、列読出し回路１００は画素からの信号を列ライン１０１に沿って受け取る。かかる回路の例は、本願と同一出願人による米国特許第6,222,175号に見ることができ、この特許の内容を援用して、本願の記載の一部とする。読出し回路１００は、ゲートにおいて信号（ＶＬＮ）を受け取るロードトランジスタ１０２を含む。当該技術において周知の通り、ＶＬＮ信号がロードトランジスタ１０２を起動して、列ライン１０１上にロードする。列ライン１０１はさらに２つのサンプルホールド回路に連結され、該回路は、第１のサンプルホールド信号（ＳＨＳ）が供給される場合には画素信号レベルを蓄積し、第２のサンプルホールド信号（ＳＨＲ）が読出し回路１５０に供給される場合には、リセットレベルを蓄積する。リセットレベルおよび画素信号レベルの両レベルをサンプリングすることで、相関２重サンプリング（ＣＤＳ）を行うことができ、ピクセルセンサにおけるソースフォロア回路に関連したノイズばかりでなく、連結画素に関連するリセットノイズも低減できる。

第１サンプルホールド回路は、トランジスタとして実行され得るスイッチ１０３およびコンデンサ１０６を含む。第１サンプルホールド信号ＳＨＳがスイッチ１０３に供給され、スイッチ１０３は導電状態又は非導電状態に制御される。第２サンプルホールド回路は、トランジスタとして実行され得るスイッチ１０４とコンデンサ１０７とを含む。第２サンプルホールド信号ＳＨＲがスイッチ１０４に供給され、スイッチ１０４の状態が制御される。コンデンサ１０６および１０７はそれぞれ、スイッチ１０９と１０８とを閉じることにより、基準電圧（ＶＣＬ）に保持できる。信号ｃｌａｍｐＳはスイッチ１０９の状態を制御し、信号ｃｌａｍｐＲはスイッチ１０８の状態を制御する。

サンプルホールド回路に加えて、列読出し回路１００はクローバースイッチ１０５を含み、該スイッチもトランジスタとして実行され得る。クローバートランジスタ１０５の状態は、外部のクローバー制御信号（ＣＢ）により制御される。クローバースイッチ１０５を使用することで、列並列読出し構造（上述）による列間変動により生じる固定パターンノイズ（ＦＰＮ）の低減が助長される。

コンデンサ１０６，１０７により蓄積された信号は、トランジスタとして実行してもよい、それぞれの列選択スイッチ１１０，１１１を介して出力部１２０に伝送できる。スイッチ１１０，１１１に供給された列選択信号（ColSel）は、スイッチ１１０，１１１を導電状態又は非導電状態に制御する。列選択スイッチ１１０（又は１１１）がオンになると、サンプリングコンデンサ１０６（又は１０７）が、出力部１２０に連結したバス１１７（又は１１８）に直接連結される。両スイッチ１１０，１１１は、必要に応じて同時に閉鎖し得ることを理解されたい。また、コンデンサ１０６，１０７の代わりに、他の任意の適切な蓄積装置を設けることができることを理解されたい。

前述のように、電荷−ドメイン読出し回路１５０の出力部１２０は、画素アレイ３０の全体に共通である。よって、図３には単一の回路１５０のみを示しているが、複数の列読出し回路が出力部１２０に連結される。出力部１２０はスイッチ式積分器を含み、該積分器はさらに、差動オペアンプ１１２と、出力Ｖ_out1およびＶ_out2とオペアンプ１１２の負極および正極との間にそれぞれ連結された２つのフィードバックコンデンサ１１３，１１４と、を含む。リセットスイッチ１１５，１１６は、それぞれ出力Ｖ_out1およびＶ_out2とオペアンプ１１２の負極および正極との間に連結される。各積分出力部１２０は、信号Ｒｓｔ_ａｍｐを用いて、対応するリセットスイッチ１１５，１１６をオンにすることで、選択的にリセットされることができる。オペアンプ１１２は２つの出力信号Ｖ_out1およびＶ_out2を出力し、それら信号は次いでアナログ−デジタル変換器（図３には図示せず）に伝送される。

図４は本発明の一実施形態を示し、この実施形態では図３の読出し回路１００において垂直ビニングを行う。図４に示す例示的な実施形態では、図３のコンデンサ１０６，１０７が“分割”されている。コンデンサ１０６，１０７を、それらの容量値より小さい容量値を有する複数の容量素子２０９から２１６に置き換えているが、それら容量素子はそれぞれ、元の容量の一部（例えば、１／４）を構成する。各コンデンサ２０９から２１６をそれぞれスイッチ２０１から２０８に連結し、各スイッチ２０１から２０８を制御して、所定のサンプリングシーケンスの下でアレイ３０（図２）に対して異なる解像度を得ることができる。例えば、全てのスイッチ２０１から２０８を動作中に閉鎖すれば、コンデンサ２０９から２１６は実質的に１つのコンデンサとして動作し（即ちフル解像度）、有効容量は図３で示すものと同じである。図４における実施形態は、４つのコンデンサからなる構成を示す（即ち、各コンデンサが４つのコンデンサ素子に分割されている）が、コンデンサを任意の数（２，３，４，６など）に分割することが可能であることを理解されたい。別の例として、スイッチの半分だけを閉鎖すると、読出し回路の解像度は１／２の状態となる。

一例として、図４の実施形態をモノクロセンサスキームと共に使用するが、この際センサは垂直方向においてフル解像度、１／２解像度、および１／４解像度を支持するように構成することができる。簡潔を期すため、水平解像度がチップ外部にあると規定する例を仮定する。１／２解像度の場合、アレイの第１行目から受け取った信号は、コンデンサに対応したそれぞれのスイッチ（例えば、スイッチ２０１および２０２、並びに２０５および２０６）をイネーブルにすることにより、コンデンサのうちの２つ（例えば、コンデンサ２０９および２１０、並びに２１３および２１４）においてサンプリングされ蓄積される。第２行目から受け取った信号は、それぞれのスイッチ（例えばスイッチ２０３および２０４、並びに２０７および２０８）をイネーブルにすることにより、他の２つのコンデンサ（例えば、コンデンサ２１１および２１２、並びに２１５および２１６）においてサンプリングされ蓄積される。データをサンプリングした後（クローバー動作中）、コンデンサ２０９から２１６の左プレートが短絡され、第１行目および第２行目の平均化した信号が出力される。なお、図４の回路の利得はこの動作中安定したままであり、回路の使用に自由度が加わる。

１／４解像度の動作では、１つの列の最初の４行から受け取った信号が、それぞれのコンデンサ２０９から２１２と、２１３から２１６とに分けてサンプリングされる。４つの行を蓄積した後、コンデンサ２０９から２１６の左プレートが短絡されて、特定の列に対する前記４つの行の間で平均化した信号が出力される。

カラーセンサを使用する場合には、ベイヤーパターンを用いてカラー画像を捕捉するのが一般的である。ベイヤーカラーフィルタアレイが技術的に知られており、これを使用してカラー画像をデジタル処理で捕捉する。カラーフィルタのベイヤーパターンは、画素総数の半分を緑、１／４の画素を赤、もう１／４の画素を青とするものである。

４行からなる画素に対して１／２解像度操作を行う場合、第１行目からのカラー信号が読み出され、各サンプルラインの最初の２つのコンデンサ２０９および２１０、並びに２１３および２１４上でサンプリングされる（即ち、コンデンサ２０９および２１０には画素信号、コンデンサ２１３および２１４にはリセット信号）。次に、第３行目における信号が、サンプルラインのうちの他の２つのコンデンサ２１１および２１２と２１５および２１６に対してサンプリングされる。次いで、各サンプルラインからの４つのコンデンサ２０９から２１２と２１３から２１６とが共に短絡され、第１行目および第３行目に対する平均化した合計が（スイッチ１１０，１１１を介して）読み出される。第２行および第４行にも同じプロセスが繰り返され、上述のように列信号を平均化し、読み出しが行われる。

カラー信号に対する１／４解像度読出しプロセスは、上述の１／２解像度読出しプロセスと同様であるが、１／４解像度読出しプロセスでは、第１行、第３行、第５行、第７行がまずそれぞれのコンデンサ２０９から２１２と２１３から２１６とにおいて蓄積され、平均化および読出しが行われる。続いて、第２行、第４行、第６行、第８行がそれぞれのコンデンサ２０９から２１２と２１３から２１６とにおいて蓄積され、平均化および読出しが行われる。

続いて参照する図５は、本発明の別の実施形態を示す。各ビニング回路５００は、それぞれのスイッチ５０２，５０３を介して隣接する回路５０１に連結されるサンプルホールド画素信号およびサンプルホールドリセット信号ノードを有する。ビニング回路５０１はまた、スイッチ５０４，５０５を介して隣接ビニング回路（図示せず）に連結する。必要に応じてビニング回路をさらに追加して、「水平方向に」平均化した信号（即ち列回路同士の間で平均化した信号）を出力（ＢＩＮ１およびＢＩＮ２）に載せることもできる。

モノクロセンサにおいて図５の回路を使用すると、ビニング回路５００，５０１からの平均化された信号が、奇数隣接列と偶数隣接列の間で加算される（図１５Ａから図１５Ｃを参照して、以下でより詳細に説明する）。カラーセンサの場合、ベイヤーパターン（上述）によって列の読出しが行われる。平均化する範囲および短絡する列数は、必要とする解像度によって調整可能である。本文で述べる回路および方法は、他のタイプの撮像装置（例えば、電荷結合素子（ＣＣＤ））にも同じように適用できることを理解されたい。

図６は本発明の別の実施形態を示すが、図６の読出し回路６５０は、サンプルラインの各コンデンサ６０４および６０５と６０６および６０７とが、各サンプルライン容量の半分（Ｃ／２）を構成する（図４では１／４）ことを除いて、図４に関して上述したものと同様である。各コンデンサ６０４から６０７は、それぞれのスイッチ６００から６０３に連結される。スイッチ６００から６０３の各々は、開状態と閉状態で回路６５０に対して異なる解像度（即ちフル解像度未満とフル解像度）を得るように制御可能である。

図６の読出し回路６５０は、各列における同一画素カラーの電荷を合計するように動作し得る。この種の操作から得られる解像度は、例えばソニー製ＩＣＸ２５２ＡＱ３メガピクセルＣＣＤ等で使用されるものなど、ＣＣＤ装置で使用される高解像度「スキップモード」で得られる解像度に匹敵する。図６の回路６５０の動作の一例を図７に示すが、この場合、読出し回路における行選択アルゴリズムは、第１行および第３行（７００）から赤カラー（Ｒ）を読み出し、コンデンサ６０４および６０５にそれらを蓄積するように構成する。第１行および第３行からのリセット信号も読み出され（図示せず）、コンデンサ６０６および６０７に蓄積される。コンデンサ６０４から６０７の左プレートを短絡することにより、第１行および第３行の赤カラーを平均化した信号が出力される。

続いて、図７のプロセスは、第１行および第３行の緑カラー（Ｇｒ）に対して行われ、緑カラー（Ｇｒ）が読み出され（７００）、コンデンサ６０４および６０５に蓄積される。第１行および第３行からのＧｒ画素のリセット信号も読み出され（図示せず）、コンデンサ６０６，６０７に蓄積される。次いで、コンデンサ６０４から６０７の左プレートが短絡され、第１行および第３行のＧｒカラーを平均化した信号が出力される。図６に示すように、次に第８行および第１０行から緑（Ｇｂ）および青（Ｂ）信号が同様に読み出され（７０１）、その次に第１３行および第１５行（７０３）に対して読み出しが行われる、といった具合に読出しが行われる。

高フレーム読出しモードにおける４メガピクセルＣＣＤ（例えば、ソニーのＩＣＸ４０６ＡＱ４メガピクセル（Ｍｅｇ）ＣＣＤ）のエミュレーションでは、第１行と第５行、第１０行と第１４行、第１７行と第２１行等が、上記で説明したように総括される。かかる例示のビニングスキームを実現するために、図６および図７で示す回路を使用するが、この際、行選択アルゴリズムを調整して読出し順序に適合させる。

図８から図１０は、３Ｍｅｇセンサに対する別のサブ解像度スキームを示す。３Ｍｅｇセンサに対する最大（フル）解像度は、約２０４８×１５３６である。３Ｍｅｇセンサに対するサブ解像度の例として、１２８０×１０２４（２／３解像度）、１０２４×７６８（１／２解像度）、および６４０×４８０（１／４解像度）等がある。サブ解像度ピクセル信号を正確に読み出すために、画素信号を平均化することが必要である。

図８は、例示として６×６画素マトリクス８１０を示すものであり、マトリクス８１０のカラーはベイヤーパターンで構成され、読出し中の行は明るい部分（即ち陰影部でない）で示してある。ベイヤーパターンは、第１緑画素（Ｇｒ）および第２緑画素（Ｇｂ）、赤（Ｒ）画素、青（Ｂ）画素から構成される。ＧｒおよびＲカラー画素は奇数行１，３，５等において交互に存在し、ＢおよびＧｂカラー画素は偶数行２，４，６等において交互に存在する。例示的な実施形態における２／３読出しスキームでは、第１行および第３行は、マトリクス８１０の最初の３×３角８２０から読み出され、図４に関して上述したものと同様の読出し回路において蓄積される。第１パス（８００）中、第１行および第３行からの第１緑画素をまず次のように平均化するように、読出し回路のスイッチを構成する：Ｇｒ（１，１）＋Ｇｒ（１，３）＋Ｇｒ（３，１）＋Ｇｒ（３，３）（ここで、Ｇｒ（１，３）は第１行第３列における緑画素、Ｇｒ（３，１）は第３行第１列における緑画素）と合計する。第１行および第３行からの第１緑画素を平均化した後、平均化プロセスは赤画素（８０１）に移行し、Ｒ（１，２）＋Ｒ（３，２）と合計を行う。

第１の画素角８２０を読み出した後、続いてプロセスは第２の画素角８２１に移り、Ｇｒ画素を読み出し（８０２）、Ｇｒ（１，５）＋Ｇｒ（３，５）と平均化を行い、赤画素を読み出し（８０３）、Ｒ（１，４）＋Ｒ（１，６）＋Ｒ（３，４）＋Ｒ（３，６）によって平均化する。当業者であれば理解するであろうが、ベイヤーパターンを保持するために、第５列（８０２）の読み出しは、第４列および第６列（８０３）の前に行われる。画素角８２０および８２１を読み出して平均化すると、プロセスは図９に示すように第２パスに移行する。

図９において、第１画素角８２０内の青画素を読み出してＢ（２，１）＋Ｂ（２，３）と平均化することにより、第２列を処理する。次に、第２緑画素（Ｇｂ）を読み出すが（９０１）、画素角８２０の行の中で唯一つの画素カラーであるため、これに対する平均化は行わない。プロセスは続いて第２画素角８２１に移行し、青画素の読出しを行うが（９０２）、これに対する平均化は行わない。そして第２緑画素（Ｇｂ）を読み出し、Gｇ（２，４）＋Ｇｂ（２，６）と平均化する（９０２）。より単純なアルゴリズムでは、第２緑画素（Ｇｂ）（９０１）をスキップしてもよく、または代替的に、第２緑画素を読み出し、１／５の相対重量を持たせて第１パスからの第１緑画素（Ｇｒ）に加算してもよい。

図１０を参照すると、平均化プロセスはマトリクス８１０の第３画素角８２２および第４画素角８２３に進み、第１パス（８１０Ａ）で第５行を読み出し、続いて第２パス（８１０Ｂ）において第４行および第６行を読み出す。第１パスは第３画素角８２２から始まり、第５行の第１緑画素（Ｇｒ）を読み出し、Ｇｒ（５，１）＋Ｇｒ（５，３）と平均化を行い（１０００）、続いて画素角８２２における赤画素（１００１）Ｒ（５，２）を読み出す。第４画素角８２３では、第５行における第１緑画素（Ｇｒ）、Ｇｒ（５，５）を読み出し（１００２）、その後に赤画素を読み出して（１００３）、Ｒ（５，４）＋Ｒ（５，６）と平均化する。

続いて、第２パスにおいて第４行および第６行の読出しを行う。画素角８２２からスタートし、青画素を読み出して、Ｂ（４，１）＋Ｂ（４，３）＋Ｂ（６，１）＋Ｂ（６，３）と平均化する（１００４）。次に、第２緑画素（Ｇｂ）を読み出し、Ｇｂ（４，２）＋Ｇｂ（６，２）と平均化する（１００５）。プロセスは画素角８２３に移行し、青画素（Ｂ）を読み出して、Ｂ（４，５）＋Ｂ（６，５）と平均化する（１００６）と共に、Ｇｂ緑画素を読み出し、Ｇｂ（４，４）＋Ｇｂ（４，６）＋Ｇｂ（６，４）＋Ｇｂ（６，６）と平均化する（１００７）。

上述の図８から図１０によってビニング（即ち、読出しと平均化）を行った画素を、陰影を付けて図１１に示す。図から判るように、ベイヤーパターンの解像度２／３が実現される（６×６マトリクスから４×４マトリクスへ）。図１１に示す「ベイヤー状」パターンを保持するため、列５は列４の前に読み出し、行５は行４の前に読み出すべきである。

ＶＧＡベイヤーモードでは、各６×６画素角は、２つの緑画素と、１つの赤画素と、１つの青画素とを含むべきである。ＶＧＡベイヤーパターンを実現する一例のスキームを図１２に示すが、ここでは３つの行と３つの列から画素を平均化する。図３から図７と共に上述した回路の何れかを用いて、平均すべき画素を第１緑（Ｇｒ）、赤（Ｒ）、第２緑（Ｇｂ）、および青（Ｂ）として示す。まず、第１行、第３行、および第５行をイネーブルにして、第１列、第３列、第５列と、第２列、第４列、第６列を平均化する。次に、第２行、第４行、および第６行をイネーブルにし、上記と同様に平均化し、読出しを行う。このビニングスキームでは、画素データをスキップしない。

別のビニングスキームを図１３に示すが、このスキームは３列に亘って２行（例えば第２行と第５行）を平均化することで、画素データの２／３を得る（画素の１／３をスキップする）。代替的に、図１４は同様のビニングスキームを示すが、このスキームでは３列毎にスキップを行うことで、列２つと行２つを平均化し、これにより画素データの４／９を保持する（画素の５／９をスキップする）。例えば、２０４８×１５３６、１６００×１２００、１２８０×１０２４、１０２４×７６８など、多様な解像度の下で他の画素（１．３Ｍｅｇ、４Ｍｅｇ、５Ｍｅｇ等）に対して同様のビニングおよび平均化スキームを行うことができることは、当業者には明らかであろう。

図１５Ａから図１５Ｃは、特に図５の実施形態と共に本発明によって使用され得る種々の水平ビニングスキームを示す。具体的には、図１５Ａから図１５Ｃはそれぞれ、列蓄積システムから最初の８列を蓄積する回路１５００を示している。列蓄積回路は、図５に示す蓄積回路５００，５０１と略同じである。８列蓄積回路１５００はそれぞれ、相互接続する列スイッチ１５０１から１５０７を有し、それらは図５を参照して上述したように列同士のビニング動作を起動する。

８列回路同士のビニング動作を示すに当り、８つの列に対するフル解像度を２０４８×１５３６とする。図１５Ａでは、１／２解像度（１０２４×７６８ＲＧＢ）を示すが、ここではスイッチ１５０１から１５０４を作動させて、第１列と第３列、第２列と第４列、第５列と第７列、そして、代替的にＶＧＡツルーカラー、又はＶＧＡベイヤー５／９スキップ）解像度を示し、スイッチ１５０１，１５０５および１５０６を作動させて、第１列と第３列、第４列と第６列、第７列と第９列（図示せず）の間でビニングを行う。最後に、図１５Ｃは「１／３スキップ」スキームを使用するＶＧＡベイヤー型応答を示し、スイッチ１５０１と１５０７、１５０２と１５０５、のように作動することにより、第１列、第３列、および第５列をビニングし、次いで第２列、第４列、および第６列、その他のようにビニングする。

図１６を参照して、Ｍｇ−Ｃｙ−Ｙｅ−Ｇフィルタアレイ１６００と共に列／行画素値の減算を示す。Ｃ２−Ｃ１＝（Ｙｅ＋Ｍｇ）−（Ｃｙ−Ｇ）又はＣ３−Ｃ４＝（Ｃｙ＋Ｍｇ）−（Ｙｅ−Ｇ）として、色分解値を計算する。これを行うために、通常は画素信号の蓄積に使用されるコンデンサに画素リセット信号を蓄積し、通常リセット信号の蓄積に使用されるコンデンサに画素信号を蓄積する。

例えば図６を参照すると、色分解値を計算するために、コンデンサ６０６および６０７に画素信号を蓄積すると共に、コンデンサ６０４および６０５にリセット信号を蓄積し、それら値を減算する。

なお、幾つかの蓄積コンデンサは、ある信号が読み出されている時に同じ信号のコピーを維持するため、上述のビニング回路とそれに関連した方法により、読出し回路における信号対ノイズ比（ＳＮＲ）が改善する。従って、すべてのコピーを読み出すことからディザリングが生じ、ＳＮＲ特性と色空間ノイズが改善する。

上記ビニング回路およびそれに関連した方法の何れかを備える撮像装置２０００の一例を図１７に示す。撮像装置２０００は、撮像対象からイメージセンサを含む画像検出部２００２へと光を送るレンズシステム２００１と、画像検出部２００２において受け取られた画像信号をデジタル信号に変換するアナログ−デジタル変換器２００３と、色補間、鮮鋭化フィルタリング、ホワイトバランス等の画像修正プロセスを実行する画像／カラー処理部２００５と、ユーザへの出力又はディスプレイに適したフォーマットに画像データを変換する出力フォーマット変換／圧縮部２００７と、撮像装置２０００全体の動作を制御するコントローラ２００４と、を含む。

画像検出部２００２におけるイメージセンサは、シリコン等の感光材料から作製された画素を含む集積回路として構成されるのが好ましい。イメージセンサをＣＭＯＳセンサとして構成し、ＣＰＵ、デジタル信号プロセッサ、又はマイクロプロセッサ等のプロセッサと組み合わせて単一の集積回路としてもよい。代替的に、画像検出部２０４におけるイメージセンサを電荷結合素子（ＣＣＤ）として構成してもよい。

かかる撮像装置２０００は、上記に制限されることなく、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、車両ナビゲーションシステム、テレビ電話、監視システム、オートフォーカスシステム、スタートラッカシステム、動作検出システム、並びにハイビジョンテレビ用の画像安定化システムおよびデータ圧縮システムの一部であってもよく、それら全ては本発明を使用することができる。

撮像装置２０００を接続することのできる一例のプロセッサシステム４０００を、図１８に示す。例えばコンピュータシステム等の処理システム４０００は一般に、バス４００６上で入力／出力装置４００４と通信する中央処理装置（ＣＰＵ）４００１を含む。撮像装置２０００は、バス４００６上又はポート接続でシステムと通信する。プロセッサシステム４０００はまた、ランダムアクセスメモリ（ＲＡＭ）４００５を含み、コンピュータシステムの場合には、バス４００６上でＣＰＵ４００１と通信するフロッピーディスクドライブ４００２とコンパクトディスク（ＣＤ）ＲＯＭドライブ４００３のような周辺装置を含み得る。

現時点で知られている好適な実施形態と共に本発明を詳述したが、本発明はここに開示した実施形態に限定されないことは容易に理解されよう。本発明は多くの変形、修正、代用、又はこれまでに述べた構成と同等の構成のみならず本発明の主旨および範囲に相応する構成、を含んで変更することができる。したがって、本発明は前述の説明あるいは図面によって制限されず、添付の特許請求の範囲によってのみ制限される。

従来技術の一例であるＣＭＯＳアクティブピクセルセンサのブロック線図。 従来のアクティブピクセルセンサのアレイおよび読出し回路のブロック線図。 電荷モード読出し回路の一例を示す図。 本発明の例示的な実施形態による分割コンデンサ構成を実行することによる垂直ビニングを示す図。 本発明の別の例示的な実施形態による列ライン間の水平方向平均スキームを示す図。 本発明の別の例示的な実施形態による１／２容量ライン平均回路を示す図。 図６の回路に対する一例の色平均化操作を示す図。 本発明の例示的な実施形態による画素マトリクスの第１画素角に対する色平均化プロセスを示す図。 本発明の例示的な実施形態による画素マトリクスの第２画素角に対する色平均化プロセスを示す図。 本発明の例示的な実施形態によるピクセルマトリクスの第３画素角および第４画素角に対する色平均化プロセスを示す図。 図８から図１０の平均化プロセスの後の、ビニング処理された画素マトリクスを示す図。 ３つの行と３つの列から画素を平均化するＶＧＡベイヤーパターンを実現する本発明による構成を例示する図。 画素マトリクスの３列からの２行を平均化する、本発明による２／３解像度ビニングスキームを示す図。 ３行毎にスキップして３つの列と２つの行を平均化する、本発明によるビニングスキームを示す図。 本発明の別の実施形態による１０２４×７６８ＲＧＢ解像度を実現する水平ビニングスキームを例示する図。 本発明のさらに別の実施形態による１２８０×１０２４ＲＧＢ解像度を実現する水平ビニングスキームを例示する図。 本発明のさらに別の実施形態による「１／３スキップ」ＶＧＡベイヤー解像度を実現する水平ビニングスキームを例示する図。 本発明のさらに別の実施形態によって色分離値の計算を行うことに用いるＭｇ−Ｃｙ−Ｙｅ−Ｇフィルタアレイを示す図。 本発明のさらに別の実施形態による撮像装置のブロック線図。 本発明の実施形態のうちのいずれかによって構成されたビニング回路を使用する処理システムを示す図。

１００ 列読出し回路
１０１ 列ライン
１０２ ロードトランジスタ
１０３，１０４，１０８，１０９ スイッチ
１０５ クローバースイッチ
１１０，１１１ 列選択スイッチ
２０１−２０８ スイッチ
２０９−２１６ コンデンサ（容量素子）
５０１ ビニング回路
５０４，５０５ スイッチ

Claims (29)

1. イメージセンサ用のビニング回路であって、
   アクティブピクセルセンサのアナログ画素およびアナログリセットの信号値を受信する列ラインと、
   前記列ラインからの複数の画素からの第１の複数のアナログ画素値を蓄積する第１の複数の電荷蓄積素子を有する、前記列ラインに結合された第１サンプル回路と、
   前記列ラインに結合され、前記列ラインからの前記複数の画素からの第２の複数のアナログリセット信号値を各別に蓄積する第２の複数の電荷蓄積素子を有する第２サンプル回路と、
   前記第１サンプル回路および第１出力ラインに連結される第1スイッチであって、前記複数のアナログ画素信号値を組み合わせて、前記組み合わせた画素信号値を前記第１出力ライン上に出力するように制御される、前記第１スイッチと、
   前記第２サンプル回路および第２出力ラインに連結される第２スイッチであって、前記複数のアナログリセット信号値を組み合わせて、前記組み合わせたリセット信号値を前記第２出力ライン上に出力するように制御される、前記第２スイッチと、
   を含む、ビニング回路。
2. 前記第１サンプル回路が更に複数の第１のサンプルスイッチを有し、
   複数の前記第１の電荷蓄積素子が複数の第１容量素子を有し、
   前記複数の第１サンプルスイッチの各々が、前記複数の第１容量素子のそれぞれに連結され、前記複数の第１容量素子が、前記第１出力ラインにさらに連結される、請求項１に記載のビニング回路。
3. 前記第２サンプル回路が、更に複数の第２のサンプルスイッチを有し、
   複数の第２の電荷蓄積素子が複数の第２の容量素子を有し、
   前記複数の第２サンプルスイッチの各々が、前記複数の第２容量素子のそれぞれに連結され、前記複数の第２容量素子が、前記第２出力ラインにさらに連結される、請求項２に記載のビニング回路。
4. 前記複数の第１サンプルスイッチおよび第２サンプルスイッチと前記複数の第１容量素子および第２容量素子が、偶数個のサンプルスイッチと容量素子を含む、請求項３に記載のビニング回路。
5. アクティブイメージセンサの出力をビニングする方法であって、
   第１の所定のシーケンスにより、前記センサの複数の画素からのアナログ出力信号値をサンプリングおよび蓄積するステップと、
   第２の所定のシーケンスにより、前記センサの前記列ライン前記複数の画素からのアナログリセット信号値をサンプリングおよび蓄積するステップと、
   次いでサンプリングしかつ蓄積した全てのアナログ出力信号値を組み合わせて第１出力ライン上に出力するステップと、
   サンプリングおよび蓄積した全てのアナログリセット信号値を組み合わせて第２出力ライン上に出力するステップと、
   を含む、方法。
6. 前記アナログ出力信号をサンプリングする前記ステップが、前記第１の所定のシーケンスにより複数の第１の容量素子のそれぞれの容量素子に各アナログ出力信号値を蓄積することを含む、請求項５に記載の方法。
7. 前記アナログリセット信号値をサンプリングする前記ステップが、前記第２の所定のシーケンスにより複数の容量素子のそれぞれの容量素子に各アナログリセット信号を蓄積することを含む、請求項５に記載の方法。
8. 前記第１および前記第２の所定のシーケンスが、フル解像度未満の画素解像度条件により決定される、請求項５に記載の方法。
9. 前記第１および前記第２の所定のシーケンスが、前記アクティブイメージセンサにおける１つの列読出し回路からの異なる列出力信号およびリセット信号値を補間することをさらに含む、請求項８に記載の方法。
10. 前記所定のシーケンスが、前記アクティブイメージセンサにおける１つの列読出し回路からの異なる列から同一色をサンプリングすることをさらに含む、請求項９に記載の方法。
11. 前記第１および前記第２の所定のシーケンスが、前記アクティブイメージセンサにおける異なる列読出し回路を補間することをさらに含む、請求項８に記載の方法。
12. 前記第１および前記第２の所定のシーケンスがベイヤーパターンにより決定される、請求項５に記載の方法。
13. 前記組み合わされたアナログリセット信号から前記組み合わされたアナログ出力信号値を減算することを含む、請求項５に記載の方法。
14. 前記センサのサンプリングされた信号値の色分離値を計算することをさらに含む、請求項１３に記載の方法。
15. 電荷−ドメイン読出し回路であって、
    複数の列読出し回路であって、それぞれがアクティブピクセルセンサの複数の画素の多重画素信号値とリセット信号値とをサンプリングして組合せ、各列読出し回路が、前記アクティブピクセルセンサにおけるセンサのそれぞれの列に関連する、前記複数の列読出し回路であり、それぞれ
    前記センサの列からの前記多重画素信号値の各々を各別に蓄積する複数の第１の電荷蓄積素子と、
    前記センサからの前記多重リセット信号値のそれぞれを各別に蓄積する複数の第２の電荷蓄積素子と、
    それぞれ蓄積された前記多重画素信号値およびリセット信号値を組み合わせる組合せ回路とを有する列読出し回路と、
    前記列読出し回路のうちの選択された回路によって蓄積された前記画素信号値を受信する第１バスと、
    前記列読出し回路のうちの選択された回路によって蓄積された前記リセット信号値を受信する第２バスと、
    を含む、電荷−ドメイン読出し回路。
16. 前記組合せ回路の各々が、複数のスイッチを有し、
    前記複数の電荷蓄積素子の各々は複数の電荷蓄積素子を有し、
    複数の第１スイッチの各々が前記複数の第１の電荷蓄積素子のそれぞれに連結され、前記複数の第１のスイッチを選択的にイネーブルにして、前記電荷蓄積素子により蓄積される前記アレイ中のセンサからの信号をサンプリングすることができる、請求項１５に記載の回路。
17. 各列読出し回路が複数の第２スイッチを含み、前記複数の第２スイッチを選択的にイネーブルにすると、前記複数の第１スイッチのうちの対応するスイッチをイネーブルにしてセンサからの値をサンプリングする際に、前記電荷蓄積素子の一方の側を基準電圧に保持することができる、請求項１６に記載の回路。
18. 各列読出し回路が、選択的にイネーブルにされることで複数の電荷蓄積素子の各々の一方の側を共に短絡することのできるスイッチを含む、請求項１６に記載の回路。
19. 前記列読出し回路同士の間に連結された列スイッチをさらに含み、前記列スイッチを選択的にイネーブルにすることで、アクティブピクセルセンサにおけるセンサの前記列に存在する、前記蓄積された画素信号値とリセット信号値を共に連結することができる、請求項１８に記載の回路。
20. センサアレイにおいてアクティブピクセルセンサからの値を読み出す方法であって、
    列ライン上の読み出すべき値を有するセンサの複数の行を選択するステップと、
    前記列ライン上の前記選択された行における複数のセンサに対する相関２重サンプリング値を蓄積するステップであって、前記センサが位置されている前記アレイ内の列に関連した各読出し回路内の対をなす電荷蓄積素子によって、各センサに対する前記値が蓄積される、前記ステップと、
    前記蓄積した信号値を組み合わせるステップと、
    前記読出し回路に共通したオペアンプベースの電荷検出回路を用いて、前記選択された行における前記複数のセンサに関連した前記蓄積値を検出するステップと、
    を含む方法。
21. 前記相関２重サンプリング値を蓄積することが、センサの信号値をサンプリングして蓄積することと、前記センサのリセット値をサンプリングして蓄積することとを含む、請求項２０に記載の方法。
22. 複数の電荷蓄積素子の各々の組における第１の側を基準電圧に設定し、その後前記複数の電荷特席装置のそれぞれの第２の側に前記信号値およびリセット値を連結することを含む、請求項２１に記載の方法。
23. 基準電圧を設定することが、前記共通したオペアンプベースの電荷検出回路から前記基準電圧を供給することを含む、請求項２２に記載の方法。
24. 前記蓄積値を検出することが、前記オペアンプベースの電荷検出回路におけるフィードバック容量素子へと各読み取り回路内に蓄積された電荷を伝送するために、クローバースイッチを使用することを含む、請求項２３に記載の方法。
25. 処理システムであって、
    処理回路と、
    電荷−ドメイン読出し回路を有する、前記処理回路に連結された撮像回路と、
    を含み、前記読出し回路が：
    各々がアクティブピクセルセンサの複数の画素信号値およびリセット値をサンプリングして蓄積する複数の列読出し回路であって、各列読出し回路がアクティブピクセルセンサにおけるセンサの各列に関連する、前記列読出し回路であって、
    前記センサの列からの前記多重画素信号値の各々を各別に蓄積する複数の第1の電荷蓄積素子、
    前記センサの列からの前記多重リセット信号値の各々を各別に蓄積する複数の電荷蓄積素子、および
    前記各別に蓄積された多重画素信号値およびリセット信号値を組み合わせる組合せ回路、
    を有する読出し回路と；
    前記列読出し回路のうちの選択された回路により蓄積された画素信号値を受け取る第１バスと；
    前記列読出し回路のうちの選択された回路により蓄積された前記画素リセット信号値を受け取る第２バスと；を含む、処理システム。
26. 前記組合せ回路の各々が複数の第１スイッチを有し、
    複数の前記電荷蓄積素子の各々が複数の電荷蓄積素子を有し、
    前記複数の第1のスイッチの各々が前記複数の電荷蓄積素子のそれぞれに連結され、前記複数のスイッチを選択的にイネーブルにして、前記電荷蓄積素子により蓄積される前記アレイ中のセンサからの信号をサンプリングすることができる、請求項２５に記載の処理システム。
27. 各列読出し回路が複数の第２スイッチを含み、前記複数の第２スイッチを選択的にイネーブルにすると、前記第１スイッチのうちの対応するスイッチをイネーブルにしてセンサからの値をサンプリングする際に、前記電荷蓄積素子の一方の側を基準電圧に保持することができる、請求項２６に記載の処理システム。
28. 各列読出し回路が、選択的にイネーブルにされることで複数の電荷蓄積素子の各々の一方の側を共に短絡することのできるスイッチを含む、請求項２７に記載の処理システム。
29. 前記列読出し回路同士の間に連結された列スイッチをさらに含み、前記列スイッチを選択的にイネーブルにすることで、アクティブピクセルセンサにおけるセンサの前記列に存在する、前記蓄積された画素信号値とリセット値を共に連結することができる、請求項２８に記載の処理システム。

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