JP3862298B2 - 光電変換装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は画素上にカラーフィルタを形成してカラー撮像を行う光電変換装置に関するものである。特に高画素数のエリアセンサに関する。
【０００２】
【従来の技術】
近年、光電変換素子を縦横に複数個配置したエリアセンサの高画素化が進み、高精細度（ＨＤ）テレビ対応センサとして１３０万画素、２００万画素といったカラー撮像のセンサを有する光電変換装置が開発されている。又、日米のＴＶ放送規格のＮＴＳＣ対応として、従来は３８〜４２万画素程度のセンサが用いられてきたが、最近は垂直解像度向上のため６０〜９０万画素のセンサも開発され始め、将来、マルチメディアの時代になると１３０〜２００万画素のセンサが標準的に使われることが予想され、高密度画素型センサをＮＴＳＣ動作で動かす必要性も出てくる。
【０００３】
かかる状況のもと、原理的な面から、図１９に従来のイメージセンサーの回路構成図を示して説明する。同図において、１は水平シフトレジスタ、２〜５はベースに電荷を蓄積し、エミッタから信号を読み出すバイポーラ型のセンサ（以下センサーバイポーラという。）、１０〜１３はセンサーバイポーラ２〜５のベースに蓄積した信号を読み出すためのベース電位制御容量Ｃex、１８〜２１はセンサーバイポーラ２〜５のベースをリセット電圧ＶM にリセットするためのベースリセット用のｐＭＯＳトランジスタ、２６はセンサーバイポーラ２，４の信号を出力する垂直信号線、２８はセンサーバイポーラ３，５の信号を出力する垂直信号線、３０，３２は垂直信号線２６，２８をリセット電圧Ｖvcにリセットするための垂直リセット用のＭＯＳトランジスタ、３８，４０は信号を一時蓄えておく蓄積容量Ｃr 、３４，３６は垂直信号線２６，２８に出力された信号を蓄積容量Ｃr ３８，４０へ転送するための転送用のｎＭＯＳトランジスタ、４６は水平信号線、４２，４４は蓄積容量Ｃr ３８，４０に蓄えられた信号を水平信号線４６へ出力するための水平転送用のｎＭＯＳトランジスタ、４７は水平信号線４６をリセット電圧ＶHCにリセットするため水平リセット用のｎＭＯＳトランジスタ、４８はバッファ・アンプ、４９はセンサの出力端子である。
【０００４】
次に、上記センサの動作を図２０のタイミングチャートに示して説明する。時刻ｔ31において、３値パルスφR1をハイレベルとしてｐＭＯＳトランジスタ１８、１９をオンし、センサーバイポーラ２、３のベース電位を電圧ＶMにセットすると共に、転送パルスφTをハイレベルとしてｎＭＯＳトランジスタ３４、３６をオンしてベース電位制御容量Ｃex１０、１１の容量結合によりベース２〜５の電荷を蓄積容量Ｃr ３８，４０に転送する。
水平出力線４６をリセット電圧Ｖvcにリセットされる。
【０００５】
次に、時刻ｔ32において、水平シフトレジスタ１から水平パルスφH1がハイレベルとなって、ｎＭＯＳトランジスタ４２がオンして蓄積容量Ｃr ３８の電荷を水平信号線４６に出力してバッファ・アンプ４８から出力する。その後、時刻ｔ33にリセットパルスφHCがハイレベルとなってｎＭＯＳトランジスタ４７がオンして、水平信号線４６の残留信号をアースに落としてリセットする。さらに、時刻ｔ34において、水平シフトレジスタ１から水平パルスφH2がハイレベルとなって、ｎＭＯＳトランジスタ４４がオンして蓄積容量Ｃr ４０の電荷を水平信号線４６に出力してバッファ・アンプ４８から出力する。時刻ｔ35にリセットパルスφHCがハイレベルとなってｎＭＯＳトランジスタ４７がオンして、水平信号線４６の残留信号をアースに落としてリセットする。その後、水平ラインの画素信号を時系列的に順次バッファ・アンプ４８からセンサの出力端子４９に出力される。
【０００６】
次に、時刻ｔ36において、リセットパルスφVCと転送パルスφT、３値パルスφR1をハイレベルとして、ｎＭＯＳトランジスタ３０、３２、３４、３６及びセンサーバイポーラ２、３のベース電位を電圧ＶMにセットして、光電変換容量１０、１１の電荷や垂直信号線２６，２８上の残留電荷を基準電位ＶVCに落としてリセットする。その後、３値パルスφR1はミドル電位に設定されて、センサーバイポーラ２、３のベースに光電変換の電荷が蓄積される。
【０００７】
その後、次の水平ラインの画素信号が順次読み出される。時刻ｔ37において、３値パルスφR2をハイレベルとしてｐＭＯＳトランジスタ２０、２１をオンし、センサーバイポーラ４、５のベース電位を電圧ＶMにセットすると共に、転送パルスφTをハイレベルとしてｎＭＯＳトランジスタ３４、３６をオンして光電変換容量Ｃex１０、１１の電荷を蓄積容量Ｃr ３８，４０に転送する。こうして、エリアセンサによる光電変換装置によって、順次画像が読み出されて行く。
【０００８】
かかる原理的な光電変換装置をＮＴＳＣ方式の撮像装置に用いる場合、インターレース走査なので、画素数の問題も残るが、画素の読み出しのためにまず奇数フィールド分を読み出し、次に偶数フィールド分を読み出して、１フレームとするタイミング操作が必要である。
【０００９】
上記したように、近年のエリアセンサの高画素化が進み、ＨＤテレビ対応センサとして１３０万画素、２００万画素といったセンサが開発され、ＮＴＳＣ対応としても６０〜９０万画素のセンサも開発され始めている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来例の１３０〜２００万画素のエリアセンサでＮＴＳＣ動作を行う場合、画素数が多いため次の様な欠点があった。
【００１１】
（１）高速クロックが必要となる。
【００１２】
（２）信号処理速度も高速となる。
【００１３】
以上の欠点を補なうため、画素を間引いて読み出す方法や出力信号をデータ圧縮して映像信号処理を行う方法が提案されているが、解像力を低下させたり、システムコストを増大させるといった欠点があり、有効な解決手段はなかった。
【００１４】
【課題を解決するための手段及び作用】
本発明は、上記欠点を解決すべく成されたもので、同色画素信号を出力線上で加算するためのスイッチ回路を設けることにより、外部でデータ圧縮を行わなくても、センサ内部でデータ圧縮を行うことができ、モアレや擬似色の少ない良好な画像や、ノイズの低減した高Ｓ／Ｎの画像を得ることができる。
【００１５】
【実施例】
（１）実施例１
本発明による第１の実施例について、図を参照しつつ詳細に説明する。図１に本実施例の概略的回路構成図を示す。同図において、１は水平走査回路、６は垂直走査回路、２２〜２５は出力増幅回路、７〜９は画素構成要素で、７はバイポーラフォトトランジスタ、８はベース電位制御用容量Ｃox、９は画素分離用リセットｐ−ＭＯＳトランジスタ、１５は画素を示している。１６，１７は読み出し回路であり、読み出し回路１６内に水平走査回路１、電荷蓄積容量ＣT1〜ＣT8、信号転送ＭＯＳトランジスタＳＷa1〜ＳＷa1 ，ＳＷc1〜ＳＷc8 ，信号加算用ＭＯＳトランジスタＳＷd1〜ＳＷd4 を具備する。なお、読み出し回路１７は読み出し回路１６と同一構成で垂直出力線ＶL2、ＶL4…が異なるだけで読み出しタイミングは同じである。
【００１６】
図２に本発明のオンチップカラーフィルタの配列を示す。解像度、感度の点でシアンＣｙ，マゼンタＭｇ，グリーンＧ，イエローＹｅを用いた補色モザイク型のフィルタが好ましい。
【００１７】
上記回路構成、フィルタ配列における回路動作を、図３のタイミングチャートを用いて以下に説明する。
【００１８】
まず、時刻ｔ1において、第１水平ラインＨL1から出力される３値パルスφR1がミドルレベルからハイレベルになると、画素１５のセンサーバイポーラ７のベース電位が、ベース電位制御用容量８を通して持ち上がるため、エミッタから信号が出力される。同時に転送パルスφT1をハイレベルとすると、垂直出力線ＶL1，ＶL3，ＶL5…に読み出された信号は読み出し回路１６の中の電荷蓄積容量ＣT1，ＣT3，ＣT5…にそれぞれ転送される。同様に垂直出力線ＶL2，ＶL4，ＶL6…に読み出された信号は、読み出し回路１７の中の電荷蓄積容量ＣT1，ＣT3，ＣT5…へ転送される。一方、転送パルスφT1がローレベルになればリセットパルスφVCが瞬時ハイレベルになって水平ラインの残留蓄積電荷をリセットする。
【００１９】
次に、時刻ｔ2 において、垂直走査回路６の水平ラインＨL2から出力される３値パルスφR2がミドルレベルからハイレベルになると、画素１５の信号が読み出される。同時にパルスφT2をハイレベルとすると、先に述べた動作と同様に、垂直出力線ＶL1，ＶL3，ＶL5…に読み出された信号は読み出し回路１６の中の電荷蓄積容量ＣT2，ＣT4，ＣT6…にそれぞれ転送される。同様に垂直出力線ＶL2，ＶL4，ＶL6…に読み出された信号は、読み出し回路１７の中の電荷蓄積容量ＣT2，ＣT4，ＣT6…へ転送される。以上の動作で画素からの信号は電荷蓄積容量ＣT へ転送される。ここで、各電荷蓄積容量ＣT と色信号の関係は図４のように、（ａ）では読み出し回路１６の電荷蓄積容量ＣT1，ＣT3，ＣT5…にはシアンＣｙが、電荷蓄積容量ＣT2，ＣT4，ＣT6…にはグリーンＧが、（ｂ）では読み出し回路１７の電荷蓄積容量ＣT1'，ＣT3'，ＣT5'…にはイエローＹｅが、電荷蓄積容量ＣT2'，ＣT4'，ＣT6'…にはマゼンタＭｇが、蓄積されている。
【００２０】
次に時刻ｔ3 において、３値パルスφR1，φR2をロウレベルとすると、ベースリセット用のｐＭＯＳトランジスタ９が導通状態となるので、センサトランジスタ７のベース電位はリセット電圧ＶM にリセットされる。
【００２１】
次に時刻ｔ4 において、加算パルスφBLKをハイレベルとすると信号加算用ＭＯＳトランジスタＳＷd1〜ＳＷd4がオンして、電荷蓄積容量ＣT1とＣT3，電荷蓄積容量ＣT2とＣT4，…といった同色画素の信号電荷が加算される。信号電荷加算後、水平走査回路をスタートパルスφHSによりスタートさせ、水平走査パルスφH1によりＳＷC1とＳＷC2、ＳＷC3とＳＷC4、ＳＷC5とＳＷC6…と順次導通させ、そのそれぞれの水平走査パルスφH1のローレベルの直後、水平走査リセットパルスφH2により水平出力線をリセットする。こうして、２画素分毎の加算信号を出力増幅回路２２〜２５を通して出力させる。
【００２２】
次に時刻ｔ5 において３値パルスφR1，φR2，及びリセットパルスφVCをハイレベルとし、センサトランジスタ７のベース電位を上昇させエミッタを接地し、ベース電荷をリセットする。
【００２３】
その後、時刻ｔ6 において、３値パルスφR1，φR2をミドルレベルに戻し、センサトランジスタ７のベース電位を逆バイアス状態にしリセットを終了させる。その後、垂直走査回路６の水平ラインＨL3、ＨL4からの３値パルスφR3，φR4がそれぞれミドルレベルからハイレベルのパルスがセンサトランジスタ７に印加され、上記の動作が繰り返される。
【００２４】
以上の動作で、第１水平ラインＨL1、第２水平ラインＨL2の走査が終了し、次の水平ラインの走査を同様に行っていく。
【００２５】
走査方式のノンインターレースによるフィールド蓄積モードの場合、第１と第２、第３と第４ラインの走査を順次行ない、インターレースによるフレーム蓄積モードの場合、第１と第２のライン走査が終了したならば、次に第３と第４のライン走査を飛ばし、第５と第６ラインの走査を行って、奇数フィールドと偶数フィールドとをそれぞれ走査し終わって、１フレームの画像が完成する。
【００２６】
以上、説明した回路構成、タイミングにより、エリアセンサに接続された読み出し回路１６、１７によって、特に第１と第２の水平ラインの走査を終了直後、信号加算用ＭＯＳトランジスタＳＷd1〜ＳＷd4をハイレベルとして、同色画素の加算出力を行うことが可能となる。本実施例で述べた水平２画素加算の場合、信号処理の情報量が半分になり、処理速度、システムコストが大幅に低減できる。水平２画素加算に限定されず、３画素以上の加算も当然可能である。
【００２７】
上記の信号加算を行った場合、信号対雑音比Ｓ／Ｎも√ｋ（ｋ：加算画素数）に比例して良くなるため、暗状態において解像度を落として、Ｓ／Ｎを良くするといった方法にも応用できる。
【００２８】
又、読み出しゲインＧRは、
ＧR＝ｋ×ＣT／（ｋ×ＣT＋ＣH） ……（１）
（ただし、ＣTは電荷蓄積容量、ＣHは水平ラインの寄生容量である。）となって、加算画素数ｋが１の場合に比較して、寄生容量の影響も小さくなり、読み出しゲインＧRが大きくなるとともに、外来ノイズの影響も少なくなり、出力増幅回路のゲインも小さく設計できるといった特徴もある。
【００２９】
このように本発明の光電変換装置を用いれば、モザイク型のオンチップカラーフィルタを用いた場合にでも、同色同士の信号が加算された出力を得ることができ、後の信号処理が簡単にでき、１３０〜２００万画素といった高画素数センサでも、ＮＴＳＣ動作ができるようになる。また、信号を加算して読み出すのでランダムノイズ、固定パターンノイズに対するＳ／Ｎも向上する。又、本発明の他の特徴として加算パルスφBLKのオン、オフのみで加算、非加算か可能となるため、撮影状況に応じた設定も素速く対処できるといったこともある。
【００３０】
本実施例において、各色Ｃｙ，Ｍｇ，Ｙｅ，Ｇの補色フィルタで説明したが、図５に示したＲ，Ｇ，Ｂの純色フィルタを用いた場合や、図６に示した各色画素の面積比を変えたフィルタのセンサにも加算パルスφBLKに接続されたｎＭＯＳトランジスタを例えばグリーンＧ用に４個、レッドＲ用に２個というように加算するスイッチを設けることにより、上記と同様な回路構成で実現できる。
（２）実施例２
本発明による第２の実施例について、図を参照しつつ詳細に説明する。図７に本実施例の概略的回路構成図を示す。同図において、図１と同一符号のものは同一機能を有するものとして詳細な説明は省略する。図７において、ＳＷe1〜ＳＷe4…は水平転送パルス切り替えスイッチである。本実施例において水平走査回路１と水平転送ＭＯＳトランジスタＳＷC1〜ＳＷC8…の間に水平転送パルス切り替えスイッチＳＷe1〜ＳＷe4…を設けたことが特徴である。
【００３１】
そこで、垂直走査回路６の水平ラインＨL1から３値パルスφR1、転送パルスφT1がハイレベルとなって蓄積容量ＣT1、ＣT3、ＣT5…に電荷が転送され、水平走査回路１からφH1がハイレベルになり、同時にスイッチパルスφA1とスイッチパルスφA2をハイレベルとすることにより、水平出力OUT1、OUT2にそれぞれ蓄積容量ＣT1＋ＣT3、ＣT2＋ＣT4の加算した結果が出力される。その直後リセットパルスφHCにより、水平出力信号線のそれぞれがリセットされ、次の蓄積容量ＣT5＋ＣT7、ＣT6＋ＣT8が加算されて水平出力OUT1、OUT2から出力される。一方、読み出し回路１７においても同様な走査、各制御パルスが供給されて、水平出力OUT3、OUT4にアンプ２４、２５を介して各画素電荷の加算された信号が出力される。こうして、各画素の電荷が加算されて出力される。
【００３２】
静止画撮影等において全画素を独立に出力する場合には、スイッチパルスφA1とパルスφA2の切り替えを行えば良い。従って、本実施例においても、実施例１と同等の効果を得ることができる。
（３）実施例３
本発明による第３の実施例について、図を参照しつつ詳細に説明する。図８に本実施例の概略的回路構成図を示す。同図において、図１、図７と同一符号のものは同一機能を有するものとして詳細な説明は省略する。同図においてＳＷf1〜ＳＷf3… ，ＳＷg1〜ＳＷg3… ，ＳＷh1〜ＳＷh3… ，ＳＷi1〜ＳＷi3… はそれぞれ独立した電荷蓄積容量ＣTA1〜ＣTA6…、ＣTB1〜ＣTB6… へのＭＯＳスイッチであり、それぞれ転送パルスφT1，φT2，φT3，φT4で制御する。
【００３３】
実施例１，実施例２においては、２画素の信号電荷の加算出力を得ていたが、本実施例では水平、垂直２画素ずつの計４画素の加算出力を得ることができる。図９に本実施例のオンチップカラーフィルタの配列を示す。４画素加算のため、Ｃｙ，Ｍｇ，Ｇ，Ｙｅの４画素単位の繰り返しパターンである。
【００３４】
上記回路構成、フィルタ配列における回路動作を図１０のタイミングチャートを用いて以下に説明する。
【００３５】
まず、最初の水平期間において、垂直走査回路６により第１，２，３，４水平ラインＨL1〜ＨL4を選択し、それぞれ３値パルスφR1〜φR4を出力する。時刻ｔ11において、第１水平ラインＨL1から３値パルスφR1をハイレベルにし、転送パルスφT1をハイレベルにすると、垂直出力線ＶＬ1，ＶＬ3，ＶＬ5…に読み出された信号はスイッチＳＷf1〜ＳＷf3… に接続された蓄積容量ＣTA2、ＣTA4、ＣTA6… へ転送される。同様に垂直出力線ＶL2，ＶL4，ＶL6…に読み出された信号は、他方の読み出し回路１７中の蓄積容量ＣT へ転送される。
【００３６】
同様に、次の時刻ｔ12において、第２水平ラインＨL2から３値パルスφR2、転送パルスφT2をハイレベルにし、スイッチＳＷg1〜ＳＷg3…をオンして蓄積容量ＣTA1、ＣTA3、ＣTA5…に画素電荷を転送して第２水平ラインの読み出しを行なう。時刻ｔ13において、第３水平ラインＨL3から３値パルスφR3，転送パルスφT3をハイレベルにし、スイッチＳＷh1〜ＳＷh3…をオンして蓄積容量ＣTB2、ＣTB4、ＣTB6…に画素電荷を転送して第３水平ラインＨL3の読み出しを行なう。時刻ｔ14において、第４水平ラインＨL4から３値パルスφR4，転送パルスφT4をハイレベルにし、スイッチＳＷi1〜ＳＷi3…をオンして蓄積容量ＣTB1、ＣTB3、ＣTB5…に画素電荷を転送して第４水平ラインＨL4の読み出しを行う。ここで各蓄積容量ＣT と色信号の関係は図１１の様に、蓄積容量ＣTA2、ＣTA4、ＣTA6…にはシアンＣｙ、蓄積容量ＣTA1、ＣTA3、ＣTA5…にはグリーンＧ、蓄積容量ＣTB2、ＣTB4、ＣTB6…にはシアンＣｙ、蓄積容量ＣTB1、ＣTB3、ＣTB5…グリーンＧ、さらに、蓄積容量ＣTA2'、ＣTA4'、ＣTA6'…にはイエローＹｅ、蓄積容量ＣTA1'、ＣTA3'、ＣTA5'…にはマゼンタＭｇ、蓄積容量ＣTB2'、ＣTB4'、ＣTB6'…にはイエローＹｅ、蓄積容量ＣTB1'、ＣTB3'、ＣTB5'…にはマゼンタＭｇ、が蓄積される。
【００３７】
次の時刻ｔ15において、加算パルスφBLK，転送パルスφT1，φT2，φT3，φT4をハイレベルとし、各４画素同色信号電荷の加算を行い、水平走査回路１を走査させ、蓄積容量の加算結果ＣTA2＋ＣTA4＋ＣTB2＋ＣTB4、ＣTA1＋ＣTA3＋ＣTB1＋ＣTB3…の加算信号を読み出す。
【００３８】
信号の読み出しを終えた後、３値パルスφR1〜φR4を同時にハイレベルにして、画素のリセットを行ない、垂直走査回路を走査させ、次の第５〜第８ラインの読み出し動作を同様に行っていく。
【００３９】
以上説明した回路構成及びタイミングにより、水平垂直４画素加算出力を行うことができる。
【００４０】
本実施例の４画素加算の場合、実施例１〜２の２画素加算の場合よりも、信号処理の情報量が半減するため、より高画素タイプのエリアセンサに特に有効となる。垂直走査回路の走査の方法により、インターレース、ノンインターレース、フレーム蓄積、フィールド蓄積のいずれの場合にも本実施例が適用できる。
【００４１】
本実施例により、より一層の情報量低減による高速画像読み出しを可能とし、さらにＳ／Ｎの向上を行なうことができる。
（４）実施例４
本発明による第４の実施例について、図を参照しつつ詳細に説明する。図１２に本実施例の概略的回路構成図を示す。又、本実施例に好適な画素の各色フィルターの配列を図１３に示す。図１２において、図１、図７、図８と同一符号のものは同一機能を有するものとして詳細な説明は省略する。本実施例では第４，８，１２，…４ｎ（ｎ＝１，２…）水平ラインＨL4、ＨL8…のエミッタ出力線を、実施例１〜３の場合と比較して、１つずらした垂直出力線ＶLにずらして接続したことを特徴とする。こうして、偶数行の画素フィルターが４行目毎に１つずれたカラーエリアセンサーに最適な構成としている。
【００４２】
実施例１〜２においてフィールド蓄積動作の場合、フィールド毎にＣｙとＹｅ、ＧとＭｇが交互に出力されてしまうので、信号処理が複雑化してしまう。それを防ぐため、第４ｎラインのエミッタ出力を変えることにより、各OUT1〜OUT4に常に同色信号の出力を可能とした。
【００４３】
本実施例において、解像力を落とすことなく、信号処理を簡単化できるといった特徴がある。
（５）実施例５
本発明による第５の実施例について、図を参照しつつ詳細に説明する。図１４に本実施例の概略的回路構成図を示す。同図において、図１、図７、図８等と同一符号のものは同一機能を有するものとして詳細な説明は省略する。
【００４４】
本実施例では、図３の８画素周期のフィルタ配列で４画素加算を行う場合である。実施例３の回路に図３の様な８画素周期のフィルタ配列を行うとＭｇとＧの信号電荷が混ざってしまうため、本実施例の回路構成を用いる。実施例４のように第４ｎ（ｎ＝１，２，３…）水平ラインＨL4、ＨL8…のエミッタ出力を、垂直ラインＶL1をＶL2、ＶL2をＶL3、…にと、ずらせて接続したことにより、８画素周期のフィルタ配列でも、例えば実施例４で説明した図１３の様なフィルタ配列の場合に、同色の加算が可能となった。
【００４５】
本実施例の回路構成により、実施例３よりも、各OUT1〜OUT4以後の画像処理回路が簡単になり、高解像度の映像を得ることができる。
（６）実施例６
本発明による第６の実施例について、図を参照しつつ詳細に説明する。図１５に本実施例の概略的回路構成図を示す。同図において、図１、図７、図８等と同一符号のものは同一機能を有するものとして詳細な説明は省略する。
【００４６】
本実施例では水平方向画素を３画素加算して読み出す場合である。ｎＭＯＳトランジスタＳＷd1とＳＷd3、ＳＷd2とＳＷd4、…が直列に接続されており、加算パルスφBLKによって、蓄積容量ＣT1＋ＣT3＋ＣT5、ＣT2＋ＣT4＋ＣT6、ＣT7＋ＣT9＋ＣT11、…の加算出力が読み出される。本実施例において、出力情報量単位はは従来の１／３倍単位になるので、より多画素数のセンサに対して、１画素毎の出力は得られないが、３画素の加算値が順次出力されるので、出力レベルが高くなってセンサ感度の改善が図られ、Ｓ／Ｎが向上し、有効となる。
（７）実施例７
図１６に本発明の第７実施例を示す。本実施例では、図１７に示す様な純色ＲＧＢのストライプ状のカラーフィルタ配列を用いた場合の加算方法である。信号読み出し時に、蓄積容量ＣT1＋ＣT4、ＣT2＋ＣT5、ＣT3＋ＣT6、ＣT7＋…というようにＲＧＢの同色画素の信号を加え、水平走査回路１からの読み出し用スイッチＳＷC1、ＳＷC2、…が順次導通することにより、順次加算された色信号がアンプ３を介して出力される。こうして情報量単位を減らすことができ、高速読み出し、高出力を可能とする。
（８）実施例８
図１８に本発明の第８実施例を示す。本実施例ではＣＣＤセンサにおいて同色画素加算を行う場合である。同図において、５１は上述のバイポーラフォトトランジスタを含む光電変換画素の画素領域で、画素が２次元に並んでいる。５２は水平ＣＣＤであり、奇数番の垂直ラインＶL1，ＶL3…の出力に接続され、ＣＣＤ（Charge Coupled Device）は光電変換の機能を用いず、文字どおり純然たる電荷転送デバイスとして用いている。同様に、５３の水平ＣＣＤは偶数番の垂直ラインＶL2，ＶL4…の出力に接続されている。５４，５５はＦＤＡ等の出力アンプであり、５６は同色画素加算スイッチである。
【００４７】
画素信号加算を行わない場合は加算パルスφBLKをＯＦＦにさせ、水平ＨＣＣＤ１、ＨＣＣＤ３…により奇数番の垂直ライン信号を順次電荷転送して出力アンプ５４から、また，水平ＨＣＣＤ２、ＨＣＣＤ４…により偶数番の垂直ライン信号を順次電荷転送して出力アンプ５５から出力を得る。画素信号加算時には加算パルスφBLKをＯＮさせ、信号電荷の加算を行い、ＨＣＣＤ１の電荷とＨＣＣＤ２の電荷、ＨＣＣＤ３の電荷とＨＣＣＤ４の電荷、…が加算され、出力アンプ５５から出力を得る。
【００４８】
出力線上で信号加算を行う方法により、ＢＡＳＩＳ（Base Stored Type Image Senser）以外のＣＣＤセンサにおいても同色信号の加算が可能となる。
【００４９】
【発明の効果】
以上説明したように、同色画素信号を出力線上で加算するための回路を設けることにより、外部で特別なデータ圧縮ＩＣを用いなくとも、センサ内部でデータ圧縮が行うことができ、かつ、Ｓ／Ｎの良い映像信号を得られるため、システムコストを大幅に削減できる効果がある。
【図面の簡単な説明】
【図１】本発明による一実施例の回路図である。
【図２】本発明による一実施例のカラーフィルタ配列である。
【図３】本発明による一実施例の動作説明用タイミングチャートである。
【図４】本発明による一実施例の蓄積容量ＣT の色信号である。
【図５】本発明による一実施例に利用されるカラーフィルタ配列である。
【図６】本発明による一実施例に利用されるカラーフィルタ配列である。
【図７】本発明による一実施例の回路図である。
【図８】本発明による一実施例の回路図である。
【図９】本発明による一実施例のカラーフィルタ配列である。
【図１０】本発明による一実施例の動作説明用タイミングチャートである。
【図１１】本発明による一実施例の蓄積容量ＣT の色信号である。
【図１２】本発明による一実施例の回路図である。
【図１３】本発明による一実施例に利用されるカラーフィルタ配列である。
【図１４】本発明による一実施例の回路図である。
【図１５】本発明による一実施例の回路図である。
【図１６】本発明による一実施例の回路図である。
【図１７】本発明による一実施例に利用されるカラーフィルタ配列である。
【図１８】本発明による一実施例の回路図である。
【図１９】従来の光電変換装置の回路図である。
【図２０】従来の光電変換装置の動作を説明するためのタイミングチャートである。
【符号の説明】
１ 水平走査回路
２〜５ バイポーラセンサ
６ 垂直走査回路
１０〜１３ ベース制御用容量
１６，１７ 読み出し回路
１５ 光電変換画素
１８〜２１ ｐ−ＭＯＳトランジスタ
２２〜２５ 出力アンプ
２６，２８ 垂直ライン
３０，３２ リセットスイッチ
３４，３６ 転送スイッチＭＯＳトランジスタ
３８，４０ 蓄積容量
４２，４４ 水平出力スイッチＭＯＳトランジスタ
４６ 出力線
４８ アンプ
【産業上の利用分野】
本発明は画素上にカラーフィルタを形成してカラー撮像を行う光電変換装置に関するものである。特に高画素数のエリアセンサに関する。
【０００２】
【従来の技術】
近年、光電変換素子を縦横に複数個配置したエリアセンサの高画素化が進み、高精細度（ＨＤ）テレビ対応センサとして１３０万画素、２００万画素といったカラー撮像のセンサを有する光電変換装置が開発されている。又、日米のＴＶ放送規格のＮＴＳＣ対応として、従来は３８〜４２万画素程度のセンサが用いられてきたが、最近は垂直解像度向上のため６０〜９０万画素のセンサも開発され始め、将来、マルチメディアの時代になると１３０〜２００万画素のセンサが標準的に使われることが予想され、高密度画素型センサをＮＴＳＣ動作で動かす必要性も出てくる。
【０００３】
かかる状況のもと、原理的な面から、図１９に従来のイメージセンサーの回路構成図を示して説明する。同図において、１は水平シフトレジスタ、２〜５はベースに電荷を蓄積し、エミッタから信号を読み出すバイポーラ型のセンサ（以下センサーバイポーラという。）、１０〜１３はセンサーバイポーラ２〜５のベースに蓄積した信号を読み出すためのベース電位制御容量Ｃex、１８〜２１はセンサーバイポーラ２〜５のベースをリセット電圧ＶM にリセットするためのベースリセット用のｐＭＯＳトランジスタ、２６はセンサーバイポーラ２，４の信号を出力する垂直信号線、２８はセンサーバイポーラ３，５の信号を出力する垂直信号線、３０，３２は垂直信号線２６，２８をリセット電圧Ｖvcにリセットするための垂直リセット用のＭＯＳトランジスタ、３８，４０は信号を一時蓄えておく蓄積容量Ｃr 、３４，３６は垂直信号線２６，２８に出力された信号を蓄積容量Ｃr ３８，４０へ転送するための転送用のｎＭＯＳトランジスタ、４６は水平信号線、４２，４４は蓄積容量Ｃr ３８，４０に蓄えられた信号を水平信号線４６へ出力するための水平転送用のｎＭＯＳトランジスタ、４７は水平信号線４６をリセット電圧ＶHCにリセットするため水平リセット用のｎＭＯＳトランジスタ、４８はバッファ・アンプ、４９はセンサの出力端子である。
【０００４】
次に、上記センサの動作を図２０のタイミングチャートに示して説明する。時刻ｔ31において、３値パルスφR1をハイレベルとしてｐＭＯＳトランジスタ１８、１９をオンし、センサーバイポーラ２、３のベース電位を電圧ＶMにセットすると共に、転送パルスφTをハイレベルとしてｎＭＯＳトランジスタ３４、３６をオンしてベース電位制御容量Ｃex１０、１１の容量結合によりベース２〜５の電荷を蓄積容量Ｃr ３８，４０に転送する。
水平出力線４６をリセット電圧Ｖvcにリセットされる。
【０００５】
次に、時刻ｔ32において、水平シフトレジスタ１から水平パルスφH1がハイレベルとなって、ｎＭＯＳトランジスタ４２がオンして蓄積容量Ｃr ３８の電荷を水平信号線４６に出力してバッファ・アンプ４８から出力する。その後、時刻ｔ33にリセットパルスφHCがハイレベルとなってｎＭＯＳトランジスタ４７がオンして、水平信号線４６の残留信号をアースに落としてリセットする。さらに、時刻ｔ34において、水平シフトレジスタ１から水平パルスφH2がハイレベルとなって、ｎＭＯＳトランジスタ４４がオンして蓄積容量Ｃr ４０の電荷を水平信号線４６に出力してバッファ・アンプ４８から出力する。時刻ｔ35にリセットパルスφHCがハイレベルとなってｎＭＯＳトランジスタ４７がオンして、水平信号線４６の残留信号をアースに落としてリセットする。その後、水平ラインの画素信号を時系列的に順次バッファ・アンプ４８からセンサの出力端子４９に出力される。
【０００６】
次に、時刻ｔ36において、リセットパルスφVCと転送パルスφT、３値パルスφR1をハイレベルとして、ｎＭＯＳトランジスタ３０、３２、３４、３６及びセンサーバイポーラ２、３のベース電位を電圧ＶMにセットして、光電変換容量１０、１１の電荷や垂直信号線２６，２８上の残留電荷を基準電位ＶVCに落としてリセットする。その後、３値パルスφR1はミドル電位に設定されて、センサーバイポーラ２、３のベースに光電変換の電荷が蓄積される。
【０００７】
その後、次の水平ラインの画素信号が順次読み出される。時刻ｔ37において、３値パルスφR2をハイレベルとしてｐＭＯＳトランジスタ２０、２１をオンし、センサーバイポーラ４、５のベース電位を電圧ＶMにセットすると共に、転送パルスφTをハイレベルとしてｎＭＯＳトランジスタ３４、３６をオンして光電変換容量Ｃex１０、１１の電荷を蓄積容量Ｃr ３８，４０に転送する。こうして、エリアセンサによる光電変換装置によって、順次画像が読み出されて行く。
【０００８】
かかる原理的な光電変換装置をＮＴＳＣ方式の撮像装置に用いる場合、インターレース走査なので、画素数の問題も残るが、画素の読み出しのためにまず奇数フィールド分を読み出し、次に偶数フィールド分を読み出して、１フレームとするタイミング操作が必要である。
【０００９】
上記したように、近年のエリアセンサの高画素化が進み、ＨＤテレビ対応センサとして１３０万画素、２００万画素といったセンサが開発され、ＮＴＳＣ対応としても６０〜９０万画素のセンサも開発され始めている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来例の１３０〜２００万画素のエリアセンサでＮＴＳＣ動作を行う場合、画素数が多いため次の様な欠点があった。
【００１１】
（１）高速クロックが必要となる。
【００１２】
（２）信号処理速度も高速となる。
【００１３】
以上の欠点を補なうため、画素を間引いて読み出す方法や出力信号をデータ圧縮して映像信号処理を行う方法が提案されているが、解像力を低下させたり、システムコストを増大させるといった欠点があり、有効な解決手段はなかった。
【００１４】
【課題を解決するための手段及び作用】
本発明は、上記欠点を解決すべく成されたもので、同色画素信号を出力線上で加算するためのスイッチ回路を設けることにより、外部でデータ圧縮を行わなくても、センサ内部でデータ圧縮を行うことができ、モアレや擬似色の少ない良好な画像や、ノイズの低減した高Ｓ／Ｎの画像を得ることができる。
【００１５】
【実施例】
（１）実施例１
本発明による第１の実施例について、図を参照しつつ詳細に説明する。図１に本実施例の概略的回路構成図を示す。同図において、１は水平走査回路、６は垂直走査回路、２２〜２５は出力増幅回路、７〜９は画素構成要素で、７はバイポーラフォトトランジスタ、８はベース電位制御用容量Ｃox、９は画素分離用リセットｐ−ＭＯＳトランジスタ、１５は画素を示している。１６，１７は読み出し回路であり、読み出し回路１６内に水平走査回路１、電荷蓄積容量ＣT1〜ＣT8、信号転送ＭＯＳトランジスタＳＷa1〜ＳＷa1 ，ＳＷc1〜ＳＷc8 ，信号加算用ＭＯＳトランジスタＳＷd1〜ＳＷd4 を具備する。なお、読み出し回路１７は読み出し回路１６と同一構成で垂直出力線ＶL2、ＶL4…が異なるだけで読み出しタイミングは同じである。
【００１６】
図２に本発明のオンチップカラーフィルタの配列を示す。解像度、感度の点でシアンＣｙ，マゼンタＭｇ，グリーンＧ，イエローＹｅを用いた補色モザイク型のフィルタが好ましい。
【００１７】
上記回路構成、フィルタ配列における回路動作を、図３のタイミングチャートを用いて以下に説明する。
【００１８】
まず、時刻ｔ1において、第１水平ラインＨL1から出力される３値パルスφR1がミドルレベルからハイレベルになると、画素１５のセンサーバイポーラ７のベース電位が、ベース電位制御用容量８を通して持ち上がるため、エミッタから信号が出力される。同時に転送パルスφT1をハイレベルとすると、垂直出力線ＶL1，ＶL3，ＶL5…に読み出された信号は読み出し回路１６の中の電荷蓄積容量ＣT1，ＣT3，ＣT5…にそれぞれ転送される。同様に垂直出力線ＶL2，ＶL4，ＶL6…に読み出された信号は、読み出し回路１７の中の電荷蓄積容量ＣT1，ＣT3，ＣT5…へ転送される。一方、転送パルスφT1がローレベルになればリセットパルスφVCが瞬時ハイレベルになって水平ラインの残留蓄積電荷をリセットする。
【００１９】
次に、時刻ｔ2 において、垂直走査回路６の水平ラインＨL2から出力される３値パルスφR2がミドルレベルからハイレベルになると、画素１５の信号が読み出される。同時にパルスφT2をハイレベルとすると、先に述べた動作と同様に、垂直出力線ＶL1，ＶL3，ＶL5…に読み出された信号は読み出し回路１６の中の電荷蓄積容量ＣT2，ＣT4，ＣT6…にそれぞれ転送される。同様に垂直出力線ＶL2，ＶL4，ＶL6…に読み出された信号は、読み出し回路１７の中の電荷蓄積容量ＣT2，ＣT4，ＣT6…へ転送される。以上の動作で画素からの信号は電荷蓄積容量ＣT へ転送される。ここで、各電荷蓄積容量ＣT と色信号の関係は図４のように、（ａ）では読み出し回路１６の電荷蓄積容量ＣT1，ＣT3，ＣT5…にはシアンＣｙが、電荷蓄積容量ＣT2，ＣT4，ＣT6…にはグリーンＧが、（ｂ）では読み出し回路１７の電荷蓄積容量ＣT1'，ＣT3'，ＣT5'…にはイエローＹｅが、電荷蓄積容量ＣT2'，ＣT4'，ＣT6'…にはマゼンタＭｇが、蓄積されている。
【００２０】
次に時刻ｔ3 において、３値パルスφR1，φR2をロウレベルとすると、ベースリセット用のｐＭＯＳトランジスタ９が導通状態となるので、センサトランジスタ７のベース電位はリセット電圧ＶM にリセットされる。
【００２１】
次に時刻ｔ4 において、加算パルスφBLKをハイレベルとすると信号加算用ＭＯＳトランジスタＳＷd1〜ＳＷd4がオンして、電荷蓄積容量ＣT1とＣT3，電荷蓄積容量ＣT2とＣT4，…といった同色画素の信号電荷が加算される。信号電荷加算後、水平走査回路をスタートパルスφHSによりスタートさせ、水平走査パルスφH1によりＳＷC1とＳＷC2、ＳＷC3とＳＷC4、ＳＷC5とＳＷC6…と順次導通させ、そのそれぞれの水平走査パルスφH1のローレベルの直後、水平走査リセットパルスφH2により水平出力線をリセットする。こうして、２画素分毎の加算信号を出力増幅回路２２〜２５を通して出力させる。
【００２２】
次に時刻ｔ5 において３値パルスφR1，φR2，及びリセットパルスφVCをハイレベルとし、センサトランジスタ７のベース電位を上昇させエミッタを接地し、ベース電荷をリセットする。
【００２３】
その後、時刻ｔ6 において、３値パルスφR1，φR2をミドルレベルに戻し、センサトランジスタ７のベース電位を逆バイアス状態にしリセットを終了させる。その後、垂直走査回路６の水平ラインＨL3、ＨL4からの３値パルスφR3，φR4がそれぞれミドルレベルからハイレベルのパルスがセンサトランジスタ７に印加され、上記の動作が繰り返される。
【００２４】
以上の動作で、第１水平ラインＨL1、第２水平ラインＨL2の走査が終了し、次の水平ラインの走査を同様に行っていく。
【００２５】
走査方式のノンインターレースによるフィールド蓄積モードの場合、第１と第２、第３と第４ラインの走査を順次行ない、インターレースによるフレーム蓄積モードの場合、第１と第２のライン走査が終了したならば、次に第３と第４のライン走査を飛ばし、第５と第６ラインの走査を行って、奇数フィールドと偶数フィールドとをそれぞれ走査し終わって、１フレームの画像が完成する。
【００２６】
以上、説明した回路構成、タイミングにより、エリアセンサに接続された読み出し回路１６、１７によって、特に第１と第２の水平ラインの走査を終了直後、信号加算用ＭＯＳトランジスタＳＷd1〜ＳＷd4をハイレベルとして、同色画素の加算出力を行うことが可能となる。本実施例で述べた水平２画素加算の場合、信号処理の情報量が半分になり、処理速度、システムコストが大幅に低減できる。水平２画素加算に限定されず、３画素以上の加算も当然可能である。
【００２７】
上記の信号加算を行った場合、信号対雑音比Ｓ／Ｎも√ｋ（ｋ：加算画素数）に比例して良くなるため、暗状態において解像度を落として、Ｓ／Ｎを良くするといった方法にも応用できる。
【００２８】
又、読み出しゲインＧRは、
ＧR＝ｋ×ＣT／（ｋ×ＣT＋ＣH） ……（１）
（ただし、ＣTは電荷蓄積容量、ＣHは水平ラインの寄生容量である。）となって、加算画素数ｋが１の場合に比較して、寄生容量の影響も小さくなり、読み出しゲインＧRが大きくなるとともに、外来ノイズの影響も少なくなり、出力増幅回路のゲインも小さく設計できるといった特徴もある。
【００２９】
このように本発明の光電変換装置を用いれば、モザイク型のオンチップカラーフィルタを用いた場合にでも、同色同士の信号が加算された出力を得ることができ、後の信号処理が簡単にでき、１３０〜２００万画素といった高画素数センサでも、ＮＴＳＣ動作ができるようになる。また、信号を加算して読み出すのでランダムノイズ、固定パターンノイズに対するＳ／Ｎも向上する。又、本発明の他の特徴として加算パルスφBLKのオン、オフのみで加算、非加算か可能となるため、撮影状況に応じた設定も素速く対処できるといったこともある。
【００３０】
本実施例において、各色Ｃｙ，Ｍｇ，Ｙｅ，Ｇの補色フィルタで説明したが、図５に示したＲ，Ｇ，Ｂの純色フィルタを用いた場合や、図６に示した各色画素の面積比を変えたフィルタのセンサにも加算パルスφBLKに接続されたｎＭＯＳトランジスタを例えばグリーンＧ用に４個、レッドＲ用に２個というように加算するスイッチを設けることにより、上記と同様な回路構成で実現できる。
（２）実施例２
本発明による第２の実施例について、図を参照しつつ詳細に説明する。図７に本実施例の概略的回路構成図を示す。同図において、図１と同一符号のものは同一機能を有するものとして詳細な説明は省略する。図７において、ＳＷe1〜ＳＷe4…は水平転送パルス切り替えスイッチである。本実施例において水平走査回路１と水平転送ＭＯＳトランジスタＳＷC1〜ＳＷC8…の間に水平転送パルス切り替えスイッチＳＷe1〜ＳＷe4…を設けたことが特徴である。
【００３１】
そこで、垂直走査回路６の水平ラインＨL1から３値パルスφR1、転送パルスφT1がハイレベルとなって蓄積容量ＣT1、ＣT3、ＣT5…に電荷が転送され、水平走査回路１からφH1がハイレベルになり、同時にスイッチパルスφA1とスイッチパルスφA2をハイレベルとすることにより、水平出力OUT1、OUT2にそれぞれ蓄積容量ＣT1＋ＣT3、ＣT2＋ＣT4の加算した結果が出力される。その直後リセットパルスφHCにより、水平出力信号線のそれぞれがリセットされ、次の蓄積容量ＣT5＋ＣT7、ＣT6＋ＣT8が加算されて水平出力OUT1、OUT2から出力される。一方、読み出し回路１７においても同様な走査、各制御パルスが供給されて、水平出力OUT3、OUT4にアンプ２４、２５を介して各画素電荷の加算された信号が出力される。こうして、各画素の電荷が加算されて出力される。
【００３２】
静止画撮影等において全画素を独立に出力する場合には、スイッチパルスφA1とパルスφA2の切り替えを行えば良い。従って、本実施例においても、実施例１と同等の効果を得ることができる。
（３）実施例３
本発明による第３の実施例について、図を参照しつつ詳細に説明する。図８に本実施例の概略的回路構成図を示す。同図において、図１、図７と同一符号のものは同一機能を有するものとして詳細な説明は省略する。同図においてＳＷf1〜ＳＷf3… ，ＳＷg1〜ＳＷg3… ，ＳＷh1〜ＳＷh3… ，ＳＷi1〜ＳＷi3… はそれぞれ独立した電荷蓄積容量ＣTA1〜ＣTA6…、ＣTB1〜ＣTB6… へのＭＯＳスイッチであり、それぞれ転送パルスφT1，φT2，φT3，φT4で制御する。
【００３３】
実施例１，実施例２においては、２画素の信号電荷の加算出力を得ていたが、本実施例では水平、垂直２画素ずつの計４画素の加算出力を得ることができる。図９に本実施例のオンチップカラーフィルタの配列を示す。４画素加算のため、Ｃｙ，Ｍｇ，Ｇ，Ｙｅの４画素単位の繰り返しパターンである。
【００３４】
上記回路構成、フィルタ配列における回路動作を図１０のタイミングチャートを用いて以下に説明する。
【００３５】
まず、最初の水平期間において、垂直走査回路６により第１，２，３，４水平ラインＨL1〜ＨL4を選択し、それぞれ３値パルスφR1〜φR4を出力する。時刻ｔ11において、第１水平ラインＨL1から３値パルスφR1をハイレベルにし、転送パルスφT1をハイレベルにすると、垂直出力線ＶＬ1，ＶＬ3，ＶＬ5…に読み出された信号はスイッチＳＷf1〜ＳＷf3… に接続された蓄積容量ＣTA2、ＣTA4、ＣTA6… へ転送される。同様に垂直出力線ＶL2，ＶL4，ＶL6…に読み出された信号は、他方の読み出し回路１７中の蓄積容量ＣT へ転送される。
【００３６】
同様に、次の時刻ｔ12において、第２水平ラインＨL2から３値パルスφR2、転送パルスφT2をハイレベルにし、スイッチＳＷg1〜ＳＷg3…をオンして蓄積容量ＣTA1、ＣTA3、ＣTA5…に画素電荷を転送して第２水平ラインの読み出しを行なう。時刻ｔ13において、第３水平ラインＨL3から３値パルスφR3，転送パルスφT3をハイレベルにし、スイッチＳＷh1〜ＳＷh3…をオンして蓄積容量ＣTB2、ＣTB4、ＣTB6…に画素電荷を転送して第３水平ラインＨL3の読み出しを行なう。時刻ｔ14において、第４水平ラインＨL4から３値パルスφR4，転送パルスφT4をハイレベルにし、スイッチＳＷi1〜ＳＷi3…をオンして蓄積容量ＣTB1、ＣTB3、ＣTB5…に画素電荷を転送して第４水平ラインＨL4の読み出しを行う。ここで各蓄積容量ＣT と色信号の関係は図１１の様に、蓄積容量ＣTA2、ＣTA4、ＣTA6…にはシアンＣｙ、蓄積容量ＣTA1、ＣTA3、ＣTA5…にはグリーンＧ、蓄積容量ＣTB2、ＣTB4、ＣTB6…にはシアンＣｙ、蓄積容量ＣTB1、ＣTB3、ＣTB5…グリーンＧ、さらに、蓄積容量ＣTA2'、ＣTA4'、ＣTA6'…にはイエローＹｅ、蓄積容量ＣTA1'、ＣTA3'、ＣTA5'…にはマゼンタＭｇ、蓄積容量ＣTB2'、ＣTB4'、ＣTB6'…にはイエローＹｅ、蓄積容量ＣTB1'、ＣTB3'、ＣTB5'…にはマゼンタＭｇ、が蓄積される。
【００３７】
次の時刻ｔ15において、加算パルスφBLK，転送パルスφT1，φT2，φT3，φT4をハイレベルとし、各４画素同色信号電荷の加算を行い、水平走査回路１を走査させ、蓄積容量の加算結果ＣTA2＋ＣTA4＋ＣTB2＋ＣTB4、ＣTA1＋ＣTA3＋ＣTB1＋ＣTB3…の加算信号を読み出す。
【００３８】
信号の読み出しを終えた後、３値パルスφR1〜φR4を同時にハイレベルにして、画素のリセットを行ない、垂直走査回路を走査させ、次の第５〜第８ラインの読み出し動作を同様に行っていく。
【００３９】
以上説明した回路構成及びタイミングにより、水平垂直４画素加算出力を行うことができる。
【００４０】
本実施例の４画素加算の場合、実施例１〜２の２画素加算の場合よりも、信号処理の情報量が半減するため、より高画素タイプのエリアセンサに特に有効となる。垂直走査回路の走査の方法により、インターレース、ノンインターレース、フレーム蓄積、フィールド蓄積のいずれの場合にも本実施例が適用できる。
【００４１】
本実施例により、より一層の情報量低減による高速画像読み出しを可能とし、さらにＳ／Ｎの向上を行なうことができる。
（４）実施例４
本発明による第４の実施例について、図を参照しつつ詳細に説明する。図１２に本実施例の概略的回路構成図を示す。又、本実施例に好適な画素の各色フィルターの配列を図１３に示す。図１２において、図１、図７、図８と同一符号のものは同一機能を有するものとして詳細な説明は省略する。本実施例では第４，８，１２，…４ｎ（ｎ＝１，２…）水平ラインＨL4、ＨL8…のエミッタ出力線を、実施例１〜３の場合と比較して、１つずらした垂直出力線ＶLにずらして接続したことを特徴とする。こうして、偶数行の画素フィルターが４行目毎に１つずれたカラーエリアセンサーに最適な構成としている。
【００４２】
実施例１〜２においてフィールド蓄積動作の場合、フィールド毎にＣｙとＹｅ、ＧとＭｇが交互に出力されてしまうので、信号処理が複雑化してしまう。それを防ぐため、第４ｎラインのエミッタ出力を変えることにより、各OUT1〜OUT4に常に同色信号の出力を可能とした。
【００４３】
本実施例において、解像力を落とすことなく、信号処理を簡単化できるといった特徴がある。
（５）実施例５
本発明による第５の実施例について、図を参照しつつ詳細に説明する。図１４に本実施例の概略的回路構成図を示す。同図において、図１、図７、図８等と同一符号のものは同一機能を有するものとして詳細な説明は省略する。
【００４４】
本実施例では、図３の８画素周期のフィルタ配列で４画素加算を行う場合である。実施例３の回路に図３の様な８画素周期のフィルタ配列を行うとＭｇとＧの信号電荷が混ざってしまうため、本実施例の回路構成を用いる。実施例４のように第４ｎ（ｎ＝１，２，３…）水平ラインＨL4、ＨL8…のエミッタ出力を、垂直ラインＶL1をＶL2、ＶL2をＶL3、…にと、ずらせて接続したことにより、８画素周期のフィルタ配列でも、例えば実施例４で説明した図１３の様なフィルタ配列の場合に、同色の加算が可能となった。
【００４５】
本実施例の回路構成により、実施例３よりも、各OUT1〜OUT4以後の画像処理回路が簡単になり、高解像度の映像を得ることができる。
（６）実施例６
本発明による第６の実施例について、図を参照しつつ詳細に説明する。図１５に本実施例の概略的回路構成図を示す。同図において、図１、図７、図８等と同一符号のものは同一機能を有するものとして詳細な説明は省略する。
【００４６】
本実施例では水平方向画素を３画素加算して読み出す場合である。ｎＭＯＳトランジスタＳＷd1とＳＷd3、ＳＷd2とＳＷd4、…が直列に接続されており、加算パルスφBLKによって、蓄積容量ＣT1＋ＣT3＋ＣT5、ＣT2＋ＣT4＋ＣT6、ＣT7＋ＣT9＋ＣT11、…の加算出力が読み出される。本実施例において、出力情報量単位はは従来の１／３倍単位になるので、より多画素数のセンサに対して、１画素毎の出力は得られないが、３画素の加算値が順次出力されるので、出力レベルが高くなってセンサ感度の改善が図られ、Ｓ／Ｎが向上し、有効となる。
（７）実施例７
図１６に本発明の第７実施例を示す。本実施例では、図１７に示す様な純色ＲＧＢのストライプ状のカラーフィルタ配列を用いた場合の加算方法である。信号読み出し時に、蓄積容量ＣT1＋ＣT4、ＣT2＋ＣT5、ＣT3＋ＣT6、ＣT7＋…というようにＲＧＢの同色画素の信号を加え、水平走査回路１からの読み出し用スイッチＳＷC1、ＳＷC2、…が順次導通することにより、順次加算された色信号がアンプ３を介して出力される。こうして情報量単位を減らすことができ、高速読み出し、高出力を可能とする。
（８）実施例８
図１８に本発明の第８実施例を示す。本実施例ではＣＣＤセンサにおいて同色画素加算を行う場合である。同図において、５１は上述のバイポーラフォトトランジスタを含む光電変換画素の画素領域で、画素が２次元に並んでいる。５２は水平ＣＣＤであり、奇数番の垂直ラインＶL1，ＶL3…の出力に接続され、ＣＣＤ（Charge Coupled Device）は光電変換の機能を用いず、文字どおり純然たる電荷転送デバイスとして用いている。同様に、５３の水平ＣＣＤは偶数番の垂直ラインＶL2，ＶL4…の出力に接続されている。５４，５５はＦＤＡ等の出力アンプであり、５６は同色画素加算スイッチである。
【００４７】
画素信号加算を行わない場合は加算パルスφBLKをＯＦＦにさせ、水平ＨＣＣＤ１、ＨＣＣＤ３…により奇数番の垂直ライン信号を順次電荷転送して出力アンプ５４から、また，水平ＨＣＣＤ２、ＨＣＣＤ４…により偶数番の垂直ライン信号を順次電荷転送して出力アンプ５５から出力を得る。画素信号加算時には加算パルスφBLKをＯＮさせ、信号電荷の加算を行い、ＨＣＣＤ１の電荷とＨＣＣＤ２の電荷、ＨＣＣＤ３の電荷とＨＣＣＤ４の電荷、…が加算され、出力アンプ５５から出力を得る。
【００４８】
出力線上で信号加算を行う方法により、ＢＡＳＩＳ（Base Stored Type Image Senser）以外のＣＣＤセンサにおいても同色信号の加算が可能となる。
【００４９】
【発明の効果】
以上説明したように、同色画素信号を出力線上で加算するための回路を設けることにより、外部で特別なデータ圧縮ＩＣを用いなくとも、センサ内部でデータ圧縮が行うことができ、かつ、Ｓ／Ｎの良い映像信号を得られるため、システムコストを大幅に削減できる効果がある。
【図面の簡単な説明】
【図１】本発明による一実施例の回路図である。
【図２】本発明による一実施例のカラーフィルタ配列である。
【図３】本発明による一実施例の動作説明用タイミングチャートである。
【図４】本発明による一実施例の蓄積容量ＣT の色信号である。
【図５】本発明による一実施例に利用されるカラーフィルタ配列である。
【図６】本発明による一実施例に利用されるカラーフィルタ配列である。
【図７】本発明による一実施例の回路図である。
【図８】本発明による一実施例の回路図である。
【図９】本発明による一実施例のカラーフィルタ配列である。
【図１０】本発明による一実施例の動作説明用タイミングチャートである。
【図１１】本発明による一実施例の蓄積容量ＣT の色信号である。
【図１２】本発明による一実施例の回路図である。
【図１３】本発明による一実施例に利用されるカラーフィルタ配列である。
【図１４】本発明による一実施例の回路図である。
【図１５】本発明による一実施例の回路図である。
【図１６】本発明による一実施例の回路図である。
【図１７】本発明による一実施例に利用されるカラーフィルタ配列である。
【図１８】本発明による一実施例の回路図である。
【図１９】従来の光電変換装置の回路図である。
【図２０】従来の光電変換装置の動作を説明するためのタイミングチャートである。
【符号の説明】
１ 水平走査回路
２〜５ バイポーラセンサ
６ 垂直走査回路
１０〜１３ ベース制御用容量
１６，１７ 読み出し回路
１５ 光電変換画素
１８〜２１ ｐ−ＭＯＳトランジスタ
２２〜２５ 出力アンプ
２６，２８ 垂直ライン
３０，３２ リセットスイッチ
３４，３６ 転送スイッチＭＯＳトランジスタ
３８，４０ 蓄積容量
４２，４４ 水平出力スイッチＭＯＳトランジスタ
４６ 出力線
４８ アンプ
Claims (2)
- 二次元状に光電変換画素が構成され、各画素に対応した複数の色を有するカラーフィルタが配列されている光電変換装置において、
前記光電変換画素は、光電変換により得られた電荷を増幅して出力する増幅素子を有し、
前記光電変換画素からの信号を転送するための信号線と、前記光電変換画素の信号に基づく信号電荷を蓄積する蓄積容量と、前記信号線からの信号を前記蓄積容量に転送する第１のスイッチ手段と、前記蓄積容量に蓄積された同色の複数の前記光電変換画素の前記信号電荷を加算するための第２のスイッチ手段を有し、
前記第２のスイッチ手段のオン／オフにより、加算を行なう複数の前記蓄積容量の一端子どうしの導通を制御し、前記複数の同色の光電変換画素からの信号を加算する場合と加算しない場合の両方の動作を選択することを特徴とする光電変換装置。 - 請求項１記載の光電変換装置において、
前記第２のスイッチ手段はＭＯＳトランジスタであり、該ＭＯＳトランジスタのソース及びドレインそれぞれに同色の複数の前記光電変換画素の前記信号電荷が蓄積された前記蓄積容量が接続され、加算パルスが前記ＭＯＳトランジスタのゲートに印加されることにより、前記ソース及びドレインに接続された蓄積容量の一端子どうしを導通させて加算を行なうことを特徴とする光電変換装置。
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