JP4902308B2 - 撮像素子 - Google Patents

Description

本発明は、全画素読出しまたは画素加算読出しを実行可能なＸＹアドレス方式の撮像素子に関する。

近年、高解像度の要請により、撮像素子の高画素化が進んでいる。このような高画素化により、静止画像の解像度がますます改善している。また、近年のデジタルカメラでは静止画像のみならず動画像の撮影および撮影待機時にモニタなどに表示させるスルー画像の撮影が可能である。

このような動画像やスルー画像に関しては、静止画像程の高画素化は不要である。逆に動解像度を向上させるために、撮像素子における画像信号の生成や画像信号の信号処理の高速化が求められる。

画像信号の生成および画像信号の信号処理の高速化のために、データサイズの小さな画像信号を生成することが考えられる。データサイズの小さな画像信号を生成する方法として、一部の画素にのみ信号を出力させる間引き出力方法や複数の画素の信号を加算した信号を出力させる加算出力方法が知られている。特に、解像度の低下およびモアレの発生を抑える加算出力方法により生成させることが好ましい。また、高感度で静止画像を撮影するためにも加算出力方法を用いることが可能である。

ＣＣＤ撮像素子に加算出力を実行させることは、従来知られていた。一方、近年開発の進むＣＭＯＳ撮像素子などのＸＹアドレス方式の撮像素子に、ＣＣＤ撮像素子と同じ方法で加算出力させることは出来なかった。

そこで、画素において生成した信号電圧を後段の回路において加算することが提案されている（特許文献１参照）。また、互いに隣合う複数の画素のアンプＭＯＳを共通化して信号電荷を加算することが提案されている（特許文献２参照）。

しかし、特許文献１の構成では、受光面の後段の回路の大型化により撮像素子全体が大型化してしまう点で問題であった。さらに、全画素読出しと加算読出しとの切替を行うＭＯＳのばらつきによりノイズが発生することが問題であった。また、特許文献２の構成では、モノクロの撮像素子にのみ適用可能であってフルカラーの撮像素子に適用することが出来なかった。
特開２００４−２３５６７７号公報 特開２００４−２１５０４８号公報

したがって、本発明では、複雑化すること無く全画素読出しと加算読出しとが可能なＸＹアドレス方式のカラー撮像素子の提供を目的とする。

本発明の第１の撮像素子は、受光量に応じた信号電荷を発生する光電変換素子と光電変換素子から転送されてくる信号電荷に応じて電位の変わるキャパシタと信号電荷を光電変換素子からキャパシタに転送する転送素子とを有し第１の方向に沿って配列され第１の方向に沿って色の異なるｎ種類（ｎは２以上の整数）のカラーフィルタによって光電変換素子が順番に繰返して覆われる画素と、第１の方向に連続して並ぶｎ×α（αは２以上の整数）の画素において同じ種類のカラーフィルタによって覆われる画素の前記キャパシタをそれぞれ接続する第１〜第ｎの第１方向キャパシタ接続線と、第１〜第ｎの第１方向キャパシタ接続線にそれぞれ接続され第１〜第ｎの第１方向キャパシタ接続線に接続されるキャパシタの信号電荷をリセットする第１〜第ｎのリセット素子と、第１〜第ｎの第１方向キャパシタ接続線にそれぞれ接続され第１〜第ｎの第１方向キャパシタ接続線の電位に基づいて画素信号を生成する第１〜第ｎの増幅素子と、第１〜第ｎの増幅素子が生成する画素信号を出力するための第１〜第ｎの共通読出し線と、第１〜第ｎの増幅素子から第１〜第ｎの共通読出し線への画素信号の出力のＯＮ／ＯＦＦを切替える第１〜第ｎの選択素子とを備えることを特徴としている。

なお、第１の方向に沿った画素加算読出しをするときに、第１の方向に沿って同じ種類のカラーフィルタに覆われる画素における転送素子に同時に、信号電荷の転送を行なわせることが好ましい。

また、第１の方向に沿った全画素読出しをするときに、第１の方向に沿って同じ種類のカラーフィルタに覆われ同一の第１〜第ｎの第１方向キャパシタ接続線に接続される画素における転送素子に、別々のタイミングで、信号電荷の転送を行なわせることが好ましい。

また、画素は第１の方向に垂直な第２の方向に向かって配列され第２の方向に沿って色の異なるｍ種類の（ｍは２以上の整数）のカラーフィルタによって光電変換素子が順番に繰返して覆われ、第２の方向に連続して並ぶｍ×β（βは２以上の整数）の画素におけるキャパシタは相互に接続されることが好ましい。

また、第２の方向に沿った画素加算読出しをするときに、第２の方向に沿って同じ種類のカラーフィルタに覆われる画素における転送素子毎に、信号電荷の転送を行なわせることが好ましい。

また、第２の方向に沿った全画素読出しをするときに、第２の方向に沿って同じ種類のカラーフィルタに覆われる画素における転送素子すべてに、別々のタイミングで、信号電荷の転送を行なわせることが好ましい。

また、転送素子、第１〜第ｎのリセット素子、第１〜第ｎの増幅素子、および第１〜第ｎの選択素子は基板上に半導体および電極を積層させることにより形成されるＭＯＳＦＥＴであり、第１〜第ｎの第１方向キャパシタ接続線はＭＯＳＦＥＴのゲート電極と同じ層に設けられることが好ましい。

また、すべての転送素子の向き、すべての第１〜第ｎのリセット素子の向き、すべての第１〜第ｎの増幅素子の向き、および第１〜第ｎの選択素子の向きは、それぞれ同じになるように設けられることが好ましい。

本発明の第２の撮像素子は、受光量に応じた信号電荷を発生する光電変換素子と光電変換素子から転送されてくる信号電荷に応じて電位の変わるキャパシタと信号電荷を光電変換素子からキャパシタに転送する転送素子とを有し第２の方向に沿って配列され第２の方向に沿って色の異なるｍ種類（ｍは２以上の整数）のカラーフィルタによって光電変換素子が順番に繰返して覆われる画素と、第２の方向に連続して並ぶｍ×β（βは２以上の整数）の画素におけるキャパシタを接続する第２方向キャパシタ接続線と、第２方向キャパシタ接続線に接続され第２方向キャパシタ接続線に接続されるキャパシタの信号電荷をリセットするリセット素子と、第２方向キャパシタ接続線に接続され第２方向キャパシタ接続線の電位に基づいて画素信号を生成する増幅素子と、画素信号を出力するための共通読出し線と、増幅素子から共通読出し線への画素信号の出力のＯＮ／ＯＦＦを切替える選択素子とを備えることを特徴としている。

本発明によれば、ＸＹカラー撮像素子を大型化すること無く全画素読出しおよび加算読出しを行うことが可能になる。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の一実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。

ＣＭＯＳ固体撮像素子１０は、撮像部１１、垂直シフトレジスタ１２、相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１３、水平シフトレジスタ１４、水平読出し線１５などによって構成される。撮像部１１と垂直シフトレジスタ１２は直接接続され、水平読出し線１５はＣＤＳ／ＳＨ回路１３を介して撮像部１１に接続される。

撮像部１１の撮像面には複数の画素ブロック３０がマトリックス状に配列される。また、各画素ブロック３０の内部には複数の画素（図１において図示せず）が配列される。個々の画素において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素の信号電荷に相当する画素信号の集合により構成される。

全画素読出しを行うときには、生成した画素信号が画素毎に読出される。加算読出しを行うときには、同じ画素ブロック３０内の画素の画素信号が加算され、加算された画素信号が画素ブロック３０毎に読出される。

読出しを行う画素は垂直シフトレジスタ１２および水平シフトレジスタ１４により選択される。また、加算読出しを行うときの加算動作および読出しを行なう画素ブロック３０の選択は垂直シフトレジスタ１２および水平シフトレジスタ１４により実行される。

選択された画素から出力される画素信号が、垂直読出し線（図１において図示せず）を介してＣＤＳ／ＳＨ回路１３により相関二重サンプリングされる。さらにＣＤＳ／ＳＨ回路１３に保持される画素信号は水平シフトレジスタ１４により選択され、水平読出し線１５に出力される。水平読出し線１５に出力された画素信号は例えば、信号処理を行う信号処理回路（図示せず）に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。

撮像部の構成についてさらに詳細に説明する。図２は撮像部の構成を示すブロック図である。前述のように、撮像部１１には、複数の画素ブロック３０がマトリックス状に配置される。また、画素ブロック３０内部には、１６個の画素３１が４行４列のマトリックス状に配置される。

各画素３１はＲｅｄ（Ｒ）、Ｇｒｅｅｎ（Ｇ）、Ｂｌｕｅ（Ｂ）のいずれかのカラーフィルタによって覆われる。ＲＧＢの各カラーフィルタはベイヤー方式に従って配列される。画素ブロック３０内における１、２列目の画素３１の間に第１の垂直読出し線１６ａが、３、４列目の画素３１の間に第２の垂直読出し線１６ｂが設けられる。

後述するように、全画素読出しをするときには、画素ブロック３０内の１、３列目の画素３１において生成される画素信号が第１の垂直読出し線１６ａを介してＣＤＳ／ＳＨ回路１３に送られる。また、２、４列目の画素３１において生成される画素信号が第２の垂直読出し線１６ｂを介してＣＤＳ／ＳＨ回路１３に送られる。

また、後述するように、加算読出しをするときには、画素ブロック３０内の１行１列目、１行３列目、３行１列目、３行３列目に配置された画素３１の画素信号が加算される。加算された画素信号が第１の垂直読出し線１６ａを介してＣＤＳ／ＳＨ回路１３に送られる。

同様に、加算読出しをするときには、画素ブロック３０内の１行２列目、１行４列目、３行２列目、３行４列目に配置された画素３１の画素信号が加算される。加算された画素信号が第２の垂直読出し線１６ｂを介してＣＤＳ／ＳＨ回路１３に送られる。

同様に、加算読出しをするときには、画素ブロック３０内の２行１列目、２行３列目、４行１列目、４行３列目に配置された画素３１の画素信号が加算される。加算された画素信号が第１の垂直読出し線１６ａを介してＣＤＳ／ＳＨ回路１３に送られる。

同様に、加算読出しをするときには、画素ブロック３０内の２行２列目、２行４列目、４行２列目、４行４列目に配置された画素３１の画素信号が加算される。加算された画素信号が第２の垂直読出し線１６ｂを介してＣＤＳ／ＳＨ回路１３に送られる。

次に、画素ブロック３０とＣＤＳ／ＳＨ回路１３の詳細な構成について図３を用いて説明する。図３は、画素ブロック３０およびＣＤＳ／ＳＨ回路１３の構成を示す回路図である。前述のように、画素ブロック３０には４行４列に画素３１が配列される。

なお、１行１列目、１行３列目、３行１列目、３行３列目の画素３１はＲカラーフィルタに覆われる。１行２列目、１行４列目、２行１列目、２行３列目、３行２列目、３行４列目、４行１列目、４行３列目の画素３１はＧカラーフィルタに覆われる。２行２列目、２行４列目、４行２列目、４行４列目の画素３１はＢカラーフィルタに覆われる（図２参照）。

画素３１には、フォトダイオード（ＰＤ）３２、フローティングディフュージョン（ＦＤ）３３、転送トランジスタ３４が設けられる。ＰＤ３２では画素３０毎の受光量に応じて電荷が発生し、発生した電荷が蓄積される。ＰＤ３２は、転送トランジスタ３４を介してＦＤ３３に接続される。

画素ブロック３０内における１行目の画素３１に沿って第１、第２の転送信号線Φｔ１、Φｔ２が設けられる。画素ブロック３０内における２行目の画素３１に沿って第３、第４の転送信号線Φｔ３、Φｔ４が設けられる。画素ブロック３０内における３行目の画素３１に沿って第５、第６の転送信号線Φｔ５、Φｔ６が設けられる。画素ブロック３０内における４行目の画素３１に沿って第７、第８の転送信号線Φｔ７、Φｔ８が設けられる。

画素ブロック３０内の１、２列目の画素３１における転送トランジスタ３４のゲートが第１、第３、第５、第７の転送信号線Φｔ１、Φｔ３、Φｔ５、Φｔ７に接続される。画素ブロック３０内の３、４列目の画素３１における転送トランジスタ３４のゲートが第２、第４、第６、第８の転送信号線Φｔ２、Φｔ４、Φｔ６、Φｔ８に接続される。

第１〜第８の転送信号線Φｔ１〜Φｔ８には、ＨＩＧＨ、ＬＯＷが所定のタイミングで切替わる第１〜第８の転送信号が流される。各転送信号線Φｔ１〜Φｔ８に流される第１〜第８の転送信号は、それぞれの転送信号線Φｔ１〜Φｔ８に接続される転送トランジスタ３４に入力される。第１〜第８の転送信号がＨＩＧＨであるとき、転送トランジスタ３４によりＰＤ３２に蓄積された信号電荷がＦＤ３３に転送される。

画素ブロック３０内で縦に並ぶ４つの画素３１のＦＤ３３は、垂直ＦＤ接続線３５に接続される。また、画素ブロック３０内で１、３列目の垂直ＦＤ接続線３５が相互に、水平ＦＤ接続線３６により接続される。画素ブロック３０内で２、４列目の垂直ＦＤ接続線３５が相互に、水平ＦＤ接続線３６に接続される。

したがって、画素ブロック３０内の１、３列目の画素３１におけるＦＤ３３はすべて相互に接続され、合成容量が形成される。また、画素ブロック３０内の２、４列目の画素３１におけるＦＤ３３はすべて連結され、合成容量が形成される。合成容量の電位は、合成容量を形成するＦＤ３３に転送される信号電荷に応じて変わる。

画素ブロック３０内の３列目の垂直ＦＤ接続線３５は、単一のリセットトランジスタ３７を介して電圧源Ｖｄｄに接続される。また、画素ブロック３０内の４列目の垂直ＦＤ接続線３５は、単一のリセットトランジスタ３７を介して電圧源Ｖｄｄに接続される。

リセットトランジスタ３７のゲートは、リセット信号線Φｒに接続される。リセット信号線Φｒには、ＨＩＧＨ、ＬＯＷが所定のタイミングで切替わるリセット信号が流される。リセット信号線Φｒに流されるリセット信号は、リセット信号線Φｒに接続されるリセットトランジスタ３７のゲートに入力される。

リセット信号がＨＩＧＨであるとき、リセットトランジスタ３７によりＦＤ３３に蓄積された電荷は電圧源Ｖｄｄに掃き出されてリセットされる。また、ＦＤ３３の電位は電圧源Ｖｄｄの電位からリセットトランジスタ３７の閾値電圧を引いた電位にリセットされる。

画素ブロック３０内の１列目の垂直ＦＤ接続線３５は、単一の増幅トランジスタ３８のゲートに接続される。また、画素ブロック３０内の２列目の垂直ＦＤ接続線３５は、単一の増幅トランジスタ３８のゲートに接続される。

増幅トランジスタ３８のドレインは、電圧源Ｖｄｄに接続される。１列目の垂直ＦＤ接続線３５に接続される増幅トランジスタ３８のソースは、行選択トランジスタ３９を介して第１の垂直読出し線１６ａに接続される。２列目の垂直ＦＤ接続線３５に接続される増幅トランジスタ３８のソースは、行選択トランジスタ３９を介して第２の垂直読出し線１６ｂに接続される。増幅トランジスタ３８により出力インピーダンスが調整され、合成容量の電位に応じた信号電位が画素信号として出力される。

行選択トランジスタ３９のゲートは、画素ブロック行選択信号線Φｓｒに接続される。画素ブロック行選択信号線Φｓｒには、ＨＩＧＨ、ＬＯＷが所定のタイミングで切替わる行選択信号が流される。画素ブロック行選択信号線Φｓｒに流される行選択信号は、行選択トランジスタ３９のゲートに入力される。行選択信号がＨＩＧＨであるとき、画素信号が第１、第２の垂直読出し線１６ａ、１６ｂに出力可能となる。

なお、画素ブロック行選択信号線Φｓｒは画素ブロック３０の並ぶ行毎に設けられる。画素ブロック３０の行毎に異なるタイミングの行選択信号が流される。同じ行に配置される画素ブロック３０の行選択トランジスタ３９は、同じ画素ブロック行選択信号線Φｓｒに接続される。

また、第１〜第８の転送信号線Φｔ１〜Φｔ８、リセット信号線Φｒ、および画素ブロック行選択信号線Φｓｒは、撮像部１１を水平方向に延びる線であり、垂直シフトレジスタ１２に接続される。転送信号、リセット信号、および行選択信号は、垂直シフトレジスタ１２から出力される。

また、受光面における画素３１の形成にはＣＭＯＳ ＬＳＩの製造プロセスが適用され、基板上に半導体層、電極層などを積層することにより各部位が形成される。受光面における各トランジスタはＭＯＳＦＥＴである。受光面における各トランジスタのゲート電極と同じ層に、水平ＦＤ接続線３６が設けられる。

また、すべての転送トランジスタ３４の向きが同じ方向となるように、各転送トランジスタ３４が形成される。また、すべてのリセットトランジスタ３７の向きが同じ方向となるように、各リセットトランジスタ３７が形成される。また、すべての増幅トランジスタ３８の向きが同じ方向となるように、各増幅トランジスタ３８が形成される。また、すべての行選択トランジスタ３９の向きが同じ方向となるように、各行選択トランジスタ３９が形成される。

第１、第２の垂直読出し線１６ａ、１６ｂは撮像部１１を垂直に延びる線であり、下方においてＣＤＳ／ＳＨ回路１３に接続される。ＣＤＳ／ＳＨ回路１３には、プレホールド信号線Φｓｈｐおよびデータホールド信号線Φｓｈｄが接続される。

後述する所定のタイミングでプレホールド信号線Φｓｈｐに流されるプレホールド信号をＨＩＧＨに切替えることにより、リセット時の信号電位がサンプルホールドされる。また、後述する所定のタイミングでデータホールド信号線Φｓｈｄに流されるデータホールド信号をＨＩＧＨに切替えることにより、画素信号の相関二重サンプリングが行なわれ、リセットノイズが除去された画素信号がＣＤＳ／ＳＨ回路１３にサンプルホールドされる。

ＣＤＳ／ＳＨ回路１３は、列選択トランジスタ２１を介して水平読出し線１５に接続される。列選択トランジスタ２１のゲートは、列選択信号線Φｓｃに接続される。列選択信号線Φｓｒには、ＨＩＧＨ、ＬＯＷが所定のタイミングで切替わる列選択信号が流される。ＨＩＧＨ状態である列選択信号が列選択トランジスタ２１のゲートに入力されるとき、サンプルホールドされた画素信号が水平読出し線１５に出力される。

上述のような構成であるＣＭＯＳ撮像素子１０の全画素読出し時の動作について、図４〜図７のタイミングチャートを用いて説明する。

撮影待機状態であるＴ０のタイミングにおいて、リセット信号がＨＩＧＨに維持される。リセット信号がＨＩＧＨに維持されることにより、ＦＤ３３がリセットされる。

使用者による撮像操作入力がなされると、ＣＭＯＳ撮像素子１０の撮像動作が開始される。まずＴ１のタイミングにおいて、第ｎ行目の画素ブロック３０を選択するためのｎ行選択信号がＨＩＧＨに切替えられ、ｎ行目の画素ブロック３０内の各画素３１から画素信号が出力可能となる。

Ｔ２のタイミングでは、リセット信号がＬＯＷに切替えられ、ＦＤ３３のリセット動作を完了する。Ｔ３のタイミングでは、プレホールド信号がＨＩＧＨに切替えられ、ＣＤＳ／ＳＨ回路１３にはＦＤ３３のリセット時の信号電位であるリセットノイズが出力され、サンプルホールドされる。

Ｔ４のタイミングにおいて、プレホールド信号がＬＯＷに切替えられ、プレホールド動作を完了する。Ｔ５のタイミングで、第１の転送信号がＨＩＧＨに切替えられ、ＰＤ３２において発生し蓄積された信号電荷がＦＤ３３に転送される。ＦＤ３３には転送された信号電荷に応じた電位変化が生じる。リセットノイズと電位変化量に応じた信号電位が第１、第２の垂直読み出し線１６ａ、１６ｂに出力される。

Ｔ６のタイミングで、第１の転送信号がＬＯＷに切替えられ、転送動作を完了する。さらにＴ７のタイミングで、データホールド信号がＨＩＧＨに切替えられ、リセットノイズの除去された画素信号がＣＤＳ／ＳＨ回路１３にサンプルホールドされる。

なお、第１垂直読出し線１６ａに接続されるＣＤＳ／ＳＨ回路１３には、選択された行の画素ブロック３０における１行１列目の画素３１の電位変化量に相当する画素信号がサンプルホールドされる。また、第２の垂直読出し線１６ｂに接続されるＣＤＳ／ＳＨ回路１３には、選択された行の画素ブロックにおける１行２列目の画素３１の電位変化量に相当する画素信号がサンプリングされる。

データホールド信号がＬＯＷに切替えられた後のＴ８のタイミングで再び、リセット信号がＨＩＧＨに切替えられ、ＦＤ３３がリセットされる。

Ｔ８のタイミングの後、左から右に向かって順番に第１、第２、・・・、第ｎ列選択信号がＨＩＧＨに切替えられる（期間Ｔ９参照）。奇数列の列選択トランジスタ２１により画素ブロック３０内における１行１列目の画素３１における画素信号が水平読出し線１６ａ、１６ｂに出力され、水平読出し線１５を介してＣＭＯＳ撮像素子１０の外部に出力される。偶数列の列選択トランジスタ２１により画素ブロック３０内における１行２列目の画素３１における画素信号が水平読出し線１５に出力され、水平読出し線１５を介してＣＭＯＳ撮像素子１０の外部に出力される。

最後の列の画素ブロックにおける１行２列目の画素３１における画素信号の出力が終わると、Ｔ１０の期間において、Ｔ０〜Ｔ９のタイミングと同様の動作が行なわれ、ｎ行目の画素ブロック３０内における１行３列目、１行４列目の画素３１における画素信号がＣＭＯＳ撮像素子１０の外部に出力される。なお、Ｔ１０の期間においては、Ｔ５のタイミングにおける第１の転送信号の代わりに第２の転送信号がＨＩＧＨに切替えられる（タイミングＴ１１参照）。

同様に、Ｔ１２の期間（図５参照）には、第３の転送信号をＨＩＧＨに切替えることにより、ｎ行目の画素ブロック３０内における２行１列目、２行２列目の画素３１における画素信号がＣＭＯＳ撮像素子３１の外部に出力される。なお、Ｔ１０の期間と異なり、第３の転送信号がＨＩＧＨに切替えられる。

同様に、Ｔ１３の期間には、第４の転送信号をＨＩＧＨに切替えることにより、ｎ行目の画素ブロック３０内における２行３列目、２行４列目の画素３１における画素信号がＣＭＯＳ撮像素子１０の外部に出力される。なお、Ｔ１２の期間と異なり、第４の転送信号がＨＩＧＨに切替えられる。

同様に、Ｔ１４の期間（図６参照）には、第５の転送信号をＨＩＧＨに切替えることにより、ｎ行目の画素ブロック３０内における３行１列目、３行２列目の画素３１における画素信号がＣＭＯＳ撮像素子１０の外部に出力される。なお、Ｔ１３の期間と異なり、第５の転送信号がＨＩＧＨに切替えられる。

同様に、Ｔ１５の期間には、第６の転送信号をＨＩＧＨに切替えることにより、ｎ行目の画素ブロック３０内における３行３列目、３行４列目の画素３１における画素信号がＣＭＯＳ撮像素子１０の外部に出力される。なお、Ｔ１４の期間と異なり、第６の転送信号がＨＩＧＨに切替えられる。

同様に、Ｔ１６の期間（図７参照）には、第７の転送信号をＨＩＧＨに切替えることにより、ｎ行目の画素ブロック３０内における４行１列目、４行２列目の画素３１における画素信号がＣＭＯＳ撮像素子１０の外部に出力される。なお、Ｔ１５の期間と異なり、第７の転送信号がＨＩＧＨに切替えられる。

同様に、Ｔ１７の期間には、第８の転送信号をＨＩＧＨに切替えることにより、ｎ行目の画素ブロック３０内における４行３列目、４行４列目の画素３１における画素信号がＣＭＯＳ撮像素子１０の外部に出力される。なお、Ｔ１６の期間と異なり、第８の転送信号がＨＩＧＨに切替えられる。

同じ行の画素ブロック３０内のすべての画素３１における画素信号の出力が終わると、ｎ＋１の行の画素ブロック３０内の画素３１における画素信号の出力が始められる。以後、同様の動作が繰返され、撮像素子１０のすべての画素３１における画素信号の出力が行なわれる。

次に、ＣＭＯＳ撮像素子１０の加算読出し時の動作について、図８のタイミングチャートを用いて説明する。

撮影待機状態であるｔ０のタイミングにおいて、リセット信号がＨＩＧＨに維持される。リセット信号がＨＩＧＨに維持されることにより、ＦＤ３３がリセットされる。

使用者による撮像操作入力がなされると、ＣＭＯＳ撮像素子１０の撮像動作が開始される。まずｔ１のタイミングにおいて、第ｎ行目の画素ブロック３０を選択するためのｎ行選択信号がＨＩＧＨに切替えられ、ｎ行目の画素ブロック３０内の各画素３１から画素信号が出力可能となる。

ｔ２のタイミングでは、リセット信号がＬＯＷに切替えられ、ＦＤ３３のリセット動作を完了する。ｔ３のタイミングでは、プレホールド信号がＨＩＧＨに切替えられ、ＣＤＳ／ＳＨ回路１３にはＦＤ３３のリセット時の信号電位であるリセットノイズが出力され、サンプルホールドされる。

ｔ４のタイミングにおいて、プレホールド信号がＬＯＷに切替えられ、プレホールド動作を完了する。ｔ５のタイミングでは、第１、第２、第５、第６の転送信号がＨＩＧＨに切替えられ、画素ブロック３０内の１、２行目のすべての画素３１におけるＰＤ３２において発生し蓄積された信号電荷がＦＤ３３に転送される。

前述のように、画素ブロック３０内のＦＤ３３は２系統で連結されており、それぞれの系統における連結により合成容量が形成される。

画素ブロック３０内の１列目と３列目の画素３１におけるＦＤ３３により形成される合成容量において、１行１列目、１行３列目、３行１列目、３行３列目の画素３１におけるＰＤ３２から転送された信号電荷の合計に応じた電位変化が生じる。

また、画素ブロック３０内の２列目と４列目の画素３１におけるＦＤ３３により形成される合成容量において、１行２列目、１行４列目、３行２列目、３行４列目の画素３１におけるＰＤ３２から転送された信号電荷の合計に応じた電位変化が生じる。

合成容量の電位変化により、リセットノイズと電位変化量に応じた信号電位が第１、第２の垂直読み出し線１６ａ、１６ｂに出力される。

ｔ６のタイミングで、第１、第２、第５、第６の信号がＬＯＷに切替えられ、転送動作を完了する。さらにｔ７のタイミングで、データホールド信号がＨＩＧＨに切替えられ、リセットノイズの除去された画素信号がＣＤＳ／ＳＨ回路１３にサンプルホールドされる。

次のｔ８のタイミングで再び、リセット信号がＨＩＧＨに切替えられ、ＦＤ３３がリセットされる。

ｔ８のタイミングの後、左から右に向かって順番に第１、第２、・・・、第ｎ列選択信号がＨＩＧＨに切替えられる（期間ｔ９参照）。奇数列の列選択トランジスタ２１により画素ブロック３０内における１行１列目、１行３列目、３行１列目、および３行３列目の画素３１を画素加算した画素信号が水平読出し線１５に出力され、水平読出し線１５を介してＣＭＯＳ撮像素子１０の外部に出力される。

なお、１行１列目、１行３列目、３行１列目、および３行３列目の画素３１はＲカラーフィルタにより覆われており、ｔ６で出力する画素信号は画素ブロック３０内の赤色成分の画素３１について画素加算した画素信号である。

偶数列の列選択トランジスタ２１により画素ブロック３１内における１行２列目、１行４列目、３行２列目、および３行４列目の画素３１における画素信号が水平読出し線１５に出力され、水平読出し線１５を介してＣＭＯＳ撮像素子１０の外部に出力される。

なお、１行２列目、１行４列目、３行２列目、および３行４列目の画素３１はＧカラーフィルタにより覆われており、ｔ６で出力する画素信号は画素ブロック３０内の緑色成分の画素３１ついて画素加算した画素信号である。

最後の列の画素ブロック３０における画素加算した画素信号の出力が終わると、ｔ１０の期間において、ｔ０〜ｔ９のタイミングと同様の動作が行なわれ、ｎ行目の画素ブロック３０内における２行１列目、２行３列目、４行１列目、および４行３列目の画素３１を画素混合した画素信号、および２行２列目、２行４列目、４行２列目、および４行４列目の画素３１を画素混合した画素信号画素信号がＣＭＯＳ撮像素子１０の外部に出力される。なお、ｔ１０の期間では、ｔ５のタイミングにおける第１、第２、第５、第６の転送信号の代わりに第３、第４、第７、第８の転送信号がＨＩＧＨに切替えられる（タイミングｔ１１参照）。

なお、２行１列目、２行３列目、４行１列目、および４行３列目の画素３１はＧカラーフィルタにより覆われており、ｔ８の期間に出力する画素信号は画素ブロック３０内の緑色成分の画素３１ついて画素加算した画素信号である。

また、２行２列目、２行４列目、４行２列目、および４行４列目の画素３１はＢカラーフィルタにより覆われており、ｔ８の期間に出力する画素信号は画素ブロック３０内の青色成分の画素３１ついて画素加算した画素信号である。

以上のような構成である本実施形態のＣＭＯＳ撮像素子１０によれば、出力方法として全画素読出しと加算読出しとを切替え可能である。また、モノクロの撮像素子のみならずフルカラーの撮像素子であっても、全画素読出しと加算読出しとを切替え可能である。

また、本実施形態のＣＭＯＳ撮像素子１０では、受光面の後段の回路を従来のＣＭＯＳ撮像素子と同じ大きさに保つことが可能であり、撮像素子全体の大型化を防ぐことが可能である。

また、本実施形態のＣＭＯＳ撮像素子１０では、水平ＦＤ接続線３６が画素ブロック３０内のトランジスタのゲート電極と同じ層に設けられるので、以下に説明するように画素信号へのノイズの混入およびＣＭＯＳ撮像素子の多層化を防止することが可能である。

通常、ＣＭＯＳ撮像素子では、半導体基板上にゲート電極層、ゲート電極層上に垂直読出し線などの垂直方向に延びる垂直方向配線層、垂直方向配線層の上に、転送信号線、リセット信号線、行選択信号線などの水平方向に延びる水平方向配線層が設けられる。

本実施形態において、垂直ＦＤ接続線３５を垂直方向配線層に設けることに問題は生じないが、水平ＦＤ接続線３６を水平方向配線層に設けると同じ層に設けられる信号線に流れるそれぞれの信号によりＦＤにノイズが混入することが考えられる。ノイズの混入を回避するためにさらに別の層を積層させることも考えられるが、入射光量の減少を招く問題が生じる。そこで、本実施形態のように水平ＦＤ接続線３６をゲート電極と同じ層に設けることにより、ノイズの混入の回避と入射光量の減少を防止することが可能である。

また、本実施形態のＣＭＯＳ撮像素子１０では、すべての転送トランジスタ３４の向きが同じ方向、すべてのリセットトランジスタ３７の向きが同じ方向、すべての増幅トランジスタ３８の向きが同じ方向、およびすべての行選択トランジスタ３９の向きが同じ方向となるように形成されるので、画素信号のばらつきを抑えることが可能である。

ＣＭＯＳ撮像素子１０では層毎に異なるフォトマスクを用いて露光することにより、各層の形成が行なわれる。半導体基板形成時とゲート電極層形成時との間にフォトマスクの位置ズレが生じるが、各トランジスタの向きが同じであれば位置ズレの影響も同じとなる。それゆえ、画素信号のばらつきの発生を防ぐことが可能になる。

特に、本実施形態では、例えばリセットトランジスタの向きを逆向きにすることにより画素ブロック３０内の回路構成を簡潔にすることが可能である。しかし、前述のようにリセットトランジスタ３７の向きを同じ方向に向けることにより、ゲート電極の位置ズレの影響を、除去することが可能になる。

なお、本実施形態において、画素ブロック３０内に垂直に並ぶ画素３１のＦＤ３３が垂直ＦＤ接続線３５を介して垂直方向に接続される構成である。しかし、垂直方向には接続されなくともよい。水平方向に並ぶ同じ色のカラーフィルタによって覆われる画素３１が接続されていれば、水平方向のみにだけでも画素加算することが可能である。

または、本実施形態において、画素ブロック３０内に水平に並び、同じ色のカラーフィルタによって覆われる画素３１同士のＦＤ３３が水平ＦＤ接続線３６を介して水平方向に接続される構成である。しかし、水平方向には接続されなくともよい。垂直方向に並ぶ画素３１が接続されていれば、垂直方向のみにだけでも画素加算することが可能である。

また、本実施形態において、水平方向に並ぶ画素３１は２種類のカラーフィルタによって交互に覆われる構成である。しかし、３種以上のｎ種類のカラーフィルタによって交互に覆われる構成であってもよい。ｎ種類以上のカラーフィルタによって覆われる場合は、同じ色のカラーフィルタにより覆われる画素３１のＦＤ３３を水平ＦＤ接続線３６によって接続すればよい。

また、本実施形態において、垂直方向に並ぶ画素３１は２種類のカラーフィルタによって交互に覆われる構成である。しかし、３種類以上のｍ種類のカラーフィルタによって交互に覆われる構成であってもよい。ｍ種類のカラーフィルタによって覆われる場合は、画素ブロック３０内の同じ列すべての画素３１のＦＤ３３を接続すればよい。

また、本実施形態において、水平方向に沿った２画素の画素加算が行われる構成であるが、３以上のα個の画素を用いて画素加算をすることも可能である。単一の画素ブロック３０内に含まれる画素３１の数を増やすことにより実行可能である。

また、本実施形態において、垂直方向に沿った２画素の画素加算が行なわれる構成であるが、３以上のβ個の画素を用いて画素加算をすることも可能である。水平方向の場合と同様に単一の画素ブロック３０内に含まれる画素３１の数を増やすことにより実行可能である。

また、本実施形態において、水平ＦＤ接続線３６が画素ブロック３０内のトランジスタのゲート電極と同じ層に設けられる構成であるが、別の層に設けてもよい。別の層に設けても、全画素読出しと加算読出しとを実行することは可能である。ただし、前述のように同じ層に設けることが好ましい。

また、本実施形態において、画素ブロック３０内の各トランジスタの向く方向が同じ方向となるように配置する構成であるが、別の向きであってもよい。別の向きであっても、本実施形態における全画素読出しと加算読出しとを実行することは可能である。ただし、前述のように同じ向きとすることが好ましい。

また、本実施形態において、画素３１にＦＤ３３を形成したが、フローティングゲートであってもよく、転送された信号電荷に応じて電位が変わるいかなるキャパシタであってもよい。

また、本実施形態において、画素ブロック３０内の各トランジスタはＭＯＳＦＥＴであるが、他のいかなるトランジスタであってもよい。さらに、本実施形態において、撮像部１１に設けられたトランジスタはｎチャンネル型であるが、ｐチャンネル型であってもよい。ただし、ｐチャンネル型である場合は、各トランジスタの接続において電圧の高低を入れ替える必要がある。

また、本実施形態における撮像素子はＣＭＯＳ固体撮像素子であるが、他のＸＹアドレス方式の撮像素子にも適用可能である。

本発明の一実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。 撮像部の構成を示すブロック図である。 画素ブロックおよびＣＤＳ／ＳＨ回路の構成を示す回路図である。 全画素読出し時の撮像素子の動作について説明するための第１のタイミングチャートである。 全画素読出し時の撮像素子の動作について説明するための第２のタイミングチャートである。 全画素読出し時の撮像素子の動作について説明するための第３のタイミングチャートである。 全画素読出し時の撮像素子の動作について説明するための第４のタイミングチャートである。 加算読出し時の撮像素子の動作について説明するためのタイミングチャートである。

符号の説明

１０ ＣＭＯＳ固体撮像素子
１６ａ、１６ｂ 第１、第２の垂直読出し線
３０ 画素ブロック
３１ 画素
３２ フォトダイオード（ＰＤ）
３３ フローティングディフュージョン（ＦＤ）
３４ 転送トランジスタ
３５ 垂直ＦＤ接続線
３６ 水平ＦＤ接続線
３７ リセットトランジスタ
３８ 増幅トランジスタ
３９ 行選択トランジスタ
Φｒ リセット信号線
Φｓｒ 画素ブロック行選択信号線
Φｓｃ 列選択信号線
Φｔ１〜Φｔ８ 第１〜第８の転送信号線

Claims (8)

1. 受光量に応じた信号電荷を発生する光電変換素子と、前記光電変換素子から転送されて
   くる前記信号電荷に応じて電位の変わるキャパシタと、前記信号電荷を前記光電変換素子
   から前記キャパシタに転送する転送素子とを有し、第１の方向に沿って配列され、前記第
   １の方向に沿って色の異なるｎ種類（ｎは２以上の整数）のカラーフィルタによって前記
   光電変換素子が順番に繰返して覆われる画素と、
   前記第１の方向に連続して並ぶｎ×α（αは２以上の整数）の前記画素において、同じ
   種類の前記カラーフィルタによって覆われる前記画素の前記キャパシタをそれぞれ接続す
   る第１〜第ｎの第１方向キャパシタ接続線と、
   前記第１〜第ｎの第１方向キャパシタ接続線にそれぞれ接続され、前記第１〜第ｎの第
   １方向キャパシタ接続線に接続される前記キャパシタの信号電荷をリセットする第１〜第
   ｎのリセット素子と、
   前記第１〜第ｎの第１方向キャパシタ接続線にそれぞれ接続され、前記第１〜第ｎの第
   １方向キャパシタ接続線の電位に基づいて画素信号を生成する第１〜第ｎの増幅素子と、
   前記第１〜第ｎの増幅素子が生成する前記画素信号を出力するための第１〜第ｎの共通
   読出し線と、
   前記第１〜第ｎの増幅素子から前記第１〜第ｎの共通読出し線への、前記画素信号の出
   力のＯＮ／ＯＦＦを切替える第１〜第ｎの選択素子とを備え、
   前記転送素子、前記第１〜第ｎのリセット素子、前記第１〜第ｎの増幅素子、および前
   記第１〜第ｎの選択素子は基板上に半導体および電極を積層させることにより形成される
   ＭＯＳＦＥＴであり、
   前記第１〜第ｎの第１方向キャパシタ接続線は、前記ＭＯＳＦＥＴのゲート電極と同じ
   層に設けられることを特徴とする撮像素子。
2. 前記第１の方向に沿った画素加算読出しをするときに、前記第１の方向に沿って同じ種
   類の前記カラーフィルタに覆われる前記画素における前記転送素子に、同時に前記信号電
   荷の転送を行なわせることを特徴とする請求項１に記載の撮像素子。
3. 前記第１の方向に沿った全画素読出しをするときに、前記第１の方向に沿って同じ種類
   の前記カラーフィルタに覆われ同一の前記第１〜第ｎの第１方向キャパシタ接続線に接続
   される前記画素における前記転送素子に、別々のタイミングで、前記信号電荷の転送を行
   なわせることを特徴とする請求項１に記載の撮像素子。
4. 前記画素は、第１の方向に垂直な第２の方向に向かって配列され、前記第２の方向に沿
   って色の異なるｍ種類の（ｍは２以上の整数）のカラーフィルタによって前記光電変換素
   子が順番に繰返して覆われ、
   前記第２の方向に連続して並ぶｍ×β（βは２以上の整数）の前記画素における前記キ
   ャパシタは相互に接続される
   ことを特徴とする請求項１〜請求項３のいずれか１項に記載の撮像素子。
5. 前記第２の方向に沿った画素加算読出しをするときに、前記第２の方向に沿って同じ種
   類の前記カラーフィルタに覆われる前記画素における前記転送素子毎に、前記信号電荷の
   転送を行なわせることを特徴とする請求項４に記載の撮像素子。
6. 前記第２の方向に沿った全画素読出しをするときに、前記第２の方向に沿って同じ種類
   の前記カラーフィルタに覆われる前記画素における前記転送素子すべてに、別々のタイミ
   ングで、前記信号電荷の転送を行なわせることを特徴とする請求項４に記載の撮像素子。
7. すべての前記転送素子の向き、すべての前記第１〜第ｎのリセット素子の向き、すべて
   の前記第１〜第ｎの増幅素子の向き、および前記第１〜第ｎの選択素子の向きは、それぞ
   れ同じになるように設けられることを特徴とする請求項１〜請求項６のいずれか１項に記
   載の撮像素子。
8. 受光量に応じた信号電荷を発生する光電変換素子と、前記光電変換素子から転送されて
   くる前記信号電荷に応じて電位の変わるキャパシタと、前記信号電荷を前記光電変換素子
   から前記キャパシタに転送する転送素子とを有し、第２の方向に沿って配列され、前記第
   ２の方向に沿って色の異なるｍ種類（ｍは２以上の整数）のカラーフィルタによって前記
   光電変換素子が順番に繰返して覆われる画素と、
   前記第２の方向に連続して並ぶｍ×β（βは２以上の整数）の前記画素における前記キ
   ャパシタを接続する第２方向キャパシタ接続線と、
   前記第２方向キャパシタ接続線に接続され、前記第２方向キャパシタ接続線に接続され
   る前記キャパシタの信号電荷をリセットするリセット素子と、
   前記第２方向キャパシタ接続線に接続され、前記第２方向キャパシタ接続線の電位に基
   づいて画素信号を生成する増幅素子と、
   前記画素信号を出力するための共通読出し線と、
   前記増幅素子から前記共通読出し線への、前記画素信号の出力のＯＮ／ＯＦＦを切替え
   る選択素子とを備え、
   前記転送素子、前記リセット素子、前記増幅素子、および前記選択素子は基板上に半導体および電極を積層させることにより形成されるＭＯＳＦＥＴであり、
   前記第２方向キャパシタ接続線は、前記ＭＯＳＦＥＴのゲート電極と同じ層に設けられることを特徴とすることを特徴とする撮像素子。

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