JP2000032480A - ２次元カラー画像入力装置 - Google Patents
２次元カラー画像入力装置Info
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- JP2000032480A JP2000032480A JP10208555A JP20855598A JP2000032480A JP 2000032480 A JP2000032480 A JP 2000032480A JP 10208555 A JP10208555 A JP 10208555A JP 20855598 A JP20855598 A JP 20855598A JP 2000032480 A JP2000032480 A JP 2000032480A
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Abstract
(57)【要約】
【課題】 間引き走査を行っても色モアレの発生を低減
できるようにした２次元カラー画像入力装置を提供す
る。 【解決手段】 ベイヤ配列のカラーフィルタを備えた単
板式カラー２次元画素アレイ１と、該２次元画素アレイ
１の垂直走査を行うための垂直走査レジスタ２と、２次
元画素アレイ１の各列のＧ画素信号を各水平ブランキン
グ期間に複数行に亘って加算する、各列毎に設けた加算
器からなる第１の加算器アレイ３と、２次元画素アレイ
１の各列のＢ画素信号又はＲ画素信号を各水平ブランキ
ング期間に複数行に亘って加算する、各列毎に設けた加
算器からなる第２の加算器アレイ４と、該第１及び第２
の加算器アレイを構成する各加算器の加算出力を読み出
すための水平走査レジスタ５と、第２の加算器アレイか
らの加算出力をＲ出力とＢ出力に分離して出力するため
の切換手段６とで２次元カラー画像入力装置を構成す
る。
できるようにした２次元カラー画像入力装置を提供す
る。 【解決手段】 ベイヤ配列のカラーフィルタを備えた単
板式カラー２次元画素アレイ１と、該２次元画素アレイ
１の垂直走査を行うための垂直走査レジスタ２と、２次
元画素アレイ１の各列のＧ画素信号を各水平ブランキン
グ期間に複数行に亘って加算する、各列毎に設けた加算
器からなる第１の加算器アレイ３と、２次元画素アレイ
１の各列のＢ画素信号又はＲ画素信号を各水平ブランキ
ング期間に複数行に亘って加算する、各列毎に設けた加
算器からなる第２の加算器アレイ４と、該第１及び第２
の加算器アレイを構成する各加算器の加算出力を読み出
すための水平走査レジスタ５と、第２の加算器アレイか
らの加算出力をＲ出力とＢ出力に分離して出力するため
の切換手段６とで２次元カラー画像入力装置を構成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、２次元カラー画
像入力装置に関し、更に詳しくは間引き走査を行う２次
元カラー画像入力装置に関する。
像入力装置に関し、更に詳しくは間引き走査を行う２次
元カラー画像入力装置に関する。
【０００２】
【従来の技術】一般に、固体撮像素子を用いた撮像装置
において、撮像画像の高精細化並びに高解像度化を図る
ため固体撮像素子の多画素化を進めて行くと、全画素を
読み出すフレームレートが低下してしまう。そこで、画
素を間引いて読み出す間引き読み出しを行ってフレーム
レートを上げ、その間引き読み出し画像を画角合わせな
どに用いるようにしている。
において、撮像画像の高精細化並びに高解像度化を図る
ため固体撮像素子の多画素化を進めて行くと、全画素を
読み出すフレームレートが低下してしまう。そこで、画
素を間引いて読み出す間引き読み出しを行ってフレーム
レートを上げ、その間引き読み出し画像を画角合わせな
どに用いるようにしている。
【０００３】ところで、カラー撮像素子において、この
ような間引き読み出しを行うと、実効的な開口率が小さ
くなり高周波信号が強調され、特にカラー撮像素子では
極端に色モアレが発生するという問題点がある。従来、
このような間引き走査により発生する色モアレを防止す
るため、特開平４−２１３９７０号公報には、固体撮像
素子から順次読み出した信号を記憶する第１のメモリ
と、この第１のメモリに記憶された信号を所定の周期で
間引いて読み出した信号を記憶する第２のメモリとを備
え、第２のメモリから所定のテレビジョン信号システム
と同期して読み出した信号を処理して輝度信号のみを取
り出し、モノクロ表示させて色モアレを抑圧するように
した撮像装置について開示がなされている。
ような間引き読み出しを行うと、実効的な開口率が小さ
くなり高周波信号が強調され、特にカラー撮像素子では
極端に色モアレが発生するという問題点がある。従来、
このような間引き走査により発生する色モアレを防止す
るため、特開平４−２１３９７０号公報には、固体撮像
素子から順次読み出した信号を記憶する第１のメモリ
と、この第１のメモリに記憶された信号を所定の周期で
間引いて読み出した信号を記憶する第２のメモリとを備
え、第２のメモリから所定のテレビジョン信号システム
と同期して読み出した信号を処理して輝度信号のみを取
り出し、モノクロ表示させて色モアレを抑圧するように
した撮像装置について開示がなされている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記公
報開示の撮像装置においては、最初に第１のメモリに記
憶される信号は、固体撮像素子から順次読み出された信
号であって、間引き読み出しを行って読み出された信号
ではないから、後段において第１のメモリから間引き読
み出しを行っても、多画素化された撮像素子を高フレー
ムレートで読み出すという間引き読み出しのメリットは
ないばかりでなく、色モアレの少ない間引き読み出しの
カラー映像信号が得られないという問題点がある。
報開示の撮像装置においては、最初に第１のメモリに記
憶される信号は、固体撮像素子から順次読み出された信
号であって、間引き読み出しを行って読み出された信号
ではないから、後段において第１のメモリから間引き読
み出しを行っても、多画素化された撮像素子を高フレー
ムレートで読み出すという間引き読み出しのメリットは
ないばかりでなく、色モアレの少ない間引き読み出しの
カラー映像信号が得られないという問題点がある。
【０００５】本発明は、従来の撮像装置における上記問
題点を解消するためになされたもので、間引き走査を行
っても色モアレの発生を低減できるようにした２次元カ
ラー画像入力装置を提供することを目的とする。
題点を解消するためになされたもので、間引き走査を行
っても色モアレの発生を低減できるようにした２次元カ
ラー画像入力装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、２次元カラー画像入力装置を、カラー撮
像可能な２次元画素アレイと、該２次元画素アレイの映
像信号出力期間中の各水平ブランキング期間中に前記２
次元画素アレイの複数行の画素信号を読み出す手段と、
前記２次元画素アレイの各列の色毎にそれぞれ設けら
れ、前記各水平ブランキング期間中に読み出された複数
行の画素信号を色毎に加算して平均化するための画素信
号加算手段とを備え、前記２次元画素アレイの間引き走
査を行えるように構成するものである。
め、本発明は、２次元カラー画像入力装置を、カラー撮
像可能な２次元画素アレイと、該２次元画素アレイの映
像信号出力期間中の各水平ブランキング期間中に前記２
次元画素アレイの複数行の画素信号を読み出す手段と、
前記２次元画素アレイの各列の色毎にそれぞれ設けら
れ、前記各水平ブランキング期間中に読み出された複数
行の画素信号を色毎に加算して平均化するための画素信
号加算手段とを備え、前記２次元画素アレイの間引き走
査を行えるように構成するものである。
【０００７】このように構成した２次元カラー画像入力
装置は、画素信号加算手段において、各水平ブランキン
グ期間中に読み出された複数行の画素信号を色毎に加算
して平均化しているので、読み出し画素信号に高周波成
分が含まれていても平均化され、自然な画像が得られ、
色モアレの発生は低減される。そして、各水平ブランキ
ング期間に複数行の画素信号を加算処理しているので、
加算した行だけ結果的に間引いたことになり、したがっ
て、間引き走査によっても色モアレの発生を低減するこ
とが可能となる。
装置は、画素信号加算手段において、各水平ブランキン
グ期間中に読み出された複数行の画素信号を色毎に加算
して平均化しているので、読み出し画素信号に高周波成
分が含まれていても平均化され、自然な画像が得られ、
色モアレの発生は低減される。そして、各水平ブランキ
ング期間に複数行の画素信号を加算処理しているので、
加算した行だけ結果的に間引いたことになり、したがっ
て、間引き走査によっても色モアレの発生を低減するこ
とが可能となる。
【０００８】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係る２次元カラー画像入力装置の
実施の形態の基本構成を示す図である。図１において、
１はベイヤ配列のカラーフィルタを備えた単板式カラー
２次元画素アレイ、２は２次元画素アレイ１の垂直走査
を行うための垂直走査レジスタ、３は２次元画素アレイ
１の各列のＧ画素の画素信号を１水平ブランキング期間
に複数行に亘って加算する、各列毎に設けた加算器から
なる第１の加算器アレイ、４は２次元画素アレイ１の各
列のＢ画素又はＲ画素の画素信号を１水平ブランキング
期間に複数行に亘って加算する、各列毎に設けた加算器
からなる第２の加算器アレイ、５は第１及び第２の加算
器アレイ３，４を構成する各加算器の出力を読み出すた
めの水平走査レジスタ、６は第２の加算器アレイ４から
の出力をＲ出力とＢ出力に分離して出力するための切換
手段である。
る。図１は、本発明に係る２次元カラー画像入力装置の
実施の形態の基本構成を示す図である。図１において、
１はベイヤ配列のカラーフィルタを備えた単板式カラー
２次元画素アレイ、２は２次元画素アレイ１の垂直走査
を行うための垂直走査レジスタ、３は２次元画素アレイ
１の各列のＧ画素の画素信号を１水平ブランキング期間
に複数行に亘って加算する、各列毎に設けた加算器から
なる第１の加算器アレイ、４は２次元画素アレイ１の各
列のＢ画素又はＲ画素の画素信号を１水平ブランキング
期間に複数行に亘って加算する、各列毎に設けた加算器
からなる第２の加算器アレイ、５は第１及び第２の加算
器アレイ３，４を構成する各加算器の出力を読み出すた
めの水平走査レジスタ、６は第２の加算器アレイ４から
の出力をＲ出力とＢ出力に分離して出力するための切換
手段である。
【０００９】このように構成されている２次元カラー画
像入力装置においては、２つの加算器アレイ３，４にお
ける加算動作を各水平ブランキング期間で行ってサンプ
ルホールドしておき、水平走査期間で２つの加算器アレ
イ３，４にサンプルホールドされている信号を走査して
読み出すことにより、Ｇ画素信号がサンプルホールドさ
れている第１の加算器アレイ３からはＧ画素信号が時系
列的に出力され、Ｂ画素信号とＲ画素信号が列毎に交互
にサンプルホールドされている第２の加算器アレイ４か
らはＢ画素信号とＲ画素信号が交互に出力され、切換手
段６で分離することにより、同一の色画素信号を垂直方
向に加算した、つまり間引き読み出しを行ったＲ，Ｇ，
Ｂ信号が得られる。
像入力装置においては、２つの加算器アレイ３，４にお
ける加算動作を各水平ブランキング期間で行ってサンプ
ルホールドしておき、水平走査期間で２つの加算器アレ
イ３，４にサンプルホールドされている信号を走査して
読み出すことにより、Ｇ画素信号がサンプルホールドさ
れている第１の加算器アレイ３からはＧ画素信号が時系
列的に出力され、Ｂ画素信号とＲ画素信号が列毎に交互
にサンプルホールドされている第２の加算器アレイ４か
らはＢ画素信号とＲ画素信号が交互に出力され、切換手
段６で分離することにより、同一の色画素信号を垂直方
向に加算した、つまり間引き読み出しを行ったＲ，Ｇ，
Ｂ信号が得られる。
【００１０】次に、第１及び第２の加算器アレイ部分の
具体的な構成例を図２に基づいて説明する。この構成例
は、電荷加算方式の加算器を示しており、図２におい
て、11はマトリクス状に配列された画素で、拡大して丸
印内に示すように光電変換素子11ａとスイッチング素子
11ｂとで構成されており、この図示例では８行×２列の
画素アレイ部分を示している。12−１，12−２，・・・
・・12−８は横方向に配列されている画素行（ｉ行，・
・・・・ｉ＋７行）毎に設けられれた垂直選択線、13−
１，13−２は縦方向に配列された画素列（ｊ列，ｊ＋１
列）毎に設けられた垂直信号線で、垂直選択線12−１，
12−２，・・・・・12−８は垂直走査レジスタの出力端
子に接続され、選択制御信号φＶi ，φＶi+1 ，・・・
・・φＶi+7 が印加されるようになっている。
具体的な構成例を図２に基づいて説明する。この構成例
は、電荷加算方式の加算器を示しており、図２におい
て、11はマトリクス状に配列された画素で、拡大して丸
印内に示すように光電変換素子11ａとスイッチング素子
11ｂとで構成されており、この図示例では８行×２列の
画素アレイ部分を示している。12−１，12−２，・・・
・・12−８は横方向に配列されている画素行（ｉ行，・
・・・・ｉ＋７行）毎に設けられれた垂直選択線、13−
１，13−２は縦方向に配列された画素列（ｊ列，ｊ＋１
列）毎に設けられた垂直信号線で、垂直選択線12−１，
12−２，・・・・・12−８は垂直走査レジスタの出力端
子に接続され、選択制御信号φＶi ，φＶi+1 ，・・・
・・φＶi+7 が印加されるようになっている。
【００１１】垂直信号線13−１，13−２は、それぞれ２
つの加算器切換スイッチ14−１，14−２及び15−１，15
−２の一端に共通に接続され、該切換スイッチ14−１，
14−２及び15−１，15−２の他端には加算器16−１，16
−２及び16−３，16−４がそれぞれ接続されている。そ
して、切換スイッチ14−１，14−２及び15−１，15−２
は、切換信号φＣ及びその反転信号によりＯＮ，ＯＦＦ
制御されるようになっている。加算器16−１，16−２，
16−３，16−４の出力端子は、水平選択スイッチ17−
１，17−２，17−３，17−４を介して、図示のように出
力信号線18−１，18−２にそれぞれ接続され、水平選択
スイッチ17−１，17−２，17−３，17−４の制御端子は
２つずつ共通に水平走査レジスタの出力端子に接続さ
れ、水平走査信号φＨj ，φＨj+1 によりＯＮ，ＯＦＦ
制御されるようになっている。
つの加算器切換スイッチ14−１，14−２及び15−１，15
−２の一端に共通に接続され、該切換スイッチ14−１，
14−２及び15−１，15−２の他端には加算器16−１，16
−２及び16−３，16−４がそれぞれ接続されている。そ
して、切換スイッチ14−１，14−２及び15−１，15−２
は、切換信号φＣ及びその反転信号によりＯＮ，ＯＦＦ
制御されるようになっている。加算器16−１，16−２，
16−３，16−４の出力端子は、水平選択スイッチ17−
１，17−２，17−３，17−４を介して、図示のように出
力信号線18−１，18−２にそれぞれ接続され、水平選択
スイッチ17−１，17−２，17−３，17−４の制御端子は
２つずつ共通に水平走査レジスタの出力端子に接続さ
れ、水平走査信号φＨj ，φＨj+1 によりＯＮ，ＯＦＦ
制御されるようになっている。
【００１２】次に、このように構成されている加算器部
分の動作を、図３に示すタイミングチャートに基づいて
説明する。この動作例は、垂直４行間引き読み出し動作
を行う場合を示している。まず、水平ブランキング期間
に、垂直走査レジスタより垂直選択制御信号φＶi ，φ
Ｖi+1 ，φＶi+2 ，φＶi+3 を順次出力させて、垂直選
択線12−１，12−２，12−３，12−４に印加し、これら
の垂直選択線12−１，12−２，12−３，12−４に接続さ
れている画素に蓄積されている電荷を順次垂直信号線13
−１，13−２に送出する。そして、切換信号φＣにより
切換スイッチ14−１，14−２，15−１，15−２を切換制
御して、ｊ列目のＧ画素信号は加算器16−２へ、Ｒ画素
信号は加算器16−１へ加算蓄積し、（ｊ＋１）列目のＧ
画素信号は加算器16−３へ、Ｂ画素信号は加算器16−４
へ加算蓄積される。
分の動作を、図３に示すタイミングチャートに基づいて
説明する。この動作例は、垂直４行間引き読み出し動作
を行う場合を示している。まず、水平ブランキング期間
に、垂直走査レジスタより垂直選択制御信号φＶi ，φ
Ｖi+1 ，φＶi+2 ，φＶi+3 を順次出力させて、垂直選
択線12−１，12−２，12−３，12−４に印加し、これら
の垂直選択線12−１，12−２，12−３，12−４に接続さ
れている画素に蓄積されている電荷を順次垂直信号線13
−１，13−２に送出する。そして、切換信号φＣにより
切換スイッチ14−１，14−２，15−１，15−２を切換制
御して、ｊ列目のＧ画素信号は加算器16−２へ、Ｒ画素
信号は加算器16−１へ加算蓄積し、（ｊ＋１）列目のＧ
画素信号は加算器16−３へ、Ｂ画素信号は加算器16−４
へ加算蓄積される。
【００１３】このように水平ブランキング期間に各加算
器に画素信号を加算蓄積した後、水平走査期間におい
て、水平走査レジスタからの水平走査信号φＨj によ
り、水平選択スイッチ17−１，17−２をＯＮして、加算
器16−１に加算蓄積されていたＲ画素信号を出力線18−
１へ出力し、加算器16−２に加算蓄積されていたＧ画素
信号を出力線18−２へ出力する。引き続いて水平走査レ
ジスタからの水平走査信号φＨj+1 により、水平選択ス
イッチ17−３，17−４をＯＮして、加算器16−４に加算
蓄積されていたＢ画素信号を出力線18−１へ出力し、加
算器16−３に加算蓄積されていたＧ画素信号を出力線18
−２へ出力する。このようにして、水平選択スイッチを
順次選択して行くことにより、１Ｈ期間の加算されたＧ
信号及びＲ／Ｂ信号が取り出される。
器に画素信号を加算蓄積した後、水平走査期間におい
て、水平走査レジスタからの水平走査信号φＨj によ
り、水平選択スイッチ17−１，17−２をＯＮして、加算
器16−１に加算蓄積されていたＲ画素信号を出力線18−
１へ出力し、加算器16−２に加算蓄積されていたＧ画素
信号を出力線18−２へ出力する。引き続いて水平走査レ
ジスタからの水平走査信号φＨj+1 により、水平選択ス
イッチ17−３，17−４をＯＮして、加算器16−４に加算
蓄積されていたＢ画素信号を出力線18−１へ出力し、加
算器16−３に加算蓄積されていたＧ画素信号を出力線18
−２へ出力する。このようにして、水平選択スイッチを
順次選択して行くことにより、１Ｈ期間の加算されたＧ
信号及びＲ／Ｂ信号が取り出される。
【００１４】同様にして、次の水平ブランキング期間に
は、垂直走査レジスタより垂直選択制御信号φＶi+4 ，
φＶi+5 ，φＶi+6 ，φＶi+7 を順次出力させ、次の４
行の画素信号の加算読み出しを行い、同様に水平走査期
間に１Ｈ期間の加算されたＧ信号及びＲ／Ｂ信号が取り
出される。このようにして、垂直４行の間引き読み出し
が行われる。
は、垂直走査レジスタより垂直選択制御信号φＶi+4 ，
φＶi+5 ，φＶi+6 ，φＶi+7 を順次出力させ、次の４
行の画素信号の加算読み出しを行い、同様に水平走査期
間に１Ｈ期間の加算されたＧ信号及びＲ／Ｂ信号が取り
出される。このようにして、垂直４行の間引き読み出し
が行われる。
【００１５】図４は、図３に示したものと同じ垂直４行
の間引き読み出し時の動作を説明するためのタイミング
チャートであるが、この動作例は、図２に示した画素ア
レイにおいて垂直選択線12−１と12−３に接続されてい
る画素はＧ，Ｂ画素で等しく、また垂直選択線12−２と
12−４に接続された画素はＲ，Ｇ画素で等しいので、こ
れらの行を同時に読み出しても差し支えなく、したがっ
て垂直選択制御信号φＶi とφＶi+2 ，φＶi+1 とφＶ
i+3 を、垂直走査レジスタよりそれぞれ同時に出力させ
るようにしたもので、このように２行同時読み出しによ
る垂直４行間引き読み出しを行っても、同様な加算出力
が得られる。
の間引き読み出し時の動作を説明するためのタイミング
チャートであるが、この動作例は、図２に示した画素ア
レイにおいて垂直選択線12−１と12−３に接続されてい
る画素はＧ，Ｂ画素で等しく、また垂直選択線12−２と
12−４に接続された画素はＲ，Ｇ画素で等しいので、こ
れらの行を同時に読み出しても差し支えなく、したがっ
て垂直選択制御信号φＶi とφＶi+2 ，φＶi+1 とφＶ
i+3 を、垂直走査レジスタよりそれぞれ同時に出力させ
るようにしたもので、このように２行同時読み出しによ
る垂直４行間引き読み出しを行っても、同様な加算出力
が得られる。
【００１６】上記実施の形態における加算器は、画素信
号を電荷加算方式で加算するようにしたものを示した
が、画素の出力が電圧や電流の場合には、電圧加算回路
又は電流加算回路を用いて加算するように構成してもよ
い。次に、そのような加算回路の構成例について説明す
る。
号を電荷加算方式で加算するようにしたものを示した
が、画素の出力が電圧や電流の場合には、電圧加算回路
又は電流加算回路を用いて加算するように構成してもよ
い。次に、そのような加算回路の構成例について説明す
る。
【００１７】図５は電圧加算回路の基本構成図で、図６
はその動作を説明するためのタイミングチャートであ
る。説明を簡単にするため、入力信号は定電圧とし、図
示されていない寄生容量については無視できるものとす
る。まず図５を用いて回路構成について説明する。電圧
入力信号Ｖinはスイッチ21を介して容量27に接続される
と共に、容量27のスイッチ21へ接続される端子はスイッ
チ22を介して基準電位電極に接続されている。便宜上、
容量27のスイッチ21に接続される端子を容量27の入力端
子、容量27の他方の端子を容量27の出力端子とする。容
量27の出力端子はスイッチ23を介して電圧バッファ25の
入力端子に接続されると共に、スイッチ23と並列に設け
られたスイッチ24を介して電圧バッファ25の出力端子に
接続される。一方、電圧バッファ25の入力端子はスイッ
チ26を介して基準電位電極に接続される。スイッチ21と
スイッチ23の制御電極には駆動パルスφが、スイッチ22
とスイッチ24の制御電極には駆動パルスφの反転パルス
＊φが入力され、スイッチ26の制御電極にはリセットパ
ルスＲＳが入力される。そして、電圧バッファ25の出力
端子から出力電圧Ｖout が得られるようになっている。
はその動作を説明するためのタイミングチャートであ
る。説明を簡単にするため、入力信号は定電圧とし、図
示されていない寄生容量については無視できるものとす
る。まず図５を用いて回路構成について説明する。電圧
入力信号Ｖinはスイッチ21を介して容量27に接続される
と共に、容量27のスイッチ21へ接続される端子はスイッ
チ22を介して基準電位電極に接続されている。便宜上、
容量27のスイッチ21に接続される端子を容量27の入力端
子、容量27の他方の端子を容量27の出力端子とする。容
量27の出力端子はスイッチ23を介して電圧バッファ25の
入力端子に接続されると共に、スイッチ23と並列に設け
られたスイッチ24を介して電圧バッファ25の出力端子に
接続される。一方、電圧バッファ25の入力端子はスイッ
チ26を介して基準電位電極に接続される。スイッチ21と
スイッチ23の制御電極には駆動パルスφが、スイッチ22
とスイッチ24の制御電極には駆動パルスφの反転パルス
＊φが入力され、スイッチ26の制御電極にはリセットパ
ルスＲＳが入力される。そして、電圧バッファ25の出力
端子から出力電圧Ｖout が得られるようになっている。
【００１８】次に、図６に示したタイミングチャートに
基づいて動作について説明する。まず初期状態として、
駆動パルスφと同期してリセットパルスＲＳにＨを出力
し、スイッチ26及びスイッチ23を介して電圧バッファ25
の入力端子及び容量27の出力端子を基準電位に設定す
る。次にリセットパルスＲＳをＬにすると共に駆動パル
スφをＬとし、スイッチ23，スイッチ26及びスイッチ21
をオフさせると共に、スイッチ24及びスイッチ22をオン
させる。このとき容量27の入力端子は基準電位にリセッ
トされる。一方、容量27の出力端子はスイッチ24を介し
て電圧バッファ25の出力電圧に設定されるが、このとき
電圧バッファ25の入力端子は基準電位にクランプされて
いるため、容量27の出力端子も基準電位に設定される。
基づいて動作について説明する。まず初期状態として、
駆動パルスφと同期してリセットパルスＲＳにＨを出力
し、スイッチ26及びスイッチ23を介して電圧バッファ25
の入力端子及び容量27の出力端子を基準電位に設定す
る。次にリセットパルスＲＳをＬにすると共に駆動パル
スφをＬとし、スイッチ23，スイッチ26及びスイッチ21
をオフさせると共に、スイッチ24及びスイッチ22をオン
させる。このとき容量27の入力端子は基準電位にリセッ
トされる。一方、容量27の出力端子はスイッチ24を介し
て電圧バッファ25の出力電圧に設定されるが、このとき
電圧バッファ25の入力端子は基準電位にクランプされて
いるため、容量27の出力端子も基準電位に設定される。
【００１９】次に、駆動パルスφがＨになると、スイッ
チ21及びスイッチ23がオンし、容量27の入力端子にはＶ
0 が印加されると共に、容量結合により容量27の出力端
子にもＶ0 が伝達され、スイッチ23を介して電圧バッフ
ァ25に入力され、電圧バッファ25はＶ0 を出力する。次
に、再び駆動パルスφはＬとなり、スイッチ21及びスイ
ッチ23がオフすると共にスイッチ22及びスイッチ24がオ
ンすることにより、容量27の入力端子は基準電位に、容
量27の出力端子はＶ0 にクランプされる。次に駆動パル
スφがＨになると、容量27の入力端子は基準電位からＶ
0 へ上昇し、容量結合により電圧バッファ25の入力端子
の電圧はＶ0 が加算され、２×Ｖ0 へ上昇する。この一
連の動作が駆動パルスφの周期で繰り返されることによ
り、入力信号の加算が可能となる。
チ21及びスイッチ23がオンし、容量27の入力端子にはＶ
0 が印加されると共に、容量結合により容量27の出力端
子にもＶ0 が伝達され、スイッチ23を介して電圧バッフ
ァ25に入力され、電圧バッファ25はＶ0 を出力する。次
に、再び駆動パルスφはＬとなり、スイッチ21及びスイ
ッチ23がオフすると共にスイッチ22及びスイッチ24がオ
ンすることにより、容量27の入力端子は基準電位に、容
量27の出力端子はＶ0 にクランプされる。次に駆動パル
スφがＨになると、容量27の入力端子は基準電位からＶ
0 へ上昇し、容量結合により電圧バッファ25の入力端子
の電圧はＶ0 が加算され、２×Ｖ0 へ上昇する。この一
連の動作が駆動パルスφの周期で繰り返されることによ
り、入力信号の加算が可能となる。
【００２０】次に、電流加算の場合について説明する。
画素の出力が電流値の場合、図４に示した動作と同様
に、加算したい行を全て同時に選択し、同一の信号ライ
ンを介して電流加算された信号を取り込むことで実現が
可能となる。しかしながら、この場合には同時に大きな
電流を画素アレイ１の内部を流すことが必要となり、選
択する行の数が増えた場合、電源配線の設計が困難にな
る。次に、これを回避するための電流加算回路の構成を
説明する。
画素の出力が電流値の場合、図４に示した動作と同様
に、加算したい行を全て同時に選択し、同一の信号ライ
ンを介して電流加算された信号を取り込むことで実現が
可能となる。しかしながら、この場合には同時に大きな
電流を画素アレイ１の内部を流すことが必要となり、選
択する行の数が増えた場合、電源配線の設計が困難にな
る。次に、これを回避するための電流加算回路の構成を
説明する。
【００２１】図７は電流加算回路の基本構成図であり、
図８は電流加算回路の動作を説明するためのタイミング
チャートである。説明を簡単にするため、入力信号は定
電流とする。まず回路構成について図７を用いて説明す
る。電流入力端子30はスイッチ31を介してＮＭＯＳＦＥ
Ｔ35のドレイン端子に接続されると共に、ＮＭＯＳＦＥ
Ｔ35のゲート端子はスイッチ32を介してＮＭＯＳＦＥＴ
35のドレイン端子に接続され、ＮＭＯＳＦＥＴ35のソー
ス端子は基準電位電極に接続される。一方、ＮＭＯＳＦ
ＥＴ35のドレイン端子はＰＭＯＳＦＥＴ36のドレイン端
子に接続されると共に、ＰＭＯＳＦＥＴ36のゲート端子
はスイッチ33を介してＰＭＯＳＦＥＴ36のドレイン端子
に接続され、またＰＭＯＳＦＥＴ36のゲート端子はスイ
ッチ34を介して電源電圧電極に接続される。スイッチ31
とスイッチ32の制御端子には駆動パルスφが、スイッチ
33の制御端子には駆動パルスφの反転パルス＊φが印加
され、スイッチ34の制御端子にはリセットパルスＲＳが
印加されるように構成されている。
図８は電流加算回路の動作を説明するためのタイミング
チャートである。説明を簡単にするため、入力信号は定
電流とする。まず回路構成について図７を用いて説明す
る。電流入力端子30はスイッチ31を介してＮＭＯＳＦＥ
Ｔ35のドレイン端子に接続されると共に、ＮＭＯＳＦＥ
Ｔ35のゲート端子はスイッチ32を介してＮＭＯＳＦＥＴ
35のドレイン端子に接続され、ＮＭＯＳＦＥＴ35のソー
ス端子は基準電位電極に接続される。一方、ＮＭＯＳＦ
ＥＴ35のドレイン端子はＰＭＯＳＦＥＴ36のドレイン端
子に接続されると共に、ＰＭＯＳＦＥＴ36のゲート端子
はスイッチ33を介してＰＭＯＳＦＥＴ36のドレイン端子
に接続され、またＰＭＯＳＦＥＴ36のゲート端子はスイ
ッチ34を介して電源電圧電極に接続される。スイッチ31
とスイッチ32の制御端子には駆動パルスφが、スイッチ
33の制御端子には駆動パルスφの反転パルス＊φが印加
され、スイッチ34の制御端子にはリセットパルスＲＳが
印加されるように構成されている。
【００２２】次に、このように構成された電流加算回路
の動作について図８を用いて説明する。まず初期状態と
して、リセットパルスＲＳがＨとなりスイッチ34をオン
することで、ＰＭＯＳＦＥＴ36の電流をカットオフす
る。次に、リセットパルスＲＳをＬとし駆動パルスφを
Ｈにすると、入力端子30から入力された電流Ｉin
（Ｉ0）はＮＭＯＳＦＥＴ35を介して基準電位電極へ電
流が吐き出される。このときＰＭＯＳＦＥＴ36には電流
が流れていないため、ＮＭＯＳＦＥＴ35を流れる電流は
Ｉinに等しい。次に駆動パルスφがＬになると、スイッ
チ32がオフするためＮＭＯＳＦＥＴ35のゲート電位はク
ランプされ、ＮＭＯＳＦＥＴ35はＩinの電流を吸い込む
定電流源として働く。その一方で、スイッチ33がオンす
るため、ＰＭＯＳＦＥＴ36には電流Ｉinが流れる。
の動作について図８を用いて説明する。まず初期状態と
して、リセットパルスＲＳがＨとなりスイッチ34をオン
することで、ＰＭＯＳＦＥＴ36の電流をカットオフす
る。次に、リセットパルスＲＳをＬとし駆動パルスφを
Ｈにすると、入力端子30から入力された電流Ｉin
（Ｉ0）はＮＭＯＳＦＥＴ35を介して基準電位電極へ電
流が吐き出される。このときＰＭＯＳＦＥＴ36には電流
が流れていないため、ＮＭＯＳＦＥＴ35を流れる電流は
Ｉinに等しい。次に駆動パルスφがＬになると、スイッ
チ32がオフするためＮＭＯＳＦＥＴ35のゲート電位はク
ランプされ、ＮＭＯＳＦＥＴ35はＩinの電流を吸い込む
定電流源として働く。その一方で、スイッチ33がオンす
るため、ＰＭＯＳＦＥＴ36には電流Ｉinが流れる。
【００２３】次に駆動パルスφがＨとなると、スイッチ
33がオフしてＰＭＯＳＦＥＴ36のゲート端子の電圧がク
ランプされ、ＰＭＯＳＦＥＴ36はＩinの電流を吐き出す
定電流源として機能する。一方、スイッチ31及びスイッ
チ32がオンし入力端子30から電流Ｉinが入力され、ＮＭ
ＯＳＦＥＴ35には入力端子30から供給される電流Ｉinと
ＰＭＯＳＦＥＴ36から供給される電流Ｉinとが加算され
て、２×Ｉinなる電流が流れる。次に駆動パルスφがＬ
になると、スイッチ32がオフするためＮＭＯＳＦＥＴ35
のゲート電位はクランプされ、ＮＭＯＳＦＥＴ35は２×
Ｉinの電流を吸い込む定電流源として働く。その一方
で、スイッチ33がオンするため、ＰＭＯＳＦＥＴ36には
２×Ｉinが流れる。次に駆動パルスφがＨとなると、ス
イッチ33がオフしてＰＭＯＳＦＥＴ36のゲート端子の電
圧がクランプされ、ＰＭＯＳＦＥＴ36は２×Ｉinの電流
を吐き出す定電流源として機能する。
33がオフしてＰＭＯＳＦＥＴ36のゲート端子の電圧がク
ランプされ、ＰＭＯＳＦＥＴ36はＩinの電流を吐き出す
定電流源として機能する。一方、スイッチ31及びスイッ
チ32がオンし入力端子30から電流Ｉinが入力され、ＮＭ
ＯＳＦＥＴ35には入力端子30から供給される電流Ｉinと
ＰＭＯＳＦＥＴ36から供給される電流Ｉinとが加算され
て、２×Ｉinなる電流が流れる。次に駆動パルスφがＬ
になると、スイッチ32がオフするためＮＭＯＳＦＥＴ35
のゲート電位はクランプされ、ＮＭＯＳＦＥＴ35は２×
Ｉinの電流を吸い込む定電流源として働く。その一方
で、スイッチ33がオンするため、ＰＭＯＳＦＥＴ36には
２×Ｉinが流れる。次に駆動パルスφがＨとなると、ス
イッチ33がオフしてＰＭＯＳＦＥＴ36のゲート端子の電
圧がクランプされ、ＰＭＯＳＦＥＴ36は２×Ｉinの電流
を吐き出す定電流源として機能する。
【００２４】この一連の動作が駆動パルスφの周期に合
わせて行われ、ＰＭＯＳＦＥＴ36には順次加算された電
流値が記憶されていく。加算動作終了後、ＮＭＯＳＦＥ
Ｔ35又はＰＭＯＳＦＥＴ36のどちらかに記憶された電流
値を読み出すことで、加算された電流値を得ることがで
きる。
わせて行われ、ＰＭＯＳＦＥＴ36には順次加算された電
流値が記憶されていく。加算動作終了後、ＮＭＯＳＦＥ
Ｔ35又はＰＭＯＳＦＥＴ36のどちらかに記憶された電流
値を読み出すことで、加算された電流値を得ることがで
きる。
【００２５】また、上記実施の形態においては、垂直方
向の複数行の加算を４行としたものを示したが、駆動の
変更により加算する行の数は容易に変更できる。
向の複数行の加算を４行としたものを示したが、駆動の
変更により加算する行の数は容易に変更できる。
【００２６】
【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、各水平ブランキング期間に複数行
の画素信号を加算処理して間引き読み出しを行っても、
複数行の画素信号を色毎に加算して平均化しているの
で、自然な画像が得られ、間引き読み出しによる色モア
レの発生を低減することができる。
に、本発明によれば、各水平ブランキング期間に複数行
の画素信号を加算処理して間引き読み出しを行っても、
複数行の画素信号を色毎に加算して平均化しているの
で、自然な画像が得られ、間引き読み出しによる色モア
レの発生を低減することができる。
【図１】本発明に係る２次元カラー画像入力装置の実施
の形態の基本構成を示す図である。
の形態の基本構成を示す図である。
【図２】図１に示した実施の形態における加算器アレイ
部分の詳細な構成例を示す図である。
部分の詳細な構成例を示す図である。
【図３】図２に示した構成例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】図２に示した構成例の動作の変形例を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図５】電圧加算回路の基本構成例を示す図である。
【図６】図５に示した電圧加算回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図７】電圧加算回路の基本構成例を示す図である。
【図８】図７に示した電圧加算回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
１ 画素アレイ ２ 垂直走査レジスタ ３ 第１の加算器アレイ ４ 第２の加算器アレイ ５ 水平走査レジスタ ６ 切換手段 11 画素 12−１，・・・・・・・・12−８ 垂直選択線 13−１，13−２ 垂直信号線 14−１，14−２，15−１，15−２ 加算器切換スイッチ 16−１，16−２，16−３，16−４ 加算器 17−１，17−２，17−３，17−４ 水平選択スイッチ 18−１，18−２ 出力線 21，22，23，24，26 スイッチ 25 電圧バッファ 27 容量 30 電流入力端子 31，32，33，34 スイッチ 35 ＮＭＯＳＦＥＴ 36 ＰＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 カラー撮像可能な２次元画素アレイと、
該２次元画素アレイの映像信号出力期間中の各水平ブラ
ンキング期間中に前記２次元画素アレイの複数行の画素
信号を読み出す手段と、前記２次元画素アレイの各列の
色毎にそれぞれ設けられ、前記各水平ブランキング期間
中に読み出された複数行の画素信号を色毎に加算して平
均化するための画素信号加算手段とを備え、前記２次元
画素アレイの間引き走査を行えるようにした２次元カラ
ー画像入力装置。 - 【請求項２】 前記画素信号加算手段は、画素信号を電
流モード加算するように構成されていることを特徴とす
る請求項１に係る２次元カラー画像入力装置。 - 【請求項３】 前記画素信号加算手段は、画素信号を電
圧モード加算するように構成されていることを特徴とす
る請求項１に係る２次元カラー画像入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208555A JP2000032480A (ja) | 1998-07-09 | 1998-07-09 | ２次元カラー画像入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208555A JP2000032480A (ja) | 1998-07-09 | 1998-07-09 | ２次元カラー画像入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000032480A true JP2000032480A (ja) | 2000-01-28 |
Family
ID=16558130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10208555A Withdrawn JP2000032480A (ja) | 1998-07-09 | 1998-07-09 | ２次元カラー画像入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000032480A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003034714A1 (fr) * | 2001-10-15 | 2003-04-24 | Nikon Corporation | Dispositif de capture d'images a l'etat solide |
| KR100437067B1 (ko) * | 2000-11-28 | 2004-06-23 | 샤프 가부시키가이샤 | 칼라 고체 촬상 장치 |
| US7545411B2 (en) | 2000-04-13 | 2009-06-09 | Sony Corporation | Solid-state image pickup apparatus, its driving method, and camera system |
| KR101907687B1 (ko) | 2017-07-03 | 2018-10-12 | 현대오트론 주식회사 | Igbt 게이트 드라이버 |
-
1998
- 1998-07-09 JP JP10208555A patent/JP2000032480A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7545411B2 (en) | 2000-04-13 | 2009-06-09 | Sony Corporation | Solid-state image pickup apparatus, its driving method, and camera system |
| US8194163B2 (en) | 2000-04-13 | 2012-06-05 | Sony Corporation | Solid-state pickup apparatus, its driving method and camera system |
| US8934038B2 (en) | 2000-04-13 | 2015-01-13 | Sony Corporation | Solid-state pickup apparatus, its driving method and camera system |
| US9584740B2 (en) | 2000-04-13 | 2017-02-28 | Sony Semiconductor Solutions Corporation | Solid-state pickup apparatus, its driving method and camera system |
| KR100437067B1 (ko) * | 2000-11-28 | 2004-06-23 | 샤프 가부시키가이샤 | 칼라 고체 촬상 장치 |
| WO2003034714A1 (fr) * | 2001-10-15 | 2003-04-24 | Nikon Corporation | Dispositif de capture d'images a l'etat solide |
| KR101907687B1 (ko) | 2017-07-03 | 2018-10-12 | 현대오트론 주식회사 | Igbt 게이트 드라이버 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |