JP2008245240A

JP2008245240A - 集積回路装置、回路基板および電子機器

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Publication number: JP2008245240A
Application number: JP2007269079A
Authority: JP
Inventors: Masatsugu Kimura; 賢嗣木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-02-27
Filing date: 2007-10-16
Publication date: 2008-10-09

Abstract

【課題】アナログフロントエンド回路（ＡＦＥ）を多機能化し、ＡＦＥに含まれるタイミングジェネレータによって、イメージセンサおよびモータの駆動制御を実現すること。
【解決手段】サブ基板３３０には、ＡＦＥを搭載するＩＣ３６０と、ＣＣＤ（イメージセンサ）３４０と、モータドライバ３５０と、が搭載されている。ＩＣ３６０には、アナログ信号処理６６と、Ａ／Ｄ変換器３６８と、タイミングジェネレータ（モータコントローラ３６４を含む）ＴＧと、タイミング生成用の設定データを記憶しているメモリ３６１と、が含まれる。タイミングジェネレータ（ＴＧ）は、ホスト基板３７０からのシフトパルストリガ（ＴＧＣＫ）に同期して各種の駆動制御信号を生成し、ＣＣＤ３４０，モータドライバ３５０，アナログ信号処理部３６６，Ａ／Ｄ変換器３６８に供給する。
【選択図】図１

Description

本発明は、集積回路装置、回路基板および電子機器等に関する。

画像読み取り装置などの電子機器に用いられているＣＣＤ、ＣＭＯＳセンサなどのイメージセンサでは、イメージセンサの受光部で得られた画像信号（蓄積電荷）は、イメージセンサに供給されるシフト信号に基づいて、イメージセンサの受光部から転送部に転送される。そして、駆動クロックに基づいて、転送部から順次シフト転送されて外部に出力される。

イメージセンサから出力されたアナログ画像信号は、アナログフロントエンド回路（ＡＦＥ）に入力され、所定のアナログ信号処理を施された後、Ａ／Ｄ変換器によりデジタル画像信号に変換される。デジタル画像信号は、ホストＣＰＵが制御する画像処理装置に送られる。

アナログフロントエンド回路は、例えば、特許文献１に記載されている。特許文献１に記載されるアナログフロントエンド回路は、イメージセンサから出力されるアナログ画像信号に対してゲインおよびオフセット調整をするアナログ信号処理機能のみを有している。
特開２００５−５７５７８号公報

特許文献１に記載のアナログフロントエンド回路は、アナログ画像信号処理の機能しか有さない。よって、以下の点で、改善の余地がある。

（１）アナログ画像信号は、Ａ／Ｄ変換器によってデジタルデータに変換した後にホストＣＰＵに供給する必要がある。Ａ／Ｄ変換器は一つのＩＣで構成される。したがって、アナログフロントエンド回路を集積したＩＣと、Ａ／Ｄ変換器を集積したＩＣと、が必要となり、チップ数が増える。

（２）アナログフロントエンド回路の各部の動作タイミングの制御のため、ならびに、イメージセンサの駆動タイミングの制御のため、さらには、撮像対象（原稿）とイメージセンサとの相対的な位置関係を変化させるためのモータ（例えば、イメージセンサが搭載されている可動キャリッジを移動させるためのモータ、あるいは撮像対象（原稿）を送るための給紙用のモータ）の駆動制御のために、タイミングジェネレータが必要である。タイミングジェネレータをホスト基板（ホストＣＰＵが搭載される基板側）に設けた場合、タイミングジェネレータは、アナログフロントエンド回路、イメージセンサならびにモータドライバの各々に個別にタイミング制御信号を供給しなければならない。したがって、通信ケーブル（シリアルケーブル等）の信号本数が増大し、スキャナ装置の小型化がむずかしくなり、また、コスト高の一因ともなる。

（３）近年、スキャナ装置の小型化や薄型化に伴い、アナログフロントエンド回路が搭載されるサブ基板（ホスト基板以外の回路基板）に、イメージセンサやモータドライバも実装しようというニーズがある。このニーズに応えるためには、アナログフロントエンド回路、イメージセンサ、モータドライバを、サブ基板上に高密度に実装し、かつ、モータ駆動に関係するロジック回路からのノイズが、アナログフロントエンド回路のアナログ信号処理に悪影響を与えないようにする実装技術が求められる。

（４）また、上述の（３）の場合、タイミングジェネレータからの各種の制御信号を、アナログフロントエンド回路、イメージセンサならびにモータドライバの各々に、きわめて効率的に供給する必要がある。

本発明は、このような考察に基づいてなされたものである。本発明の幾つかの態様によれば、アナログフロントエンド回路に他の回路の機能を積極的に取り込んでアナログフロントエンド回路の付加価値を向上させることができる。また、例えば、アナログフロントエンド回路が搭載される回路基板にイメージセンサやモータドライバを実装しようというニーズに容易に応えられるようになる。また、例えば、通信ケーブルの信号本数を削減し、スキャナ装置の小型化や薄型化を実現することもできる。

（１）本発明の集積回路装置の一態様では、イメージセンサからのアナログ画像信号に対して所定の信号処理を行ってアナログ画像信号を出力するアナログ信号処理部と、前記アナログ信号処理部からの前記アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換器と、複数の制御信号を生成して出力するタイミングジェネレータと、前記タイミングジェネレータが前記複数の制御信号の各々を生成するために必要な設定データを記憶する少なくとも一つのメモリと、を含み、前記タイミングジェネレータは、前記メモリのイメージセンサ用の設定データに基づいて、前記イメージセンサ用の制御信号を生成し、前記メモリのモータドライバ用の設定データに基づいて、前記イメージセンサと撮像対象物との相対的な位置関係を変化させるためのモータを駆動するモータドライバ用の制御信号を生成する。

アナログ信号処理部（従来のアナログフロントエンド回路に相当する）と、Ａ／Ｄ変換器と、タイミングジェネレータと、タイミングジェネレータが使用する設定データを記憶するメモリと、をワンチップ化したものである。タイミングジェネレータは、イメージセンサ用の制御信号（一般的にはアナログ信号処理部の制御信号とＡ／Ｄ変換器用の制御信号もこれに含まれるが、これに限定されるものではない）およびモータドライバ用の制御信号を生成する。従来、別個に用意されていた回路がワンチップ化されるために、スキャナ装置の小型化、薄型化が容易となる。また、タイミングジェネレータが内蔵されるため、各部に効率的に制御信号を供給することが可能となる。例えば、モータドライバを、集積回路装置と共に共通の回路基板に実装する場合であっても、タイミングジェネレータからの制御信号をモータドライバに最短距離で、かつ効率的に供給することが可能となる。また、タイミングジェネレータが使用する設定データを記憶したメモリを内蔵しているため、外付けのメモリを用意する必要がなく、この点でもスキャナ装置の小型化に有利である。また、上位装置としてのホスト基板と集積回路装置が実装されているサブ基板とを結ぶ通信線（例えば、フレキシブルフラットケーブル（ＦＦＣ））の信号本数を大幅に削減することができ、信号伝達の負担が軽減され、コストの削減が可能である。これらによって、コンパクトなスキャナが実現される。

（２）また、本発明の集積回路装置の他の態様では、前記タイミングジェネレータは、ホストから送られてくる基準タイミング信号をタイミング基準として、前記イメージセンサの駆動タイミングおよび前記モータドライバの駆動タイミングの各々を制御する。

この構成によれば、例えば、上位装置としてのホスト基板（ホスト）が、基準タイミング信号（スキャナ装置の動作制御の起点となり得る信号であり、本発明ではシフトパルストリガ（ＴＧＣＫ）と呼ぶが、その名称は問わない）を集積回路装置に供給すると、集積回路装置に内蔵されるタイミングジェネレータが、基準タイミング信号を起点として各種の制御信号を自律的に生成し、スキャナ装置の動作制御が開始される。したがって、上位装置としてのホスト基板が各種の制御信号を各部に供給する手間がなくなり、ホスト基板とサブ基板とを結ぶ通信線（例えば、フレキシブルフラットケーブル（ＦＦＣ））の信号本数を大幅に削減することができ、信号伝達の負担が軽減され、コストの削減が実現される。よって、コンパクトなスキャナが実現される。

（３）また、本発明の集積回路装置の他の態様では、前記タイミングジェネレータは、前記イメージセンサ用の設定データに含まれる前記基準タイミング信号を起点としたタイミング設定情報に基づいて、前記イメージセンサの受光部における蓄積電荷を転送部にシフトさせるシフトパルスを生成し、また、前記基準タイミング信号を起点とした前記タイミング設定情報に基づいて設定される駆動クロックの発生期間において、前記イメージセンサ用の前記駆動クロックを生成する。

タイミングジェネレータは、基準タイミング信号（例えばＴＧＣＫとする）に基づいて、シフトパルス（イメージスキャナの受光部の蓄積電荷を転送部にシフトさせる制御パルス）や、電荷を転送するための駆動クロック（例えば、ＳＮＣＫ（φ１，φ２）とする）を生成する。すなわち、メモリから読み出されるタイミング設定情報に基づき、基準タイミング信号（ＴＧＣＫ）を起点として、シフトパルスのタイミングが決定される。同様に、基準タイミング信号（ＴＧＣＫ）を起点として、イメージセンサの転送部に供給する駆動クロックの発生期間が定まる。そして、その駆動クロックの発生期間において、イメージセンサの転送部用の駆動クロック（ＳＮＣＫ）が生成され、また、これに同期して、アナログ信号処理部用の制御信号およびＡ／Ｄ変換器用の制御信号も生成される。

（４）また、本発明の集積回路装置の他の態様では、前記モータドライバ用インタフェースをさらに有し、前記タイミングジェネレータは、前記基準タイミング信号に同期したリクエスト信号により、前記メモリから前記モータドライバ用の設定データを読み出し、前記モータドライバ用インタフェースは、読み出された前記設定データに基づく転送データと、前記転送データを転送するための転送クロックと、前記転送データを取り込むタイミングを与えるモータストローブ信号と、を前記モータドライバに供給する。

基準タイミング信号（ＴＧＣＫ）を用いたモータ制御の態様を明らかとしたものである。タイミングジェネレータは、基準タイミング信号（ＴＧＣＫ）に同期したリクエスト信号によってメモリからモータドライバ用の設定データ（モータドライバにて、各種の制御信号を生成するために必要なデータ）を読み出す。モータドライバ用インタフェースは、例えば、メモリから読み出されたモータドライバ用の設定データと、同期クロックと、モータストローブ信号と、をモータドライバに供給する。その供給タイミングは、ホスト基板から与えられる基準タイミング信号（ＴＧＣＫ）と同期が確保されているため、結果的に、モータの回転は、基準タイミング信号（ＴＧＣＫ）を基準として制御されることになる。

（５）また、本発明の集積回路装置の他の態様では、前記タイミングジェネレータは、複数のモータドライバを制御すると共に、前記メモリから読み出した前記モータドライバ用の設定データに、前記複数のモータドライバのいずれかの識別情報を付加して、前記複数のモータドライバの各々に向けて出力する。

一つのタイミングジェネレータが複数のモータドライバに制御信号を与える場合に、別個の信号線路を介して各々のモータドライバに与えるのでは信号経路が複雑化して回路の簡素化の要請に反する。そこで、モータドライバ用の設定データ（共通データ）に、各モータドライバを識別する識別情報（ＩＤ）を付加し、そのデータを、共通の信号線路を介して各モータドライバに供給する。各モータドライバは、受信したデータに含まれる識別情報（ＩＤ）が自機を指定する場合に、受信したデータを利用してモータ駆動信号（相切換え信号）を生成する。これにより、信号線路を共用化でき、タイミングジェネレータが複数のモータを制御する際の負担が軽減され、回路構成も簡素化される。

（６）また、本発明の集積回路装置の他の態様では、第１の辺から、前記第１の辺に対向する第２の辺に向かう方向を第１の方向とし、前記第１の方向に垂直な方向を第２の方向とした場合に、前記アナログ信号処理部と、前記Ａ／Ｄ変換器と、前記ホストとの間のインタフェース処理を実行するホストインタフェースの各々は、前記第１の方向に沿って配置されており、前記タイミングジェネレータを含むロジック回路は、前記アナログ信号処理部の前記第２の方向側に配置されている。

集積回路装置における各部の好適なレイアウト態様を明らかとしたものである。すなわち、イメージセンサからのアナログ画像信号を受け取り、信号処理を施し、出力するアナログ信号処理系は、第１の方向（第１の辺から第２の辺に向かう方向）に整然と配置する。そして、アナログ信号処理系の配置方向に直交する方向（すなわち、左方向または右方向）側に、タイミングジェネレータを含むロジック回路部を配置する。このように、アナログ信号処理部系とロジック回路系とを完全に分離することによって、両者に必要な距離を確保したり、電磁的なシールドを設けたりすることが容易となる。また、アナログ信号処理部系は、通常、ＲＧＢ（赤緑青）の各色の信号処理回路が並列に配列されるが、アナログ信号処理系を第１の方向に沿って整然と配列することによって、ＲＧＢの各色の信号処理経路がどれも、直線的かつほぼ等距離で配置されることになり、各色について均等な信号処理を行い易くなる。また、アナログ信号処理部系の不要な折れ曲がりが生じにくいため、コンパクトなレイアウトを実現しやすい。

（７）また、本発明の集積回路装置の他の態様では、前記モータドライバ用の所定信号を出力するモータドライバ用インタフェースは、前記タイミングジェネレータの前記第２の方向側に設けられている。

モータドライバ用インタフェースを、タイミングジェネレータに対して第２の方向側に設けることによって、アナログ画像信号の入力方向や出力方向とは異なる方向からモータドライバ用の制御信号を取り出すことができるようになり、サブ回路基板上（実装基板上）におけるモータドライバ配置領域を、無理なく確保することができる。また、モータドライバ用インタフェースを、アナログ信号処理部からより遠くの位置に配置することによって、モータ駆動に伴うノイズがアナログ信号処理部に与える悪影響を低減することができる。

（８）また、本発明の集積回路装置の他の態様では、前記アナログ信号処理部および前記Ａ／Ｄ変換器と、前記ロジック回路との間に、ノイズ伝達防止用のシールド領域が設けられている。

アナログ信号処理部系とタイミングジェネレータを含むロジック回路系との間に、ノイズ防止用のシールド領域を設けることによって、アナログ信号処理部におけるロジックノイズによる影響を低減することができる。シールド領域は、例えば、接地配線であり、また、所定電位に固定されたウエル領域（不純物領域）であってもよい。また、パッケージにシールド構造を設けてもよい。

（９）また、本発明の集積回路装置の他の態様では、前記イメージセンサからのアナログ画像信号が入力される端子と、前記イメージセンサ用の制御信号を前記イメージセンサに向けて出力する端子は前記第１の辺に設けられ、前記ホストインタフェースからの信号を前記ホストに向けて出力する端子は、前記第２の辺に設けられる。

ホストに向けて出力される画像信号は周波数が極めて高い。したがって、ホスト用の端子が、アナログ画像信号を取り扱う端子の近傍にあったのでは、アナログ信号のノイズが増大してしまう可能性がある。よって、ホスト用の端子を第２の辺に設け、対向する第１の辺に、イメージセンサに関する信号（アナログの画像信号や制御信号等）の入出力端子を配置することによって、距離を十分に確保し、アナログ信号に対するノイズの影響を最小限化するものである。

（１０）また、本発明の集積回路装置の他の態様では、イメージセンサ用の制御信号を出力する端子の一部は前記第１の辺に沿って設けられ、その他の端子は、前記第１および第２の辺に垂直な第３の辺または第４の辺に沿って設けられる。

イメージセンサ（ＣＣＤセンサやＣＭＯＳセンサ）は、シフトレジスタを有することから一般に横長であり、また、蓄積電荷のシフトや転送には多数の制御信号を必要とすることから、イメージセンサ用の制御信号の出力端子を、集積回路装置の第１の辺だけに設けることには限界がある場合がある。そこで、第１の辺のほかに、第３の辺（または第４の辺）の一部にもイメージセンサ用の制御信号の出力端子部を設けるものである。これによって、限られたチップサイズを有効に利用して、無理なく、必要な数の出力端子を配置可能となる。

（１１）また、本発明の回路基板の一態様では、本発明の集積回路装置と、前記イメージセンサと、前記モータドライバと、が実装された回路基板である。

本発明の集積回路装置は、アナログ信号処理部と、Ａ／Ｄ変換回路と、各種の制御回路を生成するタイミングジェネレータがワンチップ化されたものである。よって、同一の実装基板（サブ回路基板）に、イメージセンサとモータドライバを効率的に搭載することも容易である。この回路基板は、コンパクトかつ高機能であり、通信線の信号本数の低減にも寄与する。したがって、スキャナの小型化、薄型化に貢献する。

（１２）また、本発明の回路基板の他の態様では、前記集積回路装置と前記モータドライバは、前記回路基板の表面に実装され、前記イメージセンサは前記回路基板の裏面に実装されている。

集積回路装置を回路基板の表面に実装し、イメージセンサを回路基板の裏面に実装することによって、最もコンパクトな回路基板を実現することができる。また、例えば、イメージセンサと集積回路装置とをスルーホールに埋め込まれた導体層を利用することによって、余分な配線を増やすことなく、両者を最短距離で接続することが可能となる。

（１３）また、本発明の電子機器は、本発明の集積回路装置と、前記集積回路装置からの制御信号によって制御されるイメージセンサと、少なくとも一つのモータドライバと、を有する回路基板と、前記少なくとも一つのモータドライバによって駆動される、前記イメージセンサと撮像対象物との相対的な位置関係を変化させるための少なくとも一つのモータと、前記集積回路装置から出力されるデジタル画像データを処理する画像処理部を有すると共に、前記集積回路装置に基準タイミング信号を与えるホスト基板と、を含む。

集積回路装置、イメージセンサならびにモータドライバを搭載する回路基板と、モータと、画像処理部を備えると共に基準タイミングを出力する上位装置としてのホスト基板と、を有する電子装置（スキャナ装置：コピー機やファックス複合機を含む）である。回路基板がコンパクトであり、各基板を結ぶ通信線（例えば、シリアル通信線）の信号本数も少なく、したがって、電子機器の小型化や薄型化を実現することができ、また、低コスト化が可能である。

このように、本発明の少なくとも一つの態様によれば、例えば、アナログフロントエンド回路に他の回路の機能を積極的に取り込んでアナログフロントエンド回路の付加価値を向上させることができる。また、例えば、アナログフロントエンド回路が搭載される回路基板にイメージセンサやモータドライバも実装しようというニーズに容易に応えられるようになる。また、例えば、通信ケーブルの信号本数を削減し、スキャナ装置の小型化や薄型化を実現することができる。

以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

（第１の実施形態）
（イメージスキャナの全体構成）
図１は、イメージスキャナ（本発明の電子機器の一例）の構成を示す図である。イメージスキャナには、コピー機やファックス複合機が含まれる。

図示されるように、イメージスキャナ３１０は、可動キャリッジ（以下、単にキャリッジという）３２０と、駆動装置３３０と、ホスト基板（ホスト）３７０と、を有する。載置台３１４上には、読み取り対象の原稿３１２が載置されている。

キャリッジ３２０は、可動ベルト（ＢＬ）上に固定されている。モータ３３２、主ローラ３３８ａ、副ローラ３３８ｂによって可動ベルト（ＢＬ）が移動すると、キャリッジ３２０も、原稿面の副走査方向に沿って移動する。

キャリッジ３２０は、光学系（読み取り光源３２６と、レンズ３２８とを含む）と、モータドライバ３５０と、回路基板（サブ基板）３３０と、を有する。サブ基板３３０は、ＣＣＤイメージセンサ（以下、ＣＣＤと記載する。なおＣＭＯＳイメージセンサでもよい）３４０と、本発明の集積回路装置（ＩＣ）３６０と、を有する。

集積回路装置（ＩＣ）３６０は、多機能化されたアナログフロントエンド回路（ＡＦＥ）を搭載している。すなわち、ＣＣＤ３４０の撮像信号（ＡＳ）に対して相関２重サンプリング（ＣＤＳ）やゲイン調整等のアナログ信号処理を行うアナログ信号処理部３６６（従来概念のＡＦＥに相当する部分）の他、Ａ／Ｄ変換器３６８と、入出力インタフェース（ＨＩＦ）３６９と、モータコントローラ３６４として機能する回路部分を含むタイミングジェネレータ（ＴＧ）３６２と、タイミング信号を発生させる基礎となる各種の設定データを記憶しているメモリ（例えばＳＤＲＡＭ）３６１と、を有する。

タイミングジェネレータ（ＴＧ）３６２は、モータドライバ３５０にモータクロック（ＭＣＬＫ）等を供給すると共に、ＣＣＤ３４０にシフトパルス（ＳＨ）や駆動クロックＳＮＣＫ（φ１，φ２系クロック）を供給する。また、タイミングジェネレータ（ＴＧ）３６２は、アナログ信号処理部３６６にサンプリングクロック（ＣＫ１，ＣＫ２）やクランプ信号（ＣＬＭＰ）を供給し、Ａ／Ｄ変換器３６８にタイミングクロック（ＡＤＣＫ）を供給する。

駆動装置３３０に含まれるモータ（例えばステッピングモータ）３３２は、モータドライバ３５０からの駆動信号によって駆動され、主ローラ３３８ａを回転させる。

ホスト基板（ホスト）３７０は、撮像画像の画像処理を行う画像処理部３７２と、イメージスキャナ３１０の動作タイミングを統括的に制御するＣＰＵ３７４と、メモリ３７６と、を有している。

サブ基板３３０とホスト基板３７０は、例えば、シリアル信号線（シリアルケーブル等）ＳＣによって、接続されている。シリアル信号線ＳＣを経由して、例えば、画像データ（ＳＤＡＴＡ），同期クロック（ＳＣＬＫ）が通信される。また、基準タイミング信号（シフトパルストリガ）ＴＧＣＫが、ホスト基板３７０からサブ基板３３０に与えられる。

基準タイミング信号（シフトパルストリガ）ＴＧＣＫは、タイミングジェネレータ（ＴＧ）３６２が上述の各種のタイミング制御信号を生成する際のタイミング基準を与える信号である。

従来のイメージセンサでは、ホスト基板３７０が、各部の動作を個別に制御する必要があったため、ホスト基板３７０の負担が大きく、また、ホスト基板３７０とサブ基板３３０との間の通信量が増大する。

これに対して、本発明のイメージセンサ３１０では、ホスト基板３７０が基準タイミング信号（シフトパルストリガ）ＴＧＣＫを与えるだけで、サブ基板３３０のタイミングジェネレータ３３０が自動的に各種のタイミング制御信号を生成して各部に供給するため、ホスト基板３７０の負担は大幅に軽減される。また、ホスト基板３７０とサブ基板３３０との間の通信量（シリアル信号線の信号本数）も減少する。

また、図１の集積回路装置には、Ａ／Ｄ変換器３６８と、モータコントローラ３６４（タイミングジェネレータ（ＴＧ）３６２の一部）が搭載され、アナログフロントエンド回路（ＡＦＥ）が多機能化されている。したがって、イメージスキャナ３１０の小型化、薄型化ならびに低コスト化が実現する。

（イメージセンサの構成例）
図２（Ａ），図２（Ｂ）は、イメージセンサの構成を示す図である。図２（Ａ）にＣＣＤ（イメージセンサ）３４０の構成例を示される。

図示されるように、ＣＣＤ３４０は、例えば３チャネルの赤（Ｒ）用センサ、緑（Ｇ）用センサ、青（Ｂ）用センサを含んでいる。各センサは、同じ構成を有している。

各色のセンサは、受光部２０２（２０２ａ〜２０２ｃ）と、転送ゲート２０４（２０４ａ〜２０４ｃ）と、転送部（シフトレジスタ)２０６（２０６ａ〜２０６ｃ）と、を含む。

受光部２０２（２０２ａ〜２０２ｃ）は、光電変換を行う複数の受光素子（フォトダイオード、画素）を含む。受光部２０２（２０２ａ〜２０２ｃ）の各受光素子（画素）は受光量に応じた電荷を生成して蓄積する。そして電荷蓄積に必要な所定の時間が経過した後にシフト信号ＳＨ（ＳＨ１〜ＳＨ３）がアクティブになり、転送ゲート２０４（２０４ａ〜２０４ｃ）がオンになる。これにより、蓄積電荷が、転送ゲート２０４（２０４ａ〜２０４ｃ）を介して転送部２０６（２０６ａ〜２０６ｃ）のシフトレジスタ（各受光素子に対応して設けられたシフトレジスタ）に転送される。

そして、各シフトレジスタに転送された蓄積電荷（画像信号）は２相の駆動クロックφ１、φ２（総称してＳＮＣＫという）に基づいて、隣接するシフトレジスタ間を転送されて行く。これにより転送部（シフトレジスタ）２０６（２０６ａ〜２０６ｃ）のＣＣＱ端子から、各受光素子の蓄積電荷に対応する画像信号がシリアルに出力される。

図１（Ｂ）は、転送部２０６（２０６ａ〜２０６ｃ）のデバイスの断面構造の一例を示す図である。半導体基板２１０上に転送電極ＰＡ１，ＰＡ２が設けられ、各転送電極は、駆動クロックＳＮＣＫ（２相クロックφ１，φ２）によって駆動される。これによって、半導体基板２１０の表面にポテンシャル井戸が形成され、そのポテンシャル井戸の深さが変化することによって、信号電荷が所定方向に転送される。

図３は、転送部（シフトレジスタ）の構成の他の例を示す図である。ＣＣＤの構成は図２（Ａ）に示されるものに限定されず、種々の変形が可能である。すなわち、図３では、奇数番目の画素用の転送ゲート２０４−１ならびに転送部２０６−１と、偶数番目の画素用の転送ゲート２０４−２ならびに転送部２０６−２と、が設けられている。なお、図３においても、Ｒ（赤）、Ｇ（緑）、Ｂ（青）画像の読み取り用の受光部、転送ゲート、転送部を設けることが望ましい。

（アナログ信号処理部の構成）

図４はアナログ信号処理部の回路構成を示す回路図である。なお、アナログ信号処理部３６６は、図４の構成に限定されず、その構成要素の一部を省略するなどの種々の変形実施が可能である。

アナログ信号処理部３６６は、Ｒ用、Ｇ用、Ｂ用のクランプ回路ＣＬＰＲ、ＣＬＰＧ、ＣＬＰＢを含む。これらのクランプ回路ＣＬＰＲ、ＣＬＰＧ、ＣＬＰＢは、Ｒ、Ｇ、Ｂの画像信号のレベルを、クランプレベル設定回路２２により設定されたクランプレベルにクランプする回路である。クランプタイミングは、タイミングジェネレータ（ＴＧ）３６２からの制御信号（ＣＬＭＰ）によって決定される。

また、アナログ信号処理部３６６は、Ｒ用、Ｇ用、Ｂ用のオフセット調整回路ＯＦＳＲ、ＯＦＳＧ、ＯＦＳＢ）を含む。これらの各オフセット調整回路（ＯＦＳＲ、ＯＦＳＧ、ＯＦＳＢは、Ｒ用、Ｇ用、Ｂ用のＤ／Ａ変換器（ＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢ）や、アナログの加算回路（ＡＤＤＲ、ＡＤＤＧ、ＡＤＤＢを）含む。そしてオフセット調整レジスタ２４に設定されたオフセット調整データに基づいて、オフセット調整が行われる。

また、アナログ信号処理部３６６は、Ｒ用、Ｇ用、Ｂ用の相関二重サンプリング回路（ＣＤＳＲ、ＣＤＳＧ、ＣＤＳＢ）を含む。サンプリングタイミングは、タイミングジェネレータ（ＴＧ）３６２からのサンプリングクロック（ＣＫ１，ＣＫ２）によって決定される。

また、Ｒ用、Ｇ用、Ｂ用のゲイン調整アンプＰＧＡＲ、ＰＧＡＧ、ＰＧＡＢが含まれる。これらのゲイン調整アンプ（ＰＧＡＲ、ＰＧＡＧ、ＰＧＡＢ）は、ゲイン調整レジスタ２６に設定されたゲイン調整データに基づいて、ゲイン調整を行う。

また、アナログ信号処理部３６６はマルチプレクサＭＵＸを含む。このようなマルチプレクサＭＵＸを設ければ、高速なＡ／Ｄ変換器３６８を用いて、Ｒ、Ｇ、Ｂの画像信号を時分割でＡ／Ｄ変換することが可能になる。

（タイミングジェネレータによるタイミング生成の概要）
図５は、タイミングジェネレータによる各種のタイミング制御信号の生成の概要を説明するための図である。図５において、図１と共通の部分には同じ参照符号を付してある。

図５に示すように、集積回路装置（ＩＣ：ＡＦＥ回路内蔵）に含まれるタイミングジェネレータ（ＴＧ）４３０は、ＣＣＤ（及びＡＦＥ）制御信号生成回路４１０と、シフトパルス生成回路４２０と、モータコントローラ（モータ駆動信号生成回路）４３０と、を有する。

また、メモリ３６１には、各種のタイミング制御信号を生成する基礎となる設定データ、すなわち、ＣＣＤ設定パターン４０１と、シフトパルス設定パターン４０３と、モータ設定パターン４０５と、が含まれる。

タイミングジェネレータ（ＴＧ）４３０には、ホスト基板（ホスト）３７０からの基準タイミング信号ＴＧＣＫ（シフトパルストリガ）が与えられる。なお、ＴＧＣＫは、集積回路装置３６０に備わるインタフェース（ＨＩＦ）を経由してタイミングジェネレータ（ＴＧ）３６２に入力される。

タイミングジェネレータ（ＴＧ）は、その基準タイミング信号ＴＧＣＫ（シフトパルストリガ）をタイミング基準として用いて、各種の制御信号を生成する。したがって、ホスト基板３７０は、ＴＧＣＫを、サブ基板３３０に搭載されるタイミングジェネレータ（ＴＧ）に送出するだけでよく、上位装置としてのホスト基板３７０の負担は大幅に軽減され、通信量も低減される。

ＣＣＤ（及びＡＦＥ）制御信号生成回路４１０は、ＴＧＣＫに同期してメモリ３６１からＣＣＤ設定パターン４０１を読み出し、読み出されたＣＣＤ設定パターン４０１に基づいて、ＳＮＣＫ（φ１，φ２），クランプ信号（ＣＰ），リセット信号（ＲＳ），Ａ／Ｄ変換器用のタイミングクロック（ＡＤＣＫ），サンプリングクロック（ＣＫ１，ＣＫ２），クランプ信号（ＣＬＭＰ）の各々を生成する。

シフトパルス生成回路４２０は、ＴＧＣＫに同期してメモリ３６１からシフトパルス設定パターン４０３を読み出し、読み出されたシフトパルス設定パターン４０３に基づいて、シフトパルスＳＨ（ＳＨ１〜ＳＨ３）を生成する。

モータコントローラ４３０は、ＴＧＣＫに同期して、アドレス（ＡＤＲ）と、設定データの読出しのためのリクエスト（ＲＥＱ）とをメモリ３６１に向けて送出する。そのリクエスト（ＲＥＱ）に対応して、メモリ３６１は、アクナリッジ（ＡＣＫ）とテーブルデータ（モータ設定データ）をモータコントローラ４３０にリターンする。

モータコントローラ４３０は、読み出されたテーブルデータ（モータ設定データ）に基づいて、モータデータ（ＭＤＡＴＡ）、モータクロック（ＭＣＬＫ）、モータストローブ信号（ＭＳＴＲＢ）を生成する。モータドライバ３５０は、２相の駆動信号（Ａ相，Ｂ相の駆動信号）をステッピングモータ（Ｍ）３３２に供給する。

ＳＮＣＫ（φ１，φ２），クランプ信号（ＣＰ），リセット信号（ＲＳ），Ａ／Ｄ変換器用のタイミングクロック（ＡＤＣＫ），サンプリングクロック（ＣＫ１，ＣＫ２），クランプ信号（ＣＬＭＰ），ＳＨ（ＳＨ１〜ＳＨ３），ＭＤＡＴＡ，ＭＣＬＫ，ＭＳＴＲＢの各々は、集積回路装置３６０の入出力インタフェース（ＭＤＩＦ：このＭＤＩＦはモータドライバインタフェースを兼用する）を経由して、ＣＣＤ（イメージセンサ）３４０またはモータドライバ３５０に供給される。また、ＡＤＣＫは、集積回路装置３６０内の信号線を経由してＡ／Ｄ変換器３６８に供給され、また、ＣＫ１，ＣＫ２，ＣＬＭＰは、アナログ信号処理部３６６に供給される。

アナログ信号処理部３６６は、各色（Ｒ，Ｇ，Ｂ）毎の信号処理系ＫＲ，ＫＧ，ＫＢを有し、各々の信号処理系は、ＣＣＤ３４０からのカラー画像信号に対してアナログ信号処理を実行する。アナログ信号処理部３６６の出力信号はＡ／Ｄ変換器３６８によってデジタル画像信号に変換される。デジタル画像信号ＩＤＡＴＡは、入出力部（Ｉ／Ｏ）３６９から出力される。

（シフトパルス（ＳＨ）の生成タイミングとデータ転送タイミング）
図６は、ＣＣＤ用のシフトパルス（ＳＨ）の生成方式を説明するための図である。図５のＣＣＤ設定パターン４０１には、図６に示されるように、基準タイミング信号ＴＧＣＫ（シフトパルストリガー）を基準としたシフトパルス（ＳＨ）の生成タイミングを決定するデータ（Ｔ１，Ｔ２，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０）が含まれている。

図６において、時刻ｔ１にＴＧＣＫが入力されると、期間Ｔ２経過後の時刻ｔ２から期間Ｔ３経過後の時刻ｔ３において、各色のシフトパルス（ＳＨ１〜ＳＨ３）が生成される。以下同様に、例えば、期間Ｔ６経過後の時刻ｔ５において２発目のＳＨ１が生成され、期間Ｔ８経過後の時刻ｔ６において２発目のＳＨ２が生成され、期間Ｔ１０経過後の時刻ｔ７において２発目のＳＨ３が生成される。

また、ＴＧＣＫの入力タイミングｔ１を基準として、ＣＣＤにおける画素データの転送期間が決定される。すなわち、期間Ｔ３経過後の時刻ｔ３から期間Ｔ５経過後の時刻ｔ４が、例えば、画素１〜画素３０００のデータ転送期間となる。同様に、期間Ｔ１１経過後の時刻ｔ８から時刻ｔ９までが、例えば、画素３００１〜画素６０００のデータ転送期間となる。画素データの転送期間において、ＴＧＣＫに同期したＣＣＤ転送制御信号ＳＮＣＫ（φ１，φ２）によって、画像データが順次、シフトレジスタ上を転送される。基準タイミング信号であるＴＧＣＫを起点として画像転送期間が決まり、その画像転送期間においてＴＧＣＫに同期したＳＮＣＫによって画像データが転送されることから、結果的に、画像データの転送は、ＴＧＣＫに同期して実行されることになる。

（ＣＣＤパターンメモリの具体的なデータ構成）
図７は、ＣＣＤパターンメモリ４０１の具体的なデータ構成を示す図である。図示されるように、アドレス（０ｘ００〜０ｘ０Ｆ）に対応して内部ステート０〜１５が設定されている。内部ステート０〜１５毎に、アナログ信号処理部用制御信号（ＣＫ１，ＣＫ２，ＡＤＣＫ）を発生させるためのパターンデータと、ＣＣＤ用制御信号（φ１，φ２，ＣＰ，ＲＳ）を発生させるためのパターンデータが設定されている。

内部ステート０から内部ステート１５の順に設定データが読み出され、次の周期でも、再度、内部ステート０から内部ステート１５の順に設定データが読み出される。内部ステート０から内部ステート１５の各設定データの全部を読み出すまでの期間が、１画素期間に対応する。

なお、各内部ステートに対応する“０”は、生成されるタイミング制御信号のレベルがローレベルであることを示し、“１”は、生成されるタイミング信号のレベルがハイレベルであることを示す。

（制御信号の信号波形）

内部ステートの値が０〜１５の順にインクリメントされる毎に、メモリ３６１の各アドレスから、設定データが読み出され、読み出された設定データに基づいて、アナログ信号処理部用制御信号（ＣＫ１，ＣＫ２，ＡＤＣＫ）やＣＣＤ用制御信号（φ１，φ２，ＣＰ，ＲＳ）が生成される。

図８は、読み出された設定データ（図７のデータ）に基づいて生成されるアナログ信号処理部用制御信号（ＣＫ１，ＣＫ２，ＡＤＣＫ）ならびにＣＣＤ用制御信号（φ１，φ２，ＣＰ，ＲＳ）の信号波形を示す図である。

例えば、図７の「内部ステート０」のデータパターンは、右から順に（１１１１１１１１０１００１０）となっているが、データ“１”のときは信号レベルはハイレベルとなり、“０”のときは、信号レベルはローレベルとなる。この規則を内部ステート０から内部ステート１５の各々に対して適用すると、図８に示されるような、１画素分の各種の信号波形が生成される。次の１画素分の信号波形も同様に生成される。

図９は、イメージセンサに供給される制御信号（ＳＨ，φ１、φ２，ＲＳ，ＣＰ）の信号波形を模式的に示す図である。これらの信号は、図６で説明したように、基準タイミング信号（ＴＧＣＫ）をタイミング基準として生成されている。

次に、撮像された画像信号の出力順について簡単に説明する。図１０は、画像信号の出力順序を説明するための図である。

図１０のＣ１に示すように空送りが行われ、次にＣ２に示すように黒基準画素（オプティカルブラック、光シールド出力）の画像信号が出力される。そしてＣ３に示すように無効画素の画像信号が出力され、その後にＣ４に示すように白画素（有効画素）の画像信号が出力され、Ｃ５に示すように無効画素の画像信号が出力される。

（モータ制御動作の概要とモータ制御信号の生成）
次に、モータ制御動作の概要とモータ制御信号の生成について説明する。図１１は、モータ制御動作の概要を説明するための図である。

図示されるように、時刻ｔ２０にタイミングジェネレータＴＧ（３６２）にシフトパルストリガ（ＴＧＣＫ）が入力されると、時刻ｔ２１にモータが回転し始める。モータ（Ｍ）３３２には、モータ自体の回転位置を検出するためのホール素子（不図示）が設けられており、そのホール素子から相切換タイミング信号が周期的に得られる。

この相切換タイミング信号は、例えば、ホスト基板３７０に常時、入力される。したがって、ホスト基板３７０に搭載されるＣＰＵ３７４は、モータ（Ｍ）３３２の回転状況を監視することができる。

時刻ｔ２０〜時刻ｔ２２の期間はモータの加速期間であり、この期間では、相切換タイミング信号とシフトパルストリトリガ（ＴＧＣＫ）は同期していない。時刻ｔ２２〜時刻ｔ２５の期間は定速期間である。時刻ｔ２２において、ホスト基板３７０は、例えばＰＬＬ（フェーズロックドループ）を用いて、シフトパルストリガ（ＴＧＣＫ）を相切換信号に同期させる（つまり、ＴＧＣＫと相切換のタイミング合わせを実行する）。これによって、時刻ｔ２０〜時刻ｔ２５の期間では、モータ（Ｍ）３３２の回転位相を、シフトパルストリガ（ＴＧＣＫ）のタイミングによって制御することができる。

時刻ｔ２２〜時刻ｔ２３の期間はモータ回転の安定化期間である。時刻ｔ２３にリードイネーブル（ＲＥ）がアクティブとなり、原稿３１２（図１参照）の読み取りが開始される。原稿の読み取りは時刻ｔ２４に終了する。

時刻ｔ２５〜時刻ｔ２６の期間は、モータ（Ｍ）３３２の減速期間であり、時刻ｔ２６にモータ（Ｍ）３３２は停止する。

次に、タイミングジェネレータ（ＴＧ）３６２によるモータ制御信号の生成について説明する。図１２は、モータコントローラ３６４（タイミングジェネレータ（ＴＧ）の一部）によるモータ制御信号の生成について説明するための図である。図１３は、モータコントローラから出力される各種信号（モータクロック、モータテーブルデータ、モータストローブ信号）のタイミングチャートである。

図１２に示されるように、メモリ３６１内には、モータ設定パターン４０５が記憶されている。モータ設定パターン４０５は、アドレス（ＡＤＲ）に対応してモータテーブルデータ（モータの２相駆動信号（Ａ相，Ｂ相）に関するデータを含む）が設定されている。モータテーブルデータは、モータ（Ｍ）３３２用の設定データのことであり、以下、モータテーブルデータという。

例えば、アドレス（ＡＤＲ）８０には、“００００１１１１０００００００１”と、Ａ相データ“１００．００”と、Ｂ相データ“０．００”が設定されている。

モータコントローラ３６４は、シフトパルストリガ（ＴＧＣＫ）に同期して、メモリ３６１に対してリクエスト（ＲＥＱ）とアドレス（ＡＤＲ）を与える。メモリ３６１は、アクナリッジ（ＡＣＫ）とモータテーブルデータ（ＭＤＡＴＡ）を、モータコントローラ３６４に向けて送出する。

モータコントローラ３６４は、シフトパルストリガ（ＴＧＣＫ）に同期して、モータテーブルデータ（ＭＤＡＴＡ）を、モータクロック（同期クロック）およびモータストローブ信号（ＭＳＴＲＢ：モータドライバ３５０がモータ設定データを取り込むタイミングを与える信号）と共にモータドライバ３５０に与える。

図１３のタイミングチャートに示されるように、例えば、ＭＣＬＫの周波数は１ＭＨｚまたは３ＭＨｚであり、モータテーブルデータ（ＭＤＡＴＡ）は、モータクロック（ＭＣＬＫ）に同期して順次、出力される。先頭のモータテーブルデータは時刻ｔ１０に出力される。また、モータストローブ信号（ＭＳＴＲＢ）は時刻ｔ１１においてアクティブとなり、このタイミングで、モータテーブルデータ（ＭＤＡＴＡ）がモータドライバ３５０に取り込まれる。

モータドライバ３５０は、モータストローブ信号（ＭＳＴＲＢ）に従ってモータテーブルデータ（ＭＤＡＴＡ）を取り込み、２相のモータ駆動信号（Ａ相駆動信号，Ｂ相駆動信号）を生成し、モータ（Ｍ）３３２を駆動する。

以上説明したモータ制御の手順をまとめると、図１４に示すようになる。図１４は、モータの制御手順を説明するための図である。

図示されるように、モータの加速期間では、例えば、モータコントローラ３６４が出力するリクエスト（ＲＥＱ）１Ａとアドレス（ＡＤＲＲ）１Ｂに対応して、メモリ３６１からアクナリッジ（ＡＣＫ）１Ｃと、モータテーブルデータ（ＭＤＡＴＡ）１Ｄがリターンされる。これに基づいて、２相のモータ駆動信号（Ａ相駆動信号，Ｂ相駆動信号）が生成される。以下同様の処理が繰り返さされる。

定速期間でも同様に、例えば、モータコントローラ３６４が出力するリクエスト（ＲＥＱ）２Ａとアドレス（ＡＤＲＲ）２Ｂに対応して、メモリ３６１からアクナリッジ（ＡＣＫ）２Ｃと、モータテーブルデータ（ＭＤＡＴＡ）２Ｄがリターンされる。

以後、同じモータテーブルデータ（ＭＤＡＴＡ）２Ｄが周期的に、モータコントローラ３６４からモータドライバ３５０に与えられる。モータドライバ３５０は、モータテーブルデータ（ＭＤＡＴＡ）に基づいて、２相のモータ駆動信号（Ａ相駆動信号，Ｂ相駆動信号）を生成する。

（集積回路装置のレイアウト）
次に、サブ基板３３０に搭載される集積回路装置（アナログフロントエンド回路ＡＦＥを搭載するＩＣ）３６０の好ましいレイアウト構成について説明する。

図１５は、集積回路装置（アナログフロントエンド回路ＡＦＥを搭載するＩＣ）の具体的なレイアウト例を示す図である。図１５において、前掲の図面と同じ部分には同じ参照符号を付してある。集積回路装置（ＩＣ）３６０に集積される主要な構成要素は、図１に示された構成要素と同じである。

集積回路装置ＩＣ３６０は、サブ基板３３０の表面に実装され、サブ基板３３０の裏面には、ＣＣＤ（イメージセンサ）が接続されている。これによって、ＩＣとＣＣＤを、最もコンパクトに一つの回路基板に集積することができる。なお、サブ基板の断面構造は、図１７を用いて後述する。

集積回路装置（ＩＣ）３６０は、複数の端子（Ｐ１〜Ｐ３，Ｐ４〜Ｐ６，Ｐ７〜Ｐ１２，ＩＮ１〜ＩＮ３）を有する。また、集積回路装置（ＩＣ）３６０は、ホスト基板３７０との間の通信のために、ホストインタフェース（ＨＩＦ）３６９を有している。また、モータドライバ３５０との間の通信のために、モータインタフェース（ＭＤＩＦ）を有している。

また、サブ基板３３０には、ホスト基板３９０との通信に用いるシリアル通信線を接続するためのコネクタ３９０と、モータドライバ３５０と、が搭載されている。

ここで、集積回路装置（ＩＣ）の下側の辺を第１の辺（ＳＡ１）とし、対向する上辺を第２の辺（ＳＡ２）とし、第１および第２の辺（ＳＡ１，ＳＡ２）に直交する左辺を第３の辺（ＳＡ３）とし、第１および第２の辺（ＳＡ１，ＳＡ２）に直交し、かつ第３の辺に対向する右辺を第４の辺（ＳＡ４）とする。

また、第１の辺（ＳＡ１）から第２の辺（ＳＡ２）に向かう方向を第１の方向（ＤＡ１）とし、第１の方向（ＤＡ１）に直交する方向を第２の方向（ＤＡ２、ＤＡ３）とする。ここでは便宜上、第２の方向のうち、左に向かう方向をＤＡ２とし、右に向かう方向をＤＡ３とする。

集積回路装置（ＩＣ）３６０は、ノイズ伝達防止用のシールド領域として機能するグランド配線（ＮＳ）によって、左右に分離されており、右側の領域には、アナログ信号処理部３６６と、Ａ／Ｄ変換器３６８と、ホストインタフェース（ＨＩＦ）と、が第１の方向（ＤＡ１方向）に配置されている。

また、グランド配線（ＮＳ）の左側の領域には、タイミングジェネレータ（ＴＧ）およびメモリ３６１を含むロジック回路３６７が配置されている。

モータコントローラ３６４は、第３の辺（ＳＡ３）側に配置されており、上記のモータ制御信号（ＭＣＬＫ，ＭＤＡＴＡ，ＭＳＴＲＢ）は、ＤＡ２方向に配置されているモータドライバ３５０に向けて、ＤＡ２方向に出力される。

また、ＣＣＤ（イメージセンサ）３４０との通信に用いられる端子（Ｐ１〜Ｐ３）は、第１の辺（ＳＡ１）に沿って設けられている。ただし、ＣＣＤ（イメージセンサ）３４０との通信に用いられる他の端子（Ｐ４〜Ｐ６）は、第３の辺（ＳＡ３）の一部に沿って配置されている。ＣＣＤ（イメージセンサ）３４０の端子数が多いため、信号線数も必然的に多くなる。したがって、第１の辺（ＳＡ１）だけに端子を配置するのでは、配置できる端子数に限界があるため、一部の端子を、第３の辺（ＳＡ１）の一部に沿っても配置したものである。これによって、多くの端子を、余分なスペースを増やすことなく配置することが可能となる。

（第２の実施形態）
本実施形態では、集積回路装置およびサブ基板のレイアウトの特徴について説明する。

図１６は、集積回路装置（およびサブ基板）のレイアウトの特徴を説明するための図である。図１６において、特徴的な構成については、（１）から（８）の符号を付してある。

（１）アナログ信号処理を行う回路ブロック（アナログ信号処理部３６６，Ａ／Ｄ変換器３６８，ホストインタフェース（ＨＩＦ））は、ロジック回路３６７から分離される共に、ＳＡ１方向に沿って直線的に配列されている。このレイアウトによれば、各回路とロジック回路３６７との間の距離を十分にとり易く、また、ノイズ伝達防止用のシールド領域（ＮＳ）を設けることも容易である。これによって、ロジックノイズの影響を軽減することができる。また、ＲＧＢの各色に関する信号の配線がどれも直線的であり、かつ、配線長を同じように揃え易くなる。したがって、各色の信号遅延量を揃えることができる。

（２）ロジック回路３６７が、アナログ信号処理を行う回路ブロックから分離されて集中的に配置されている。これによって、ロジックノイズがアナログ信号処理部に与える影響を低減することができる。

（３）シールド領域（ＮＳ）が設けられている。これによって、電磁ノイズを吸収することができ、ロジックノイズがアナログ信号処理部に与える影響を軽減することができる。

（４）モータインタフェース（ＭＤＩＦ）を第３の辺（ＳＡ３）に設けることによって、アナログ画像信号やデジタル画像信号の入出力端子の配置スペースを奪うことなく、無理なくモータインタフェース（ＭＤＩＦ）を配置することができる。また、モータインタフェース（ＭＤＩＦ）をアナログ信号処理部３６６から遠い位置に設けることができ、したがって、モータ駆動に伴うノイズがアナログ信号処理部３６６に悪影響を与えにくくすることができる。

（５）コネクタ３９０は、端子（Ｐ７〜Ｐ１２）に対向して設けられている。端子（Ｐ７〜Ｐ１２）とコネクタ３９０とを結ぶ配線の距離を最小限化することができる。また、コネクタを介して通信される画像信号の周波数は極めて高いため、高周波ノイズが生じる可能性がないとはいえない。コネクタ３９０は、ロジック回路３６７から離れて配置されている。よって、ロジック回路３６７は、高周波ノイズの影響を受けにくいと言える。

（６）モータドライバ３５０は、集積回路装置３６０からみて、ＤＡ２方向に配置されている。モータドライバ３５０は高電力のＩＣであり、電磁ノイズが生じ易い。モータドライバ３５０がアナログ信号処理系から離れて配置されていることによって、アナログ信号処理系は、電磁ノイズの影響を受けにくいと言える。

（７）ＣＣＤ（イメージセンサ）３４０との通信に用いられる端子（Ｐ１〜Ｐ３）は、第１の辺（ＳＡ１）に沿って設けられており、他の端子（Ｐ４〜Ｐ６）は、第３の辺（ＳＡ３）の一部に沿って配置されている。ＣＣＤ（イメージセンサ）３４０の端子数が多いため、信号線数も必然的に多くなる。したがって、第１の辺（ＳＡ１）だけに端子を配置するのでは、配置できる端子数に限界があるため、一部の端子を、第３の辺（ＳＡ１）の一部に沿っても配置したものである。これによって、多くの端子を、余分なスペースを増やすことなく配置することが可能となる。

（８）ＣＣＤ（イメージセンサ）３４０は、サブ基板（回路基板）３３０の裏面に配置されているため、回路基板のスペースを最も効率的に利用することができる。よって、最もコンパクトな回路基板（サブ基板３３０）を実現することができる。

以上の説明では、アナログ信号処理部３６６がチップの右側に配置され、ロジック回路３６７がチップの左側に配置されていることを前提としているが、これに限定されるものではなく、両者の位置関係を入れ替えることもできる。この場合には、上述の説明において、例えば、第３の辺（ＳＡ３）となっている部分を、第４の辺（ＳＡ４）に適宜、置き換えればよい。

図１７は、ＩＣとＣＣＤが実装された状態のサブ基板３３０の断面構造を示す図である。基板本体５００の表面には、集積回路装置（ＡＦＥを搭載するＩＣ）３６０と、モータドライバ３５０と、コネクタ３９０と、が実装されている。ＩＣ３６０とモータドライバ３５０は配線ＡＬ１で接続されている。ＩＣ３６０とコネクタ３９０は配線ＡＬ２で接続されている。

また、基板本体５００の裏面には、ＣＣＤ（イメージセンサ）３４０が実装されている。ＩＣ３６０とＣＣＤ（イメージセンサ）３４０とは、基板本体５００を貫通して設けられたスルーホールＴＨ１〜ＴＨ３に埋め込まれた導体層を介して接続されている。

（第３の実施形態）
本実施形態では、複数のモータを駆動する場合における、モータコントローラからモータドライバへの制御信号（ＭＣＬＫ，ＭＤＡＴＡ，ＭＳＴＲＢ）の伝達方式について説明する。

図１８は、ＡＤＦ（自動原稿供給装置）を有するイメージスキャナの要部構成を示す図である。前掲の実施形態（図１）のイメージスキャナは、ＣＣＤを原稿面に沿って移動させていたが、本実施形態（図１８）のイメージスキャナでは、ＡＤＦを用いて原稿を移動させ、その移動の途中で原稿面を読み取る。いずれの場合も、モータは、原稿（読み取り対象）とＣＣＤ（イメージセンサ）との相対的な位置関係を変化させているという点で共通している。

原稿トレイ８００にセットされている原稿は、給紙ローラ８０２，８０４によって、図中の点線の矢印の方向に搬送される。給紙ローラ８０２，８０４は各々、モータＭ１，Ｍ２（参照符号３３２ａ，３３３２ｂ）によって駆動される。

図１８のイメージスキャナには、図１７に示した断面構造をもつサブ基板が設けられている。光源８２０からの反射光がレンズ３０で集光され、ＣＣＤ（イメージセンサ）３４０の受光面に結像する。読み取られた原稿は、収納トレイ８４０に収納される。

図１９（Ａ），図１９（Ｂ），図１９（Ｃ）は、モータコントローラが、複数のモータドライバの各々にモータ制御信号を与える方法を説明するための図である。

図１９（Ａ）は、最も単純な通信形態を示している。モータコントローラ３６４とモータドライバ３５０−１との間に３本の信号線（Ｌ１〜Ｌ３：各々、ＭＣＬＫ，ＭＤＡＴＡ，ＭＳＴＲＢを伝達するための信号線である）が設けられ、モータドライバ３５０−２との間に、同様に３本の信号線（Ｌ４〜Ｌ６）が設けられている。しかし、この通信形態では、信号線数が増大し、コスト高となる。

図１９（Ｂ）では、モータコントローラ３６４は、２つのモータドライバ３５０−１３５０−２の各々に、共通の信号線（Ｌ１〜Ｌ３）を用いて、モータ制御信号（ＭＣＬＫ，ＭＤＡＴＡ，ＭＳＴＲＢ）を供給する。

各モータドライバ３５０−１，３５０−２には、識別番号（ＩＤ）が予め付与されている。ここでは、モータドライバ３５０−１の識別番号（ＩＤ）を“０”とし、モータドライバ３５０−２の識別番号（ＩＤ）を“１”とする。

モータコントローラ３６４は、モータテーブルデータ（ＭＤＡＴＡ）の送信の際、ＭＤＡＴＡの先頭に識別番号（ＩＤ）を付加して送信する。図１９（Ｃ）では、時刻ｔ３０に識別番号（ＩＤ）が送信され、続いて、時刻ｔ３１にモータテーブルデータ（ＭＤＡＴＡ）が送信される。

識別番号（ＩＤ）が“０”であった場合、モータドライバ３５０−１は、ＭＣＬＫに同期して送られてくるＭＤＡＴＡをバッファリングし、モータストローブ信号（ＭＳＴＲＢ）のタイミングでバッファリングしたデータを取り込む。

図１９（Ｂ），図１９（Ｃ）の通信形態を採用することによって、モータコントローラとモータドライバとの間の信号線数を削減し、低コスト化を図ることができる。

このように、本発明の少なくとも一つの実施形態によれば、例えば、アナログフロントエンド回路に他の回路の機能を積極的に取り込んでアナログフロントエンド回路の付加価値を向上させることができる。また、例えば、アナログフロントエンド回路が搭載される回路基板にイメージセンサやモータドライバも実装しようというニーズに容易に応えられるようになる。また、例えば、通信ケーブルの信号本数を削減し、スキャナ装置の小型化や薄型化を実現することができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。

例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またアナログフロントエンド回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

イメージスキャナ（本発明の電子機器の一例）の構成を示す図図２（Ａ），図２（Ｂ）は、イメージセンサの構成を示す図転送部（シフトレジスタ）の構成の他の例を示す図アナログ信号処理部の回路構成を示す回路図タイミングジェネレータによる各種のタイミング制御信号の生成の概要を説明するための図ＣＣＤ用のシフトパルス（ＳＨ）の生成方式を説明するための図ＣＣＤパターンメモリの具体的なデータ構成を示す図読み出された設定データに基づいて生成されるアナログ信号処理部用制御信号ならびにＣＣＤ用制御信号の信号波形を示す図イメージセンサに供給される制御信号の信号波形を模式的に示す図画像信号の出力順序を説明するための図モータ制御動作の概要を説明するための図モータコントローラによるモータ制御信号の生成について説明するための図モータコントローラから出力される各種信号（モータクロック、モータテーブルデータ、モータストローブ信号）のタイミングチャートモータの制御手順を説明するための図集積回路装置（アナログフロントエンド回路ＡＦＥを搭載するＩＣ）の具体的なレイアウト例を示す図集積回路装置（およびサブ基板）のレイアウトの特徴を説明するための図ＩＣとＣＣＤが実装された状態のサブ基板の断面構造を示す図ＡＤＦ（自動原稿供給装置）を有するイメージスキャナの要部構成を示す図図１９（Ａ），図１９（Ｂ），図１９（Ｃ）は、モータコントローラが、複数のモータドライバの各々にモータ制御信号を与える方法を説明するための図

符号の説明

３１０イメージスキャナ(電子機器)、３１２原稿、３１４載置台、
３２０キャリッジ、３２６光源、３２８レンズ、３３０サブ基板、
３３２モータ３３８ａ主ローラ、３３８ｂ副ローラ、
３４０ＣＣＤ（イメージセンサ）、３５０モータドライバ、
３６０ＡＦＥを搭載するＩＣ、３６１メモリ、３６２タイミングジェネレータ、
３６４モータコントローラ、３６６アナログ信号処理部、
３６８Ａ／Ｄ変換器、３６９ホストインタフェース（ＨＩＦ）、
３７０ホスト基板、３７２画像処理部、３７４ＣＰＵ、３７６メモリ

Claims

イメージセンサからのアナログ画像信号に対して所定の信号処理を行ってアナログ画像信号を出力するアナログ信号処理部と、
前記アナログ信号処理部からの前記アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換器と、
複数の制御信号を生成して出力するタイミングジェネレータと、
前記タイミングジェネレータが前記複数の制御信号の各々を生成するために必要な設定データを記憶する少なくとも一つのメモリと、を含み、
前記タイミングジェネレータは、
前記メモリのイメージセンサ用の設定データに基づいて、前記イメージセンサ用の制御信号を生成し、
前記メモリのモータドライバ用の設定データに基づいて、前記イメージセンサと撮像対象物との相対的な位置関係を変化させるためのモータを駆動するモータドライバ用の制御信号を生成する、
ことを特徴とする集積回路装置。
請求項１記載の集積回路装置であって、
前記タイミングジェネレータは、
ホストから送られてくる基準タイミング信号をタイミング基準として、前記イメージセンサの駆動タイミングおよび前記モータドライバの駆動タイミングの各々を制御することを特徴とする集積回路装置。
請求項１または請求項２記載の集積回路装置であって、
前記タイミングジェネレータは、
前記イメージセンサ用の設定データに含まれる前記基準タイミング信号を起点としたタイミング設定情報に基づいて、前記イメージセンサの受光部における蓄積電荷を転送部にシフトさせるシフトパルスを生成し、
また、前記基準タイミング信号を起点とした前記タイミング設定情報に基づいて設定される駆動クロックの発生期間において、前記イメージセンサ用の前記駆動クロックを生成することを特徴とする集積回路装置。
請求項１または請求項２記載の集積回路装置であって、
前記モータドライバ用インタフェースをさらに有し、
前記タイミングジェネレータは、前記基準タイミング信号に同期したリクエスト信号により、前記メモリから前記モータドライバ用の設定データを読み出し、
前記モータドライバ用インタフェースは、読み出された前記設定データに基づく転送データと、前記転送データを転送するための転送クロックと、前記転送データを取り込むタイミングを与えるモータストローブ信号と、を前記モータドライバに供給することを特徴とする集積回路装置。
請求項１または請求項２記載の集積回路装置であって、
前記タイミングジェネレータは、複数のモータドライバを制御すると共に、
前記メモリから読み出した前記モータドライバ用の設定データに、前記複数のモータドライバのいずれかの識別情報を付加して、前記複数のモータドライバの各々に向けて出力することを特徴とする集積回路装置。
請求項１記載の集積回路装置であって、
第１の辺から、前記第１の辺に対向する第２の辺に向かう方向を第１の方向とし、前記第１の方向に垂直な方向を第２の方向とした場合に、
前記アナログ信号処理部と、前記Ａ／Ｄ変換器と、前記ホストとの間のインタフェース処理を実行するホストインタフェースの各々は、前記第１の方向に沿って配置されており、
前記タイミングジェネレータを含むロジック回路は、前記アナログ信号処理部の前記第２の方向側に配置されている、
ことを特徴とする集積回路装置。
請求項６記載の集積回路装置であって、
前記モータドライバ用の所定信号を出力するモータドライバ用インタフェースは、前記タイミングジェネレータの前記第２の方向側に設けられている、
ことを特徴とする集積回路装置。
請求項６または請求項７記載の集積回路装置であって、
前記アナログ信号処理部および前記Ａ／Ｄ変換器と、前記ロジック回路との間に、ノイズ伝達防止用のシールド領域が設けられていることを特徴とする集積回路装置。
請求項６〜請求項８のいずれか記載の集積回路装置であって、
前記イメージセンサからのアナログ画像信号が入力される端子と、前記イメージセンサ用の制御信号を前記イメージセンサに向けて出力する端子は前記第１の辺に設けられ、
前記ホストインタフェースからの信号を前記ホストに向けて出力する端子は、前記第２の辺に設けられる、
ことを特徴とする集積回路装置。
請求項９記載の集積回路装置であって、
前記イメージセンサ用の制御信号を出力する端子の一部は前記第１の辺に沿って設けられ、その他の端子は、前記第１および第２の辺に垂直な第３の辺または第４の辺に沿って設けられることを特徴とする集積回路装置。
請求項１〜請求項１０のいずれか記載の集積回路装置と、前記イメージセンサと、前記モータドライバと、が実装された回路基板。
請求項１１記載の回路基板であって、
前記集積回路装置と前記モータドライバは、前記回路基板の表面に実装され、
前記イメージセンサは前記回路基板の裏面に実装されることを特徴とする回路基板。
請求項１〜請求項１０のいずれか記載の集積回路装置と、前記集積回路装置からの制御信号によって制御されるイメージセンサと、少なくとも一つのモータドライバと、を有する回路基板と、
前記少なくとも一つのモータドライバによって駆動される、前記イメージセンサと撮像対象物との相対的な位置関係を変化させるための少なくとも一つのモータと、
前記集積回路装置から出力されるデジタル画像データを処理する画像処理部を有すると共に、前記集積回路装置に基準タイミング信号を与えるホスト基板と、
を含むことを特徴とする電子機器。