JP6745602B2 - 画像読取装置およびその制御方法 - Google Patents

Description

本発明は、画像読取装置およびその制御方法に関する。

近年、画像読取装置における読み取り速度の高速化が求められている。この要求に対して、特許文献１では、イメージセンサ出力をパラレル出力にする方法が提案されている。また、特許文献２では、同時両面読み取り対応の画像読取装置における方法が提案されている。

特開２００９−１８８４８５号公報 特開２００６−２７９１１２号公報

特許文献１の画像読取装置では、高解像度のインターバル出力の時にＡＦＥなどのリソースが有効活用できないといった課題がある。また、特許文献２に示された画像読取装置では、搬送路を２つ持たなければならず、コストアップとなる。

そこで、本発明は従来技術を鑑み、１つの搬送路で両面を読み取ることが可能な画像読取装置において、コストアップを抑えつつ、片面読み取り時の読み取り速度を高速化する。

上記課題を解決するために本願発明は以下の構成を有する。すなわち、原稿の両面の読み取り処理を並行して実行可能な画像読取装置であって、前記原稿の第一の面からの光を受光してアナログ信号を出力することにより前記第一の面の画像読取を行う第一の画像読取手段と、前記原稿の第二の面からの光を受光してアナログ信号を出力することにより前記第二の面の画像読取を行う第二の画像読取手段と、前記第一の画像読取手段からアナログ信号を出力する出力チャンネルを制御する制御手段と、前記第一の画像読取部手段と前記第二の画像読取手段部とのうち少なくとも一方から出力されたアナログ信号をデジタル信号に変換する変換手段と、を有し、前記制御部手段は、片面読み取りと両面読み取りとで、前記第一の画像読取部手段の複数の読取領域のうち一部の読取領域から出力されるアナログ信号の出力チャンネルを変え、片面読み取りと両面読み取りとで前記第一の画像読取手段からアナログ信号を出力する出力チャンネルを変える。

本発明により、同時両面読み取り対応した画像読取装置において、従来は同時両面読み取りと片面読み取りの速度が同程度であったのに対し、コストアップを抑えつつ、片面読み取りの速度を向上させることができる。

第一の実施形態に係る画像読取装置の側断面図。 第一の実施形態に係る制御回路の内部構成の例を示す図。 第一の実施形態に係るセンサチップの構成を示す図。 第一の実施形態に係るＣＩＳの構成を示す図。 第一の実施形態に係る両面読み取り時のタイミングチャート。 第一の実施形態に係る両面読み取り時のデータフローを示す図。 第一の実施形態に係る両面読み取り時のデータ処理を示す図。 第一の実施形態に係る片面読み取り時のタイミングチャート。 第一の実施形態に係る片面読み取り時のデータフローを示す図。 第一の実施形態に係る片面読み取り時のデータ処理を示す図。 第一の実施形態に係る画像読取装置の動作のフローチャート。 第二の実施形態に係る構成を示す図。 第二の実施形態に係る同時両面読み取り時のデータ処理を示す図。 第二の実施形態に係る片面読み取り時のデータ処理を示す図。

以下、本発明の実施形態について図面を用いて説明する。なお、以下の実施形態で用いる装置の各構成要素の相対配置、装置形状等は例示であり、それらのみに限定するものではない。

＜第一の実施形態＞
以下、本願発明の第一の実施形態について説明する。

図１は、本願発明に係る一例である画像読取装置の側断面図である。本実施形態に係る画像読取部は、読み取り対象である原稿の両面を同時に読み取り可能な構成を有するものとして説明する。言い換えれば、本実施形態では、読み取り対象である原稿の表面の読取処理と、原稿の裏面の読取処理を並行して行うことができる。

図１に示すように、画像読取装置は、表面用スキャナユニット２０１と、裏面用スキャナユニット２０２と、原稿を搬送する搬送ローラ２２０〜２２５と、を有する。表面用スキャナユニット（ＣＩＳ１）２０１は、原稿の表面に記録された画像を読み取るための装置であり、裏面用スキャナユニット（ＣＩＳ２）２０２は、原稿の裏面に記録された画像を読み取るための装置である。原稿を両面読み取りする際には、画像読取装置は、搬送ローラ２２０〜２２５により矢印Ａの方向に読み取りの対象となる原稿を搬送する。搬送された原稿が表面用スキャナユニット（ＣＩＳ１）２０１の読み取り位置に達すると、表面用スキャナユニット２０１は表面の画像を読み取る。具体的には、表面用スキャナユニット２０１の内部に設けられた原稿照明用の光源であるＬＥＤからの照射光を原稿の表面に照射し、その反射光をＣＩＳ１が読み取ることにより、アナログ画像データを生成する。原稿が裏面用スキャナユニット（ＣＩＳ２）２０２の読み取り位置に達すると、裏面用スキャナユニット２０２は裏面の画像を読み取る。具体的には、裏面用スキャナユニット２０２の内部に設けられた原稿照明用の光源であるＬＥＤからの照射光で照射を原稿の表面に照射し、その反射光をＣＩＳ２が読み取ることにより、アナログ画像データを生成する。

これらのＣＩＳは原稿の幅に相当する読み取り幅を有する。その読み取り幅の方向は、矢印Ａに直交する方向である。以下、この直交する方向を主走査方向とし、矢印Ａが示す原稿の搬送方向を副走査方向とする。本実施形態では、２つのＣＩＳを向かい合うように配置して、原稿を矢印Ａの方向に搬送することで、その原稿の両面の画像を並行して読み取ることが可能である。なお、ここでは、原稿の表面と裏面とを同時に読み取るものとして説明したが、ＣＩＳの位置が図１に示すように、完全には対向していなくてもよい。一方のＣＩＳの読み取り面が、他方のＣＩＳの読み取り面と、対向するように配置されていれば、１つの搬送経路で両面の読み取りを実行可能である。この場合も、表面の読取処理と、裏面の読取処理を並行して行うことができる。また、スキャナユニットには各々、カラー画像を読み取るために、青色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤが備えられる。

ＣＩＳ１に設けられたＬＥＤにより照射された光は原稿にて反射し、その反射光はレンズ（不図示）を通してＣＩＳ１上に結像される。ＣＩＳ１により、結像された反射光が光電変換されアナログ画像データとなる。一方、ＣＩＳ２に設けられたＬＥＤにより照射された光は原稿にて反射し、その反射光はレンズ（不図示）を通してＣＩＳ２上に結像される。ＣＩＳ２により、結像された反射光が光電変換され、アナログ画像データとなる。

図２は、画像読取装置の制御回路の内部構成の例を示す図である。図２では、読取機能及び印刷機能を有するプリンタを例に挙げて説明するが、本願発明に係る画像読取装置は、これに限定されず、読み取り機能のみを有する画像読取装置であってもよいし、さらにＦＡＸ機能等を備える複合装置であってもよい。

プリンタは、プリントヘッド制御回路５０２、モータ制御回路５０９、ＡＳＩＣ５１０、ＲＯＭ５１２、ＤＲＡＭ５１３、操作部１０４、およびＩ／Ｆ５１９を有し、それぞれがシステムバスにより通信可能に接続される。

ＡＳＩＣ５１０は、画像処理部３００、タイミング信号生成部３０１、およびＣＰＵ５１１を含み、各部の動作を全体的に制御する。ＣＰＵ５１１は、マイクロプロセッサ（マイクロコンピュータ）形態の中央演算処理部であり、プログラムの実行やハードウェアの起動によりプリンタ全体の動作を制御する。また、ＡＳＩＣ５１０は、イメージセンサやプリントヘッド、モータなどの制御を行う。

ＲＯＭ５１２は、不揮発性の記憶領域であり、ＡＳＩＣ５１０が実行する処理手順に対応したプログラムを記憶する。ＤＲＡＭ５１３は、揮発性の記憶領域であり、ＣＰＵ５１１のワークエリアとして用いられたり、ＡＳＩＣ５１０が処理手順を実行するためのパラメータや画像データを一時保存したりする。

操作部１０４は、ユーザが種々の操作を行うために用いられ、例えば、ハードキーや、ユーザに種々の情報を提示（通知）するための表示部などを含む。操作部１０４は、表示部として、ＬＣＤ１０５を有する。表示部は、例えば、タッチパネルから構成されてもよい。また、操作部１０４は、音声発生器等を備え、音響情報に基づく音響（ブザー、音声等）を出力できるようにしてもよい。

さらに、Ｉ／Ｆ５１９は、外部装置５２０とのインタフェースである。Ｉ／Ｆ５１９を介して、例えば、パーソナルコンピュータ（ＰＣ）がプリンタに接続される。外部装置５２０は、ＰＣに限定されるものではなく、他の装置であってもよい。Ｉ／Ｆ５１９を介して、プリンタと外部装置との間で画像データの入出力を行うことができる。

プリンタは、さらに、プリントヘッド４０２、モータ５０６、表面用スキャナユニット３０８、裏面用スキャナユニット３０９、ＡＦＥ３１０、ＡＦＥ３１１、ＬＥＤ駆動回路３０４、およびＬＥＤ駆動回路３０５を有する。ＡＦＥ３１０およびＡＦＥ３１１はそれぞれ、アナログ画像データを２ｃｈ分、受け取ることができる。つまり、ＡＦＥ３１０およびＡＦＥ３１１はそれぞれ、２つの入力チャンネルを有する。言い換えれば、ＡＦＥ３１０およびＡＦＥ３１１はそれぞれ、信号線が２つ接続されており、２つの信号を並行して入力（パラレルに入力）することができる。なお、表面用スキャナユニット３０８は、図１の表面用スキャナユニット２０１に対応し、裏面用スキャナユニット３０９は、図１の裏面用スキャナユニット２０２に対応する。

ＡＦＥ３１０、ＡＦＥ３１１、ＬＥＤ駆動回路３０４、およびＬＥＤ駆動回路３０５は、ＡＳＩＣ５１０に接続される。プリントヘッド４０２およびモータ５０６はそれぞれ、プリントヘッド制御回路５０２およびモータ制御回路５０９を介して、ＡＳＩＣ５１０に接続される。プリントヘッド４０２は、プリント動作を行う部分であり、モータ５０６は原稿の搬送を行う部分である。表面用スキャナユニット３０８は原稿の表面の読み取り動作を行う部分であり、裏面用スキャナユニット３０９は原稿の裏面の読み取り動作を行う部分である。表面用スキャナユニット３０８と裏面用スキャナユニット３０９は２ｃｈパラレルのアナログ画像出力と４ｃｈパラレルのアナログ画像出力が切り替えられる構成である。つまり、表面用スキャナユニット３０８と裏面用スキャナユニット３０９は、出力チャンネルの数を２または４に切り替えることができる。プリントヘッド制御回路５０２は、プリントヘッド４０２を電気的に制御し、画像データに基づいてインクを吐出させるための駆動パルスを生成する。モータ制御回路５０９は、モータ５０６を電気的に制御し、モータ駆動データに基づいてモータ５０６を回転させるための駆動パルスを生成する。表面用スキャナユニット３０８、裏面用スキャナユニット３０９、ＡＦＥ３１０、およびＡＦＥ３１１については、詳細を後述する。

本実施形態に係るイメージセンサは、図３（ａ）のようなセンサチップを基板（ＣＩＳ基板）上に並べ、図４（ａ）のような構成になっている。なお、図４（ａ）では、ライン同期信号およびイネーブル信号は省略している。

図４（ａ）は、各ＣＩＳの構成を示す。図４（ａ）に示すように、ＣＩＳ１及びＣＩＳ２は、それぞれ、信号線が４つ接続されており、４つの信号をパラレルに出力することができる。言い換えれば、各ＣＩＳは、４つの端子からアナログ画像データを出力することができる。ここでは、ＣＩＳ２は、２ｃｈ及び４ｃｈのいずれでも出力可能な構成として説明するが、これに限定されず、ＣＩＳ２は、２ｃｈで出力可能であるが、４ｃｈで出力できない構成としてもよい。センサチップは、モード信号に応じて、２ｃｈパラレル出力／４ｃｈパラレル出力を判定し、出力モードを決定する。モード信号は、各センサチップと表裏のスキャナユニットで共有である。また、センサチップは、イネーブル信号によってアナログ画像データを出力する／出力しない、を決定する。例えば、センサチップは、モード信号が“ＬＯＷ”である場合には２ｃｈパラレル出力し、“ＨＩＧＨ”である場合には４ｃｈパラレル出力する。また、表裏のスキャナユニットに独立したイネーブル信号を入力し、読み取りを行うイメージセンサには“ＨＩＧＨ”を入力し、読み取りを行わないイメージセンサには“ＬＯＷ”を入力する。モード信号とイネーブル信号の制御は、ＡＳＩＣ５１０が行う。

同時両面読み取りを行う場合、ＡＳＩＣ５１０は、イネーブル信号を“ＨＩＧＨ”に設定し、モード信号を“ＬＯＷ”に設定する。片面読み取りを行う場合、ＡＳＩＣ５１０は、表面用スキャナユニット３０８にはイネーブル信号を“ＨＩＧＨ”に設定し、モード信号を“ＨＩＧＨ”に設定する。更に、ＡＳＩＣ５１０は、裏面用スキャナユニット３０９にはイネーブル信号を“ＬＯＷ”に設定し、モード信号を“ＨＩＧＨ”に設定する。

２ｃｈパラレル出力モードにおける、センサチップの動作を説明する。２ｃｈパラレル出力の時、センサチップは図３（ｂ）のように切り替わる。ＡＳＩＣ５１０のタイミング信号生成部３０１で生成されたライン同期信号が入力されると、全てのセンサチップは電荷の蓄積を行い保持レジスタ（不図示）にて電荷が保持される。その後、次のライン同期信号をトリガとして、蓄積された電荷が転送レジスタ（不図示）に送られる。転送レジスタ（不図示）のデータは、Ｉｎ１から入力されたスタート信号をトリガとして画素毎に転送され、ＡＯ１から出力される。このとき、同時に、転送した画素数のカウントを開始する。配線遅延等を考慮し、センサチップの全画素数とカウントしている画素数が等しくなる直前（例えば１つのチップの全画素数の４画素前）にＯｕｔ１から転送完了信号が出力される。この転送完了信号が隣のセンサチップのＩｎ１に入力されることにより、隣のセンサチップのスタート信号となる。

４ｃｈパラレル出力モードにおける、センサチップの動作を説明する。４ｃｈパラレル出力の時、表面用のセンサチップは図３（ｃ）のように切り替わる。ライン同期信号が入力されると全てのセンサチップは電荷の蓄積を行い、保持レジスタ（不図示）にて電荷が保持される。その後、次のライン同期信号をトリガとして、蓄積された電荷が転送レジスタ（不図示）に送られる。転送レジスタ（不図示）のデータは、Ｉｎ２から入力されたスタート信号をトリガとして画素毎に転送され、ＡＯ２から出力される。このとき、同時に、転送した画素数のカウントを開始する。配線遅延等を考慮し、センサチップの全画素数とカウントしている画素数が等しくなる直前（例えば１つのチップの全画素数の４画素前）にＯｕｔ２から転送完了信号が出力される。この転送完了信号が隣のセンサチップのＩｎ２に入力されることにより、隣のセンサチップのスタート信号となる。

また、片面読み取り時は裏面用のセンサチップはディスエーブル状態（すなわち、イネーブル信号＝０、すなわち、ＬＯＷ）とするので、図３（ｄ）のように、裏面用のスキャナユニットにおけるセンサチップはＡＯ１、ＡＯ２から信号を出力しない。本実施形態では、片面読み取り時は裏面用のセンサチップにＩｎ２を入力するものとしたが、入力しなくてもよい。いずれにしても、イネーブル信号により、ＡＯ１、ＡＯ２から信号は出力されない。

ＣＩＳは、基板上にセンサチップ並べ、図４（ａ）のような構成を取る。例えば、センサチップを１２個並べ、Ａ４サイズ（約１８ｃｍ）の読み取り対象からの反射光が１度で読み取れるように配置する。本実施形態では、２ｃｈ出力モードでは、ＣＨＩＰ１、ＣＨＩＰ７が先頭チップとなり、４ｃｈパラレル出力モードでは、ＣＨＩＰ１、ＣＨＩＰ４、ＣＨＩＰ７、ＣＨＩＰ１０が先頭チップとなる。そして、２ｃｈパラレル出力時の先頭チップであるＣＨＩＰ１、ＣＨＩＰ７のＩｎ１とＩｎ２は“ＨＩＧＨ”に接続し、Ｏｕｔ１とＯｕｔ２は右隣のチップのＩｎ１、Ｉｎ２に接続する。２ｃｈパラレル出力時は先頭チップでなく、かつ、４ｃｈパラレル出力時は先頭チップとなるセンサチップ（図４（ａ）の例の場合、ＣＨＩＰ４とＣＨＩＰ１０）の左隣にあるＣＨＩＰ３とＣＨＩＰ９は、Ｉｎ１、Ｉｎ２を左隣のＯｕｔ１、Ｏｕｔ２に接続する。更に、ＣＨＩＰ３とＣＨＩＰ９は、Ｏｕｔ１を右隣りのＩｎ１に接続し、Ｏｕｔ２はＯＰＥＮ状態とする。２ｃｈパラレル出力時は先頭チップではなく、かつ、４ｃｈパラレル出力時は先頭チップであるＣＨＩＰ４とＣＨＩＰ１０は、Ｉｎ１を左隣のＯｕｔ１に接続し、Ｉｎ２にモード信号を入力する。更に、ＣＨＩＰ４とＣＨＩＰ１０は、Ｏｕｔ１、Ｏｕｔ２を右隣りのＩｎ１、Ｉｎ２に接続する。２ｃｈパラレル出力時に最終チップとなるＣＨＩＰ６とＣＨＩＰ１２は、Ｉｎ１、Ｉｎ２を左隣のＯｕｔ１、Ｏｕｔ２に接続し、Ｏｕｔ１、Ｏｕｔ２をＯＰＥＮとする。残りのセンサチップであるＣＨＩＰ２、ＣＨＩＰ５、ＣＨＩＰ８、およびＣＨＩＰ１１は、Ｉｎ１、Ｉｎ２を左隣のＯｕｔ１、Ｏｕｔ２に接続し、Ｏｕｔ１、Ｏｕｔ２を右隣りのＩｎ１、Ｉｎ２に接続する。

２ｃｈパラレル出力モード時は、ＣＩＳ１及びＣＩＳ２は、いずれも図４（ｂ）に示す動作を行う。図４（ｂ）のように、２ｃｈパラレル出力モード時は、ＣＨＩＰ１〜ＣＨＩＰ６のアナログ画像データはｃｈ１から順次出力され、原稿の左半分の読み取りを行う。また、ＣＨＩＰ７〜ＣＨＩＰ１２のアナログ画像データはｃｈ３から順次出力され、原稿の右半分の読み取りを行う。

４ｃｈパラレル出力モード時は、ＣＩＳ１は、図４（ｃ）に示す動作を行う。図４（ｃ）のように、４ｃｈパラレル出力モード時は、ＣＨＩＰ１〜ＣＨＩＰ３が原稿の一番左の１／４を読み取り、ｃｈ１から順次出力される。また、ＣＨＩＰ４〜ＣＨＩＰ６が原稿の一番左から２番目の１／４を読み取り、ｃｈ２から順次出力される。ＣＨＩＰ７〜ＣＨＩＰ９が原稿の一番左から３番目の１／４を読み取り、ｃｈ３から順次出力される。ＣＨＩＰ１０〜ＣＨＩＰ１２が原稿の一番右の１／４を読み取り、ｃｈ４から順次出力される。

４ｃｈパラレル出力モード時は、ＣＩＳ２は、図４（ｄ）に示す動作を行う。図４（ｄ）のように、ディスエーブル状態（イネーブル信号＝０）では、各センサチップの出力がＨｉ−Ｚ状態となる。

２ｃｈパラレル出力モードでは、ライン同期信号が入力され、転送レジスタ（不図示）にデータが送られると、全センサチップはＩｎ１にスタート信号が入力されるのを待つ。ＣＨＩＰ１、ＣＨＩＰ７は、Ｉｎ１に対して常に“ＨＩＧＨ”が入力されているので、アナログ画像データの転送が開始される。ＣＨＩＰ１、ＣＨＩＰ７の転送が終わる直前になると、これらのＣＨＩＰのＯｕｔ１からＣＨＩＰ２、ＣＨＩＰ８に向けてトリガ信号（転送完了信号）が出力されるので、ＣＨＩＰ２、ＣＨＩＰ８はその信号によりアナログ画像データの出力を開始する。同様に、ＣＨＩＰ３およびＣＨＩＰ９、ＣＨＩＰ４およびＣＨＩＰ１０、ＣＨＩＰ５およびＣＨＩＰ１１、ＣＨＩＰ６およびＣＨＩＰ１２の順にアナログ画像データを出力する。

４ｃｈパラレル出力モードでは、ライン同期信号が入力され、全センサチップの転送レジスタ（不図示）にデータが送られると、Ｉｎ２にスタート信号が入力されるのを待つ。ＣＩＳ１では、ＣＨＩＰ１、ＣＨＩＰ４、ＣＨＩＰ７、およびＣＨＩＰ１０は、Ｉｎ２に対して常に“ＨＩＧＨ”が入力されているので、アナログ画像データの転送が開始される。ＣＨＩＰ１、ＣＨＩＰ４、ＣＨＩＰ７、およびＣＨＩＰ１０の転送が終わる直前になると、これらのＣＨＩＰのＯｕｔ２からＣＨＩＰ２、ＣＨＩＰ５、ＣＨＩＰ８、およびＣＨＩＰ１１に向けてトリガ信号（転送完了信号）が出力される。ＣＨＩＰ２、ＣＨＩＰ５、ＣＨＩＰ８、およびＣＨＩＰ１１はその信号によりアナログ画像データの出力を開始する。ＣＨＩＰ３、ＣＨＩＰ６、ＣＨＩＰ９、およびＣＨＩＰ１２も同様にアナログ画像データを出力する。一方、ＣＩＳ２では、イネーブル信号＝０とするので、ＣＩＳ２からはアナログ画像データは出力されない。

画像読取装置は、ＣＩＳ１（表面用スキャナユニット３０８）とＣＩＳ２（裏面用スキャナユニット３０９）を２ｃｈパラレル出力モードに設定して、同時両面読み取りを行う。

画像読取装置は、読み取り対象である原稿にＬＥＤから光を照射し、その反射光を受光することにより、読み取りを行う。ＬＥＤの照射時間は、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御により制御される。ＡＳＩＣ５１０の中に設けられたタイミング信号生成部３０１によってＰＷＭ信号が生成され、各色のＬＥＤの照射時間が制御される。生成された各色のＬＥＤのＰＷＭ信号は図５の表面ＬＥＤ＿Ｒ、表面ＬＥＤ＿Ｇ、表面ＬＥＤ＿Ｂ、裏面ＬＥＤ＿Ｒ、裏面ＬＥＤ＿Ｇ、裏面ＬＥＤ＿Ｂのように出力される。表面用の各色ＬＥＤ制御用のＰＷＭ信号はＬＥＤ駆動回路３０４に転送され、ＬＥＤ駆動回路３０４により、ＬＥＤ駆動信号に変換される。同様に、裏面用の各色ＬＥＤ制御用のＰＷＭ信号はＬＥＤ駆動回路３０５に転送され、ＬＥＤ駆動回路３０５により、ＬＥＤ駆動信号に変換される。ＣＩＳ１とＣＩＳ２に搭載された各色ＬＥＤにＬＥＤ駆動信号が入力され、各色ＬＥＤの光量を制御することで、原稿の表面と裏面にＬＥＤから光が照射される。

原稿からの反射光をＣＩＳ１、ＣＩＳ２が受光することにより画像の読み取りを行う。図５は、同時両面読み取り時のＬＥＤ点灯、イメージセンサのアナログ画像出力のタイミングチャートを示す。

ＣＩＳ１は、ライン同期信号の周期で１ラインの読み取りを行い、表面赤色ＬＥＤ（ＬＥＤ＿Ｒ）、表面緑色ＬＥＤ（ＬＥＤ＿Ｇ）、表面青色ＬＥＤ（ＬＥＤ＿Ｂ）の順にＬＥＤを点灯させ、電荷の蓄積を行う。蓄積された電荷は、次のライン同期信号期間中にアナログ画像データとしてＡＦＥ３１０に転送される。ＡＦＥ３１０は、ＡＳＩＣ５１０のタイミング信号生成部３０１で生成されたサンプリング信号に同期したタイミングでアナログ画像データをサンプル／ホールドする。２ｃｈパラレル出力モードでは、ＣＩＳ１のｃｈ１からＣＨＩＰ１の１画素目のデータから順に転送され、ＣＨＩＰ１の全画素データ転送が終わったらＣＨＩＰ２のデータが転送され、その後順次転送されて、ＣＨＩＰ６まで転送される。同様に、ＣＩＳ１のｃｈ３からはＣＨＩＰ７の１画素目から順番にＣＨＩＰ１２まで転送される。例えば、期間“Ａ”には、表面赤色ＬＥＤよる照射と電荷蓄積が行われ、同時に前のラインでの表面青色ＬＥＤによる照射と電荷蓄積で得られた電荷がＡＦＥ３１０に転送される。

裏面も同様に、ＣＩＳ２は、裏面赤色ＬＥＤ（ＬＥＤ＿Ｒ）、裏面緑色ＬＥＤ（ＬＥＤ＿Ｇ）、裏面青色ＬＥＤ（ＬＥＤ＿Ｂ）の順でＬＥＤを点灯させ、電荷の蓄積を行う。蓄積された電荷は、次のライン同期信号期間中にアナログ画像データとしてＡＦＥ３１１に転送される。ＡＦＥ３１１はＡＳＩＣ５１０のタイミング信号生成部３０１で生成されたサンプリング信号に同期したタイミングでアナログ画像データをサンプル／ホールドする。２ｃｈパラレル出力モードでは、ＣＩＳ２のｃｈ１からＣＨＩＰ１の１画素目のデータから順に転送され、ＣＨＩＰ１の全画素データ転送が終わったらＣＨＩＰ２のデータが転送され、その後順次転送されて、ＣＨＩＰ６まで転送される。同様に、ＣＩＳ２のｃｈ３からはＣＨＩＰ７の１画素目から順番にＣＨＩＰ１２まで転送される。例えば、期間“Ａ”には、裏面赤色ＬＥＤよる照射と電荷蓄積が行われ、同時に前のラインでの裏面青色ＬＥＤによる照射と電荷蓄積で得られた電荷がＡＦＥ３１１に転送される。

同時両面読み取り時の画像読取装置のデータフローを、図６を用いて説明する。表面用スキャナユニット３０８のｃｈ１とｃｈ３から出力されたアナログ画像データはＡＦＥ３１０のｃｈ１とｃｈ２に入力される。ＡＦＥ３１０は、表面用スキャナユニット３０８から転送されたアナログ画像データをサンプル／ホールドし、オフセット処理や信号増幅を行う。ＭＵＸ４００は、パラレルで入力されたアナログ画像データを、１画素（１６ビット）分のデータが転送されてくる度に交互に切り替え、アナログ画像データをＡ／Ｄ変換回路３０２に転送する。Ａ／Ｄ変換回路３０２は、転送されたアナログ画像データをデジタル画像データに変換し、４ビット幅で画像処理部３００に出力する。なお、サンプルホールド、オフセット処理、信号増幅、Ａ／Ｄ変換は一体のＩＣとなっていることが多く、そのＩＣをＡＦＥ（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）と呼ぶ。

表面用スキャナユニット３０８のｃｈ１からＡ０、Ａ１、Ａ２、…、Ａｎ、Ｂ０、Ｂ１、Ｂ２、…、Ｂｎの順でアナログ画像データが出力されるとする。また、ｃｈ３からＣ０、Ｃ１、Ｃ２、…、Ｃｎ、Ｄ０、Ｄ１、Ｄ２、…、Ｄｎの順でアナログ画像データが出力されるとする。この場合、図７（ａ）のように、ＡＦＥ３１０の出力はＡ０、Ｃ０、Ａ１、Ｃ１、…、Ａｎ、Ｃｎ、Ｂ０、Ｄ０、Ｂ１、Ｄ１、…、Ｂｎ、Ｄｎの順になる。なお、表面用スキャナユニット３０８のｃｈ２及びｃｈ４からは、アナログ画像データを出力しない。ＡＦＥ３１０は、このデータをＡＳＩＣ５１０の内蔵された画像処理部３００に転送する。画像処理部３００は、画像を形成するために、図７（ｂ）の表面ＡＳＩＣ内部処理のように、Ａ０、Ａ１、Ａ２、…、Ａｎ、Ｂ０、Ｂ１、Ｂ１、…、Ｂｎ、Ｃ０、Ｃ１、Ｃ２、…、Ｃｎ、Ｄ０、Ｄ１、Ｄ２、…、Ｄｎの順に並び変える。この並び替えの方法は、ＡＦＥから入力される順によって定義することができる。すなわち、データの入力順は、各ＣＩＳのチップの接続構成によって決まるため、予め決めた順でデータを並び替えるようにすればよい。さらに、画像処理部３００は、拡大、縮小などの様々な画像処理を行う。

裏面用スキャナユニット３０９も同様に、原稿からの反射光をアナログ画像データに変換し、ＡＦＥ３１０に２ｃｈパラレル出力で転送する。裏面用スキャナユニット３０９のｃｈ１とｃｈ３から出力されたアナログ画像データはＡＦＥ３１１のｃｈ１とｃｈ２に入力される。ＡＦＥ３１１は、裏面用スキャナユニット３０９から転送されたデータをサンプル／ホールドし、オフセット処理や信号増幅を行う。ＭＵＸ４０１は、パラレルで入力されたアナログ画像データを、１画素（１６ビット）分のデータが転送されてくる度に交互に切り替え、アナログ画像データをＡ／Ｄ変換回路３０３に転送する。Ａ／Ｄ変換回路３０３は、転送されたアナログ画像データをデジタル画像データに変換し、４ビット幅で画像処理部３００に出力する。

裏面用スキャナユニット３０９のｃｈ１からＥ０、Ｅ１、Ｅ２、…、Ｅｎ、Ｆ０、Ｆ１、Ｆ２、…、Ｆｎの順でアナログ画像データが出力されるとする。また、ｃｈ３からＧ０、Ｇ１、Ｇ２、…、Ｇｎ、Ｈ０、Ｈ１、Ｈ２、…、Ｈｎの順でアナログ画像データが出力されるとする。この場合、図７（ａ）のように、ＡＦＥ３１１の出力はＥ０、Ｇ０、Ｅ１、Ｇ１、…、Ｅｎ、Ｇｎ、Ｆ０、Ｈ０、Ｆ１、Ｈ１、…、Ｆｎ、Ｈｎの順になる。ＡＦＥ３１１は、このデータをＡＳＩＣ５１０の内蔵された画像処理部３００に転送する。画像処理部３００は、画像を形成するために、図７（ｂ）の裏面ＡＳＩＣ内部処理のように、Ｅ０、Ｅ１、Ｅ２、…、Ｅｎ、Ｆ０、Ｆ１、Ｆ１、…、Ｆｎ、Ｇ０、Ｇ１、Ｇ２、…、Ｇｎ、Ｈ０、Ｈ１、Ｈ２、…、Ｈｎの順に並び変える。この場合も、データの入力順は、各ＣＩＳのチップの接続構成によって決まるため、予め決めた順でデータを並び替えるようにすればよい。さらに、画像処理部３００は、拡大、縮小などの様々な画像処理を行う。

表面用スキャナユニット３０８と裏面用スキャナユニット３０９から出力されるデータを並列処理することにより、画像読取装置は、同時に原稿の両面を読み取ることができる。

次に、片面読み取りについて説明する。画像読取装置は、ＣＩＳ１（表面用スキャナユニット３０８）を４ｃｈパラレル出力モードに設定し、ＣＩＳ２（裏面用スキャナユニット３０９）をディスエーブル状態に設定して、片面高速読み取りを行う。

画像読取装置は、読み取り対象である原稿にＬＥＤから光を照射し、その反射光をＣＩＳ１が受光することにより画像の読み取りを行う。図８は、片面読み取り時のＬＥＤ点灯、イメージセンサのアナログ画像出力のタイミングチャートを示す。

ＡＳＩＣ５１０のタイミング信号生成部３０１は、ライン同期信号を生成する。本実施形態では、後述するように、両面読み取り時よりも半分の時間でデータを出力することが可能であるため、ライン同期信号は、同時両面読み取り時より半分程度の周期に設定する。ＣＩＳ１は、ライン同期信号の周期で１ラインの読み取りを行い、表面赤色ＬＥＤ（ＬＥＤ＿Ｒ）、表面緑色ＬＥＤ（ＬＥＤ＿Ｇ）、表面青色ＬＥＤ（ＬＥＤ＿Ｂ）の順にＬＥＤを点灯させ、電荷の蓄積を行う。蓄積された電荷は次のライン同期信号期間中にアナログ画像データとしてＡＦＥ３１０に転送される。

ＡＦＥ３１０は、ＡＳＩＣ５１０のタイミング信号生成部３０１で生成されたサンプリング信号に同期したタイミングでアナログ画像データをサンプル／ホールドする。４ｃｈパラレル出力モードでは、ＣＩＳ１のｃｈ１からＣＨＩＰ１の１画素目のデータから順に転送され、ＣＨＩＰ１の全画素データ転送が終わったらＣＨＩＰ２のデータが転送され、その後順次転送されて、ＣＨＩＰ３まで転送される。同様に、ＣＩＳ１のｃｈ２からはＣＨＩＰ４からＣＨＩＰ６のデータが順次転送される。ＣＩＳ１のｃｈ３からはＣＨＩＰ７からＣＨＩＰ９のデータが順次転送される。ＣＩＳ１のｃｈ４からはＣＨＩＰ１０からＣＨＩＰ１２のデータが順次転送される。また、ＣＩＳ２の出力はＨｉ−Ｚ状態となる。

例えば、期間“Ａ”には、表面赤色ＬＥＤよる照射と電荷蓄積が行われ、同時に前のラインでの表面青色ＬＥＤによる照射と電荷蓄積で得られた電荷が外部に転送される。蓄積された電荷は次のライン同期信号期間中にアナログ画像データとして各ＡＦＥに転送される。図５と図８を比較すると、ＣＨＩＰ１からＣＨＩＰ１２までのデータ転送にかかる時間が同時両面読み取り時に比べ、片面読み取り時は半分になっていることがわかる。つまり、読み取り速度が２倍速になっている。

片面読み取り時のデータフローの詳細を、図９を用いて説明する。表面用スキャナユニット３０８は、原稿に照射された光の反射光をアナログ画像データに変換し、ＡＦＥ３１０とＡＦＥ３１１に対して、４ｃｈパラレル出力で転送する。表面用スキャナユニット３０８のｃｈ１、ｃｈ３から出力されたアナログ画像データは、ＡＦＥ３１０のｃｈ１とｃｈ２に入力される。また、表面用スキャナユニット３０８のｃｈ２、ｃｈ４から出力されたアナログ画像データは、ＡＦＥ３１１のｃｈ１とｃｈ２に入力される。ＡＦＥ３１０およびＡＦＥ３１１は、ＣＩＳ１から転送されたアナログ画像データをサンプル／ホールドし、オフセット処理や信号増幅を行う。ＭＵＸ４００、４０１は、パラレルで入力されたアナログ画像データを、１画素（１６ビット）分のデータが転送されるたびに切り替え、アナログ画像データをＡ／Ｄ変換回路３０２、３０３に転送する。Ａ／Ｄ変換回路３０２、３０３は、転送されたアナログ画像データをデジタル画像データに変換し、４ビット幅で画像処理部３００に出力する。

表面用スキャナユニット３０８のｃｈ１からＡ０、Ａ１、Ａ２、…、Ａｎの順でアナログ画像データが出力される。また、表面用スキャナユニット３０８のｃｈ２からＢ０、Ｂ１、Ｂ２、…、Ｂｎの順でアナログ画像データが出力される。また、表面用スキャナユニット３０８のｃｈ３からＣ０、Ｃ１、Ｃ２、…、Ｃｎの順でアナログ画像データが出力される。表面用スキャナユニット３０８のｃｈ４からＤ０、Ｄ１、Ｄ２、…、Ｄｎの順でアナログ画像データが出力される。すなわち、表面用スキャナユニット３０８の全てのチャンネル（ｃｈ１〜ｃｈ４）から、アナログ画像データを出力する。この場合、図１０（ａ）のように、ＡＦＥ３１０の出力はＡ０、Ｃ０、Ａ１、Ｃ１、…、Ａｎ、Ｃｎの順となり、ＡＦＥ３１１の出力はＢ０、Ｄ０、Ｂ１、Ｄ１、…、Ｂｎ、Ｄｎの順となる。これを図１０（ｂ）のように、画像処理部３００は、画像を形成するために、Ａ０、Ａ１、Ａ２、…、Ａｎ、Ｂ０、Ｂ１、Ｂ１、…、Ｂｎ、Ｃ０、Ｃ１、Ｃ２、…、Ｃｎ、Ｄ０、Ｄ１、Ｄ２、…、Ｄｎの順に並び変えて画像形成する。画像処理部３００は、４ｃｈパラレル処理を対応している回路なので４ｃｈのパラレル処理が可能である。

このように、本実施形態では、片面読み取り時には、表面用スキャナユニット３０８から出力するチャンネル数を増やす。そして、両面読み取り時に裏面用スキャナユニット３０９が使用するＡＦＥ３１１を、表面用スキャナユニット３０８が代わりに使用する。すなわち、両面読み取り時には、表面用スキャナユニット３０８は、ＡＦＥ３１０及びＡＦＥ３１１の両方を使用し、ＡＦＥ３１１は、片面読み取り時及び両面読み取り時のいずれにおいても使用するようにする。これにより、片面読み取り時は、両面読み取り時と比較して、画像処理部３００にデジタル画像データを出力する時間を半分とすることができる。

［動作フロー］
図１１は、本実施形態に係る画像読取装置の動作フローを示す。図７は、ＡＳＩＣ５１０が実行する画像読取装置の制御フローである。

Ｓ６００にて、画像読取装置は、ユーザが画像読取装置の操作部１０４や外部装置５２０を操作して入力した、片面スキャンや両面スキャンのジョブを受け付ける。ここでのジョブとしては、スキャンした画像のコピーを含んでもよい。

Ｓ６０１にて、画像読取装置は、受け付けたジョブに基づき、スキャン動作を開始する。

Ｓ６０２にて、ＣＰＵ５１１は、受け付けたジョブにて片面スキャンか同時両面スキャンのいずれが選択されているかを判定する。片面スキャンが選択されている場合（Ｓ６０２にてＹＥＳ）Ｓ６０３へ進み、両面スキャンが選択されている場合（Ｓ６０２にてＮＯ）Ｓ６０６へ進む。

Ｓ６０３にて、ＣＰＵ５１１は、ＡＳＩＣ５１０のモードレジスタ（不図示）に“１”をライトする。

Ｓ６０４にて、ＡＳＩＣ５１０は、シリアルコマンド等でＡＦＥのモードレジスタ（不図示）に“１”を設定する。

Ｓ６０５にて、ＡＳＩＣ５１０は、ＡＳＩＣ５１０のモードレジスタの設定に基づいてイメージセンサのモード信号に“ＨＩＧＨ”、表面イネーブル信号に“ＨＩＧＨ”、裏面イネーブル信号に“ＬＯＷ”を出力する。その後、Ｓ６０９へ進む。

Ｓ６０６にて、ＣＰＵ５１１は、ＡＳＩＣ５１０のモードレジスタ（不図示）に“０”をライトする。

Ｓ６０７にて、ＡＳＩＣ５１０は、シリアルコマンド等でＡＦＥのモードレジスタ（不図示）に“０”を設定する。

Ｓ６０８にて、ＡＳＩＣ５１０は、ＡＳＩＣ５１０のモードレジスタの設定に基づいてイメージセンサのモード信号に“ＬＯＷ”、表面イネーブル信号に“ＨＩＧＨ”、裏面イネーブル信号に“ＨＩＧＨ”を出力する。その後、Ｓ６０９へ進む。

Ｓ６０９にて、ＣＩＳは、設定された信号に応じて、各モードに対応したアナログ画像データを出力する。例えば、片面スキャンであれば、表面用スキャナユニット３０８のみがアナログ画像データを出力し、片面スキャンではなければ（両面スキャンであれば）、表面用スキャナユニット３０８及び裏面用スキャナユニット３０９がアナログ画像データを出力する。

Ｓ６１０にて、ＡＦＥは、ＡＦＥのモードレジスタの設定に基づいてＣＩＳから出力されたアナログ画像データをデジタル画像データに変換し、Ａ／Ｄ変換を行う。

Ｓ６１１にて、ＡＳＩＣ５１０は、Ｓ６１０にて変換されたデジタル画像データを用いて、各モードに対応した画像処理を行う。なお、両面スキャンの場合のＳ６０９〜Ｓ６１１は、図５〜図７を用いて説明した方法で実行され、片面スキャンの場合のＳ６０９〜Ｓ６１１は、図８〜１０を用いて説明した方法で実行される。そして、本処理フローを終了する。

以上、本実施形態により、同時両面読み取りに対応した画像読取装置において、片面読み取り速度を従来よりも向上させることができる。

なお、本実施形態では、両面読み取り／片面読み取りにおいて、表面用のスキャナユニットの出力を２ｃｈ／４ｃｈにて切り替えるように制御しているがこれに限定するものではない。例えば、画像読取装置が扱う用紙のサイズ等に応じて、他のチャンネル数に切り替え可能なように構成してもよい。

＜第二の実施形態＞
本願発明に係る第二の実施形態について説明する。

図１２は、本願発明の第二の実施形態に係る画像読取装置の構成例を示す。

本実施形態では、１つのＡＦＥと２つのスキャナユニット（ＣＩＳ）を備える構成である。ＡＦＥ３２０は、表面用スキャナユニット３０８からのアナログ画像データを４ｃｈ分と裏面用スキャナユニット３０９からのアナログ画像データを２ｃｈ分の計６ｃｈ分を入力することができる。つまり、ＡＦＥ３２０の入力チャンネル数は、表面用スキャナユニット３０８が出力可能な出力チャンネルの最大数と、裏面用スキャナユニット３０９が両面読み取り時に出力を行う出力チャンネルの数の和となる。また、ＡＳＩＣ５１０より入力されたモード信号に応じて、入力された６ｃｈの信号から２つのｃｈをＭＵＸ４５０により選択する。更に、その選択された２つのｃｈのアナログ画像データそれぞれを、Ａ／Ｄ変換回路３５０、３５１によりデジタル画像データにＡ／Ｄ変換し、画像処理部に転送する構成を有する。したがって、本実施形態に係るＡＦＥ３２０は、６入力２出力の構成となる。

まず、両面読み取り時について説明する。画像読取装置は、モード信号を“ＬＯＷ”に設定して両面読み取りを行う。表面用スキャナユニット３０８と裏面用スキャナユニット３０９はそれぞれ、読み取り対象である原稿に照射された光の反射光をアナログ画像データに変換し、ＡＦＥ３２０に対して、２ｃｈパラレル出力で転送する。

表面用スキャナユニット３０８のｃｈ１とｃｈ３から出力されたアナログ画像データはＡＦＥ３２０のｃｈ１とｃｈ３に入力される。ＡＦＥ３２０は、表面用スキャナユニット３０８から転送されたアナログ画像データをサンプル／ホールドし、オフセット処理や信号増幅を行う。ＡＦＥ３２０は、表面用スキャナユニット３０８からパラレルで入力されたデータをＭＵＸ４５０により、１画素（１６ビット）分のデータが転送されてくる度に切り替え、アナログ画像データをＡ／Ｄ変換回路３５０に転送する。そして、Ａ／Ｄ変換回路３５０は、転送されたアナログ画像データをデジタル画像データに変換し、４ビット幅で画像処理部３００に出力する。イメージセンサのアナログ画像データの出力のタイミングチャートは、第一の実施形態にて述べた図５と同様となる。

表面用スキャナユニット３０８のｃｈ１からＡ０、Ａ１、Ａ２、…、Ａｎ、Ｂ０、Ｂ１、Ｂ２、…、Ｂｎの順でアナログ画像データが出力されるとする。また、表面用スキャナユニット３０８のｃｈ３からＣ０、Ｃ１、Ｃ２、…、Ｃｎ、Ｄ０、Ｄ１、Ｄ２、…、Ｄｎの順でアナログ画像データが出力されるとする。この場合、図１３（ａ）のように、ＡＦＥ３２０の出力１は、Ａ０、Ｃ０、Ａ１、Ｃ１、…、Ａｎ、Ｃｎ、Ｂ０、Ｄ０、Ｂ１、Ｄ１、…、Ｂｎ、Ｄｎの順になる。これを図１３（ｂ）の表面ＡＳＩＣ内部処理のように、画像処理部３００は、画像を形成するために、Ａ０、Ａ１、Ａ２、…、Ａｎ、Ｂ０、Ｂ１、Ｂ１、…、Ｂｎ、Ｃ０、Ｃ１、Ｃ２、…、Ｃｎ、Ｄ０、Ｄ１、Ｄ２、…、Ｄｎの順に並び変えて画像形成する。

一方、裏面用スキャナユニット３０９のｃｈ１とｃｈ３から出力されたアナログ画像データはＡＦＥ３２０のｃｈ５とｃｈ６に入力される。ＡＦＥ３２０は、裏面用スキャナユニット３０９からパラレルで入力されたデータをＭＵＸ４５０により、１画素（１６ビット）分のデータが転送されてくる度に交互に切り替え、アナログ画像データをＡ／Ｄ変換回路３５１に転送する。そして、Ａ／Ｄ変換回路３５１は、転送されたアナログ画像データをデジタル画像データに変換し、４ビット幅で画像処理部３００に出力する。

裏面用スキャナユニット３０９のｃｈ１からＥ０、Ｅ１、Ｅ２、…、Ｅｎ、Ｆ０、Ｆ１、Ｆ２、…、Ｆｎの順でアナログ画像データが出力されるとする。また、裏面用スキャナユニット３０９のｃｈ３からＧ０、Ｇ１、Ｇ２、…、Ｇｎ、Ｈ０、Ｈ１、Ｈ２、…、Ｈｎの順でアナログ画像データが出力されるとする。この場合、図１３（ａ）のように、ＡＦＥ３２０の出力２は、Ｅ０、Ｇ０、Ｅ１、Ｇ１、…、Ｅｎ、Ｇｎ、Ｆ０、Ｈ０、Ｆ１、Ｈ１、…、Ｆｎ、Ｈｎの順になる。これを図１３（ｂ）の裏面ＡＳＩＣ内部処理のように、画像処理部３００は、画像を形成するために、Ｅ０、Ｅ１、Ｅ２、…、Ｅｎ、Ｆ０、Ｆ１、Ｆ１、…、Ｆｎ、Ｇ０、Ｇ１、Ｇ２、…、Ｇｎ、Ｈ０、Ｈ１、Ｈ２、…、Ｈｎの順に並び変えて画像形成する。

画像処理部３００は、４ｃｈパラレル処理に対応している回路なので４ｃｈのパラレル処理が可能である。また、同時両面読み取り時は、ＭＵＸ４５０の入力のｃｈ２とｃｈ４は選択（使用）せず、後段に転送されない。

一方、片面読み取りをする際は、画像読取装置は、モード信号を、“ＨＩＧＨ”に設定し、片面４パラレル読み取りを行う。表面用スキャナユニット３０８のｃｈ１〜ｃｈ４から出力されたアナログ画像データはＡＦＥ３２０のｃｈ１〜ｃｈ４に入力される。ＡＦＥ３２０は、ＭＵＸ４５０により、表面用スキャナユニット３０８のｃｈ１とｃｈ２から転送されてくるデータの１画素（１６ビット）分のデータが転送されてくる度に交互に切り替え、アナログ画像データをＡ／Ｄ変換回路３５０に転送する。また、ＡＦＥ３２０は、ＭＵＸ４５０により、表面用スキャナユニット３０８のｃｈ３とｃｈ４から転送されてくるデータの１画素（１６ビット）分のデータが転送されてくる度に交互に切り替え、アナログ画像データをＡ／Ｄ変換回路３５１に転送する。そして、Ａ／Ｄ変換回路３５０、３５１は、デジタル画像データに変換し、４ビット幅で画像処理部３００に転送する。イメージセンサのアナログ画像データの出力のタイミングチャートは図８と同様となる。

表面用スキャナユニット３０８のｃｈ１からＡ０、Ａ１、Ａ２、…、Ａｎの順でアナログ画像データが出力される。表面用スキャナユニット３０８のｃｈ２からＢ０、Ｂ１、Ｂ２、…、Ｂｎの順でアナログ画像データが出力される。表面用スキャナユニット３０８のｃｈ３からＣ０、Ｃ１、Ｃ２、…、Ｃｎの順でアナログ画像データが出力される。表面用スキャナユニット３０８のｃｈ４からＤ０、Ｄ１、Ｄ２、…、Ｄｎの順でアナログ画像データが出力される。この場合、図１４（ａ）のように、ＡＦＥ３２０の出力１はＡ０、Ｂ０、Ａ１、Ｂ１、…、Ａｎ、Ｂｎの順になる。また、ＡＦＥ３２０の出力はＣ０、Ｄ０、Ｃ１、Ｄ１、…、Ｃｎ、Ｄｎの順になる。これを図１４（ｂ）のように、画像処理部３００では、画像を形成するために、Ａ０、Ａ１、Ａ２、…、Ａｎ、Ｂ０、Ｂ１、Ｂ１、…、Ｂｎ、Ｃ０、Ｃ１、Ｃ２、…、Ｃｎ、Ｄ０、Ｄ１、Ｄ２、…、Ｄｎの順に並び変えて画像形成する。

画像処理部３００は４ｃｈパラレル処理に対応している回路なので４ｃｈのパラレル処理が可能である。また、片面読み読み取り時は、ＭＵＸ４５０の入力のｃｈ５とｃｈ６は選択（使用）せず、後段に転送されない。

以上、本実施形態では、ディスエーブル状態にする必要性がないため、第一の実施形態で必要であったイメージセンサに表面用イネーブル信号と裏面用イネーブル信号を入力する必要はない。よって、第一の実施形態のようにセンサチップにイネーブル信号を入力する必要性はなく、構成を簡略化することができる。

また、第一の実施形態と同様に、本実施形態では、片面読み取り時には、表面用スキャナユニット３０８から出力するチャンネル数を増やす。そして、両面読み取り時に裏面用スキャナユニット３０９が使用するＡ／Ｄ変換回路３５１を、表面用スキャナユニット３０８が代わりに使用する。すなわち、両面読み取り時には、表面用スキャナユニット３０８は、Ａ／Ｄ変換回路３５０及びＡ／Ｄ変換回路３５１の両方を使用し、Ａ／Ｄ変換回路３５１は、片面読み取り時及び両面読み取り時のいずれにおいても使用するようにする。これにより、片面読み取り時は、両面読み取り時と比較して、画像処理部３００にデジタル画像データを出力する時間を半分とすることができる。

＜その他の実施形態＞
本発明は、上述した実施形態に限定されるものではない。例えば、上述した実施形態では、両面読み取り時には、表面用スキャナユニット３０８から出力するチャンネル数を２つとし、片面読み取り時には、表面用スキャナユニット３０８から出力するチャンネル数を４つとしたが、これに限定されるものではない。例えば、両面読み取り時には、表面用スキャナユニット３０８から出力するチャンネル数を４つとし、片面読み取り時には、表面用スキャナユニット３０８から出力するチャネル数を８つとしてもよい。また、ＡＦＥは４つ以上としてもよい。なお、この場合は、コストがかかるが、処理時間を短くすることができる。

３００…画像処理部、３０１…タイミング信号生成部、３０２、３０３…Ａ／Ｄ変換回路、３０４、３０５…ＬＥＤ駆動回路、３０８…表面用スキャナユニット、３０９…裏面用スキャナユニット、３１０、３１１…ＡＦＥ、４００、４０１…ＭＵＸ、５１０…ＡＳＩＣ、５１１…ＣＰＵ

Claims (16)

1. 原稿の両面の読み取り処理を並行して実行可能な画像読取装置であって、
   前記原稿の第一の面からの光を受光してアナログ信号を出力することにより前記第一の面の画像読取を行う第一の画像読取手段と、
   前記原稿の第二の面からの光を受光してアナログ信号を出力することにより前記第二の面の画像読取を行う第二の画像読取手段と、
   前記第一の画像読取手段からアナログ信号を出力する出力チャンネルを制御する制御手段と、
   前記第一の画像読取手段と前記第二の画像読取手段とのうち少なくとも一方から出力されたアナログ信号をデジタル信号に変換する変換手段と、
   を有し、
   前記制御手段は、片面読み取りと両面読み取りとで、前記第一の画像読取手段の複数の読取領域のうち一部の読取領域から出力されるアナログ信号の出力チャンネルを変え、片面読み取りと両面読み取りとで前記第一の画像読取手段からアナログ信号を出力する出力チャンネルの数を変えることを特徴とする画像読取装置。
2. 前記制御手段は、前記第一の画像読取手段からアナログ信号が出力される出力チャンネルの数を、両面読み取りの場合の数より片面読み取りの場合の数が多くなるよう制御することを特徴とする請求項１に記載の画像読取装置。
3. 前記第一の画像読取手段は、第一の読取領域と第二の読取領域とを備え、
   前記制御手段は、前記第一の読取領域から出力されるアナログ信号の出力チャンネルは、片面読み取りと両面読み取りとで同じ出力チャンネルとし、前記第二の読取領域から出力されるアナログ信号の出力チャンネルは、片面読み取りと両面読み取りとで異なる出力チャンネルとなるよう制御することを特徴とする請求項１または２に記載の画像読取装置。
4. 前記制御手段は、両面読み取りの場合、前記第二の読取領域から出力されるアナログ信号の出力チャンネルは、前記第一の読取領域から出力される出力チャンネルと同じとなるよう制御することを特徴とする請求項３に記載の画像読取装置。
5. 両面読み取り時に前記第二の画像読取手段からアナログ信号が入力される前記変換手段の入力チャンネルに前記第一の画像読取手段からアナログ信号が入力し、
   前記第二の画像読取手段の出力チャンネルからの出力は行わないように制御することを特徴とする請求項１乃至４のいずれか１項に記載の画像読取装置。
6. 片面読み取り時の前記第一の画像読取手段の出力チャンネルの数は、両面読み取り時の前記第一の画像読取手段の出力チャンネルの数の２倍であることを特徴とする請求項１乃至５のいずれか１項に記載の画像読取装置。
7. 前記変換手段は、第一の変換回路および第二の変換回路を含み、
   前記第一の変換回路は、片面読み取り時および両面読み取り時に前記第一の画像読取手段からの出力が入力され、
   前記第二の変換回路は、両面読み取り時に前記第二の画像読取手段からの出力が入力され、片面読み取り時に前記第一の画像読取手段からの出力が入力されることを特徴とする請求項１乃至６のいずれか一項に記載の画像読取装置。
8. 前記第一の変換回路および前記第二の変換回路は、入力チャンネルの数が同じであることを特徴とする請求項７に記載の画像読取装置。
9. 前記変換手段の入力チャンネルの数は、前記第一の画像読取手段が並行して出力可能な出力チャンネルの最大数と、前記第二の画像読取手段が両面読み取り時に出力する出力チャンネルの数の和であり、
   前記変換手段は、片面読み取りか両面読み取りかに応じて、前記第一の画像読取手段からアナログ信号を入力する入力チャンネルを切り替えることを特徴とする請求項１乃至８のいずれか一項に記載の画像読取装置。
10. 前記変換手段にて変換されたデジタル信号を用いて、画像処理を行う画像処理手段を更に有し、
    前記画像処理手段は、前記変換手段にて変換されたデジタル信号を、前記原稿の読み取り位置に対応する順に並び替えてから画像処理を行うことを特徴とする請求項１乃至９のいずれか一項に記載の画像読取装置。
11. 前記第一の画像読取手段の出力可能なチャンネル数は、前記第二の画像読取手段の出力可能なチャンネル数よりも多いことを特徴とする請求項１乃至１０のいずれか一項に記載の画像読取装置。
12. 前記第一の画像読取手段を用いて片面読み取りを行い、前記第一の画像読取手段と前記第二の画像読取手段とを用いて両面読み取りを行うことを特徴とする請求項１乃至１１のいずれか１項に記載の画像読取装置。
13. 請求項１乃至１２のいずれか１項に記載の画像読取装置と、印刷部と、を備える複合装置。
14. 原稿の両面の読み取り処理を並行して実行可能な画像読取装置であって、
    前記原稿の第一の面からの光を受光してアナログ信号を出力することにより前記第一の面の画像読取を行う第一の画像読取手段と、
    前記原稿の第二の面からの光を受光してアナログ信号を出力することにより前記第二の面の画像読取を行う第二の画像読取手段と、
    前記第一の画像読取手段からアナログ信号を出力する出力チャンネルを制御する制御手段と、
    前記第一の画像読取手段と前記第二の画像読取手段とのうち少なくとも一方から出力されたアナログ信号をデジタル信号に変換する変換手段と、
    を有し、
    前記制御手段は、片面読み取りと両面読み取りとで、前記第一の画像読取手段の複数の読取領域のうち一部の読取領域から出力されるアナログ信号の出力チャンネルを変えることを特徴とする画像読取装置。
15. 原稿の両面の読み取り処理を並行して実行可能な画像読取装置であって、
    前記原稿の第一の面からの光を受光してアナログ信号を出力することにより前記第一の面の画像読取を行う第一の画像読取手段と、
    前記原稿の第二の面からの光を受光してアナログ信号を出力することにより前記第二の面の画像読取を行う第二の画像読取手段と、
    前記第一の画像読取手段からアナログ信号を出力する出力チャンネルを制御する制御手段と、
    前記第一の画像読取手段と前記第二の画像読取手段とのうち少なくとも一方から出力されたアナログ信号をデジタル信号に変換する変換手段と、
    を有し、
    前記制御手段は、片面読み取りと両面読み取りとで、前記第一の画像読取手段の複数の読取領域のうち一部の読取領域から出力されるアナログ信号の出力チャンネルを変え、前記第一の画像読取手段からアナログ信号を出力する出力チャンネルの数を両面読み取りの場合の数より片面読み取りの場合の数が多くなるよう制御することを特徴とする画像読取装置。
16. 原稿の第一の面を読み取る第一の画像読取手段と、前記原稿の第二の面を読み取る第二の読み取り手段とを用いて、前記原稿の両面の読み取り処理を並行して実行可能な画像読取装置の制御方法であって、
    前記第一の画像読取手段は、読み取った前記原稿のアナログ信号を出力するための出力チャンネルを切り替え可能であり、
    前記第一の画像読取手段の出力チャンネルの数を制御する制御工程と、
    アナログ信号をデジタル信号に変換する変換工程と
    を有し、
    片面読み取りと両面読み取りとで、前記第一の画像読取手段の複数の読取領域のうち一部の読取領域から出力されるアナログ信号の出力チャンネルを変え、片面読み取りと両面読み取りとで前記第一の画像読取手段からアナログ信号を出力する出力チャンネルの数を変えることを特徴とする画像読取装置の制御方法。

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