KR101194927B1

KR101194927B1 - Ａｄ 변환 방법, ａｄ 변환기, 물리량 분포를 검출하기위한 반도체 장치 및 전자 장치

Info

Publication number: KR101194927B1
Application number: KR1020050030319A
Authority: KR
Inventors: 요시노리 무라마쯔; 노리유끼 후꾸시마; 요시까즈 니따; 유끼히로 야스이
Original assignee: 소니 주식회사
Priority date: 2004-04-12
Filing date: 2005-04-12
Publication date: 2012-10-25
Also published as: KR20060045620A; JP4655500B2; US7088279B2; TW200539694A; CN1694491A; CN100579171C; US20050231624A1; TWI266525B; JP2005303648A

Abstract

AD 변환기를 포함하는 고체 촬상 장치에는, 마스터 클럭보다 빠른 고속 클럭을 생성하는 클럭 변환기가 제공된다. 전압 비교기는 행 제어선마다 수직 신호선으로부터 입력되는 화소 신호와 참조 전압를 비교하고, 시간축 방향으로 리세트 성분 또는 신호 성분에 대응하는 크기들을 갖는 펄스들을 생성한다. 카운터는 전압 비교기의 비교 완료까지 펄스 신호의 폭을, 고속 클럭에 기초하여 생성되는 클럭에 기초하여 카운트하고, 비교 완료 시점의 카운트값을 유지한다. 통신 및 타이밍 제어기는 1회째 처리 반복에서는 전압 비교기가 리세트 성분에 대해 비교 처리하고 카운터가 다운 카운트 처리를 하며, 2회째 처리 반복에서는 전압 비교기가 신호 성분에 대해 비교 처리하고 카운터가 업 카운트 처리를 행하도록 제어한다.

고체 촬상 장치, 고속 카운터 클럭, 컬럼 AD 회로, 전압 비교기, 업 카운트 모드, 다운 카운트 모드, 마스터 클럭

Description

ＡＤ 변환 방법, ＡＤ 변환기, 물리량 분포를 검출하기 위한 반도체 장치 및 전자 장치{AD CONVERSION METHOD, AD CONVERTER, SEMICONDUCTOR DEVICE FOR DETECTING DISTRIBUTION OF PHYSICAL QUANTITIES, AND ELECTRONIC APPARATUS}

도 1은 본 발명의 제1 실시예에 따른 CMOS 고체 촬상 장치의 개략 구성도.

도 2는 도 1에 도시한 제1 실시예에 따른 고체 촬상 장치의 컬럼 AD 회로의 동작을 설명하기 위한 타이밍차트.

도 3은 본 발명의 제2 실시예에 따른 CMOS 고체 촬상 장치의 개략 구성도.

도 4는 도 3에 도시한 제2 실시예의 고체 촬상 장치의 컬럼 AD 회로의 동작을 설명하기 위한 타이밍차트.

도 5는 본 발명의 제3 실시예에 따른 CMOS 고체 촬상 장치의 개략 구성도.

도 6a 내지 도 6d는 제3 실시예에서의 데이터 출력 방식의 일례를 도시하는 타이밍차트.

도 7은 출력 회로의 제1 구성예를 도시하는 회로 블록도.

도 8은 출력 회로의 제2 구성예를 도시하는 회로 블록도.

도 9는 도 8에 도시한 제2 예의 출력 회로에 이용되는 스트로브 데이터 생성기의 일 구성예를 도시하는 회로 블록도.

도 10은 도 8에 도시한 제2 예의 출력 회로에서의 데이터 출력 방식을 도시 하는 타이밍차트.

도 11은 본 발명의 제4 실시예에 따른 CMOS 고체 촬상 장치의 개략 구성도.

도 12a 내지 도 12c는 카운터의 변형예를 도시하는 회로 블록도.

도 13은 AD 변환기와 화소부가 동일한 반도체 기판에 탑재된 종래예의 CMOS 고체 촬상 장치의 개략 구성도.

도 14는 도 13에 도시한 종래예의 고체 촬상 장치의 동작을 설명하기 위한 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

1 : 고체 촬상 장치

3 : 단위 화소

7 : 구동 제어기

10 : 화소부

12 : 수평 주사 회로

14 : 수직 주사 회로

15 : 행 제어선

18 : 수평 신호선

19 : 수직 신호선

20 : 타이밍 제어기

21 : 타이밍 제어기

23 : 클럭 변환기

23a : 체배 회로

24 : 카운터

25 : 컬럼 AD 회로

26 : 컬럼 프로세서

27 : 참조 신호 생성기

27a : DA 변환 회로

28 : 출력 회로

252 : 전압 비교기

254 : 카운터

256 : 데이터 기억부

258 : 스위치

282 : 신호 프로세서

284 : 스위칭부

286, 288, 290 : 출력 버퍼

300 : 스트로브 신호 생성기

본 발명은 AD(analog-to-digital) 변환 방법 및 AD 변환기 및 복수의 단위 구성 요소가 배열되어 이루어지는 물리량 분포를 검출하기 위한 반도체 장치 및 전자 장치에 관한 것이다. 보다 상세하게는, 예를 들면 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응성이 있는 복수의 단위 구성 요소가 배열되어 이루어지며, 단위 구성 요소에 의해 전기 신호로 변환된 물리량 분포를, 어드레스 제어에 의해 임의 선택하여 전기 신호로서 판독 가능한, 예를 들면 고체 촬상 장치 등의, 물리량 분포 검출의 반도체 장치나 그 밖의 전자 장치에 이용하기에 적합한, 아날로그로 출력되는 전기 신호를 디지털 데이터로 변환하는 기술에 관한 것이다.

광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응성이 있는 단위 구성 요소를 라인 형상 혹은 매트릭스 형상으로 배열하여 이루어지는 물리량 분포를 검출하기 위한 반도체 장치가 다양한 분야에서 사용되고 있다.

예를 들면, 영상 기기의 분야에서는, 물리량 중의 광(전자파의 일례)을 검출하는 CCD(Charge Coupled Device)형 혹은 MOS(Metal Oxide Semiconductor)나 CMOS(Complementary Metal-oxide Semiconductor)형의 고체 촬상 장치가 사용되고 있다. 이들은 단위 구성 요소(고체 촬상 장치에서는 화소)에 의해 전기 신호로 변환된 물리량 분포를 전기 신호로서 판독한다.

또한, 고체 촬상 장치 중에는, 전하 생성기에서 생성된 신호 전하에 대응하는 화소 신호를 생성하는 화소 신호 생성기에 증폭용의 구동 트랜지스터를 갖는 증폭형 고체 촬상 소자(APS; Active Pixel Sensor/게인 셀이라고도 함) 구성의 화소를 구비한 증폭형 고체 촬상 장치가 있다. 예를 들면, CMOS형 고체 촬상 장치의 대부분은 그와 같은 구성을 이루고 있다.

이러한 증폭형 고체 촬상 장치에서 화소 신호를 외부로 판독하기 위해서는, 복수의 단위 화소가 배열되어 있는 화소부에 대하여 어드레스 제어를 하고, 개개의 단위 화소로부터의 신호를 임의로 선택하여 판독하도록 하고 있다. 즉, 증폭형 고체 촬상 장치는, 어드레스 제어형의 고체 촬상 장치의 일례이다.

예를 들면, 단위 화소가 매트릭스 형상으로 배치된 X-Y 어드레스형 고체 촬상 소자의 일종인 증폭형 고체 촬상 소자는, 화소 그 자체에 증폭 기능을 갖게 하기 때문에, MOS 구조 등의 능동 소자(MOS 트랜지스터)를 이용하여 화소를 구성하고 있다. 즉, 광전 변환 소자인 포토다이오드에 축적된 신호 전하(광전자)를 상기 능동 소자에서 증폭하여, 화상 정보로서 판독한다.

이러한 종류의 X-Y 어드레스형 고체 촬상 소자에서는, 예를 들면, 화소 트랜지스터가 2차원 행렬 형상으로 다수 배열되어 화소부가 구성되며, 라인마다 혹은 화소마다 입사광에 대응하는 신호 전하의 축적이 개시되고, 그 축적된 신호 전하에 기초하는 전류 또는 전압의 신호가 어드레스 지정에 의해 각 화소로부터 순서대로 판독된다. 여기서, MOS(CMOS를 포함함)형에서는, 어드레스 제어의 일례로서, 1행분을 동시에 액세스하여 행 단위로 화소 신호를 화소부로부터 판독하는 방식이 많이 이용되고 있다.

화소부로부터 판독된 아날로그의 화소 신호는, 필요에 따라, 아날로그-디지털 변환기(AD 변환기; Analog Digital Converter)에 의해 디지털 데이터로 변환된다. 여기서, 화소 신호는, 리세트 성분에 신호 성분이 가해진 형태로 출력되므로, 리세트 성분에 따른 신호 전압과 신호 성분에 따른 신호 전압의 차를 취함으로써, 참된 유효한 신호 성분을 추출할 필요가 있다.

아날로그의 화소 신호를 디지털 데이터로 변환하는 경우에도 적용된다. 최종적으로는, 리세트 성분에 따른 신호 전압과 신호 성분에 따른 신호 전압과의 차 신호 성분을 디지털 데이터로 할 필요가 있다. 이 때문에, 다양한 AD 변환의 구조가 제안되어 있으며, 예를 들면, W. Yang et. al., "An Integrated 800×600 CMOS Image System", ISSCC Digest of Technical Papers, pp.304-305, Feb., 1999(이하, 비특허 문헌1이라 함)이 있다.

그러나, 비특허 문헌1에 기재된 AD 변환의 구조는, 리세트 성분과 신호 성분의 각각에 대하여 AD 변환 처리를 행하고, 그 후에 각 카운트값의 차를 취함으로써 참된 유효한 신호 성분의 디지털 데이터를 구할 필요가 있기 때문에, 처리 속도면에서 어려움이 있다. 이하에 이 점에 대하여 설명한다.

<종래의 고체 촬상 장치의 구성>

도 13은 AD 변환기를 화소부와 동일한 반도체 기판에 탑재한 종래예의 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략 구성도이다. 도 13에 도시한 바와 같이, 이 고체 촬상 장치(1)는, 복수의 단위 화소(3)가 행 및 열로 배열된 화소부(촬상부)(10)와, 화소부(10)의 외측에 설치된 구동 제어기(7)와, 카운터(CNT)(24)와, 수직 열마다 배치된 컬럼 AD 회로(25)를 갖는 컬럼 프로세서(26)와, 컬럼 프로세서(26)의 컬럼 AD 회로(25)에 AD 변환용의 참조 전압을 공급하는 DAC(Digital Analog Converter)를 갖고 구성된 참조 신호 생성기(27)와, 감산 회로(29)를 갖고 구성된 출력 회로(28)를 구비하고 있다.

구동 제어기(7)는 열 어드레스나 열 주사를 제어하는 수평 주사 회로(열 주사 회로)(12)와, 행 어드레스나 행 주사를 제어하는 수직 주사 회로(행 주사 회로)(14)와, 단자(5a)를 통해 마스터 클럭 CLK0을 수신하고, 다양한 내부 클럭을 생성하여 수평 주사 회로(12)나 수직 주사 회로(14) 등을 제어하는 타이밍 제어기(21)를 구비하고 있다.

각 단위 화소(3)는 수직 주사 회로(14)에서 제어되는 행 제어선(15)과 화소 신호를 컬럼 프로세서(26)에 전달하는 수직 신호선(19)에 접속되어 있다.

컬럼 AD 회로(25) 각각은 참조 신호 생성기(27)에서 생성되는 참조 신호 RAMP와, 행 제어선(15)(H0, H1, ...)마다 단위 화소(3)로부터 수직 신호선(19)(V0, V1, ...)을 경유하여 얻어지는 아날로그의 화소 신호를 비교하는 전압 비교기(252)와, 전압 비교기(252)가 비교 처리를 완료하기까지의 시간을 카운터(24)를 이용하여 카운트한 결과를 유지하는 메모리 장치로서의 데이터 기억부(래치)(255)를 구비하여 구성되며, n비트 AD 변환 기능을 갖고 있다. 데이터 기억부(255)는 내부에 독립된 기억 영역으로서의 각각 n비트의 래치1과 래치2를 갖고 있다.

전압 비교기(252)의 한쪽의 입력 단자 RAMP는 다른 전압 비교기(252)의 입력 단자 RAMP와 공통으로, 참조 신호 생성기(27)에서 생성되는 계단 형상의 참조 신호 RAMP가 입력되고, 다른쪽의 입력 단자에는 각각 대응하는 수직 열의 수직 신호선(19)이 접속되어, 화소부(10)로부터의 화소 신호 전압이 개개로 입력된다. 전압 비교기(252)의 출력 신호는 데이터 기억부(255)에 공급된다. 참조 신호 RAMP는, 고체 촬상 장치(1)에 외부로부터 공급되는 마스터 클럭 CLK0에 대응한 카운트 클럭 CK0(예를 들면, 쌍방의 클럭 주파수가 동일함)에 기초하여 카운트하고, 그 카운트값을 아날로그 신호로 변환함으로써 디지털적으로 생성한다.

카운터(24)는 마스터 클럭 CLK0에 대응한 카운트 클럭 CK0(예를 들면, 쌍방의 클럭 주파수가 동일함)에 기초하여 카운트 처리를 행하여, 카운트 출력 CK1, CK2, ,,,, CKn을 카운트 클럭 CK0과 함께, 컬럼 프로세서(26)의 각 컬럼 AD 회로(25)에 공통으로 공급한다.

즉, 수직 열마다 배치되는 데이터 기억부(255)의 각 래치에 대하여 카운터(24)로부터의 각 카운트 출력 CK1, CK2, ..., CKn의 배선을 제공함으로써, 각 수직 열의 컬럼 AD 회로(25)가 1개의 카운터(24)를 공통으로 사용하는 구성으로 되어 있다.

개개의 컬럼 AD 회로(25)의 출력측은, 수평 신호선(18)에 접속되어 있다. 수평 신호선(18)은 2n비트의 신호선을 갖고, 도시하지 않은 각각의 출력선에 대응한 2n개의 센스 회로를 경유하여 출력 회로(28)의 감산 회로(29)에 접속된다.

타이밍 제어기(21)는 제어선(12c)을 통해 수평 주사 회로(12)에 대하여 화소 데이터의 판독을 지시한다. 이 지시에 응답하여, 수평 주사 회로(12)는 수평 선택 신호 CH(i)를 순차적으로 시프트시킴으로써, 래치1 및 래치2에 유지되어 있는 화소 데이터를 순서대로 출력 회로(28)의 감산 회로(29)에 보낸다. 즉, 수평 주사 회로(12)는 수평(행) 방향의 판독 주사를 행한다.

여기서, 수평 주사 회로(12)는,수평(행) 방향의 판독 주사를 행하기 위한 수평 선택 신호 CH(i)를, 카운트 클럭 CK0과 마찬가지로, 고체 촬상 장치(1)에 외부 로부터 공급되는 마스터 클럭 CLK0에 기초하여 생성한다.

도 14는 도 13에 도시한 종래예의 고체 촬상 장치(1)의 동작을 설명하기 위한 타이밍차트이다.

예를 들면, 1회째의 판독을 위해, 우선 카운터(254)의 카운트값을 초기값“0”으로 리세트해 둔다. 그리고, 임의의 행 Hx의 단위 화소(3)로부터 수직 신호선(19)(V0, V1, ...)에의 1회째의 판독이 안정된 후, 참조 신호 생성기(27)에 의해 실질적으로 램프 파형이 되도록 계단 형상으로 시간 변화시킨 참조 신호 RAMP를 입력하고, 임의의 수직 신호선(19)(열 번호 Vx)의 화소 신호 전압과의 비교를 전압 비교기(252)에서 행한다.

이 때, 전압 비교기(252)의 한쪽의 입력 단자 RAMP에의 참조 신호 RAMP의 입력과 동시에, 전압 비교기(252)에서의 비교 시간을 카운터(24)를 이용하여 계측하기 위해, 참조 신호 생성기(27)로부터 발생하는 램프 파형 전압에 동기하여(t10), 카운터(24)는 1회째의 카운트 동작으로서, 초기값 "0"으로부터 다운 카운트를 개시한다.

전압 비교기(252)는 참조 신호 생성기(27)로부터의 램프 형상의 참조 신호 RAMP와 수직 신호선(19)을 통해 입력되는 화소 신호 전압 Vx를 비교하여, 쌍방의 전압이 동일하게 되었을 때에, 비교 출력을 H 레벨로부터 L 레벨로 반전시킨다(t12).

전압 비교기(252)의 출력 반전과 실질적으로 동시에, 데이터 기억부(255)는 비교 출력의 반전과 거의 동시에, 비교 기간에 따른 카운터(24)로부터의 카운트 출 력 CK1, CK2, ..., CKn을 카운트 클럭 CK0에 동기하여 데이터 기억부(255)의 래치1에 래치함으로써, 1회째의 AD 변환을 완료한다(t12).

타이밍 제어기(21)는, 소정의 다운 카운트 기간을 경과하면(t14), 전압 비교기(252)에의 제어 데이터의 공급과, 카운터(254)에의 카운트 클럭 CK0의 공급을 정지한다. 이에 의해, 전압 비교기(252)는 램프 형상의 참조 신호 RAMP의 생성을 정지한다.

이 1회째의 판독 시에는, 단위 화소(3)의 리세트 성분 ΔV를 판독하고 있으며, 리세트 성분 ΔV 내에는, 단위 화소(3)마다 변동되는 잡음이 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작고, 또한 리세트 레벨은 모든 화소 공통이기 때문에, 임의의 수직 신호선(19)(Vx)의 출력은 대체로 공지되어 있다.

따라서, 1회째의 리세트 성분 ΔV의 판독 시에는, 참조 신호 RAMP를 조정함으로써 비교 기간을 짧게 하는 것이 가능하고, 이 종래예에서는, 7비트분의 카운트 기간(128 클럭 사이클)에서 리세트 성분 ΔV의 비교를 행하고 있다.

2회째의 판독은, 리세트 성분 ΔV 외에, 단위 화소(3)마다의 입사광량에 따른 신호 성분 Vsig를 판독하여, 1회째의 판독과 마찬가지의 동작을 행한다.

보다 구체적으로, 2회째의 판독을 위해, 우선 카운터(254)의 카운트값을 초기값 "0"으로 리세트해 둔다. 그리고, 임의의 행 Hx의 단위 화소(3)로부터 수직 신호선(19)(V0, V1, ...)에의 2회째의 판독이 안정된 후, 참조 신호 생성기(27)에 의해 실질적으로 램프 형상으로 되도록 계단 형상으로 시간 변화시킨 참조 신호 RAMP를 입력하여, 임의의 수직 신호선(19)(열 번호 Vx)의 화소 신호 전압과의 비교를 전압 비교기(252)에서 행한다.

이 때, 전압 비교기(252)의 한쪽의 입력 단자 RAMP에의 참조 신호 RAMP의 입력과 동시에, 전압 비교기(252)에서의 비교 시간을 카운터(24)를 이용하여 계측하기 위해, 참조 신호 생성기(27)로부터 발생하는 램프 파형 전압에 동기하여(t20), 카운터(24)는 2회째의 카운트 동작으로서, 초기 값 "0"으로부터 다운 카운트를 개시한다.

전압 비교기(252)는 참조 신호 생성기(27)로부터의 램프 형상의 참조 신호 RAMP와 수직 신호선(19)을 통해 입력되는 화소 신호 전압 Vx를 비교하여, 쌍방의 전압이 동일하게 되었을 때에, 비교 출력을 H 레벨로부터 L 레벨로 반전시킨다(t22).

전압 비교기(252)의 출력 반전과 실질적으로 동시에, 데이터 기억부(255)는 비교 기간에 따른 카운터(24)로부터의 카운트 출력 CK1, CK2, ..., CKn을 카운트 클럭 CK0에 동기하여 데이터 기억부(255)에 래치함으로써, 2회째의 AD 변환을 완료한다(t22).

이 때, 데이터 기억부(255)는 1회째의 카운트값과 2회째의 카운트값을 해당 데이터 기억부(255) 내의 다른 장소, 구체적으로는 래치2에 유지한다. 2회째의 판독 시에는, 단위 화소(3)의 리세트 성분 ΔV와 신호 성분 Vsig의 합 성분을 판독한다.

타이밍 제어기(21)는 소정의 다운 카운트 기간을 경과하면(t24), 전압 비교 기(252)에의 제어 데이터의 공급과, 카운터(254)에의 카운트 클럭 CK0의 공급을 정지한다. 이에 의해, 전압 비교기(252)는 램프 형상의 참조 신호 RAMP의 생성을 정지한다.

2회째의 카운트 처리가 완료된 후의 소정의 타이밍에서(t28), 타이밍 제어기(21)는 수평 주사 회로(12)에 대하여 화소 데이터의 판독을 지시한다. 이 지시에 응답하여, 수평 주사 회로(12)는 제어선(12c)을 통해 데이터 기억부(255)에 공급되는 수평 선택 신호 CH(i)를 순차적으로 시프트시킨다.

따라서, 데이터 기억부(255)에 래치된 카운트값, 즉 n비트의 디지털 데이터로 표시된 1회째와 2회째의 각각 n비트의 화소 데이터가, 각각 n개(합계 2n개)의 수평 신호선(18)을 통해, 순차적으로, 컬럼 프로세서(26) 밖으로 출력되어, 출력 회로(28)의 감산 회로(29)에 입력된다.

n비트의 감산 회로(29)는 단위 화소(3)의 리세트 성분 ΔV와 신호 성분 Vsig의 합 성분을 나타내는 2회째의 화소 데이터로부터 단위 화소(3)의 리세트 성분 ΔV를 나타내는 1회째의 화소 데이터를 대응하는 화소 위치마다 감산함으로써, 단위 화소(3)의 신호 성분 Vsig를 구한다.

이 후, 순차적으로 행마다 마찬가지의 동작이 반복됨으로써, 출력 회로(28)에서, 2차원 화상을 나타내는 화상 신호가 얻어진다.

그러나, 상기 설명으로부터 알 수 있는 바와 같이, 이러한 AD 변환의 구조에서는, 참된 유효한 신호 성분의 디지털 데이터를 구하기 위해서는, 리세트 성분과 신호 성분의 각각에 대하여 AD 변환 처리를 행하여, 각 카운트값의 차를 취할 필요 가 있기 때문에, 2회의 판독과 AD 변환이 필요로 된다. 또한, 비교 처리나 AD 변환 처리 시의 기준 클럭인 카운트 클럭 CK0은, 고체 촬상 장치(1)에 외부로부터 공급되는 마스터 클럭 CLK0의 속도(주파수)로 결정되기 때문에, 비교 처리나 AD 변환 처리의 각 속도의 최대값이 마스터 클럭 CLK0의 속도(주파수)로 제한된다. 이 때문에, 토탈 AD 변환 기간이 길어지게 되는, 즉 처리 속도 상의 결점이 있다(이하, 제1 문제라 함).

또한, 수평 주사 회로(12)는 수평(행) 방향의 판독 주사를 행하기 위한 수평 선택 신호 CH(i)를 마스터 클럭 CLK0에 기초하여 생성하기 때문에, AD 변환된 데이터를 유지하는 메모리를 카운트 결과를 유지하는 메모리와는 별도로 설치함으로써, AD 변환 처리와 판독 처리를 병행하여 행하는 파이프라인 동작을 행하도록 구성하는 경우에도, 수평(행) 방향의 판독 주사 속도의 최대값이 마스터 클럭 CLK0의 속도(주파수)로 제한되게 되는 결점이 있다(이하 제2 문제라 함).

또한, 도 13에 도시한 구성에서는, 메모리로서의 데이터 기억부(255) 내에 1회째와 2회째의 카운트 결과를 유지할 필요가 있어, n비트의 신호에 대하여, n비트의 래치가 2개(비트마다 2n개의 래치가 요구됨) 필요하게 되어, 회로 면적이 증대된다(이하, 제3 문제라 함).

또한, 카운트 클럭 CK0이나 카운터(24)로부터의 n개의 카운트 출력 CK1, CK2, ..., CKn을 데이터 기억부(255)에 입력할 배선이 필요하여, 잡음 및 소비 전력이 증가한다(이하, 제4 문제라 함).

또한, 1회째의 카운트값과 2회째의 카운트값을, 데이터 기억부(255) 내의 서로 다른 위치에 유지시키기 위해서, 1회째와 2회째의 카운트 결과를 데이터 기억부(255)에 전달하기 위한 2n개의 신호선이 필요로 되며, 그것에 수반하는 전류 증가도 발생한다(이하, 제5 문제라 함).

또한, 신호가 장치의 외부로 출력되기 전에는, 출력 회로(28)에서 1회째와 2회째의 카운트값을 감산하기 위해, 각 회의 카운트값을 출력 회로(28)에 설치되어 있는 n비트의 감산 회로(29)까지 유도하는 2n개의 신호선이 필요로 되어, 데이터 전송을 위한 잡음 또는 소비 전력이 증가하게 된다(이하, 제6 문제라 함).

즉, 1회째의 판독 결과를 유지하는 메모리 장치와 2회째의 판독 결과를 유지하는 메모리 장치를 카운터와는 별도로, 각각 준비(즉, 2개의 메모리가 요구됨)해야만 하고, 또한 이들 메모리 장치에 카운터로부터 n비트분의 카운트값을 전달하는 신호선이 필요로 되며, 또한 1회째와 2회째의 카운트값을 감산기까지 전송하기 위해 n비트에 대하여 2n비트분(2배)의 신호선이 필요로 되어, 회로 규모나 회로 면적을 증대시킴과 함께, 잡음의 증가나 소비 전류나 소비 전력의 증대의 문제가 발생한다.

또한, AD 변환 처리와 판독 처리를 병렬로 행하는 파이프라인 동작을 행하도록 구성하기 위해서는, AD 변환된 데이터를 유지하는 메모리 장치가 카운트 결과를 유지하는 메모리 장치와는 별도로 필요하지만, 제3 문제와 마찬가지로, 이를 위한 메모리 장치가 2개 필요하기 되기 때문에, 회로 면적이 증대된다(이하, 제7 문제라 함).

상기 제3 문제점을 해결하는 방법으로서, 예를 들면, 수직 열에 대하여 공통 으로 사용되는 카운터와, 수직 열마다 CDS(Correlated Double Sampling) 처리부와 카운터의 카운트값을 유지하는 래치를 직렬로 배치함으로써 CDS 처리 기능과 AD 변환 기능을 실현하는 컬럼(Column) AD 변환 회로가 제안되어 있으며, 예를 들면, CQ 출판사, 2003년 8월 10일자, 제1판 pp201～203의 YONEMOTO Kazuya저, "CCD/CMOS Imeeji sensa no kiso to ouyou"(이하, 제2 비특허 문헌이라 함)에 개시되어 있다.

또한, 상기 제4 문제점을 해결하는 방법으로서, 예를 들면, 컬럼 프로세서(26) 내에, 수직 열마다 카운터를 설치하여 AD 변환 기능을 실현하는 구조도 제안되어 있으며, 예를 들면, URL http://www.sanken.gr.jp/project/iwataPJ/report/h12/h12index.html에서 2004년 3월 15일자 인터넷상에서 발견된 IMAMURA Toshifumi와 YAMAMOTO Yoshiko저, "3. kousoku kinou COMS imeeji sensa no kenkyuu"(이하, 비특허 문헌 3라 함), URL http://www.sanken.gr.jp/project/iwataPJ/report/h14/h14index.html에서 2004년 3월 15일자 인터넷상에서 발견된 IMAMURA Toshifumi, YAMAMOTO Yoshiko 및 HASEGAWA Naoya저 "3. Kousoku kinou CMOS imeeji sensa no kenkyuu"(이하, 비특허 문헌 4라 함), Oh-Bong Kwon 등, "A Novel Double Slope Analog-to-Digital Converter for a High-Quality 640×480 CMOS Imaging System", VL3-03 1999, IEEE p335～338(이하, 비특허 문헌 5라 함) 및 일본 특개평11-331883호 공보(이하, 제1 특허 문헌이라 함)에 개시되어 있다.

비특허 문헌2에 기재된 컬럼 AD 변환 회로는 수직 신호선(수직 열)마다 병렬 처리하는 카운터 및 래치를 이용한 AD 변환 회로에 의해, 리세트 성분과 신호 성분 의 차를 취함으로써 화소의 고정 패턴 노이즈를 억압하면서 디지털 신호로 변환하기 때문에, 감산 처리가 불필요하여 카운트 처리가 1회로 완료되고, 또한 AD 변환된 데이터를 유지하는 메모리 장치를 래치로 실현할 수 있어, 회로 면적의 증대를 방지할 수 있다. 즉 상기 제3, 5, 6, 7의 문제를 해결할 수 있다.

그러나, 카운트 클럭 CK0 및 카운터로부터의 n개의 카운트 출력을 래치에 입력하는 배선이 필요하여, 상기 제4 문제를 해결할 수 없다.

또한 비특허 문헌3, 4에 기재된 구조는, 광을 검출하는 복수의 픽셀로부터의 전류를 동시에 출력 버스 상에 출력함으로써, 출력 버스 상에서 전류에 의한 가감산을 행하고, 이 후, 시간축 방향으로 크기를 갖는 펄스 폭 신호로 변환하고, 이 펄스 폭 신호의 펄스 폭의 클럭 수를 열 병렬로 설치된 카운터 회로에서 카운트함으로써 AD 변환을 행하는 것으로, 카운트 출력의 배선이 불필요한 즉 상기 제4 문제를 해소할 수 있다.

그러나, 리세트 성분과 신호 성분의 취급에 대해서는 기재가 없어, 상기 제3, 5, 6, 7의 문제를 해소할 수 있다고는 할 수 없다. 이 리세트 성분과 신호 성분의 취급에 대한 기재가 없는 것은, 비특허 문헌1, 5도 마찬가지이다.

한편, 특허 문헌1에는, 리세트 성분과 신호 성분의 취급에 대한 기재가 있다. 상관 2중 샘플링 등, 리세트 성분과 신호 성분으로부터 순수한 이미지만의 전압 데이터를 추출하기 위해서는, 리세트 성분의 디지털 데이터를 신호 성분의 디지털 데이터로부터 감산하는 감산 처리를 수직 열마다 행할 수 있기 때문에 상기 제6 문제를 피할 수 있다.

그러나, 이 특허 문헌1에 기재된 구조에서는, 외부 시스템 인터페이스부에서 카운트 처리를 행하여 카운트 신호를 발생하여, 리세트 성분이나 신호 성분의 전압과 비교 처리의 참조 전압이 일치한 시점의 카운트값을 수직 열마다 설치된 1개의 버퍼에 각각 보존하도록 하고 있으며, AD 변환 처리의 구조는, 각 수직 열이 1개의 카운터를 공통으로 사용하는 구성인 점에서, 비특허 문헌1에 기재된 것과 마찬가지이다. 따라서, 상기 제3～5, 7의 문제를 피할 수 없다.

본 발명은, 상술한 상황을 감안하여 이루어진 것이다.

본 발명의 일 양상에 따르면, 아날로그 신호 내에 포함된 기준 성분과 신호 성분간의 차를 나타내는 차 신호 성분의 디지털 데이터를 취득하기 위한 AD 변환 방법이 제공된다. 기준 성분 및 신호 성분의 각각에 따른 신호와 디지털 데이터로 변환하기 위한 참조 신호를 비교하고, 이 비교 처리와 동시에, 아날로그의 처리 대상 신호를 수신하는 구동 펄스와 대응하는 기본 펄스들로 이루어진 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스인 고속 카운터 클럭에 기초하여 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽의 모드에서 카운트 처리를 행하여, 비교 처리가 완료된 시점의 카운트값을 유지한다. 이 때, 기준 성분과 신호 성분 중 어느 것에 대하여 비교 처리를 행하고 있는지에 따라 카운트 처리의 모드를 전환하는 것으로 하였다.

여기서, 카운트 처리의 모드 전환 처리로서는, 우선, 1회째의 처리로서, 화소 등 동일 단위 요소로부터 출력되는 1개의 처리 대상 신호에서의 물리적 성질이 다른 기준 성분과 신호 성분 중 어느 한쪽에 대응하는 신호와, 디지털 데이터로 변환하기 위한 참조 신호를 비교한다. 또한, 이 비교 처리와 동시에, 고속 카운터 클럭에 기초하여 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽의 모드에서 카운트 처리를 행하여, 비교 처리가 완료된 시점의 카운트값을 유지한다.

이 후, 2회째의 처리로서, 기준 성분과 신호 성분 중의 다른쪽과 참조 신호를 비교한다. 또한, 이 비교 처리와 동시에, 고속 카운터 클럭에 기초하여 다운 카운트 모드 및 업 카운트 모드 중의 다른쪽의 모드에서 카운트 처리를 행하여, 이 비교 처리가 완료된 시점의 카운트값을 유지한다.

이것은 처리 대상 신호내의 참 신호 성분을 적어도 가리키는 2회째 처리시 조작되는 신호 성분에 대해 충분하다. 신호 성분은 참 신호 성분만을 의미하는 것이 아니라, 실제로는 처리 대상 신호에 포함되는 잡음 성분이나 리세트 성분 등을 포함하는 것이어도 된다.

또한, 기준 성분과 신호 성분은 상대적인 것이다. 즉, 기준 성분과 신호 성분의 차 신호 성분은, 요컨데, 화소 등 동일 단위 요소로부터 출력되는 1개의 처리 대상 신호에서의 물리적 성질이 서로 다른 2개의 신호 성분간의 차의 성분이면 된다.

본 발명의 다른 양상에 따르면, 상술한 AD 변환 방법을 수행하는데 적합한 AD 변환기가 제공된다. 이 AD 변환기는 기준 성분 및 신호 성분의 각각에 대응하는 신호와 AD 변환용의 참조 신호를 비교하는 비교기와, 비교기에서의 비교 처리와 동시에, 아날로그의 처리 대상 신호를 수신하는 구동 펄스들에 대응하는 기본 펄스 들로 이루어진 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스인 고속 카운터 클럭에 기초하여 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽의 모드에서 카운트 처리를 행하고, 비교기에서의 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터를 포함한다.

본 발명의 다른 양상에 따르면, 반도체 장치 또는 전자 장치가 제공된다. 이 반도체 장치 또는 전자 장치는 상술한 AD 변환기와 마찬가지의 구성을 포함한다.

상기 전하 생성기들 각각은 전자파의 형태로 광을 수광하고 이 수광된 광에 대응하는 전하를 생성하는 광전 변환 소자를 포함하며, 반도체 장치는 고체 촬상 장치로서 동작할 수 있다.

이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다. 또한, 이하에서는, X-Y 어드레스형의 고체 촬상 장치의 일례인, CMOS 촬상 소자를 디바이스로서 사용한 경우를 예로 들어 설명한다. 또한, CMOS 촬상 소자는, 모든 화소가 NMOS 트랜지스터로 이루어지는 것인 것으로서 설명한다.

그러나, 이것은 일례로서, 대상으로 되는 디바이스는 MOS형 촬상 디바이스에 한하지 않는다. 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응성이 있는 단위 구성 요소를 라인 형상 혹은 매트릭스 형상으로 복수개 배열하여 이루어지는 물리량 분포 검출용의 반도체 장치의 모두에, 후술하는 모든 실시예를 마찬가지로 적용할 수 있다.

고체 촬상 장치의 구성; 제1 실시예

도 1은 본 발명에 따른 반도체 장치의 제1 실시예인 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략 구성도이다. 또한, 이 CMOS 고체 촬상 장치는, 본 발명에 따른 전자 장치의 일 양태이기도 하다.

고체 촬상 장치(1)는, 입사광량에 따른 신호를 출력하는 수광 소자(전하 생성기의 일례)를 포함하는 복수개의 화소가 행 및 열로 배열된(즉 2차원 매트릭스 형상의) 화소부를 갖고, 각 화소로부터의 신호 출력이 전압 신호이며, CDS(Correlated Double Sampling) 처리부나 디지털 변환기(ADC; Analog Digital Converter) 등이 열 방향으로 제공된다.

"각 열과 관련하여 CDS 처리부 및 디지털 변환기가 제공된다"는, 수직 열의 수직 신호선(19)에 대하여 실질적으로 병렬로 복수의 CDS 처리부나 디지털 변환기가 설치되어 있는 것을 의미한다. 복수의 CDS 처리부 및 ADC는 디바이스를 평면에서 보았을 때에, 모두 화소부(10)에 대하여 열 방향의 한쪽의 단부측(도면의 하측에 배치되어 있는 출력측)에만 배치되어 있는 형태의 것이어도 되고, 화소부(10)에 대하여 열 방향의 한쪽의 단연측(도면의 하측에 배치되어 있는 출력측)과 그 반대측인 다른쪽의 단부측(도면의 상측)으로 나누어 배치되어 있는 형태의 것이어도 된다. 후자의 경우, 행 방향의 판독 주사(수평 주사)를 행하는 수평 스캐너도, 각 단부측으로 나누어 배치하여, 각각이 독립적으로 동작 가능하게 구성하는 것이 좋다.

예를 들면, 각 열에 관련하여 CDS 처리부 및 디지털 변환기가 설치되어 있는 전형예로서는, 촬상부의 출력측에 형성한 컬럼 영역으로 불리는 부분에, CDS 처리 부나 디지털 변환기를 수직 열마다 설치하고, 순차적으로 출력측에 판독하는 컬럼형의 것이다. 또한, 컬럼형에 한하지 않고, 인접하는 복수(예를 들면 2개)의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리부나 디지털 변환기를 할당하는 형태나, N개 마다(N은 양의 정수; 사이에 N-1개를 배치함) N개분의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리부나 디지털 변환기를 할당하는 형태 등을 채용할 수도 있다.

컬럼형을 제외한 것은, 어느 형태도, 복수의 수직 신호선(19)(수직 열)이 1개의 CDS 처리부나 디지털 변환기를 공통으로 사용하는 구성으로 되기 때문에, 화소부(10)측으로부터 공급되는 복수 열분의 화소 신호를 1개의 CDS 처리부나 디지털 변환기에 공급하는 스위칭 회로를 설치한다. 또한, 후단의 처리에 따라서는, 출력 신호를 유지하는 메모리가 제공되어야 한다.

어쨌든, 복수의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리부나 디지털 변환기를 할당하는 형태 등을 채용함으로써, 각 화소 신호의 신호 처리를 화소 열 단위로 판독한 후에 행함으로써, 마찬가지의 신호 처리를 각 단위 화소 내에서 행하는 것에 비해, 각 단위 화소 내의 구성을 간소화하여, 이미지 센서의 다화소화, 소형화, 저비용화 등에 대응할 수 있다.

또한, 각 열에 관련하여 제공된 복수의 신호 프로세서에서 1행분의 화소 신호를 동시 병행 처리할 수 있기 때문에, 출력 회로측이나 디바이스의 외부에서 1개의 CDS 처리부나 디지털 변환기에서 처리를 행하는 경우에 비해, 신호 프로세서를 저속으로 동작시킬 수 있어, 소비 전력이나 대역 성능이나 노이즈 등의 면에서 유 리하다. 반대로 말하면, 소비 전력이나 대역 성능 등을 동일하게 하는 경우, 센서 전체의 고속 동작이 가능하게 된다.

또한, 컬럼형의 구성의 경우, 저속으로 동작시킬 수 있어 소비 전력이나 대역 성능이나 노이즈 등의 면에서 유리함과 함께 스위칭 회로가 불필요한 이점도 있다. 이하의 실시예에서는, 특별히 언급하지 않는 한, 이 컬럼형으로 설명한다.

도 1에 도시한 바와 같이, 제1 실시예의 고체 촬상 장치(1)는, 복수의 단위 화소(3)가 행 및 열로 배열된 화소부(촬상부)(10)와, 화소부(10)의 외측에 설치된 구동 제어기(7)와, 컬럼 프로세서(26)와, 컬럼 프로세서(26)에 AD 변환용의 참조 전압을 공급하는 참조 신호 생성기(27)와 출력 회로(28)를 구비하고 있다.

또한, 컬럼 프로세서(26)의 전단 또는 후단에는, 필요에 따라 신호 증폭 기능을 갖는 AGC(Auto Gain Control) 회로 등을 컬럼 프로세서(26)와 동일한 반도체 영역에 설치하는 것도 가능하다. 컬럼 프로세서(26)의 전단에서 AGC를 행하는 경우에는 아날로그 증폭, 컬럼 프로세서(26)의 후단에서 AGC를 행하는 경우에는 디지털 증폭으로 된다. n비트 디지털 데이터를 단순하게 증폭하게 되면, 신호 레벨이 열화될 수 있기 때문에, 아날로그로 증폭한 후에 디지털 변환하는 것이 바람직하다.

구동 제어기(7)는, 화소부(10)의 신호를 순차적으로 판독하기 위한 제어 회로 기능을 구비하고 있다. 예를 들면, 구동 제어기(7)로서는, 열 어드레스나 열 주사를 제어하는 수평 주사 회로(열 주사 회로)(12)와, 행 어드레스나 행 주사를 제어하는 수직 주사 회로(행 주사 회로)(14)와, 내부 클럭을 생성하는 등의 기능을 갖는 통신 및 타이밍 제어기(20)를 구비하고 있다.

또한 고체 촬상 장치(1)는, 고속 클럭 생성기의 일례로서, 입력된 클럭 주파수보다 고속의 클럭 주파수의 펄스를 생성하는 클럭 변환기(23)를 구비하고 있다. 고체 촬상 장치(1)의 단자(5a)에는, 화소부(10)로부터 처리 대상 신호로서의 아날로그의 화소 신호를 컬럼 프로세서(26)측에 저장하는 다양한 구동 펄스들에 대한 기본 펄스인 마스터 클럭 마스터 클럭 CLK0이 입력된다.

통신 및 타이밍 제어기(20)는, 단자(5a)를 통해 입력되는 입력 클럭(마스터 클럭) CLK0 및 클럭 변환기(23)에서 생성된 고속 클럭에 기초하여 내부 클럭을 생성한다. 클럭 변환기(23)에서 생성된 고속 클럭을 근원으로 하는 신호를 이용함으로써, AD 변환 처리나 화소 데이터의 외부에의 출력 처리 등을 고속으로 동작시킬 수 있게 된다.

도 1에서는, 간단하게 하기 위해 행 및 열의 일부를 생략하여 나타내고 있지만, 현실적으로는, 각 행이나 각 열에는, 수십 내지 수천의 단위 화소(3)가 배치된다. 이 단위 화소(3)는, 전형적으로는, 수광 소자(전하 생성기)로서의 포토다이오드와, 증폭용의 반도체 소자(예를 들면 트랜지스터)를 갖는 화소 내 앰프로 구성된다.

화소 내 앰프로서는, 예를 들면 플로팅 디퓨전 앰프(floating-diffusion amp) 구성의 것이 이용된다. 일례로서는, 전하 생성기에 대하여, 전하 판독부(전송 게이트부/판독 게이트부)의 일례인 판독 선택용 트랜지스터, 리세트 게이트부의 일례인 리세트 트랜지스터, 수직 선택용 트랜지스터, 및 플로팅 디퓨전의 전위 변 화를 검출하는 검출 소자의 일례인 소스 팔로워(source-follower) 구성의 증폭용 트랜지스터를 갖는, CMOS 센서로서 범용적인 4개의 트랜지스터로 이루어지는 구성의 것을 사용할 수 있다.

대안적으로, 일본 특허 제2708455호 공보에 기재와 같이, 전하 생성기에 의해 생성된 신호 전하에 대응하는 신호 전압을 증폭하기 위한, 드레인선(DRN)에 접속된 증폭용 트랜지스터와, 전하 생성기를 리세트하기 위한 리세트 트랜지스터와, 수직 시프트 레지스터로부터 전송 배선(TRF)을 통해 주사되는 판독 선택용 트랜지스터(전송 게이트부)를 갖는, 3개의 트랜지스터로 이루어지는 구성의 것을 사용할 수도 있다.

또한, 구동 제어기(7)의 다른 구성 요소로서, 수평 주사 회로(12), 수직 주사 회로(14), 및 통신 및 타이밍 제어기(20)가 설치되어 있다. 수평 주사 회로(12)는, 컬럼 프로세서(26)로부터 카운트값을 판독하는 판독 스캐너의 기능을 갖는다. 이들 구동 제어기(7)의 각 요소는, 화소부(10)와 함께, 반도체 집적 회로 제조 기술과 마찬가지의 기술을 이용하여 단결정 실리콘 등의 반도체 영역에 일체적으로 형성되어, 반도체 시스템의 일례인 고체 촬상 소자로서 구성된다.

단위 화소(3)는 행 선택을 위한 행 제어선(15)을 통해 수직 주사 회로(14)와, 또한 수직 신호선(19)을 통해 컬럼 AD 회로(25)가 수직 열마다 설치되어 있는 컬럼 프로세서(26)와, 각각 접속되어 있다. 여기서, 행 제어선(15)은 수직 주사 회로(14)로부터 화소로 연장되는 배선을 나타낸다.

수평 주사 회로(12)나 수직 주사 회로(14)는 후술과 같이 디코더를 포함하여 구성되며, 통신 및 타이밍 제어기(20)로부터 공급되는 제어 신호 CN1, CN2에 응답하여 시프트 동작(주사)을 개시하도록 되어 있다. 이 때문에, 행 제어선(15)에는, 단위 화소(3)를 구동하기 위한 다양한 펄스 신호(예를 들면, 리세트 펄스 RST, 전송 펄스 TRF, DRN 제어 펄스 DRN 등)가 포함된다.

통신 및 타이밍 제어기(20)는 도시하지 않지만, 각 부의 동작에 필요한 클럭이나 소정 타이밍의 펄스 신호를 공급하는 타이밍 발생기(판독 어드레스 제어기의 일례)의 기능 블록과, 단자(5a)를 통해 마스터 클럭 CLK0을 수신하고, 또한 단자(5b)를 통해 동작 모드 등을 명령하는 데이터 DATA를 수신하고, 또한 고체 촬상 장치(1)의 정보를 포함하는 데이터를 출력하는 통신 인터페이스의 기능 블록을 구비한다. 예를 들면, 수평 어드레스 신호를 수평 디코더(12a)에, 또한 수직 어드레스 신호를 수직 디코더(14a)에 출력하고, 각 디코더(12a, 14a)는 대응하는 행 및 열을 선택한다.

이 때, 단위 화소(3)를 2차원 매트릭스 형상으로 배치하고 있기 때문에, 화소 신호 생성기(5)에 의해 생성되어 수직 신호선(19)을 통해 열 방향으로 출력되는 아날로그의 화소 신호를 행 단위로(열 병렬 방식) 액세스하여 취득하는 수직 스캔 판독을 행하고, 이 후에, 수직 열의 배열 방향인 행 방향에 액세스하여 화소 신호(본 예에서는 디지털화된 화소 데이터)를 출력측으로 판독하는 수평 스캔 판독을 행하도록 함으로써, 화소 신호나 화소 데이터의 판독의 고속화를 도모하는 것이 좋다. 물론, 스캔 판독에 한하지 않고, 판독하고자 하는 단위 화소(3)를 직접적으로 어드레스 지정함으로써, 필요한 단위 화소(3)의 정보만을 판독하는 랜덤 액세스도 가능하다.

또한, 제1 실시예의 통신 및 타이밍 제어기(20)에서는, 단자(5a)를 통해 입력되는 마스터 클럭 CLK0과 동일한 주파수의 클럭 CLK1이나, 그것을 2 분주한 클럭이나 보다 분주한 저속의 클럭을 디바이스 내의 각 부, 예를 들면 수평 주사 회로(12), 수직 주사 회로(14), 컬럼 프로세서(26) 등에 공급한다. 이하, 2분주한 클럭이나 그 이하의 주파수의 클럭 전반을 통합하여, 저속 클럭 CLK2라고 한다.

수직 주사 회로(14)는 화소부(10)의 행을 선택하고, 그 행에 필요한 펄스를 공급하는 것이다. 예를 들면, 수직 방향의 판독 행을 규정하는(화소부(10)의 행을 선택하는) 수직 디코더(14a)와, 수직 디코더(14a)에서 규정된 판독 어드레스 상의 단위 화소(3)에 대한 행 제어선(15)에 펄스를 공급하여 구동하는 수직 구동 회로(14b)를 갖는다. 또한, 수직 디코더(14a)는 신호를 판독하는 행 외에, 전자 셔터용의 행 등도 선택한다.

수평 주사 회로(12)는 저속 클럭 CLK2에 동기하면서 클럭 변환기(23)로부터의 고속 클럭의 제어 하에서 컬럼 프로세서(26)의 컬럼 AD 회로(25)를 순서대로 선택하고, 그 신호를 수평 신호선(수평 출력선)(18)에 유도하는 것이다. 예를 들면, 수평 방향의 판독 열을 규정하는(컬럼 프로세서(26) 내의 개개의 컬럼 AD 회로(25)를 선택하는) 수평 디코더(12a)와, 수평 디코더(12a)에 의해 규정된 판독 어드레스에 따라, 컬럼 프로세서(26)의 각 신호를 수평 신호선(18)에 유도하는 수평 구동 회로(12b)를 갖는다. 또한, 수평 신호선(18)은, 예를 들면 컬럼 AD 회로(25)가 취급하는 비트 수 n(n은 양의 정수)개, 예를 들면 10(=n) 비트이면, 그 비트 수에 대 응하여 10개 배치된다.

여기서, 본 실시예의 수평 주사 회로(12)는 저속 클럭 CLK2에 동기하여 동작하지만, 클럭 변환기(23)로부터의 고속 클럭(예를 들면, 체배 클럭)에 기초하여 생성된 신호로 제어하고 있기 때문에, 단자(5a)를 통해 외부로부터 입력되는 마스터 클럭 CLK0으로 제어되었을 때보다 고속이다.

클럭 변환기

클럭 변환기(23)는 입력된 클럭 주파수보다 고속의 클럭 주파수의 펄스를 생성하는 체배 회로(23a)를 내장하고 있다. 이 클럭 변환기(23)는, 통신 및 타이밍 제어기(20)로부터 저속 클럭 CLK2를 수신하고, 그것에 기초하여 2배 이상 높은 주파수의 클럭을 생성한다. 이하, 저속 클럭 CLK2보다 2배 이상 높은 주파수의 클럭 전반을 통합하여, 고속 클럭이라고 한다. 여기서는, 특히 참조자 CLK3을 붙여, 고속 클럭 CLK3이라고 한다. 클럭 변환기(23)는, 통신 및 타이밍 제어기(20)로부터 수신한 저속 클럭 CLK2나 자신에 의해 생성한 고속 클럭 CLK3을, 통신 및 타이밍 제어기(20)나 데이터 출력부의 일례인 출력 회로(28)에 공급한다.

통신 및 타이밍 제어기(20)는 이 마스터 클럭 CLK0보다 고속의 고속 클럭 CLK3에 기초하여 AD 변환용의 참조 신호(참조 전압) RAMP 생성용의 기준 클럭(본 예에서는 CK0과 동일함)이나 카운터 클럭 CK0(예를 들면 CLK3과 동일한 주파수의 것)을 생성한다. 여기서, 고속 클럭 CLK3으로서는, 저속 클럭 CLK2에 대하여 2배 이상 높은 주파수로 하였지만, 정수배에 한하지 않고, 정수배 이외라도 된다. 단, 데이터의 연결을 용이하게 하기 위해, 정수배로 하는 것이 바람직하다.

클럭 변환기(23)에서 생성된 고속 클럭을 근원으로 하는 신호를 이용함으로써, AD 변환 처리 등을 고속으로 동작시킬 수 있게 된다. 또한, 고속 클럭을 이용하여, 고속의 계산을 필요로 하는 움직임 추출이나 압축 처리를 행할 수 있다. 또한, 컬럼 프로세서(26)로부터 출력되는 병렬 데이터를 직렬 데이터화하여 디바이스 외부에 영상 데이터 D1을 출력할 수도 있다. 이렇게 함으로써, AD 변환된 디지털 데이터의 비트 수보다 적은 단자로 고속 동작 출력하는 구성을 채용할 수 있다.

고속 클럭 CLK3의 주파수는, 외부와의 통신 기능을 하는 통신 및 타이밍 제어기(20)를 통해, 외부로부터의 명령에 의해 변경 지시를 할 수 있도록 하는 것이 바람직하다. 이 경우, 그 주파수 전환 명령 P3은, 예를 들면 정지 화상 촬영 모드나 동작 촬영 모드 혹은 가산 판독 모드 등의 동작 모드에 따라 자동적으로 전환되도록 하는 것이 바람직하다. 예를 들면, 통신 및 타이밍 제어기(20)가, 동작 모드의 지시를 디바이스 외부의 중앙 제어기로부터 수신하여, 이 동작 모드에 연동하여 주파수 전환 명령 P3을 클럭 변환기(23)에 발함으로써, 클럭 변환기(23)가 생성하는 고속 클럭 CLK3의 주파수를 전환시킨다.

대안적으로, 디바이스 외부의 중앙 제어기에서 발생하는 클럭 변환기(23)에 대한 주파수 전환 명령 P3을 동작 모드와는 독립적으로(실질적으로 직접적으로) 통지함으로써, 이 통지에 따라 자동적으로 전환되도록 할 수도 있다. 또한, 이 경우에, 본 실시예의 구성에서는, 외부와의 통신 기능을 통신 및 타이밍 제어기(20) 내에 설치하고 있기 때문에, 이 통신 및 타이밍 제어기(20)를 통해 주파수 전환 명령 P3을 클럭 변환기(23)에 통지한다. 단, 이러한 구성에 한하지 않고, 클럭 변환기 (23) 내에 외부와의 통신 기능을 갖게 함으로써, 클럭 변환기(23)가 외부와 직접적으로 통신하는 구성으로 해도 된다.

클럭 변환기(23)는 통신 및 타이밍 제어기(20) 내의 도시하지 않은 TG(타이밍 생성기)내에 제공될 수 있다. 그러나, 이 경우, 클럭 변환기(23)와 이로부터 연장되는 고속 클럭 CLK3의 배선은 노이즈의 발생원으로 되기 때문에, 각각 개별로 설계한 클럭 변환기(23)와 컬럼 프로세서(26)나 출력 회로(28)를 인접시켜 디바이스의 출력측에 가까운 곳에 배치하는 것이 바람직하다.

클럭 변환기(23)와 컬럼 프로세서(26)나 출력 회로(28)를 일체화시켜 1개의 블록으로서 출력측에 제공되도록 디바이스 설계하면 한층 더 바람직하다. 예를 들면, 클럭 변환기(23), 컬럼 프로세서(26) 및 출력 회로(28)는 각 구성요소의 에지가 정의될 수 없는 복잡한 방식으로 형성된다. 사실상 이들 구성요소들을 통합적으로 배치시킴으로써 구성요소들간에 밀접한 신호간을 최단 거리로 배선할 수 있는 이점이 얻어진다.

클럭 변환기(23)의 체배 회로(23a)로서는, k1을 저속 클럭 CLK2의 주파수의 배수로 하였을 때 k1 체배 회로를 설치하면 되어, 주지의 다양한 회로를 이용할 수 있다. 예를 들면, 일본 특개2003-8435호 공보의 종래 기술이나, 일본 특허3360667호 공보의 종래 기술, 단락 6, 7이나 도 10에 기재한 바와 같이, PLL(Phase Lock Loop)을 이용한 PLL 주파수 신시사이저의 회로 기술을 이용할 수 있다. PLL 기술을 이용하면, 고속 클럭 CLK3을 저속 클럭 CLK2에 위상 동기시킬 수 있다. 또한, PLL을 이용하는 것에 한하지 않고, 예를 들면 일본 특허3366223호 공보의 종래 기 술에 기재된 회로 기술을 이용할 수 있다.

또한, 2003년 6월 20일자 http://www.nakaco.co.jp/technical/Freqmultiplier.pdf의 URL에서 인터넷상의 온라인에서 발견한 "Shuuhasuu teibaikairo-no setsumei"에 기술된 바와 같이, 밴드패스 필터를 사용하여 증폭을 반복하는 형태의 회로 기술을 이용해도 된다. 이 방식을 이용하면, 발진원으로서의 저속 클럭 CLK2에 기초하여, 체배된 고속 클럭 CLK3까지의 모두 주파수를 커버할 수 있다. 또한, PLL 회로에서 체배하는 방식에 비해 노이즈가 적고, 비교적 순도가 높은 고속 클럭을 얻을 수 있다.

이러한 구성의 고체 촬상 장치(1)에서, 단위 화소(3)로부터 출력된 화소 신호는, 수직 열마다, 수직 신호선(19)을 통해, 컬럼 프로세서(26)의 컬럼 AD 회로(25)에 공급된다.

컬럼 프로세서(26)의 각 컬럼 AD 회로(25)는, 1열분의 화소의 신호를 순차적으로 수신하여, 그 신호를 처리한다. 예를 들면, 각 컬럼 AD 회로(25)는 아날로그 신호를, 예를 들면 고속 클럭 CLK3에 기초하여, 예를 들면 10비트의 디지털 데이터로 변환하는 ADC(Analog Digital Converter) 회로를 갖는다.

ADC 회로의 구성에 대해서는, 상세는 후술하지만, 전압 비교기에 램프 형상의 참조 신호 RAMP를 공급함과 동시에 클럭 신호에서의 카운트를 개시하고, 수직 신호선(19)을 통해 입력된 아날로그의 화소 신호를 참조 신호 RAMP와 비교함으로써 펄스 신호가 얻어질 때까지 카운트함으로써 AD 변환을 행한다.

이 때, 회로 구성을 적합하게 함으로써, AD 변환과 함께, 수직 신호선(19)을 통해 입력된 전압 모드의 화소 신호에 대하여, 화소 리세트 직후의 신호 레벨(노이즈 레벨)과 참(수광 광량에 따른) 신호 레벨 Vsig의 차분을 취하는 처리를 행할 수 있다. 이에 의해, 고정 패턴 노이즈(FPN; Fixed Pattern Noise ) 또는 리세트 노이즈로 되는 노이즈 신호 성분을 제거할 수 있다.

이 컬럼 AD 회로(25)에서 디지털화된 화소 데이터는, 수평 주사 회로(12)로부터의 수평 선택 신호에 의해 구동되는 도시하지 않은 수평 선택 스위치를 통해 수평 신호선(18)에 전달되며, 또한 출력 회로(28)에 입력된다. 또한, 10비트는 일례이고, 10비트 미만(예를 들면 8비트)이나 10비트를 초과하는 비트 수(예를 들면 14비트) 등, 그 밖의 비트 수로서도 된다.

이러한 구성에 따르면, 전하 생성기로서의 수광 소자가 행렬 형상으로 배치된 화소부(10)로부터는, 행마다 각 수직 열에 대하여 화소 신호가 순차적으로 출력된다. 그리고, 수광 소자가 행렬 형상으로 배치된 화소부(10)에 대응하는 하나의 화상 즉 프레임 화상이, 화소부(10) 전체에 대한 한 세트의 화소 신호로서 제공된다.

컬럼 AD 회로와 참조 신호 생성기의 상세

참조 신호 생성기(27)는 DA 변환 회로(DAC; Digital Analog Converter)(27a)를 포함한다. 참조 신호 생성기(27)는 통신 및 타이밍 제어기(20)로부터의 제어 데이터 CN4로 나타내어지는 초기값으로부터, 카운트 클럭 CK0에 동기하여, 램프 파형을 생성하여, 컬럼 프로세서(26)의 개개의 컬럼 AD 회로(25)에, 이 생성한 램프 파형을 AD 변환용의 참조 전압(ADC 기준 신호)으로서 공급하도록 되어 있다. 또 한, 도시를 생략하고 있지만, 노이즈 방지용의 필터가 제공되는 것이 바람직하다.

이 계단 형상의 톱날 형상 파는, 클럭 변환기(23)로부터의 고속 클럭, 예를 들면 체배 회로(23a)에서 생성되는 체배 클럭에 기초하는 카운트 클럭 CK0을 이용하여 생성함으로써, 단자(5a)를 통해 입력되는 마스터 클럭 CLK0에 기초하여 생성하는 경우보다 고속으로 변화시킨다.

여기서, 통신 및 타이밍 제어기(20)로부터 참조 신호 생성기(27)의 DA 변환 회로(27a)에 공급하는 제어 데이터 CN4는, 비교 처리마다의 램프 전압이 동일한 기울기(변화율)로 되도록, 시간에 대한 디지털 데이터의 변화율을 동일하게 하는 정보도 포함하고 있다. 구체적으로는, 카운트 클럭 CK0으로 규정되는 단위 시간마다 1씩 카운트값을 변화시키는 것이 좋다.

컬럼 AD 회로(25)는, 참조 신호 생성기(27)의 DA 변환 회로(27a)에서 생성되는 참조 신호 RAMP와, 행 제어선(15)(H0, H1, ...)마다 단위 화소(3)로부터 수직 신호선(19)(V0, V1, ...)을 경유하여 얻어지는 아날로그의 화소 신호를 비교하는 전압 비교기(252)와, 전압 비교기(252)가 비교 처리를 완료하기까지의 시간을 카운트하고, 그 결과를 유지하는 카운터(254)를 구비하여 구성되며 n비트 AD 변환 기능을 갖고 있다.

통신 및 타이밍 제어기(20)는 전압 비교기(252)가 화소 신호의 리세트 성분 ΔV와 신호 성분 Vsig 중 어느 것에 대하여 비교 처리를 행하고 있는지에 따라 카운터(254)에서의 카운트 처리의 모드를 전환하는 제어기의 기능을 갖는다. 이 통신 및 타이밍 제어기(20)로부터 각 컬럼 AD 회로(25)의 카운터(254)에는, 카운터 (254)가 다운 카운트 모드에서 동작하는 것인지 업 카운트 모드에서 동작하는 것인지를 지시하기 위한 제어 신호 CN5가 입력되어 있다.

전압 비교기(252)의 한쪽의 입력 단자 RAMP는 다른 전압 비교기(252)의 입력 단자 RAMP와 공통으로, 참조 신호 생성기(27)에서 생성되는 계단 형상의 참조 신호 RAMP가 입력되며, 다른쪽의 입력 단자에는, 각각 대응하는 수직 열의 수직 신호선(19)이 접속되어, 화소부(10)로부터의 화소 신호 전압이 개개에 입력된다. 전압 비교기(252)의 출력 신호는 카운터(254)에 공급된다.

카운터(254)의 클럭 단자 CK에는, 다른 카운터(254)의 클럭 단자 CK와 공통으로, 통신 및 타이밍 제어기(20)로부터 카운트 클럭 CK0이 입력된다.

카운터(254)는 이 카운트 클럭 CK0과 전압 비교기(252)로부터 공급된 비교 출력에 기초하여, 카운트 동작을 행한다.

이 카운터(254)는, 그 구성에 대해서는 도시를 생략하지만, 도 13에 도시한 래치로 구성된 데이터 기억부(255)의 배선 형태를 동기 카운터 형식으로 변경함으로써 실현할 수 있어, 1개의 카운트 클럭 CK0의 입력으로, 내부 카운트를 행하도록 되어 있다. 카운트 클럭 CK0도, 계단 형상의 전압 파형과 마찬가지로, 클럭 변환기(23)로부터의 고속 클럭(예를 들면 체배 클럭)에 기초하여 생성함으로써, 단자(5a)를 통해 입력되는 마스터 클럭 CLK0에 기초하여 생성하는 것보다 고속으로 수행된다.

n개의 래치의 조합으로 n비트의 카운터(254)를 실행할 수 있어, 2 라인의 n개의 래치로 구성된 데이터 기억부(255)의 회로 규모에 대하여 절반으로 된다. 또 한, 카운터(24)가 불필요하게 되기 때문에, 전체로서는, 도 13에 도시한 구성보다 대폭 컴팩트하게 된다.

제1 실시예의 카운터(254)는, 상세 내용은 후술하지만, 카운트 모드에 상관없이 공통의 업다운 카운터(U/D CNT)를 이용하여, 다운 카운트 동작과 업 카운트 동작을 전환하여(즉, 교대로) 카운트 처리를 행할 수 있다. 또한, 제1 실시예의 카운터(254)는 카운트 출력값이 카운트 클럭 CK0에 동기하여 출력되는 동기 카운터를 사용한다.

또한, 동기 카운터의 경우, 모든 플립플롭(카운터 기본 요소)의 동작이 카운트 클럭 CK0으로 제한된다. 따라서, 보다 고주파수 동작이 요구되는 경우에는, 카운터(254)로서는, 그 동작 제한 주파수가 최초의 플립플롭(카운터 기본 요소)의 제한 주파수만으로 결정되기 때문에 고속 동작에 적합한 비동기 카운터의 사용이 보다 바람직하다.

카운터(254)에는, 수평 주사 회로(12)로부터 제어선(12c)을 통해 제어 펄스가 입력된다. 카운터(254)는 카운트 결과를 유지하는 래치 기능을 갖고 있어, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 카운터 출력값을 유지한다.

이러한 구성의 컬럼 AD 회로(25)는, 앞에서도 설명한 바와 같이, 수직 신호선(19)(V0, V1, ...)마다 배치되어, 열 병렬 구성의 ADC 블록인 컬럼 프로세서(26)가 구성된다.

개개의 컬럼 AD 회로(25)의 출력측은, 수평 신호선(18)에 접속되어 있다. 앞에서도 설명한 바와 같이, 수평 신호선(18)은, 컬럼 AD 회로(25)의 비트 폭인 n비트 신호선을 갖고, 도시하지 않은 각각의 출력선에 대응한 n개의 센스 회로를 경유하여 각 출력 회로(28)에 접속된다.

이러한 구성에서, 컬럼 AD 회로(25)는, 화소 신호 판독 기간에서, 카운트 동작을 행하여, 소정의 타이밍에서 카운트 결과를 출력한다. 즉, 우선, 전압 비교기(252)에서는, 참조 신호 생성기(27)로부터의 램프 파형 전압과, 수직 신호선(19)을 통해 입력되는 화소 신호 전압을 비교하여, 쌍방의 전압이 동일하게 되면, 전압 비교기(252)의 비교 출력이 반전(본 예에서는 H 레벨로부터 L 레벨로 천이)된다.

카운터(254)는 참조 신호 생성기(27)로부터 발생되는 램프 파형 전압에 동기하여 다운 카운트 모드 혹은 업 카운트 모드에서 카운트 동작을 개시하고 있으며, 비교 출력이 반전된 정보가 카운터(254)에 통지되면, 카운트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치함으로써 AD 변환을 완료한다.

이 후, 카운터(254)는 소정의 타이밍에서 수평 주사 회로(12)로부터 제어선(12c)을 통해 입력되는 수평 선택 신호 CH(i)에 의한 시프트 동작에 기초하여, 기억된 화소 데이터를, 순차적으로, 컬럼 프로세서(26) 밖이나 화소부(10)를 갖는 칩 밖으로 출력 단자(5c)로부터 출력한다.

또한, 본 실시예의 설명으로서는 직접 관련되지 않기 때문에 특별히 도시하지 않지만, 그 밖의 각종 신호 처리 회로 등도, 고체 촬상 장치(1)의 구성 요소에 포함되는 경우가 있다.

고체 촬상 장치의 동작; 제1 실시예

도 2는 도 1에 도시한 제1 실시예의 고체 촬상 장치(1)의 컬럼 AD 회로(25)에서의 동작을 설명하기 위한 타이밍차트이다. 화소부(10)의 각 단위 화소(3)에서 감지된 아날로그의 화소 신호를 디지털 신호로 변환하는 구조로서는, 예를 들면, 소정의 기울기로 하강하는 램프파 형상의 참조 신호 RAMP와 단위 화소(3)로부터의 화소 신호에서의 기준 성분이나 신호 성분의 각 전압이 일치하는 점을 찾고, 이 비교 처리에서 이용하는 참조 신호 RAMP의 생성 시점으로부터, 화소 신호에서의 기준 성분이나 신호 성분에 따른 신호와 참조 신호가 일치한 시점까지를 카운트 클럭에서 카운트함으로써, 기준 성분이나 신호 성분의 각 크기에 대응한 카운트값을 얻는 방법을 채용한다.

여기서, 수직 신호선(19)으로부터 출력되는 화소 신호는 시간 계열로서, 기준 성분으로서의 화소 신호의 잡음을 포함하는 리세트 성분 ΔV 후에 신호 성분 Vsig 가 나타난다. 1회째의 처리를 기준 성분(리세트 성분 ΔV)에 대하여 행하는 경우, 2회째의 처리는 기준 성분(리세트 성분 ΔV)에 신호 성분 Vsig를 포함한 신호에 대한 처리로 된다. 이하 구체적으로 설명한다.

1회째의 판독을 위해, 우선 통신 및 타이밍 제어기(20)는, 카운터(254)의 카운트값을 초기 값 "0"으로 리세트시킴과 함께, 카운터(254)를 다운 카운트 모드로 설정한다. 그리고, 임의의 행 Hx의 단위 화소(3)로부터 수직 신호선(19)(V0, V1, ...)에의 1회째의 판독이 안정된 후, 통신 및 타이밍 제어기(20)는, 참조 신호 생성기(27)를 향하여, 참조 신호 RAMP 생성용의 제어 데이터 CN4를 공급한다.

제어 데이터 CN4에 응답하여, 참조 신호 생성기(27)는 전압 비교기(252)의 한쪽의 입력 단자 RAMP에의 비교 전압으로서, 전체로서 톱날 형상(RAMP 형상)으로 시간 변화시킨 램프 파형을 입력한다. 전압 비교기(252)는, 이 RAMP 파형의 비교 전압과 화소부(10)로부터 공급되는 임의의 수직 신호선(19)(Vx)의 화소 신호 전압을 비교한다. 이 계단파는, 클럭 변환기(23)로부터의 고속 클럭(예를 들면 체배 클럭)에 기초하여 생성되기 때문에, 외부로부터 입력되는 마스터 클럭 CLK0보다 고속이다. 본 예에서는, 도 2에 도시한 바와 같이 계단파는 마스터 클럭 CLK0에 비해 2배의 속도이다.

전압 비교기(252)의 입력 단자 RAMP에의 참조 신호 RAMP의 입력과 동시에, 전압 비교기(252)에서의 비교 시간을, 행마다 배치된 카운터(254)에서 계측하기 위해, 참조 신호 생성기(27)로부터 발생하는 램프 파형 전압에 동기하여(t10), 카운터(254)의 클럭 단자에 통신 및 타이밍 제어기(20)로부터 카운트 클럭 CK0을 입력하고, 1회째의 카운트 동작으로서, 초기 값 "0"으로부터 다운 카운트를 개시한다. 즉, 마이너스의 방향으로 카운트 처리를 개시한다.

카운트 클럭 CK0도 계단파(램프 파형)와 마찬가지로, 클럭 변환기(23)로부터의 고속 클럭(예를 들면 체배 클럭)에 기초하여 생성되기 때문에, 외부로부터 입력되는 마스터 클럭 CLK0보다 고속이다. 본 예에서는, 도 2에 도시한 바와 같이, 카운트 클럭 CK0은 마스터 클럭 CLK0에 비해 2배의 속도이다.

전압 비교기(252)는 참조 신호 생성기(27)로부터의 램프 형상의 참조 신호 RAMP와 수직 신호선(19)을 통해 입력되는 화소 신호 전압 Vx를 비교하여, 쌍방의 전압이 동일하게 되었을 때에, 비교 출력을 H 레벨로부터 L 레벨로 반전시킨다 (t12). 즉, 리세트 성분 Vrst에 따른 전압 신호와 참조 신호 RAMP를 비교하여, 리세트 성분 Vrst의 크기에 대응한 시간 경과 후에 액티브 로우(L)의 펄스 신호를 생성하여, 카운터(254)에 공급한다.

이 펄스 신호에 응답하여, 카운터(254)는 비교 출력의 반전과 거의 동시에 카운트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치함으로써 AD 변환을 완료한다(t12). 즉, 전압 비교기(252)에 공급하는 램프 형상의 참조 신호 RAMP의 생성과 함께 다운 카운트를 개시하고, 비교 처리에 의해 액티브 로우(L)의 펄스 신호가 얻어질 때까지 클럭 CK0에서 카운트(계수)함으로써, 리세트 성분 Vrst의 크기에 대응한 카운트값을 얻는다.

통신 및 타이밍 제어기(20)는, 소정의 다운 카운트 기간을 경과하면(t14), 전압 비교기(252)에의 제어 데이터의 공급과, 카운터(254)에의 카운트 클럭 CK0의 공급을 정지한다. 이에 의해, 전압 비교기(252)는 램프 형상의 참조 신호 RAMP의 생성을 정지한다.

이 1회째의 판독 시에는, 화소 신호 전압 Vx에서의 리세트 레벨 Vrst를 전압 비교기(252)에서 검출하여 카운트 동작을 행하고 있기 때문에, 단위 화소(3)의 리세트 성분 ΔV를 판독한다.

이 리세트 성분 ΔV 내에는, 단위 화소(3)마다 변동되는 잡음이 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작고, 또한 리세트 레벨 Vrst는 대략 모든 화소 공통이기 때문에, 임의의 수직 신호선(19)의 화소 신호 전압 Vx에서의 리세트 성분 ΔV의 출력값은 대략 공지되어 있다.

따라서, 1회째의 리세트 성분 ΔV의 판독 시에는, RAMP 전압을 조정함으로써, 다운 카운트 기간(t10～t14; 비교 기간)을 짧게 하는 것이 가능하다. 본 실시예에서는, 리세트 성분 ΔV에 대한 비교 처리의 최장 기간을, 7비트분의 카운트 기간(128클럭)으로 하여, 리세트 성분 ΔV의 비교를 행하고 있다. 여기서, 이 카운트는, 본 예에서는 외부로부터 입력되는 마스터 클럭 CLK0의 2배의 속도이기 때문에, 마스터 클럭 CLK0의 64클럭 사이클에서 리세트 성분 ΔV의 비교를 행한다.

계속해서 2회째의 판독 시에는, 리세트 성분 ΔV 외에, 단위 화소(3)마다의 입사광량에 따른 신호 성분 Vsig를 판독하여, 1회째의 판독과 마찬가지의 동작을 행한다. 즉, 우선 통신 및 타이밍 제어기(20)는, 카운터(254)를 업 카운트 모드로 설정한다. 그리고, 임의의 행 Hx의 단위 화소(3)로부터 수직 신호선(19)(V0, V1, ...)에의 2회째의 판독이 안정된 후, 통신 및 타이밍 제어기(20)는, 참조 신호 생성기(27)에 참조 신호 RAMP 생성용의 제어 데이터 CN4를 공급한다.

이 제어 데이터 CN4에 응답하여, 참조 신호 생성기(27)는 전압 비교기(252)의 한쪽의 입력 단자 RAMP에의 비교 전압으로서, 전체로서 톱날 형상(RAMP 형상)으로 시간 변화시킨 계단 형상의 파형(RAMP 파형)을 입력한다. 전압 비교기(252)는, 이 RAMP 파형의 비교 전압과 화소부(10)로부터 공급되는 임의의 수직 신호선(19)(Vx)의 화소 신호 전압을 비교한다.

이 계단파는, 1회째의 판독과 마찬가지로, 클럭 변환기(23)로부터의 고속 클럭(예를 들면 체배 클럭)에 기초하여 생성되기 때문에, 외부로부터 입력되는 마스터 클럭 CLK0보다 고속이다. 본 예에서는, 도 2에 도시한 바와 같이, 계단파는 마 스터 클럭 CLK0에 비해 2배의 속도이다.

전압 비교기(252)의 입력 단자 RAMP에의 참조 신호 RAMP의 입력과 동시에, 전압 비교기(252)에서의 비교 시간을, 행마다 배치된 카운터(254)에서 계측하기 위해, 참조 신호 생성기(27)로부터 발생하는 램프 파형 전압에 동기하여(t20), 카운터(254)의 클럭 단자에 통신 및 타이밍 제어기(20)로부터 카운트 클럭 CK0을 입력하고, 2회째의 카운트 동작으로서, 1회째의 판독 시에 취득된 단위 화소(3)의 리세트 성분 ΔV에 대응하는 카운트값으로부터, 1회째와는 반대로 업 카운트를 개시한다. 즉, 플러스의 방향으로 카운트 처리를 개시한다.

업 카운트 시의 카운트 클럭 CK0도, 1회째의 판독 시에서의 다운 카운트의 카운트 클럭 CK0과 마찬가지로, 클럭 변환기(23)로부터의 고속 클럭(예를 들면 체배 클럭)에 기초하여 생성되기 때문에, 외부로부터 입력되는 마스터 클럭 CLK0보다 고속이다. 본 예에서는, 도 2에 도시한 바와 같이 카운트 클럭 CK0은 마스터 클럭 CLK0에 비해 2배의 속도이다.

전압 비교기(252)는 참조 신호 생성기(27)로부터의 램프 형상의 참조 신호 RAMP와 수직 신호선(19)을 통해 입력되는 화소 신호 전압 Vx를 비교하여, 쌍방의 전압이 동일하게 되었을 때에, 비교 출력을 H 레벨로부터 L 레벨로 반전시킨다(t22). 즉, 신호 성분 Vsig에 따른 전압 신호와 참조 신호 RAMP를 비교하여, 신호 성분 Vsig의 크기에 대응한 시간 경과 후에 액티브 로우(L)의 펄스 신호를 생성하여, 카운터(254)에 공급한다.

이 전압 비교기(252)의 출력 반전과 실질적으로 동시에, 카운터(254)는 카운 트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치함으로써 AD 변환을 완료한다(t22). 즉, 전압 비교기(252)에 공급하는 램프 형상의 참조 신호 RAMP의 생성과 동시에 다운 카운트를 개시하고, 비교 처리에 의해 액티브 로우(L)의 펄스 신호가 얻어질 때까지 클럭 CK0에 기초하여 카운트함으로써, 신호 성분 Vsig의 크기에 대응한 카운트값을 얻는다.

통신 및 타이밍 제어기(20)는, 소정의 다운 카운트 기간을 경과하면(t24), 전압 비교기(252)에의 제어 데이터의 공급과, 카운터(254)에의 카운트 클럭 CK0의 공급을 정지한다. 이에 의해, 전압 비교기(252)는, 램프 형상의 참조 신호 RAMP의 생성을 정지한다.

이 2회째의 판독 시에는, 화소 신호 전압 Vx에서의 신호 성분 Vsig를 전압 비교기(252)에서 검출하여 카운트 동작을 행하고 있기 때문에, 단위 화소(3)의 신호 성분 Vsig를 판독하게 된다.

여기서, 본 실시예에서는, 카운터(254)에서의 카운트 동작을, 1회째의 판독 시에는 다운 카운트, 2회째의 판독 시에는 업 카운트로 하고 있기 때문에, 카운터(254) 내에서 자동적으로, 수학식 1로 나타내는 감산이 행해지고, 이 감산 결과에 따른 카운트값이 카운터(254)에 유지된다.

여기서, 수학식 1은, 수학식 2와 같이 변형할 수 있고, 결과적으로는, 카운터(254)에 유지되는 카운트값은 신호 성분 Vsig에 따른 것으로 된다.

즉, 상술한 바와 같이 하여, 1회째의 판독 시에서의 다운 카운트와 2회째의 판독 시에서의 업 카운트라는, 2회의 판독과 카운트 처리에 의한 카운터(254) 내에서의 감산 처리에 의해, 단위 화소(3)마다의 변동을 포함한 리세트 성분 ΔV와 컬럼 AD 회로(25)마다의 오프셋 성분을 제거할 수 있어, 단위 화소(3)마다의 입사광량에 따른 신호 성분 Vsig만을 간단한 구성으로 추출할 수 있다. 이 때, 리세트 잡음도 제거할 수 있는 이점이 있다.

따라서, 본 실시예의 컬럼 AD 회로(25)는, 아날로그의 화소 신호를 디지털의 화소 데이터로 변환하는 디지털 변환기로서 뿐만 아니라, CDS(Correlated Double Sampling; 상관 2중 샘플링) 처리부로서도 동작하게 된다.

또한, 수학식 2에서 얻어지는 카운트값이 나타내는 화소 데이터는 플러스의 신호 전압을 나타내기 때문에, 보수 연산 등이 불필요하게 되어, 기존의 시스템과의 호환성이 높다.

여기서, 2회째의 판독 시에는, 입사광량에 따른 신호 성분 Vsig를 판독하기 때문에, 광량의 대소를 넓은 범위에서 판정하므로, 업 카운트 기간(t20～t24; 비교 기간)을 넓게 취하여, 전압 비교기(252)에 공급하는 램프 전압을 크게 변화시킬 필요가 있다.

따라서 본 실시예에서는, 신호 성분 Vsig에 대한 비교 처리의 최장 기간을, 10비트분의 카운트 기간(1024 클럭 사이클)으로 하여, 신호 성분 Vsig의 비교를 행하고 있다. 즉, 리세트 성분 ΔV(기준 성분)에 대한 비교 처리의 최장 기간을, 신호 성분 Vsig에 대한 비교 처리의 최장 기간보다 짧게 한다.

리세트 성분 ΔV(기준 성분)와 신호 성분 Vsig의 쌍방의 비교 처리의 최장 기간 즉 AD 변환 기간의 최대값을 동일하게 하는 것이 아니라, 리세트 성분 ΔV(기준 성분)에 대한 비교 처리의 최장 기간을 신호 성분 Vsig에 대한 비교 처리의 최장 기간보다 짧게 함으로써, 2회에 걸치는 토탈의 AD 변환 기간이 짧아지도록 한다.

또한, 이 카운트는, 1회째와 마찬가지로, 본 예에서는 외부로부터 입력되는 마스터 클럭 CLK0보다 고속이기 때문에, 마스터 클럭 CLK0의 512클럭 사이클에서 신호 성분 Vsig의 비교를 행한다.

이 경우, 1회째와 2회째의 비교 비트 수가 상이하지만, 통신 및 타이밍 제어기(20)로부터 제어 데이터를 참조 신호 생성기(27)에 공급하고, 이 제어 데이터에 기초하여 참조 신호 생성기(27)에 의해 램프 전압을 생성하도록 함으로써, 램프 전압의 기울기 즉 참조 신호 RAMP의 변화율을 1회째와 2회째에서 동일하게 한다. 디지털 제어로 램프 전압을 생성하기 때문에, 램프 전압의 기울기를 1회째와 2회째에서 동일하게 하는 것이 용이하다. 이에 의해, AD 변환의 정밀도를 동일하게 할 수 있기 때문에, 업다운 카운터에 의한 수학식 1에서 나타낸 감산 결과가 정확하게 얻어진다.

2회째의 카운트 처리가 완료된 후의 소정의 타이밍에서(t28), 통신 및 타이밍 제어기(20)는 수평 주사 회로(12)에 대하여 화소 데이터의 판독을 지시한다. 이 지시에 응답하여, 수평 주사 회로(12)는 제어선(12c)을 통해 카운터(254)에 공급하는 수평 선택 신호 CH(i)를 순차적으로 시프트시킨다.

이렇게 함으로써, 카운터(254)에 유지한 수학식 2로 나타내어지는 카운트값, 즉 n비트의 디지털 데이터로 표시된 화소 데이터가, n개의 수평 신호선(18)을 통해, 순차적으로, 컬럼 프로세서(26) 밖이나 화소부(10)를 갖는 칩 밖으로 출력 단자(5c)로부터 출력되며, 그 후, 순차적으로 행마다 마찬가지의 동작이 반복됨으로써, 2차원 화상을 나타내는 영상 데이터 D1이 얻어진다.

여기서, 수평 주사 회로(12)도, 클럭 변환기(23)로부터의 고속 클럭(예를 들면 체배 클럭)에 기초하여 생성된 신호로 제어하고 있기 때문에, 외부로부터 입력되는 마스터 클럭 CLK0에서 제어되었을 경우보다 고속이다. 본 예에서는, 수평 주사 회로(12)의 제어를 마스터 클럭 CLK0의 2배의 속도로 행하고 있어, 화상 생성을 2배의 속도로 행할 수 있는 이점이 있다.

또한, 본 예에서는, 클럭 변환기(23)로부터의 고속 클럭(예를 들면, 체배 클럭)에 기초하여 생성된 신호에 의해, 마스터 클럭 CLK0의 2배의 속도로, 램프 파형을 생성하는 참조 신호 생성기(27), 업 카운트 혹은 다운 카운트 동작을 하는 컬럼 AD 회로(25), 그리고 수평 주사 회로(12)를 제어하였지만, 마스터 클럭 CLK0에 대한 고속화율(예를 들면, 체배비)은, 단자(5b)를 통한 데이터 DATA에 의해 자유롭게 설정할 수 있다. 고속화율(예를 들면, 체배비)을 크게 하면, 더욱 고속 동작이 가 능하게 된다.

또한, AD 변환용의 참조 신호 RAMP를 제어하는 제어 데이터 CN4의 기준 및 카운터(254)의 카운트 동작의 기준으로 되는 카운트 클럭 CK0의 체배비와 수평 주사 회로(12)를 제어하는 제어 신호 CN2의 체배비는, 독립적으로 자유롭게 설정할 수 있다.

따라서, 특별히 고속 출력이 필요없는 경우에는, 수평 주사 회로(12)의 제어는 외부로부터 입력되는 마스터 클럭 CLK0에 기초하여 생성된 신호에 의해 제어할 수 있다. 그 경우라도, AD 변환용의 참조 신호 RAMP의 기준 및 카운터(254)의 카운트 동작의 기준으로 되는 카운트 클럭 CK0은 임의의 체배비로 제어함으로써, 2회의 판독, AD 변환을 필요로 하는 토탈의 AD 변환 기간을 짧게 하는 것이 가능하다.

한편, 특별히 고속 출력이 필요한 경우에는, 수평 주사 회로(12)와 AD 변환용의 참조 신호 RAMP와 카운터(254)에서, 각각에 동작 가능한 최대의 체배비를 설정함으로써, 최대한의 고속 동작이 가능하다.

이상 설명한 바와 같이, 제1 실시예의 고체 촬상 장치에 따르면, 업다운 카운터를 이용하면서, 그 처리 모드를 전환하여 2회에 걸쳐 카운트 처리를 행하도록 하였다. 또한, 행렬 형상으로 단위 화소(3)가 배열된 구성에서, 컬럼 AD 회로(25)를 수직 열마다 설치한 열 병렬 컬럼 AD 회로로 구성하였다.

이 때문에, 기준 성분(리세트 성분)과 신호 성분의 감산 처리가 2회째의 카운트 결과로서 수직 열마다 직접적으로 취득할 수 있으며, 기준 성분과 신호 성분의 각각의 카운트 결과를 유지하는 메모리 장치를 카운터가 구비하는 래치 기능에 의해 실현할 수 있어, AD 변환된 데이터를 유지하는 전용의 메모리 장치를 카운터와는 별도로 준비할 필요가 없다.

또한, 기준 성분과 신호 성분의 차를 취하기 위한 특별한 감산기가 불필요하게 된다. 따라서, 종래 구성보다, 회로 규모나 회로 면적을 적게 할 수 있으며, 또한, 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

또한, 비교기와 카운터로 컬럼 AD 회로를 구성하였기 때문에, 비트 수에 상관없이 카운터를 동작시키는 카운트 클럭 1개와 카운트 모드를 전환하는 제어선에서 카운트 처리를 제어할 수 있어, 종래 구성에서 필요로 하였던 카운터의 카운트값을 메모리 장치까지 유도하는 신호선이 불필요하게 되어, 잡음의 증가나 소비 전력의 증대를 해소할 수 있다.

즉, AD 변환기를 동일 칩 상에 탑재한 고체 촬상 장치(1)에서, 전압 비교기(252)와 카운터(254)를 쌍으로 하여 AD 변환기로서의 컬럼 AD 회로(25)를 구성함과 함께, 카운터(254)의 동작으로서 다운 카운트와 업 카운트를 조합하여 사용하면서, 처리 대상 신호의 기본 성분(본 실시예에서는 리세트 성분)과 신호 성분의 차를 디지털 데이터로 함으로써, 회로 규모나 회로 면적이나 소비 전력, 혹은 다른 기능부와 사이의 인터페이스용 배선의 수나, 이 배선에 의한 노이즈나 소비 전류 등의 문제를 해소할 수 있다.

또한, 클럭 변환기(23)에서 생성된 고속 클럭을 근원으로 하는 신호를 이용하여 비교 처리나 카운트 처리를 하여 AD 변환 처리를 행하도록 함으로써, 종래의 고체 촬상 장치에 비해, 2회에 걸쳐 AD 변환을 행함으로써 기준 성분과 신호 성분 의 차 신호 성분을 디지털 데이터로 변환하는 경우에도, 토탈의 AD 변환 처리를 고속으로 동작시킬 수 있어, AD 변환 기간을 짧게 할 수 있다.

고체 촬상 장치의 구성; 제2 실시예

도 3은 본 발명의 제2 실시예에 따른 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략 구성도이다. 이 제2 실시예의 고체 촬상 장치(1)는 제1 실시예의 고체 촬상 장치(1)에 비해, 컬럼 AD 회로(25)의 구성을 변형하고 있다.

즉, 제2 실시예에서의 컬럼 AD 회로(25)는, 카운터(254)의 후단에, 이 카운터(254)가 유지한 카운트 결과를 유지하는 n비트의 메모리 장치로서의 데이터 기억부(256)와, 카운터(254)와 데이터 기억부(256) 사이에 배치된 스위치(258)를 구비하고 있다.

스위치(258)에는 다른 수직 열의 스위치(258)와 공통으로, 통신 및 타이밍 제어기(20)로부터, 소정의 타이밍에서, 제어 펄스로서의 메모리 전송 지시 펄스 CN8이 공급된다. 스위치(258)는, 메모리 전송 지시 펄스 CN8이 공급되면, 대응하는 카운터(254)의 카운트값을 데이터 기억부(256)에 전송한다. 데이터 기억부(256)는, 전송된 카운트값을 저장한다.

또한, 카운터(254)의 카운트값을 소정의 타이밍에서 데이터 기억부(256)에 유지시키는 구조는, 양자간에 스위치(258)를 배치하는 구성에 한하지 않고, 예를 들면, 카운터(254)와 데이터 기억부(256)를 직접적으로 접속하면서, 카운터(254)의 출력 인에이블 단자를 메모리 전송 지시 펄스 CN8로 제어함으로써 실현할 수도 있고, 데이터 기억부(256)의 데이터 취득 타이밍을 정하는 래치 클럭으로서 메모리 전송 지시 펄스 CN8을 이용함으로써도 실현할 수 있다.

데이터 기억부(256)에는, 수평 주사 회로(12)로부터 제어선(12c)을 통해 제어 펄스가 입력된다. 데이터 기억부(256)는, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 카운터(254)로부터 취득한 카운트값을 유지한다.

수평 주사 회로(12)는, 컬럼 프로세서(26)의 각 전압 비교기(252)와 카운터(254)가, 각각이 담당하는 처리를 행하는 것과 동시에, 각 데이터 기억부(256)가 유지하고 있었던 카운트값을 판독하는 판독 스캐너의 기능을 갖는다.

이러한 제2 실시예의 구성에 따르면, 카운터(254)가 유지한 카운트 결과를, 데이터 기억부(256)에 전송할 수 있기 때문에, 카운터(254)의 카운트 동작 즉 AD 변환 처리와, 카운트 결과의 수평 신호선(18)에의 판독 동작을 독립하여 제어 가능하여, AD 변환 처리와 외부에의 신호의 판독 동작을 병행하여 행하는 파이프라인 동작을 실현할 수 있다.

고체 촬상 장치의 동작; 제2 실시예

도 4는 도 3에 도시한 제2 실시예의 고체 촬상 장치(1)의 컬럼 AD 회로(25)에서의 동작을 설명하기 위한 타이밍차트이다. 컬럼 AD 회로(25)에서의 AD 변환 처리는, 제1 실시예와 마찬가지이다. 여기서는 그 상세한 설명을 생략한다.

제2 실시예에서는, 제1 실시예의 구성에, 데이터 기억부(256)를 추가한 것으로서, AD 변환 처리를 비롯한 기본적인 동작은 제1 실시예와 마찬가지이지만, 카운터(254)의 동작 전(t30)에, 통신 및 타이밍 제어기(20)로부터의 메모리 전송 지시 펄스 CN8에 기초하여, 전행 Hx-1의 카운트 결과를 데이터 기억부(256)에 전송한다.

제1 실시예에서는, 2회째의 판독 처리, 즉 AD 변환 처리가 완료된 후가 아니면 화소 데이터를 컬럼 프로세서(26)의 외부에 출력할 수 없기 때문에, 판독 처리에는 제한이 있는 것에 대하여, 제2 실시예의 구성에서는, 1회째의 판독 처리(AD 변환 처리)에 앞서서 전회의 감산 처리 결과를 나타내는 카운트값을 데이터 기억부(256)에 전송하고 있기 때문에, 판독 처리에는 제한이 없다.

또한, 본 실시예의 경우, 전압 비교기(252)에서의 AD 변환용의 참조 신호 RAMP를 제어하는 제어 데이터 CN4의 기준 및 카운터(254)의 카운트 동작의 기준으로 되는 마스터 클럭 CLK0보다 고속(예를 들면 체배)의 카운트 클럭 CK0의 배율(예를 들면 체배비)과, 수평 주사 회로(12)의 제어에 이용하는 고속 클럭(예를 들면 체배 클럭)의 배율(예를 들면 체배비)을, 데이터 기억부(256)로부터의 1행분의 디지털 신호 출력 기간과, 화소부(10)로부터의 아날로그의 화소 신호의 2회의 판독 기간이 동등하게 되도록 정하는 것이, 병행 동작이 멈추지 않고 효율적인 신호 출력이 행해지기 때문에 바람직하다.

이렇게 함으로써, 데이터 기억부(256)로부터 수평 신호선(18) 및 출력 회로(28)를 통해 외부로의 신호 출력 동작과, 현행 Hx의 판독 및 카운터(254)의 카운트 동작을 병행하여 또한 고속으로 행할 수 있어, 보다 효율적인 신호 출력이 가능하게 된다.

고체 촬상 장치의 구성; 제3 실시예

도 5는 본 발명의 제3 실시예에 따른 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략 구성도이다. 또한, 도 6은 제3 실시예에서의 데이터 출력 방식의 일례 를 도시하는 타이밍차트이다.

이 제3 실시예의 고체 촬상 장치(1)는, 제1 실시예의 고체 촬상 장치(1)에 대하여, 컬럼 프로세서(26)로부터 출력되는 병렬 데이터를 직렬 데이터화하여 디바이스 외부에 영상 데이터 D1로서 출력하도록 한 점에 특징을 갖는다. 직렬 데이터화하여 출력함으로써, AD 변환된 디지털 데이터의 비트 수보다 적은 단자로 고속 동작 출력할 수 있다. 또한, 이 제3 실시예에서는, 제1 실시예에 대한 변형예로 나타내고 있지만, 제2 실시예에 대해서도 마찬가지로 적용할 수 있다.

출력 회로(28)는, 클럭 변환기(23)로부터 공급되는 저속 클럭 CLK2나 고속 클럭 CLK4 혹은 통신 및 타이밍 제어기(20)로부터의 클럭 CLK1이나 다른 펄스 신호를 이용하여, 수평 신호선(18)으로부터의 화소 데이터를 버퍼링하여, 영상(촬상) 데이터 D1로서 외부에 출력한다. 또한, 예를 들면 흑 레벨 조정, 열 변동 보정, 신호 증폭, 색 관계 처리, 신호 압축 처리 등을 실시한 후에 영상 데이터 D1로서 출력하도록 해도 된다.

출력 회로(28)는, 고속 클럭 CLK4에 기초하여 데이터 출력하는 경우, 우선 고속 클럭 CLK3에 동기하여 컬럼 프로세서(26)로부터 화소 데이터(예를 들면 10비트)를 병렬 데이터로서 취득하고, 이 후, 도 6a에 도시한 바와 같이 고속 클럭 CLK4의 상승 엣지 및 하강 엣지 중 어느 한쪽에만(도면에서는 상승 엣지) 동기시켜 직렬 형식의 데이터로 변환하여 출력한다. 병렬 형식의 데이터를 직렬 형식의 데이터로 변환(병렬-직렬 변환)하는 회로 구성으로서는, 주지의 병렬-직렬 변환 회로를 이용할 수 있다. 또한, 스위칭부와 마찬가지의 구성의 것을 이용할 수도 있다.

또한, 출력 형식으로서는, 도시한 바와 같이 싱글 엔드 출력으로 해도 되고, 차동으로 2개의 출력 단자로부터 출력하도록 구성해도 된다(도 6d를 참조). 또한, 차동 출력의 각각에 대하여, 영상 데이터와의 지연을 가미하면서, 데이터 출력 단자와는 다른 단자로부터 고속 클럭 CLK4도 차동 출력함으로써, 디바이스 외부의 데이터 수신측에서는, 차동 출력의 어느 것에 대해서도, 대응하는 고속 클럭 CLK4P, CLK4N에 동기하여 영상 데이터 D1P, D1N을 취득할 수 있어, 에러를 방지할 수 있다.

여기서, 고속 클럭 CLK4의 주파수로서는, 고속 클럭 CLK3의 1주기마다 n비트/병렬로 나타내어지는 화소 데이터가 컬럼 프로세서(26)의 각 컬럼 AD 회로(25)로부터 출력되어 도시하지 않은 신호 프로세서에 취득되는 것으로 하면, 이것을 동일 기간 내에서 직렬 형식의 데이터로 변환할 만큼의 주파수이어야만 한다. 구체적으로 설명하면, 적어도 비트 수배, 즉 고속 클럭 CLK3의 n(본 예에서는 n=10)배 이상인 것을 필요로 한다. 불필요하게 높게 할 필요는 없기 때문에, 여기서는, 도 6의 각 도면에 도시한 바와 같이, 고속 클럭 CLK4의 주파수는, 고속 클럭 CLK3의 주파수의 10배인 것으로 한다.

출력 회로(28)는, 영상 데이터 D1을 출력 단자(5c)로부터 외부로 출력하는 기능뿐만 아니라, 클럭 변환기(23)가 생성한 고속 클럭 CLK3보다 더 고속의 고속 클럭 CLK4를, 데이터용의 단자와는 별도의 단자로부터 출력하는 고속 클럭 출력부의 기능을 갖는다. 예를 들면, 영상 데이터 D1의 비트 데이터를 상승 엣지에 동기하여 직렬 형식의 데이터로서 단자(5c)로부터 순차적으로 출력하고, 또한 이 때에 사용한 고속 클럭 CLK4를 단자(5d)로부터 출력한다. 이 때에는, 영상 데이터 D1과의 지연을 가미하여 고속 클럭 CLK4를 출력한다. 지연을 가미한다고 하는 것은, 직렬 형식의 영상 데이터 D1의 각 비트의 데이터 전환 위치와 고속 클럭 CLK4의 각 엣지가 일정한 관계를 유지하도록(예를 들면 거의 동 위치로 되도록) 하는 것을 의미한다.

이와 같이, 마스터 클럭 CLK0으로부터 생성한 고속 클럭 CLK3을 사용하여 컬럼 프로세서(26)의 동작을 고속으로 동작시키고, 또한 출력 회로(28)측을 한층 더 고속(초고속)으로 동작시킴으로써, 초고속 동작시키는 회로부를 최저한의 범위로 고정할 수 있어, 소비 전력의 저감을 도모할 수 있다.

또한, 본 실시예에서는, 고속 클럭 CLK4를 필요로 하는 병렬-직렬 변환의 기능을 실행하는 출력 회로(28)의 근방에 클럭 변환기(23)를 배치하고, 출력 회로(28)의 근방에서 고속 클럭 CLK4를 생성하도록 하면, 고속 클럭 CLK4에 대한 복잡한 배선이 필요없기 때문에, 화소부(10)나 컬럼 프로세서(26)의 동작에 대하여 노이즈의 영향을 주지 않도록 할 수 있다. 또한, 고속 클럭 CLK4의 라인을 복잡하게 하지 않고, 고속 클럭 CLK4의 라인을 출력 회로(28)의 근방에 멈추게 할 수 있기 때문에, 전자기 간섭을 억제할 수 있다. 예를 들면, 전자기 복사가 영상 데이터 D1상에서 노이즈로 되는 것도 저감된다.

이러한 구성의 CMOS 센서형의 고체 촬상 장치(1)에 따르면, 화소부나 컬럼 회로를 상대적으로 저주파수로 동작시키면서, 그 후에 출력부측에서 고속 클럭 CLK4를 이용하여 병렬-직렬 변환함으로써 출력부에는 적은 단자로 고속 동작시킬 수 있다. 이에 의해, 장치 전체로서의 소비 전력의 증가를 억제하여, 노이즈를 억제할 수 있다. 또한, 촬상 디바이스에의 외부로부터의 마스터 클럭 입력이 저주파 수이기 때문에, 전단으로부터 CMOS 센서까지의 손실을 억제하는 것이나 전자기 간섭을 억제할 수도 있다. 이에 의해, 작으며 염가이고 신뢰성이 높은 카메라(동화상, 정지 화상)를 만들 수 있다.

또한, 영상 데이터 D1뿐만 아니라, 영상 데이터 D1과의 지연을 가미하면서 고속 클럭 CLK4도 데이터 출력 단자(본 예에서는 참조 부호 5c)와는 다른 단자(본 예에서는 참조 부호 5d)로부터 출력함으로써, 디바이스 외부의 데이터 수신측에서는, 고속 클럭 CLK4에 동기하여 영상 데이터 D1을 취득할 수 있어, 에러를 방지할 수 있다.

이와 같이, 영상 데이터 D1과 함께 고속 클럭 CLK4를 출력하는 경우, 고속 클럭 CLK4의 지터에 대한 스펙이 느슨하게 된다. 따라서 PLL을 작게 만들 수 있다. 단, 지터의 영향을 피하기 위해, 고속 클럭 CLK4는 아날로그 신호를 취급하는 부분, 예를 들면 화소부(10)나 컬럼 프로세서(26)에는 사용하지 않는 것이 바람직하다.

또한, 통신의 분야에서 이용되고 있는 기술과 같이, 직렬 형식의 데이터로 함과 함께 클럭을 그 데이터에 매립하는(예를 들면 동기 신호로서) 데이터 형태를 채용함으로써, 사실상, 영상 데이터 D1과 고속 클럭 CLK4를 공통의 단자로부터 출력할 수도 있다. 이렇게 함으로써, 인터페이스 단자나 배선을 삭감할 수 있다.

또한, 고속 클럭 CLK4를 출력하는 것 외에, 도 6b에 도시한 바와 같이, 영상 데이터 D1 및 고속 클럭 CLK4의 각 단자(5c, 5d)와는 별도의 단자(5e)로부터, 1화소 경계를 나타내는 경계 데이터 P2를 고속 클럭 CLK4보다 저주파수의 데이터로서 출력하도록 해도 된다. 예를 들면 본 예에서는, 10비트의 영상 데이터 D1의 시작 또는 종료를 나타내는 고속 클럭 CLK3과 동일한 주파수의 클럭을 경계 데이터 P2로서 출력해도 된다.

이것은, 직렬 형식의 데이터로 하여 출력하면, 수신측에서 1화소분의 데이터의 경계를 정확하게 인식할 수 없으면, 당연히 올바른 화상 재생을 할 수 없기 때문이다. 수10㎒의 데이터 레이트로 출력하는 것이면, 미스가 발생할 가능성은 적지만, 고속으로 될수록 번잡하게 되기 때문에, 미스를 발생하지 않도록 하기 위해서는, 식별 정보가 있었던 쪽이 좋다. 즉, 주파수가 낮으면, 경계 데이터 P2를 사용하지 않아도, 수신측의 추종성을 어느 정도 확보할 수 있기 때문에 직렬 형식의 데이터 중에서의 1화소분을 정확하게 인식할 수 있지만, 주파수가 높아지면, 데이터 재생의 불안정함 등으로부터, 1화소분의 경계를 미스할 가능성이 높아진다. 또한, 한번 미스를 하면, 그것이 후속의 화소 데이터에까지 이어지므로, 영향은 다대하기 때문에, 고속 클럭 CLK4보다 저주파수의 경계 데이터 P2를 사용하는 효과는 높다.

또한, 이 경계 데이터 P2는, 예를 들면 통신 및 타이밍 제어기(20)의 TG 블록이나 클럭 변환기(23), 혹은 도시하지 않은 신호 프로세서 등, 어느 것으로 생성해도 된다. 또한, 도 6b에서는, 그 듀티(하이 기간/1주기)를 50%로 하고, 사실상 고속 클럭 CLK3과 역극성의 데이터로 하고 있지만, 이에 한하지 않고, 도 6c에 도 시한 바와 같이, 그 듀티를 50% 일 필요는 없다.

출력 회로의 제1 예

도 7은 출력 회로의 제1 구성예를 도시하는 회로 블록도이다. 도 7에 도시한 제1 예의 출력 회로(28)는 내부에 디지털 신호 프로세서를 포함하고 있도록 하고 있는 점과, 차동 출력 형식으로 하고 있는 점에 특징이 있다. 도시를 생략하지만, 싱글 엔드 출력 형식에도 마찬가지로 적용 가능하다.

도 7에 도시한 제1 예의 출력 회로(28)는, 수평 신호선(18)로부터 입력되는 10비트의 디지털 데이터 D0에 대하여 디지털 신호 처리를 실시하는 신호 프로세서(282)와, 스위칭부(284)와, 출력 버퍼(286, 288)를 갖고 있다.

신호 프로세서(282)에는, 통신 및 타이밍 제어기(20)의 TG 블록으로부터 소정의 데이터가 입력되고, 또한 클럭 변환기(23)로부터 고속 클럭 CLK3이 입력된다. 또한, 스위칭부(284)에는, 클럭 변환기(23)로부터 고속 클럭 CLK4가 입력된다.

신호 프로세서(282)는 10개의 수평 신호선(18)으로부터, 고속 클럭 CLK3에 동기하여 화소 데이터 D0을 병렬로 취득한다. 신호 프로세서(282)는, 취득한 데이터 D0에 대하여, 예를 들면, 동일하게 고속 클럭 CLK3을 이용하여, 흑 레벨 조정, 열 변동 보정, 신호 증폭, 색 관계 처리, 혹은 신호 압축 처리 등을 실시한다. 그리고, 처리 완료된 10비트의 데이터 D1을 비트마다 스위칭부(284)의 다른 입력 단자에 입력한다.

스위칭부(284)는 멀티플렉서(다입력-1출력의 전환 스위치; 상세 내용은 도시를 생략함)를 포함하여 구성되어 있고, 이 멀티플렉서의 복수의 입력 단자(284a)의 각각에는, 신호 프로세서(282)로부터의 병렬 형식의 데이터가 개개로 입력된다. 또한, 이 복수의 입력 단자(284a)에 입력된 각 데이터 중 어느 하나가 선택되어 출력 단자(284b)로부터 출력된다. 멀티플렉서의 제어 단자(284c)에는 클럭 변환기(23)로부터의 고속 클럭 CLK4가 전환 명령으로서 입력된다. 이러한 구성의 멀티플렉서를 병렬-직렬 변환 기능부로서 이용함으로써, 간단한 회로 구성으로 병렬-직렬 변환을 실현할 수 있다.

이러한 구성의 스위칭부(284)는, 고속 클럭 CLK4를 전환 명령으로서 이용하여, 각각 별도의 단자로부터 입력된 10비트의 데이터 중으로부터 1비트씩 소정의 순서에 따라 선택하여 출력 단자(284b)로부터 출력함으로써, 병렬 데이터를 직렬 형식의 데이터로 변환(이하 병렬-직렬 변환이라고도 함)한다. 그리고, 병렬-직렬 변환 후의 영상 데이터 D1을, 데이터용의 출력 버퍼(286)에 유도한다. 또한, 스위칭부(284)는, 이 병렬-직렬 변환 시에 이용한 고속 클럭 CLK4를 클럭용의 출력 버퍼(288)에 유도한다.

출력 버퍼(286, 288)는, 차동 변환기의 기능을 구비하고 있다. 예를 들면 출력 버퍼(286)는, 정전 영상 데이터 D1P과 반전 영상 데이터 D1N의 차동 출력으로서, 대응하는 2개의 출력 단자(5cP, 5cN)로부터 각각 개별로 외부에 출력한다. 마찬가지로, 출력 버퍼(288)는, 고속 클럭 CLK4에 대해서는 영상 데이터 D1과의 지연을 가미하고, 또한 반전 고속 클럭 CLK4N에 대해서는 반전 영상 데이터 D1N과의 지연을 가미하여, 고속 클럭 CLK4와 반전 고속 클럭 CLK4N의 차동 출력으로서, 대응하는 2개의 출력 단자(5dP, 5dN)로부터 각각 개별로 외부에 출력한다.

도 7에 도시한 제1 예의 출력 회로(28)에서는, 출력 회로(28)에의 데이터 입력은 고속 클럭 CLK3에 동기하여 행해지는 한편, 영상 데이터 D1의 출력은 고속 클럭 CLK4에 동기하여 행해진다. 또한, 고속 클럭 CLK4도 출력하도록 하고 있다. 따라서, 기본적으로는, 상술한 제3 실시예와 마찬가지의 효과를 달성할 수 있다.

또한, 도 7에 도시한 제1 예의 출력 회로(28)에서는, 차동 출력으로 한 것에 의한 특유의 효과를 달성할 수 있다. 즉, 고속으로 될수록 펄스 파형에 둔화나 링잉 등의 부정확한 성분이 발생하기 쉬워져, 어느 한쪽만의 싱글 출력에서는, 그 영향을 직접적으로 받는다. 이에 대하여, 차동 출력으로 함으로써, 차동 출력의 양방을 사용하여 파형 재생하는 것이 가능해지므로, 내노이즈성이 개선된다. 이 점은, 데이터 D1에 한하지 않고, 고속 클럭 CLK4에 대해서도 마찬가지이다. 따라서, 차동 출력 형식을 채용한 제1 예는, 싱글 엔드 출력으로 하고 있었던 제3 실시예의 구성보다, 보다 고속의 주파수에 대응 가능한 구성으로 된다. 반대로 말하면, 중속의 주파수이면, 싱글 출력 형식을 채용한 제3 실시예의 구성에서도 지장이 없다라고 할 수 있다.

또한, 이 제1 예의 구성에서는, 전류 모드로 차동 인터페이스를 채용하는 구조(LVDS; Low Voltage Differential Signaling)를 이용할 수 있다. 이렇게 함으로써, 내노이즈성이나 전자기 간섭의 문제에 대하여 유리하게 된다. 전류 모드의 인터페이스를 채용하면, 송신측인 출력 회로(28)와 수신측인 차단 회로나 다음 단 IC와의 사이에서 전류가 교환되기(그 타이밍은 동시가 아님) 때문에, 그 때마다 전자기 간섭이 원인으로 되는 전자계가 발생하여, 주변 회로나 고체 촬상 장치(1)의 외 부에 영향을 준다.

이에 대하여, 제1 예의 구성과 같이 정전 데이터 P와 반전 데이터 N을 이용하여 차동 출력으로 전류 모드의 인터페이스를 채용하면, 송신측인 출력 회로(28)와 수신측인 다음단 회로나 다음 단 IC와의 사이에서 전류가 교환되지만, 항상 그 타이밍이 동시이고, 발생하는 전자계의 방향이 상호 역방향으로 된다. 따라서, 쌍방이 발생한 전자계를 상쇄하게 되며, 전체적로는 전자기 간섭의 원인으로 되는 전자계가 발생하지 않는 것으로 생각해도 된다. 또한, 이러한 효과를 보다 높이기 위해서는, 차동의 2개의 출력선을 근접하여 출력 앰프(28)와 외부 회로 사이의 인터페이스를 채용하면 된다. 그로 인해, 예를 들면 트위스트 페어선의 형태를 갖는 접속선을 이용하는 것이 좋다.

출력 회로의 제2 예

도 8은 출력 회로의 제2 구성예를 도시하는 회로 블록도이다. 또한 여기서는, 차동 출력 방식에 대한 출력 버퍼의 근방만을 나타낸다. 또한 도 9는 도 8에 도시한 제2 예의 출력 회로에 이용되는 스트로브 데이터 생성기의 일 구성예를 도시하는 회로 블록도이다. 또한 여기서는, 차동 출력의 한쪽에 대해서만 나타낸다. 또한 도 10은 도 8에 도시한 제2 예의 출력 회로에서의 데이터 출력 방식을 도시하는 타이밍차트이다. 이 제2 예는, 직렬 형식으로 표현되는 n비트의 출력 데이터 사이에서 배타적 논리합을 취함으로써, 고속으로 화상 데이터를 출력할 때에 타이밍을 취하기 위한 클럭을 재현 가능한 스트로브 데이터 STB를 출력하는 점에 특징이 있다.

이 스트로브 데이터 STB는, 고속 클럭 CLK4 대신에 사용된다. 즉, 단자(5d)로부터 스트로브 데이터 STB가 출력된다. 여기서, 스트로브 데이터 STB란, 영상 데이터 D1이 반전되지 않는 타이밍에서 반전되는 데이터 신호인 것으로 한다.

스트로브 데이터 STB는, 출력 버퍼(290) 바로 앞의, 신호 프로세서(282)나 혹은 스위칭부(284)에서 생성한다. 이것을 출력 버퍼(286)와 마찬가지의 출력 버퍼(290)를 통해 외부에 출력한다. 예를 들면, 신호를 직렬화한 후에 스트로브 신호 생성기를 설치하는 경우, 일례로서, 도 9에 도시한 바와 같은 회로 구성으로 하면 된다.

이 스트로브 신호 생성기(300)에서는, 병렬-직렬 변환된 데이터를 D 플립플롭(312)에 의해 고속 클럭 CLK4에서 1 클럭 지연시켜 배타적 논리합 회로(NXOR)(314)에서 배타적 논리합을 취하고, 이것을 T 플립플롭(316)에 삽입함으로써, 스트로브 데이터 STB를 생성할 수 있다.

이 때, 플립플롭(312)과 T 플립플롭(316)(하강 엣지 동기)은 이용하는 고속 클럭 CLK4의 엣지를 도면과 같이 하여 오동작을 방지한다. 그를 위한 반클럭의 지연을, 직렬 데이터를 D 플립플롭(306)(하강 엣지 동기)에 통과하여 조정한다.

그리고, 이들 직렬 데이터와 스트로브 데이터 STB를, 각각 서로 다른 엣지에서 동작하는 D 플립플롭(308)(상승 엣지 동기), D 플립플롭(318)(하강 엣지 동기)을 통과시킴으로써, 양자의 위상을 정합한다.

각각의 D 플립플롭(308, 318)의 정전 단자 Q로부터 출력되는 각 정전 데이터 D1P, STBP는 출력 버퍼(286, 290)를 통해 정전 단자(5cP, 5dP)로부터 외부에 출력 되며, 또한 D 플립플롭(308, 318)의 반전 단자 QN으로부터 출력되는 각 반전 데이터 D1N, STBN은 출력 버퍼(286, 290)를 통해 반전 단자(5cN, 5dN)로부터 외부에 출력된다.

도 6d로부터 알 수 있는 바와 같이, 대략 고속 클럭 CLK4를 출력하면, 고속 클럭 CLK4와 영상 데이터 D1의 양방이 동시에 반전하는 타이밍이 발생할 수 있다. 양방이 동시에 반전되는 경우, 디바이스 출력에 걸리는 부하가 양방분으로 되며, 또한 그 타이밍은 영상 데이터 D1에 따르기 때문에 일정하지 않다.

이에 대하여 스트로브 데이터 STB를 사용하면, 도 10으로부터 알 수 있는 바와 같이, 영상 데이터 D1P와 스트로브 데이터 STBP 중 어느 한쪽, 혹은 영상 데이터 D1N과 스트로브 데이터 STBN 중 어느 한쪽이, 각각 반전되는 것만으로, 각 클럭 타이밍에서의 디바이스 출력에 걸리는 부하가 한쪽분이면 되고, 또한 일정하다. 또한, 스트로브 데이터 STB와 영상 데이터 D1의 배타적 논리합을 취함으로써, 출력 회로(28)의 후단측에 설치되는 회로 블록이나 다음 단 IC 등에서 고속 클럭 CLK4를 재현할 수 있다.

즉, 외부로부터 입력되는 마스터 클럭에 비해, 수평 신호선(18)을 거친 외부 출력쪽이 고속인 경우에는, 클럭 변환기(23)로부터의 고속 클럭(예를 들면 체배 클럭)에 기초하여 생성된 신호에 기초하여, 외부 출력에 따른 스트로브 신호를 동시에 외부 출력함으로써, 보다 안정된 신호의 전달이 가능하게 된다.

또한, 여기서는 차동 출력 방식에의 적용에 대하여 나타냈지만, 영상 데이터 D1 및 스트로브 데이터 STB의 각각에 대하여, 정전 및 반전 중 어느 한쪽만을 사용 하는 구성으로 변형함으로써, 싱글 엔드 출력에 대응할 수 있다.

고체 촬상 장치의 구성; 제4 실시예

도 11은 본 발명의 제4 실시예에 따른 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략 구성도이다. 이 제4 실시예의 고체 촬상 장치(1)는, 컬럼 프로세서(26)로부터 출력되는 병렬 데이터를, 수평 주사 회로(12)를 고속 클럭에 기초하여 생성된 신호로 제어함으로써, 병렬 데이터 형식으로 디바이스 외부에 영상 데이터 D1로서 출력하도록 하고 있다. 이 때, 제1 실시예와는 달리, 동기용의 고속 클럭 CLKSync를, 영상 데이터 D1과는 별도의 단자(5d)로부터 외부에 출력하도록 하고 있는 점에 특징이 있다.

출력 회로(28)는, 동기용의 고속 클럭 CLKSync에 기초하여 병렬로 데이터 출력하는 경우, 수평 주사 회로(12)의 제어에 기초하여, 우선 동기용의 고속 클럭 CLKSync에 동기하여 컬럼 프로세서(26)로부터 화소 데이터(예를 들면 10비트)를 병렬 데이터로서 취득하고, 버퍼링하여 단자(5c)로부터 외부에 병렬 형식 그대로 출력한다.

또한, 이와 동시에, 데이터 취득에 이용한 동기용의 고속 클럭 CLKSync를 버퍼링하여 단자(5d)로부터 외부에 출력한다. 또한, 출력 형식으로서는, 싱글 엔드 출력으로 해도 되고, 차동으로 2개의 출력 단자로부터 출력하도록 구성해도 된다.

출력을 직렬화하지 않아도, 수평 주사 회로(12)를 고속 클럭에서 제어한 경우에는, 출력 데이터 레이트가 마스터 클럭보다 높아지기 때문에, 데이터의 불균일이 발생할 수 있으므로, 그 변동에 의해, 데이터를 수신하는 외부 기기의 수신 동 작이 문제로 될 수 있는, 즉, 영상 데이터의 취득 에러가 발생할 수 있다.

이에 대하여, 제4 실시예의 구성과 같이, 동기용의 고속 클럭 CLKSync를 병렬 데이터와 함께 출력함으로써, 그 데이터를 수신한 외부 기기에서는, 동기용의 고속 클럭 CLKSync에 동기하여 병렬 데이터를 수신함으로써, 영상 데이터의 취득 에러를 방지할 수 있다.

삭제

예를 들면, 상기 실시예에서는, 전압 비교기(252)와 카운터(254)로 이루어지는 컬럼 AD 회로(25)를 수직 열마다 설치하여 수직 열마다 디지털 데이터화하는 구성으로 하고 있었지만, 이에 한하지 않고, 수직 열에 대한 스위칭 회로를 설치함으로써, 복수의 수직 열에 대하여 1개의 컬럼 AD 회로(25)를 배치하도록 해도 된다.

또한, 상기 실시예에서는, 화소부(10)의 판독측에 위치하는 컬럼 영역에 AD 변환 기능부를 설치하였지만, 그 밖의 개소에 설치할 수도 있다. 예를 들면, 수평 신호선(18)까지 아날로그로 화소 신호를 출력하고, 그 후에 AD 변환을 행하여 출력 회로(28)에 전달하는 구성으로 해도 된다.

이 경우라도, AD 변환용의 참조 신호와 기준 성분과 신호 성분을 포함하여 표시되는 처리 대상 신호를 비교하고, 이 비교 처리와 병행하여, 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽의 모드에서 카운트 처리를 행하여, 비교 처리가 완료된 시점의 카운트값을 유지할 때, 기준 성분과 신호 성분 중 어느 것에 대하여 비교 처리를 행하고 있는지에 따라 카운트 처리의 모드를 전환함으로써, 기준 성분과 신호 성분의 차를 나타내는 디지털 데이터를, 다운 카운트 모드 및 업 카운트 모드의 2개의 모드로 카운트 처리한 결과로서 얻을 수 있다.

이 결과, 기준 성분과 신호 성분의 각각의 카운트 결과를 유지하는 메모리 장치를 카운터가 구비하는 래치 기능으로 실현할 수 있어, AD 변환된 데이터를 유지하는 전용의 메모리 장치를 카운터와는 별도로 준비할 필요가 없다. 모든 수직 열에 대하여 1개의 AD 변환 기능부를 설치하면 되고, 고속 변환 처리가 필요로는 되지만 회로 규모는 상기 실시예보다 적어진다.

또한, 상기 실시예에서는, 2회째의 처리에서의 카운트 처리를, 1회째의 처리에서 유지해 둔 카운트값으로부터 개시하도록 하였지만, 카운트 출력값이 카운트 클럭 CK0에 동기하여 출력되는 동기식의 업다운 카운터를 이용하는 경우에는, 모드 전환 시에 특단의 대처를 요하지 않고, 이것을 실현할 수 있다.

그러나, 동작 제한 주파수가 최초의 플립플롭(카운터 기본 요소)의 제한 주파수만으로 결정되어 고속 동작에 적합한 이점이 있는 비동기식의 업다운 카운터를 이용하는 경우에는, 카운트 모드를 전환하였을 때, 카운트값이 파괴되게 되어, 전환 전후에서 값을 유지한 상태로 연속한 정상적인 카운트 동작을 행할 수 없는 문제를 갖는다. 따라서, 2회째의 처리에서의 카운트 처리가, 1회째의 처리에서 유지해 둔 카운트값으로부터 개시 가능하게 하는 조정 프로세서를 설치하는 것이 바람직하다. 또한, 여기서는 조정 프로세서의 상세에 대해서는 설명을 생략한다.

또한, 상기 실시예에서는, 화소 신호가, 시간 계열로서, 동일 화소에 대하여, 리세트 성분 ΔV(기준 성분) 후에 신호 성분 Vsig가 나타나고, 후단의 프로세서가 정극성(신호 레벨이 클 수록 플러스의 값이 큼)인 신호에 대하여 처리하는 것에 대응하여, 1회째의 처리로서, 리세트 성분 ΔV(기준 성분)에 대하여 비교 처리와 다운 카운트 처리를 행하고, 2회째의 처리로서, 신호 성분 Vsig에 대하여 비교 처리와 업 카운트 처리를 행하도록 하였지만, 기준 성분과 신호 성분이 나타나는 시간 계열에 상관없이, 대상 신호 성분과 카운트 모드의 조합이나 처리순은 임의이다. 처리 수순에 따라서는, 2회째의 처리에서 얻어지는 디지털 데이터가 마이너스의 값으로 되는 경우도 있지만, 그 경우에는, 보정 연산을 하는 등의 대처를 하면 된다.

물론, 화소부(10)의 디바이스 아키텍처로서, 신호 성분 Vsig 후에 리세트 성분 ΔV(기준 성분)를 판독해야만 하고, 후단의 프로세서가 정극성인 신호에 대하여 처리하는 것인 경우에는, 1회째의 처리로서, 신호 성분 Vsig에 대하여 비교 처리와 다운 카운트 처리를 행하고, 2회째의 처리로서, 리세트 성분 ΔV(기준 성분)에 대하여 비교 처리와 업 카운트 처리를 행하는 것이 효율적이다.

또한, 상기 실시예에서는, 업다운 카운터를 동작 모드에 상관없이 공통으로 사용하면서, 그 처리 모드를 전환하여 카운트 처리를 행하도록 하였지만, 기준 성분과 신호 성분에 대하여, 다운 카운트 모드와 업 카운트 모드를 조합하여 카운트 처리를 행하는 것이면 되고, 모드 전환 가능한 업다운 카운터를 이용한 구성에 한정되지 않는다.

예를 들면, 기준 성분과 신호 성분 중 어느 한쪽에 대하여 비교 처리를 행하여 다운 카운트 처리를 행하는 다운 카운터 회로와, 기준 성분과 신호 성분의 다른쪽에 대하여 비교 처리를 행하여 업 카운트 처리를 행하는 업 카운터 회로와의 조합으로 카운터를 구성할 수도 있다.

이 경우, 2회째의 카운트 처리를 행하는 카운터 회로는, 공지의 기술을 이용하여 임의의 초기 값을 로드할 수 있는 구성의 것으로 하는 것이 좋다. 예를 들면, 다운 카운트 후에 업 카운트를 행하는 경우이면, 도 12a에 도시한 바와 같이, 1회째의 카운트 처리에서는 다운 카운터 회로를 작동시키고, 2회째의 카운트 처리에서는 업 카운터 회로를 작동시킨다.

이 때, 카운트 모드 전환용의 전환 제어 신호 CN5에 의해 카운트 모드를 전환한 후의 업 카운트 처리의 개시 전에, 초기 값 설정용의 전환 제어 신호 CNload를 업 카운터 회로의 로드 단자 LDu에 공급함으로써, 다운 카운트 처리에서 취득한 다운 카운트값을 초기 값으로서 업 카운터 회로에 설정한다.

또한, 업 카운트 후에 다운 카운트를 행하는 경우이면, 도 12b에 도시한 바와 같이, 1회째의 카운트 처리에서는 업 카운터 회로를 작동시키고, 2회째의 카운트 처리에서는 다운 카운터 회로를 작동시킨다.

이 때, 카운트 모드 전환용의 전환 제어 신호 CN5에 의해 카운트 모드를 전환한 후의 다운 카운트 처리의 개시 전에, 초기 값 설정용의 전환 제어 신호 CNload를 다운 카운터 회로의 로드 단자에 공급함으로써, 업 카운트 처리에서 취득한 업 카운트값을 초기 값으로서 다운 카운터 회로에 설정한다.

이렇게 함으로써, 도 12a 및 도 12b 중 어느 것의 구성도, 후단의 카운터 회로의 출력 Qup-Qdown으로서는, 기준 성분과 신호 성분의 감산 처리를 직접적으로 할 수 있어, 기준 성분과 신호 성분의 차를 취하기 위한 특별한 가산 회로가 불필요하게 된다. 또한, 비특허 문헌1에서는 필요로 하였던 감산기에의 데이터 전송이 불필요하게 되며, 그에 의한 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

또한, 다운 카운터 회로와 업 카운터 회로의 조합으로 카운터를 구성하는 경우, 2회째의 카운트 처리 시에, 1회째의 카운트 처리에서 취득한 카운트값을 초기 값으로서 설정하지 않고, 제로로부터 카운트하는 구성을 배제하는 것은 아니다. 이 경우, 도 12c에 도시한 바와 같이, 업 카운터 회로의 출력 Qup와 다운 카운터 회로의 출력 Qdown의 합을 취하는 가산 회로가 필요로 되지만, 이 경우라도, 비교기와 카운터로 구성되는 AD 변환기마다 가산 회로를 설치하기 때문에, 배선 길이를 짧게 할 수 있어, 데이터 전송을 위한 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

도 12a 내지 도 12c에 도시한 어느 구성도, 다운 카운터 회로와 업 카운터 회로의 동작의 지시는, 상기 실시예와 마찬가지로 통신 및 타이밍 제어기(20)가 행할 수 있다. 또한, 다운 카운터 회로와 업 카운터 회로는, 모두 카운트 클럭 CK0에서 동작시키면 된다.

또한, 상기 실시예에서는, NMOS로 구성되어 있는 단위 화소로 구성된 센서를 일례로 설명하였지만, 이에 한하지 않고, PMOS로 이루어지는 화소의 것에 대해서도, 전위 관계를 반전(전위의 정부를 반대로)하여 생각함으로써, 상기 실시예에서 설명한 것과 마찬가지의 작용·효과를 달성 가능하다.

또한, 상기 실시예에서는, 어드레스 제어에 의해 개개의 단위 화소로부터의 신호를 임의 선택하여 판독 가능한 고체 촬상 장치의 일례로서, 광을 수광함으로써 신호 전하를 생성하는 화소부를 구비한 CMOS 센서를 예로 나타냈지만, 신호 전하의 생성은, 광에 한하지 않고, 예를 들면 적외선, 자외선, 혹은 X선 등의 전자파 일반에 적용 가능하고, 이 전자파를 받아 그 양에 따른 아날로그 신호를 출력하는 소자가 다수 배열된 단위 구성 요소를 구비한 반도체 장치에, 상기 실시예에서 나타낸 사항을 적용할 수 있다.

또한, 상기 실시예에서는, 기준 성분 및 신호 성분의 각각에 따른 신호와 AD 변환용의 참조 신호를 비교하는 비교기와, 비교기에서의 비교 처리와 병행하여, 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽의 모드에서 카운트 처리를 행하고, 비교기에서의 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터를 구비하여 이루어지는 AD 변환 회로(AD 변환기; 상술한 예에서는 컬럼 AD 회로)를 고체 촬상 장치에 적용한 사례를 설명하였지만, 상기 실시예에서 설명한 AD 변환 회로의 구조는, 고체 촬상 장치에 한하지 않고, 2개의 신호 성분의 차 신호 성분을 디지털 데이터로 변환하기 위한 AD 변환의 구조를 이용하는 모든 전자 장치에 적용할 수 있다.

예를 들면, 고체 촬상 장치(1)의 외부에서, 고체 촬상 장치(1)로부터 취득한 아날로그의 화소 신호에 기초하여, 상기 실시예에서 설명한 비교기와 카운터를 이용하여 AD 변환을 행함으로써, 참된 신호 성분의 디지털 데이터(화소 데이터)를 취득하고, 이 화소 데이터에 기초하여 또한 원하는 디지털 신호 처리를 행하는 전자 장치를 구성할 수도 있다.

또한, 상기 실시예에서 설명한 AD 변환 회로(AD 변환기)는, 고체 촬상 장치나 그 밖의 전자 장치에 내장되어 제공되는 것에 한하지 않고, 예를 들면 IC(Integrated Circuit; 집적 회로)나 AD 변환 모듈 등과 같이 하여, 단독의 장치로서 제공되어도 된다.

이 경우, 비교기와 카운터를 구비한 AD 변환기에서 제공해도 되지만, AD 변환용의 참조 신호를 생성하여 비교기에 공급하는 참조 신호 생성기나, 비교기가 기 준 성분과 신호 성분의 어느 것에 대하여 비교 처리를 행하고 있는지에 따라 카운터에서의 카운트 처리의 모드를 전환하는 제어기도 동일한 반도체 기판 상에 배치한 IC(집적 회로)나 개별 칩 등의 조합으로 이루어지는 모듈에 내장하여 제공해도 된다.

이들을 내장하여 제공함으로써, 비교기와 카운터의 동작을 제어하기 위해 필요한 기능부를 통합하여 취급할 수 있어, 부재의 취급이나 관리가 간단하게 된다. 또한, AD 변환 처리에 필요한 요소가 IC나 모듈로서 통합되어(일체로 되어) 있기 때문에, 고체 촬상 장치나 그 밖의 전자 장치의 완성품의 제조도 용이하게 된다.

본 발명에 따른 AD 변환 방법 및 AD 변환기 및 반도체 장치 및 전자 장치에 따르면, AD 변환용의 참조 신호와 기준 성분과 신호 성분을 포함하여 표시되는 처리 대상 신호를 비교하고, 이 비교 처리와 병행하여, 마스터 클럭의 주파수보다 높은 주파수를 갖는 고속 카운터 클럭에 기초하여 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽의 모드에서 카운트 처리를 행하여, 비교 처리가 완료된 시점의 카운트값을 유지할 때, 기준 성분과 신호 성분 중 어느 것에 대하여 비교 처리를 행하고 있는지에 따라 카운트 처리의 모드를 전환하도록 하였다.

이와 같이, 고속 카운터 클럭을 사용하여 AD 변환 처리를 행함으로써, AD 변환 처리의 처리 속도가, 마스터 클럭의 속도(주파수)에 제한되지 않도록 할 수 있다. 2회에 걸쳐 AD 변환을 행함으로써 기준 성분과 신호 성분의 차 신호 성분을 디지털 데이터로 변환하는 경우에도, 토탈의 AD 변환 처리를 고속으로 동작시킬 수 있어, AD 변환 기간을 짧게 할 수 있다.

또한, 전회의 처리 대상 신호에 대하여, 2회째의 처리에 의해 유지한 카운트값을 또 다른 데이터 기억부에 유지해 놓고, 금회의 처리 대상 신호에 대하여, 1회째의 처리와 2회째의 처리를 행할 때에도, 마스터 클럭의 주파수보다 높은 주파수를 갖는 제2 고속 클럭에 기초하여, 데이터 기억부로부터의 카운트값의 판독 처리를 병행하여 행하도록 하면, AD 변환 처리와 판독 처리를 병행하여 행하는 파이프라인 처리 시에, 판독 처리의 처리 속도가, 마스터 클럭의 속도(주파수)에 제한되지 않도록 할 수 있다.

또한, 다운 카운트 모드와 업 카운트 모드를 전환하면서 기준 성분과 신호 성분에 대한 AD 변환 처리를 행하도록 하였기 때문에, 기준 성분과 신호 성분의 차를 나타내는 디지털 데이터를, 다운 카운트 모드 및 업 카운트 모드의 2개의 모드에서 카운트 처리한 결과로서 얻을 수 있다.

이 결과, 기준 성분과 신호 성분의 각각의 카운트 결과를 유지하는 메모리 장치를 카운터가 구비하는 래치 기능에 의해 실현할 수 있어, AD 변환된 데이터를 유지하는 전용의 메모리 장치를 카운터와는 별도로 준비할 필요가 없어, 회로 규모나 회로 면적의 증대의 문제를 해소할 수 있다.

또한, 공통으로 사용되는 업다운 카운터를 이용할지의 여부에 상관없이, 비교기와 카운터에서 AD 변환기를 구성하였기 때문에, 비트 수에 상관없이 카운터를 동작시키는 카운트 클럭 1개와 카운트 모드를 전환하는 제어선에서 카운트 처리를 제어할 수 있어, 카운터의 카운트값을 메모리 장치까지 유도하는 신호선이 불필요 하게 되어, 잡음의 증가나 소비 전력의 증대를 해소할 수 있다.

업다운 카운터를 동작 모드에 상관없이 공통으로 사용하면서, 그 처리 모드를 전환하여 카운트 처리를 행하도록 하면, 기준 성분과 신호 성분의 감산 처리를 직접적으로 할 수 있어, 기준 성분과 신호 성분의 차를 취하기 위한 특별한 감산기가 불필요하게 된다. 또한, 감산기에의 데이터 전송이 불필요하게 되며, 그에 의한 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

다운 카운터 회로와 업 카운터 회로의 조합으로 카운터를 구성하는 경우, 2회째의 카운트 처리의 개시 전에, 1회째의 카운트 처리에서 취득한 카운트값을 초기 값으로서 설정함으로써, 기준 성분과 신호 성분의 감산 처리를 직접적으로 할 수 있어, 기준 성분과 신호 성분의 차를 취하기 위한 특별한 가산 회로가 불필요하게 된다. 또한, 감산기에의 데이터 전송이 불필요하게 되며, 그에 의한 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

또한, 다운 카운터 회로와 업 카운터 회로의 조합으로 카운터를 구성하는 경우, 1회째의 카운트 처리에서 취득한 카운트값을 초기 값으로서 설정하지 않고, 제로로부터 카운트하는 구성을 배제하는 것은 아니다. 이 경우, 각 카운트값의 합을 취하는 가산 회로가 필요로 되지만, 이 경우에서도, 비교기와 카운터로 구성되는 AD 변환기마다 가산 회로를 설치하기 때문에, 배선 길이를 짧게 할 수 있어, 데이터 전송을 위한 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

또한, 비교기와 카운터를 쌍으로 하여 AD 변환기를 구성하였기 때문에, 단위 구성 요소가 행렬 형상으로 배치된 반도체 장치로부터 출력된 단위 신호를 처리 대 상 신호로 하는 경우, 단위 구성 요소의 열의 배열 방향인 행 방향으로 AD 변환기를 복수 배치하는 경우라도, 각각에 카운터를 구비한 구성으로 할 수 있어, 도 13에 도시한 종래예와 같이, 카운터로부터의 카운트 출력의 배선을 래치까지 연장할 필요가 없어, 배선으로 인한, 잡음의 증가나 소비 전력의 증대의 문제가 발생하지 않는다.

또한, AD 변환 처리와 판독 처리를 병행하여 행하는 파이프라인 동작을 행하도록 구성하는 경우에도, AD 변환된 데이터를 유지하는 메모리 장치가 AD 변환기마다 1개만 있으면 되어, 회로 면적의 증대를 최소한으로 억제할 수 있다.
이상, 본 발명의 실시예를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시예에 기재된 범위에는 한정되지 않는다. 발명의 요지를 벗어나지 않는 범위에서 상기 실시예에 다양한 변경 또는 개량을 행할 수 있으며, 그와 같은 변경 또는 개량을 행한 형태도 본 발명의 기술적 범위에 포함된다.
또한, 상기의 실시예는, 청구항에 따른 발명을 한정하는 것이 아니며, 실시예 중에서 설명되고 있는 특징의 조합의 전부가 발명의 해결 수단에 필수라고는 할 수 없다. 상술한 실시예에는 다양한 단계의 발명이 포함되어 있으며, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 보다 다양한 발명을 추출할 수 있다. 실시예에 도시되는 모든 구성 요건으로부터 몇개의 구성 요건이 삭제되어도, 유사한 효과가 얻어지는 한, 이 몇개의 구성 요건이 삭제된 구성이 본 발명의 특징으로서 추출될 수 있다.

Claims

아날로그 신호내에 포함된 기준 성분과 신호 성분간의 차를 나타내는 차 신호 성분의 디지털 데이터를 취득하기 위한 AD 변환(analog-to-digital conversion) 방법으로서,

1회째 처리 반복에서, 상기 기준 성분과 상기 신호 성분 중 어느 한쪽에 대응하는 신호는 상기 디지털 데이터로 변환하기 위한 참조 신호와 비교되고, 이 비교와 동시에, 상기 아날로그의 처리 대상 신호를 수신하는 구동 펄스들에 대응하는 기본 펄스들(base pulses)로 이루어진 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스들로 구성된 고속 카운터 클럭에 기초하여 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽의 모드에서 카운트 처리를 행하여, 상기 비교 처리가 완료된 시점의 카운트값을 유지하고,

2회째 처리 반복에서, 상기 기준 성분과 상기 신호 성분 중 다른 한쪽은 상기 참조 신호와 비교되고, 이 비교와 동시에, 상기 고속 카운터 클럭에 기초하여 상기 다운 카운트 모드 및 상기 업 카운트 모드 중 다른 한쪽의 모드에서 카운트 처리를 행하여, 상기 비교 처리가 완료된 시점의 카운트값을 유지하는 것을 특징으로 하는 AD 변환 방법.
제1항에 있어서,

상기 다운 카운트 모드 및 상기 업 카운트 모드에서의 카운트 처리는 업/다 운 카운터를 공통으로 이용하면서, 상기 업/다운 카운터의 처리 모드를 전환하여 행하는 것을 특징으로 하는 AD 변환 방법.
제1항에 있어서,

상기 2회째 처리 반복에서의 상기 카운트 처리는 상기 1회째 처리 반복에서 보유해 둔 카운트값으로부터 개시되는 것을 특징으로 하는 AD 변환 방법.
제1항에 있어서,

상기 참조 신호는 상기 1회째 처리 반복 및 상기 2회째 처리 반복간에 동일한 변화 특성을 갖도록 하는 것을 특징으로 하는 AD 변환 방법.
제1항에 있어서,

전회의 처리 대상 신호에 대하여, 상기 2회째 처리 반복에서 보유한 상기 카운트값은 데이터 기억부에 저장되고, 금회의 처리 대상 신호에 대하여, 상기 1회째 처리 반복 및 상기 2회째 처리 반복이 수행될 때, 상기 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스로 이루어진 제2 고속 클럭에 기초하여, 상기 데이터 기억부로부터 상기 카운트값의 판독 처리를 동시에 행하는 것을 특징으로 하는 AD 변환 방법.
제5항에 있어서,

2회의 처리 반복에서의 상기 비교 처리 및 상기 카운트 처리의 기준이 되는 상기 고속 클럭의 주파수와, 상기 데이터 기억부로부터의 디지털 데이터의 판독 처리의 기준이 되는 상기 제2 고속 클럭의 주파수의 관계가, 아날로그의 상기 처리 대상 신호에 대한 2회의 처리 반복이 상기 데이터 기억부로부터 한 라인의 디지털 데이터의 판독 기간과 동등하게 되도록 하는 것을 특징으로 하는 AD 변환 방법.
제1항에 있어서,

상기 처리 대상 신호는 물리량 분포를 검출하기 위한 반도체 장치에서 단위 신호 생성기에 의해 생성되어 열 방향으로 출력되는 아날로그 단위 신호이며, 상기 반도체 장치는 단위 구성 요소들의 행렬을 포함하며, 상기 단위 구성 요소 각각은 입사된 전자파에 대응하는 전하를 생성하는 전하 생성기 및 상기 전하 생성기에 의해 생성된 전하에 대응하는 단위 신호를 생성하는 상기 단위 신호 생성기를 포함하는 것을 특징으로 하는 AD 변환 방법.
제7항에 있어서,

상기 단위 신호 생성기에 의해 생성되어 열 방향으로 출력되는 상기 아날로그 단위 신호는 행 단위로 취득되고, 이 행 단위로, 상기 단위 구성 요소 각각에 대하여, 상기 1회째 처리 반복과 상기 2회째 처리 반복을 행하는 것을 특징으로 하는 AD 변환 방법.
제1항에 있어서,

병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터는 동기용 고속 클럭과 동기하여 수신되고, 상기 병렬 형식의 n비트 디지털 데이터는 데이터 출력 단자로부터 출력되고, 상기 동기용 고속 클럭은 상기 데이터 출력 단자와는 상이한 출력 단자로부터 출력되는 것을 특징으로 하는 AD 변환 방법.
제1항에 있어서,

변환된 상기 디지털 데이터에 기초하는 소정 포맷의 출력 데이터는 상기 고속 카운터 클럭보다 빠른 판독 클럭에 기초하여 출력되는 것을 특징으로 하는 AD 변환 방법.
제10항에 있어서,

병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터는 상기 고속 카운터 클럭과 동기하여 수신되고, 상기 병렬 형식의 n비트 데이터는 상기 고속 카운터 클럭보다 빠른 판독 클럭을 이용하여 직렬 형식의 n비트 출력 데이터로 변환되어 출력되는 것을 특징으로 하는 AD 변환 방법.
제10항에 있어서,

병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터는 상기 고속 카운터 클럭과 동기하여 수신되고, 상기 병렬 형식의 n비트 데이터는 상기 고속 카운터 클럭보다 빠른 판독 클럭을 이용하여 직렬 형식의 n비트 출력 데이터로 변환되어 출력되고, 상기 판독 클럭을 재생할 수 있게 하는 스트로브 데이터가 생성되고, 상기 스트로브 데이터는 상기 직렬 형식의 n비트 출력 데이터가 출력되는 단자와는 상이한 단자로부터 출력되는 것을 특징으로 하는 AD 변환 방법.
제12항에 있어서,

상기 스트로브 데이터는 상기 직렬 형식의 n비트 출력 데이터와 배타적 논리합을 취함으로써 생성되는 것을 특징으로 하는 AD 변환 방법.
아날로그 신호내에 포함된 기준 성분과 신호 성분간의 차를 나타내는 차 신호 성분의 디지털 데이터를 취득하기 위한 AD 변환기로서,

상기 기준 성분 및 상기 신호 성분의 각각에 대응하는 신호와 디지털 데이터로 변환하기 위한 참조 신호를 비교하는 비교기와,

상기 비교기에서의 비교 처리와 동시에, 상기 아날로그의 처리 대상 신호를 취득하기 위한 구동 펄스에 대응하는 기본 펄스들로 이루어진 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스들로 구성된 고속 카운터 클럭에 기초하여 다운 카운트 모드 또는 업 카운트 모드에서 카운트 처리를 행하여, 상기 비교기에서의 상기 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터

를 포함하는 것을 특징으로 하는 AD 변환기.
제14항에 있어서,

상기 마스터 클럭에 기초하여 상기 고속 카운터 클럭을 생성하는 고속 클럭 생성기를 더 포함하는 것을 특징으로 하는 AD 변환기.
제14항에 있어서,

상기 디지털 데이터로 변환하기 위한 참조 신호를 생성하여 상기 비교기에 공급하는 참조 신호 생성기를 더 포함하는 것을 특징으로 하는 AD 변환기.
제14항에 있어서,

상기 비교기가 상기 기준 성분 또는 상기 신호 성분에 대하여 상기 비교 처리를 행하고 있는지에 따라 상기 카운터에서의 상기 업 카운트 모드와 상기 다운 카운트 모드 사이의 전환을 제어하는 제어기를 더 포함하는 것을 특징으로 하는 AD 변환기.
제14항에 있어서,

상기 카운터는 상기 업 카운트 모드와 상기 다운 카운트 모드 사이를 전환 가능하게 하는 공통의 카운터 회로에 의해 구현되는 것을 특징으로 하는 AD 변환기.
제17항에 있어서,

상기 제어기는 2회째 처리 반복에서의 상기 카운트 처리를, 1회째 처리 반복 에서 보유해 둔 카운트값으로부터 개시하는 것을 특징으로 하는 AD 변환기.
제16항에 있어서,

상기 참조 신호 생성기는 상기 참조 신호가 1회째 처리 반복과 2회째 처리 반복간에 동일한 변화 특성을 갖도록 하는 것을 특징으로 하는 AD 변환기.
제14항에 있어서,

전회의 처리 대상 신호에 대하여 상기 카운터에 의해 유지된 상기 카운트값을 보유하는 데이터 기억부;

상기 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스들로 이루어진 제2 고속 클럭을 생성하는 고속 클럭 생성기; 및

금회의 처리 대상 신호에 대한 각 동작들을 수행하는 상기 비교기 및 상기 카운터와 동시에, 상기 고속 클럭 생성기에 의해 생성된 상기 제2 고속 클럭에 기초하여 상기 데이터 기억부로부터 상기 카운트값을 판독하는 판독 스캐너를 더 포함하는 것을 특징으로 하는 AD 변환기.
제14항에 있어서,

병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터를 동기용 고속 클럭에 동기하여 수신하고, 상기 병렬 형식의 n비트 디지털 데이터를 데이터 출력 단자로부터 AD 변환기의 외부로 출력하며, 상기 동기용 고속 클럭을 상기 데이터 출력 단자와는 다른 출력 단자로부터 상기 AD 변환기의 외부로 출력하는 출력 프로세서를 더 포함하는 것을 특징으로 하는 AD 변환기.
제14항에 있어서,

변환된 상기 디지털 데이터에 기초하는 소정 포맷의 출력 데이터를, 상기 고속 카운터 클럭보다 빠른 판독 클럭에 기초하여 상기 AD 변환기의 외부에 출력하는 출력 프로세서를 더 포함하는 것을 특징으로 하는 AD 변환기.
제23항에 있어서,

상기 출력 프로세서는 병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터를 상기 고속 카운터 클럭에 동기하여 수신하고, 상기 고속 카운터 클럭보다 빠른 판독 클럭을 이용하여 직렬 형식의 n비트 출력 데이터로 변환하여 출력하는 것을 특징으로 하는 AD 변환기.
제23항에 있어서,

상기 출력 프로세서는,

병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터를 상기 고속 카운터 클럭에 동기하여 수신하고, 상기 고속 카운터 클럭보다 빠른 판독 클럭을 이용하여 직렬 형식의 n비트 출력 데이터로 변환하는 병렬-직렬 변환기;

상기 병렬-직렬 변환기에 의해 생성된 상기 직렬 형식의 n비트 출력 데이터를 AD 변환기의 외부에 출력하기 위한 데이터 출력 단자;

상기 판독 클럭을 재생할 수 있게 하는 스트로브 데이터를 생성하는 스트로브 데이터 생성기; 및

상기 스트로브 데이터 생성기에 의해 생성된 상기 스트로브 데이터를 AD 변환기의 외부에 출력하기 위한 것으로, 상기 데이터 출력 단자와는 상이한 스트로브 출력 단자

를 포함하는 것을 특징으로 하는 AD 변환기.
제25항에 있어서,

상기 스트로브 데이터 생성기는 상기 직렬 형식의 n비트 출력 데이터와 배타적 논리합을 취함으로써 상기 스트로브 데이터를 생성하는 것을 특징으로 하는 AD 변환기.
입사된 전자파에 대응하는 전하를 생성하는 전하 생성기 및 기준 성분과 신호 성분을 포함하는 아날로그의 단위 신호를 생성하는 단위 신호 생성기를 각각의 단위 구성 요소가 포함하며, 상기 단위 구성 요소로 이루어진 행렬 형상을 포함하고, 물리량 분포를 검출하기 위한 반도체 장치로서,

상기 기준 성분 및 상기 신호 성분 각각에 대응하는 신호와 상기 신호 성분의 디지털 데이터를 생성하기 위한 참조 신호를 비교하는 비교기; 및

상기 비교기에서의 비교 처리와 동시에, 상기 아날로그의 단위 신호를 수신하기 위한 구동 펄스들에 대응하는 기본 펄스들로 이루어진 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스들로 구성된 고속 카운터 클럭에 기초하여 다운 카운트 모드 또는 업 카운트 모드에서 카운트 처리를 행하여, 상기 비교기에서의 상기 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터를 포함하는 것을 특징으로 하는 반도체 장치.
제27항에 있어서,

상기 마스터 클럭에 기초하여 상기 고속 카운터 클럭을 생성하기 위한 고속 클럭을 생성하는 고속 클럭 생성기를 더 포함하는 것을 특징으로 하는 반도체 장치.
제27항에 있어서,

상기 디지털 데이터를 생성하기 위한 참조 신호를 생성하여 상기 비교기에 공급하는 참조 신호 생성기를 더 포함하는 것을 특징으로 하는 반도체 장치.
제27항에 있어서,

상기 비교기가 상기 기준 성분 또는 상기 신호 성분에 대하여 상기 비교 처리를 행하고 있는지에 따라 상기 카운터에서의 상기 업 카운트 모드와 상기 다운 카운트 모드 사이의 전환을 제어하는 제어기를 더 포함하는 것을 특징으로 하는 반도체 장치.
제27항에 있어서,

상기 비교기 및 상기 카운터를 각기 포함하는 복수의 AD 변환기를 더 포함하며, 상기 복수의 AD 변환기는 상기 단위 구성 요소의 열의 배열 방향인 행 방향으로 배열되는 것을 특징으로 하는 반도체 장치.
제27항에 있어서,

전회의 단위 신호에 대하여, 상기 카운터에서 유지한 상기 카운트값을 유지하는 데이터 기억부;

상기 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스들로 이루어진 제2 고속 클럭을 생성하는 고속 클럭 생성기; 및

금회의 단위 신호에 대한 각 동작들을 수행하는 상기 비교기 및 상기 카운터와 동시에, 상기 고속 클럭 생성기에 의해 생성된 상기 제2 고속 클럭에 기초하여 상기 데이터 기억부로부터 상기 카운트값을 판독하는 판독 스캐너를 더 포함하는 것을 특징으로 하는 반도체 장치.
제27항에 있어서,

병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터를 동기용의 고속 클럭에 동기하여 수신하고, 상기 병렬 형식의 n비트 디지털 데이터를 데이터 출력 단자로부터 상기 반도체 장치의 외부에 출력하며, 상기 동기용 고속 클럭을 상기 데이터 출력 단자와는 다른 출력 단자로부터 상기 반도체 장치의 외부에 출력하는 출력 프로세서를 더 포함하는 것을 특징으로 하는 반도체 장치.
제27항에 있어서,

변환된 상기 디지털 데이터에 기초하는 소정 포맷의 출력 데이터를, 상기 고속 카운터 클럭보다 빠른 판독 클럭에 기초하여 상기 반도체 장치의 외부에 출력하는 출력 프로세서를 더 포함하는 것을 특징으로 하는 반도체 장치.
제34항에 있어서,

상기 출력 프로세서는 병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터를 상기 고속 카운터 클럭에 동기하여 수신하고, 상기 병렬 형식의 n비트 데이터를 상기 고속 카운터 클럭보다 빠른 판독 클럭을 이용하여 직렬 형식의 n비트 출력 데이터로 변환하여 출력하는 것을 특징으로 하는 반도체 장치.
제34항에 있어서,

상기 출력 프로세서는,

병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터를 상기 고속 카운터 클럭에 동기하여 수신하고, 상기 병렬 n비트 데이터를 상기 고속 카운터 클럭보다 빠른 판독 클럭을 이용하여 직렬 형식의 n비트 출력 데이터로 변환하는 병렬-직렬 변환기;

상기 병렬-직렬 변환기에 의해 생성된 상기 직렬 형식의 n비트 출력 데이터를 상기 반도체 장치의 외부에 출력하기 위한 데이터 출력 단자;

상기 판독 클럭을 재생할 수 있도록 하는 스트로브 데이터를 생성하는 스트로브 데이터 생성기; 및

상기 스트로브 데이터 생성기에 의해 생성된 상기 스트로브 데이터를 상기 반도체 장치의 외부에 출력하기 위한 것으로, 상기 데이터 출력 단자와는 상이한 스트로브 출력 단자를 포함하는 것을 특징으로 하는 반도체 장치.
전자 장치로서,

아날로그 신호내에 포함된 기준 성분과 신호 성분간의 차를 나타내는 차 신호 성분의 디지털 데이터를 취득하는데 사용되는 참조 신호를 생성하는 참조 신호 생성기;

상기 기준 성분과 상기 신호 성분 각각에 대응하는 신호와 상기 참조 신호 생성기에 의해 생성된 참조 신호를 비교하는 비교기;

상기 아날로그의 처리 대상 신호를 수신하기 위한 구동 펄스들에 대응하는 기본 펄스들로 이루어진 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스들로 이루어진 고속 카운터 클럭을, 상기 마스터 클럭에 기초하여 생성하는 고속 클럭 생성기;

상기 비교기에서의 비교 처리와 동시에, 상기 고속 카운터 클럭에 기초하여 다운 카운트 모드 또는 업 카운트 모드에서 카운트 처리를 행하여, 상기 비교기에서의 상기 비교 처리가 완료된 시점의 카운트값을 유지하는 카운터; 및

상기 비교기가 상기 기준 성분 또는 상기 신호 성분에 대하여 상기 비교 처리를 행하고 있는지에 따라 상기 카운터에서의 상기 업 카운트 모드와 상기 다운 카운트 모드 사이의 전환을 제어하는 제어기를 포함하는 것을 특징으로 하는 전자 장치.
제37항에 있어서,

전회의 처리 대상 신호에 대하여 상기 카운터에서 유지된 상기 카운트값을 유지하는 데이터 기억부;

상기 마스터 클럭의 주파수보다 높은 주파수를 갖는 펄스들로 이루어진 고속 클럭을 생성하는 고속 클럭 생성기; 및

금회의 단위 신호에 대한 각 동작들을 수행하는 상기 비교기 및 상기 카운터와 동시에, 상기 고속 클럭 생성기에 의해 생성된 상기 고속 클럭에 기초하여 상기 데이터 기억부로부터 상기 카운트값을 판독하는 판독 스캐너를 더 포함하는 것을 특징으로 하는 전자 장치.
제37항에 있어서,

변환된 상기 디지털 데이터에 기초하는 소정 포맷의 출력 데이터를, 상기 고속 카운터 클럭보다 빠른 판독 클럭에 기초하여 상기 전자 장치의 외부에 출력하는 출력 프로세서를 더 포함하는 것을 특징으로 하는 전자 장치.
제39항에 있어서,

상기 출력 프로세서는 병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터를 상기 고속 카운터 클럭에 동기하여 수신하고, 상기 병렬 형식의 n비트 데이터를 상기 고속 카운터 클럭보다 빠른 판독 클럭을 이용하여 직렬 형식의 n비트 출력 데이터로 변환하여 출력하는 것을 특징으로 하는 전자 장치.
제39항에 있어서,

상기 출력 프로세서는,

병렬 형식의 n비트(n은 양의 정수) 데이터로 변환된 상기 디지털 데이터를 상기 고속 카운터 클럭에 동기하여 수신하고, 상기 병렬 형식의 n비트 데이터를 상기 고속 카운터 클럭보다 빠른 판독 클럭을 이용하여 직렬 형식의 n비트 출력 데이터로 변환하는 병렬-직렬 변환기;

상기 병렬-직렬 변환기에 의해 생성된 상기 직렬 형식의 n비트 출력 데이터를 상기 전자 장치의 외부에 출력하기 위한 데이터 출력 단자;

상기 판독 클럭을 재생할 수 있게 하는 스트로브 데이터를 생성하는 스트로브 데이터 생성기; 및

상기 스트로브 데이터 생성기에 의해 생성된 상기 스트로브 데이터를 상기 전자 장치의 외부에 출력하기 위한 것으로, 상기 데이터 출력 단자와는 상이한 스트로브 출력 단자를 포함하는 것을 특징으로 하는 전자 장치.