KR101202140B1

KR101202140B1 - 카운터 회로, ａｄ 변환 방법, ａｄ 변환 장치, 물리량 분포 검지용 반도체 장치 및 전자 기기

Info

Publication number: KR101202140B1
Application number: KR1020110116354A
Authority: KR
Inventors: 요시노리 무라마쯔; 노리유끼 후꾸시마; 요시까즈 니따; 유끼히로 야스이
Original assignee: 소니 주식회사
Priority date: 2004-04-26
Filing date: 2011-11-09
Publication date: 2012-11-15
Also published as: JP2005311933A; US20090084941A1; EP1592134B1; KR101155720B1; CN102594335B; TWI319662B; US7495597B2; CN1697323A; EP2290822A8; EP1592134A2; CN101826867B; US20050242849A1; KR20060045836A; CN1697323B; CN101826867A; JP4289206B2; EP1592134A3; DE602005016628D1; TWI398101B; EP2091154B1

Abstract

카운트 모드를 전환할 수 있는 비동기형 카운터는 플립플롭과, 인접한 한쌍의 플립플롭 사이에 제공되는 3입력-1출력형 3치 스위치를 포함한다. 3치 스위치는 3치, 즉 플립플롭의 비반전 출력 및 반전 출력과 전력 공급 레벨 중 하나를 전환한다. 3치 스위치 각각은 2비트 제어 신호에 따라 3개의 입력 신호를 중 하나를 전환하고 선택된 신호를 후속하는 플립플롭의 클럭 단자에 입력한다. 제어 신호에 따라 카운트 모드가 전환 될 경우, 모드 전환 직전의 카운트값을 초기값으로서 설정하고 모드 전환 후의 카운팅은 이 초기값부터 개시된다.

Description

카운터 회로, ＡＤ 변환 방법, ＡＤ 변환 장치, 물리량 분포 검지용 반도체 장치 및 전자 기기{COUNTER CIRCUIT, AD CONVERSION METHOD, AD CONVERTER, SEMICONDUCTOR DEVICE FOR DETECTING DISTRIBUTION OF PHYSICAL QUANTITIES, AND ELECTRONIC APPARATUS}

본 발명은 비동기형의 카운터 회로, 카운터 회로를 이용하여 아날로그 신호를 디지털 데이터로 변환하는 AD(analog-digital) 변환 방법, AD 변환 장치, 복수의 단위 구성 요소가 배열되어 이루어지는 물리량 분포 검지하는 반도체 장치 및 전자 기기에 관한 것이다.

보다 상세하게는, 예를 들면 광이나 방사선 등과 같이, 외부로부터 입력되는 전자기파에 대하여 감응성이 있는 복수의 단위 구성 요소의 배열에 의해 얻어지는 물리량 분포를 나타내는 전기 신호를 판독 가능한 전자 기기, 예를 들어, 고체 촬상 장치와 같은 물리량 분포 검지용 반도체 장치에 사용하기 적합한, 비동기형의 카운터 회로나 AD 변환 기술에 관한 것이다.

광이나 방사선과 같은, 외부로부터 입력되는 전자기파에 대하여 감응성이 있는 단위 구성 요소를 라인 혹은 매트릭스 형상으로 복수개 배열하여 이루어지는 물리량 분포 검지용 반도체 장치가 다양한 분야에서 사용되고 있다.

예를 들면, 영상 기기의 분야에서는, 물리량으로서 광(전자기파의 일례)을 검지하는 CCD(Charge Coupled Device) 혹은 MOS(Metal Oxide Semiconductor)나 CMOS(Complementary Metal-oxide Semiconductor) 고체 촬상 장치가 사용되고 있다. 이들은, 단위 구성 요소(고체 촬상 장치의 경우에는 화소)에 의해 전기 신호로 변환된 물리량 분포를 전기 신호로서 판독한다.

또한, APS(Active Pixel Sensor) 또는 게인 셀(gain cell)이라고 지칭되는 고체 촬상 장치의 유형에서, 증폭용 구동 트랜지스터가 전하 생성기에 의해 생성된 신호 전하에 대응하는 화소 신호를 생성하는 화소 신호 생성기에 제공된다. CMOS형 고체 촬상 장치의 대부분은 이와 같은 유형에 해댕한다.

이러한 APS 에서, 외부의 화소 신호를 판독하기 위해서는, 단위 화소의 배열을 포함하는 화소부에 대하여 어드레스 제어를 하여, 임의로 선택된 개개의 단위 화소로부터 신호가 판독되도록 하고 있다. 즉, APS는 어드레스 제어형의 고체 촬상 장치의 일례이다.

예를 들면, 단위 화소가 매트릭스 형상으로 배치된 X-Y 어드레스형 고체 촬상 소자의 일종인 APS에서는, 화소 그 자체에 증폭 기능을 갖게 하기 위해, 각 화소가 MOS 구조 등의 능동 소자(MOS 트랜지스터) 등을 이용하여 구현되어 있다. 즉, 광전 변환 소자로서 기능하는 포토다이오드에 축적된 신호 전하(광전자)를 상기 능동 소자에서 증폭하여, 화상 정보로서 판독한다.

이러한 종류의 X-Y 어드레스형 고체 촬상 소자에서는, 예를 들면, 화소 트랜지스터가 2차원 행렬 형상으로 다수 배열되어 화소부가 구성되고, 라인(행)마다 혹은 화소마다 입사광에 대응하는 신호 전하의 축적이 개시되며, 그 축적된 신호 전하에 기초하는 전류 또는 전압의 신호가 어드레스 지정에 의해 각 화소로부터 순서대로 판독된다. 여기서, MOS(CMOS를 포함함)형 고체 촬상 장치에서는, 어드레스 제어의 일례로서, 1행 상의 화소들에 동시에 액세스하여 행 단위로 화소 신호를 화소부로부터 판독하는 방식이 많이 이용되고 있다.

화소부로부터 판독된 아날로그의 화소 신호는, 필요에 따라, AD 변환 장치(Analog-Digital Converter)에 의해 디지털 데이터로 변환된다. 여기서, 화소 신호는, 리세트 성분에 신호 성분이 가해진 형태로 출력되기 때문에, 리세트 성분에 대응하는 신호 전압과 신호 성분에 대응하는 신호 전압의 차를 취함으로써, 참된 유효한 신호 성분을 취출할 필요가 있다.

아날로그의 화소 신호를 디지털 데이터로 변환하는 경우도 마찬가지이며, 최종적으로는, 리세트 성분에 대응하는 신호 전압과 신호 성분에 대응하는 신호 전압의 차 신호 성분을 디지털 데이터로 할 필요가 있다. 이를 위해, 다양한 AD 변환의 구조가, 예를 들어, W. Yang et. 등의 "An Integrated 800×600 CMOS Image System"(ISSCC Digest of Technical Papers, pp.304-305, Feb., 1999)(이하, 비특허 문헌1), YONEMOTO Kazuya의 "CCD/CMOS 이미지 센서의 기초와 응용"(CQ 출판사, 2003년 8월 10일, 초판 p201～203)(이하, 비특허 문헌2), IMAMURA Toshifumi 및 YAMAMOTO Yoshico의 "3. 고속?기능 CMOS 이미지 센서의 연구"(2004년 3월 15일 인터넷 URL http://www. sanken. gr. jp/project/iwataPJ/report/h12/h12index.html에서 검색)(이하, 비특허 문헌3), IMAMURA Toshifumi, YAMAMOTO Yoshico 및 HASEGAWA Naoya의 "3. 고속?기능 CMOS 이미지 센서의 연구"(2004년 3월 15일 인터넷 URL http://www. sanken. gr. jp/project/iwataPJ/report/h14/h14index.html에서 검색)(이하 비특허 문헌4) Oh-Bong Kwon 등의 "A Novel Double Slope Analog-to-Digital Converter for a High-Quality 640×480 CMOS Imaging System"(VL3-03 1999 IEEE p335～338)(이하, 비특허 문헌5) 및 일본 특개평11-331883호 공보(이하, 특허 문헌1)에 제안되어 있다.

비특허 문헌1～5나 특허 문헌1에 기재된 AD 변환 구조는, 카운터 회로를 이용하여 AD 변환 처리를 행하는 것이다. 여기서 사용하는 카운터 회로로서는, 통상적으로, 카운터 클럭에 동기하여 플립플롭(카운터의 기본 요소)의 출력에 카운트값을 얻는 동기 카운터가 사용된다.

그러나, 동기 카운터의 경우, 모든 플립플롭의 동작이 카운트 클럭에 의해 제한되기 때문에, 보다 고주파수 동작이 요구되는 경우에는 문제가 있다.

한편, 카운터 회로로서, 비특허 문헌4, 5와 같이, 비동기 카운터를 사용하는 것도 고려된다. 비동기 카운터는, 그 동작 제한 주파수가 최초의 플립플롭의 제한 주파수에 의해서만 결정되기 때문에 고속 동작에 적합하다. 따라서, 보다 고주파수 동작이 요구되는 경우에는, 카운터 회로로서는, 비동기 카운터의 사용이 바람직하다.

도 18은 모드 전환 가능한 비동기 카운터의 종래예를 도시하는 도면이다. 카운터 회로(900)는 4비트의 비동기 카운터로서 기능할 수 있다. 예를 들면, 카운터 회로(900)는 우선, 복수의 네거티브 에지 D 플립플롭(912, 914, 916, 918)(통합하여 910)의 캐스케이드 접속으로 구현되너 있다. 플립플롭(910) 각각은 반전 출력 NQ(도면에서는 Q의 위에 수평 바 "-"를 붙여 나타냄)가 자신의 D 입력 단자에 입력되도록 되어 있다. 제1 플립플롭(910)의 클럭 단자 CK에는 카운트 클럭 CK0가 입력된다.

또한, 카운터 회로(900)는, 플립플롭(910)의 인접 쌍 사이에 각각 플립플롭(910)의 비반전 출력 Q와 반전 출력 NQ의 값들을 전환하는 2입력-1출력 스위치(922, 924, 926)(통합하여 920)를 포함한다. 각각의 스위치(920)는, 제어기(미도시)로부터의 제어 신호 SW에 따라 2개의 입력 신호를 전환하여, 선택한 1개의 신호를 후단의 플립플롭(910)의 클럭 단자 CK에 입력하도록 되어 있다.

제어 신호 SW는, 카운터 회로(900)의 카운트 동작을, 업 카운트와 다운 카운트 중 어느 하나로 전환하기 위해 사용된다. 제어 신호 SW가 하이(H) 레벨일 경우, 비반전 출력 Q를 선택하여 출력함으로써 카운터 회로(900)는 업 카운트 모드로 된다. 한편, 제어 신호 SW가 로우(L) 레벨일 경우, 반전 출력 NQ을 선택하여 출력함으로써, 카운터 회로(900)는 다운 카운트 모드로 된다.

그러나, 도 18과 같은 종래의 비동기 카운터는, 업/다운 카운터를 동작 모드에 상관없이 공통으로 사용하면서, 그 처리 모드를 전환하여 카운트 처리(카운팅)를 하고 있다. 따라서, 회로를 컴팩트하게 구성할 수 있지만, 예를 들면 소정값까지 카운트 업한 후, 계속해서 이 값으로부터 카운트 다운하면, 카운트 모드의 전환 시에 카운트값의 연속성이 유지되지 않게 된다. 따라서, 카운트 모드를 전환하면서 연속한 카운트 동작을 행하는 용도에는 적합하지 않다고 하는 문제가 있다(이하, 제1 문제라 함). 이하, 이 점에 대하여 설명한다.

도 19는 도 18에 도시한 카운터 회로(900)의 동작을 설명하기 위한 타이밍차트이다.

이 예에서는, 4비트의 비동기 카운터에서 제어 신호 SW에 따라 출력의 비반전 출력 Q와 반전 출력 NQ를 전환함으로써, 업 카운트한 후, 계속해서 다운 카운트하고 있다. 그러나, 업 카운트로부터 다운 카운트로 전환하였을 때에는, 카운트값이 6에서 10으로 변화하게 된다. 따라서, 높은 주파수를 가지는 펄스 트레인을 사용하는 카운트 모드의 전환 전후에서 카운트값을 유지하면서, 카운트 업과 카운트 다운을 수행하는 것은 불가능하다.

이러한 문제를 해결하는 구조가, 예를 들면 일본 특개평6-216762호 공보(이하, 특허 문헌2)에 제안되어 있다. 이 특허 문헌2에 의하면, 각 플립플롭의 상태를 반전하는 소자와, 짝수의 펄스 트레인마다 모든 플립플롭을 초기화하는 소자를 포함하는 것을 특징으로 한다.

특허 문헌2에 기재된 구조에서의 카운트 방법은 이하와 같다. 비동기 카운터가 최대수 n까지 카운트 업 가능하며, 제1 펄스 트레인이 i개의 펄스를 포함하고 있고, 또한 제2 펄스 트레인이 j개의 펄스를 포함하고 있는 것으로 가정한다.

카운터는, 사전에 리세트되어 있고, 최초의 펄스 트레인의 사이, 0부터 i까지 카운트한다. 계속해서 카운터의 플립플롭의 상태가 반전되고, 이에 의해 값 i의 n에 대한 보수가 얻어져 카운터값이 n-1이 된다.

그런 다음, 카운터는 n-i부터 n-i+j까지 카운트한다. 원하는 차 i-j는 n-i+j에 대한 n의 보수이며, 이는 플립플롭의 상태를 다시 반전시킴으로써 획득될 수 있다. 따라서, 높은 주파수를 가지는 연속 펄스 트레인을 사용하여 카운트 업 및 카운트 다운하기 위한 비동기 카운터가 구형될 수 있다.

그러나, 특허 문헌2에 기재된 구조에서는, 업 카운트 및 다운의 카운트가 보수를 포함한 계산에 의해 산출되기 때문에, 직접적이지 않은 결점을 갖는다(이하, 제2 문제라고 함).

또한, 비특허 문헌1～5나 특허 문헌1에 기재된 AD 변환의 구조는, 회로 규모나 회로 면적이나 소비 전력, 혹은 다른 기능부와 사이의 인터페이스용 배선의 수나, 이 배선에 의한 노이즈나 소비 전류 등의 면에서 어려움이 있다. 이하, 이 점에 대해서도 설명한다.

<종래의 고체 촬상 장치의 구성>

도 21은 AD 변환 장치를 화소부와 동일한 반도체 기판에 탑재한 종래예의 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략 구성도이다. 도 21에 도시한 바와 같이, 이 고체 촬상 장치(1)는, 복수의 단위 화소(3)가 행 및 열로 배열된 화소부(촬상부)(10)와, 화소부(10)의 외측에 설치된 구동 제어기(7)와, 카운터(CNT)(24)와, 각 열마다 배치된 컬럼 AD 회로(25)를 갖는 컬럼 처리기(26)와, 컬럼 처리기(26)의 컬럼 AD 회로(25)에 AD 변환용의 기준 전압을 공급하는 DAC(Digital Analog Converter)를 포함하는 기준 신호 생성기(27)와, 감산 회로(29)를 포함하는 출력 회로(28)를 구비하고 있다.

구동 제어기(7)는, 열 어드레스나 열 주사를 제어하는 수평 주사 회로(열 주사 회로)(12)와, 행 어드레스나 행 주사를 제어하는 수직 주사 회로(행 주사 회로)(14)와, 단자(5a)를 통해 마스터 클럭 CLK0을 수취하여, 다양한 내부 클럭을 생성하여 수평 주사 회로(12)나 수직 주사 회로(14) 등을 제어하는 타이밍 제어기(21)를 구비하고 있다.

단위 화소(3)는, 수직 주사 회로(14)에서 제어되는 행 제어선(15)이나 화소 신호를 컬럼 처리기(26)에 전달하는 수직 신호선(19)과 접속되어 있다.

각각의 컬럼 AD 회로(25)는 전압 비교기(252) 및 데이터 스토리지 유닛(래치)(255)을 포함하고, n 비트 AD 변환기의 기능을 구비한다. 전압 비교기(252)는 기준 신호 생성기(27)에서 생성되는 기준 신호 RAMP와, 행 제어선(15)(H0, H1, …)마다 단위 화소(3)로부터 수직 신호선(19)(V0, V1, …)을 경유하여 얻어지는 아날로그의 화소 신호를 비교한다. 데이터 스토리지 유닛(255)은 전압 비교기(252)가 비교 처리를 완료하기까지의 시간을 카운트한 결과를 유지하는 메모리이다. 데이터 스토리지 유닛(255)은 내부에 상호 독립된 스토리지 영역인 n비트의 래치1과 래치2를 포함하고 있다.

전압 비교기(252)의 한쪽의 입력 단자 RAMP는, 다른 전압 비교기(252)의 입력 단자 RAMP와 공통으로, 기준 신호 생성기(27)에서 생성되는 계단형 기준 신호 입력을 수신한다. 전압 비교기(252)의 다른쪽의 입력 단자는 각각 연관된 컬럼의 수직 신호선(19)에 접속되어, 화소부(10)로부터의 화소 신호가 개개로 입력된다. 전압 비교기(252)의 출력 신호는 데이터 스토리지 유닛(255)에 공급된다. 기준 신호 RAMP는, 고체 촬상 장치(1)에 외부로부터 공급되는 마스터 클럭 CLK0에 대응한 카운트 클럭 CK0(예를 들면 쌍방의 클럭 주파수가 동일함)에 기초하여 카운트하고, 그 값을 아날로그 신호로 변환함으로써 디지털적으로 생성된다.

카운터(24)는, 마스터 클럭 CLK0에 대응한 카운트 클럭 CK0(예를 들면 쌍방의 클럭 주파수가 동일함)에 기초하여 카운트 처리(카운팅)를 하여, 카운트 출력 CK1, CK2, …, CKn을 카운트 클럭 CK0과 함께, 컬럼 처리기(26)의 각 컬럼 AD 회로(25)에 공통으로 공급한다.

즉, 각 컬럼에 대해 제공되는 데이터 스토리지 유닛(255)의 각 래치에 대하여 카운터(24)로부터의 각 카운트 출력 CK1, CK2, …, CKn의 배선을 제공함으로써, 각 컬럼에 대해 컬럼 AD 회로(25)가 1개의 카운터(24)를 공통으로 공유한다.

개개의 컬럼 AD 회로(25)의 출력은, 수평 신호선(18)에 접속되어 있다. 수평 신호선(18)은, 2n비트용 신호선을 갖고, 각각의 출력선(미도시)에 대응한 2n개의 센스 회로를 경유하여 출력 회로(28)의 감산 회로(29)에 접속된다.

타이밍 제어기(21)는, 제어선(12c)을 통해 수평 주사 회로(12)에 대하여 화소 데이터의 판독을 지시한다. 이 지시에 따라, 수평 주사 회로(12)는, 수평 선택 신호 CH(i)를 순차적으로 시프트시킴으로써, 래치1, 2에 유지되어 있는 화소 데이터를 순서대로 출력 회로(28)의 감산 회로(29)에 보낸다. 즉, 수평(행) 방향의 판독 주사를 행한다.

여기서, 수평 주사 회로(12)는, 수평(행) 방향의 판독 주사를 행하기 위한 수평 선택 신호 CH(i)를, 카운트 클럭 CK0과 마찬가지로, 고체 촬상 장치(1)에 외부로부터 공급되는 마스터 클럭 CLK0에 기초하여 생성한다.

도 22는 도 21에 도시한 종래예의 고체 촬상 장치(1)의 동작을 설명하기 위한 타이밍차트이다.

예를 들면, 제1 판독을 위해, 우선 카운터(254)의 카운트값을 초기값“0”으로 리세트해 둔다. 그리고, 임의의 행 Hx의 단위 화소(3)로부터 수직 신호선(19)(V0, V1, …)에의 제1 판독이 안정된 후, 기준 신호 생성기(27)에 의해 대략 톱날(램프, RAMP) 형상으로 되도록 계단 형상으로 시간 변화시킨 기준 신호 RAMP를 입력하고, 임의의 수직 신호선(19)(열 번호 Vx)의 화소 신호 전압과의 비교를 전압 비교기(252)에서 행한다.

이 때, 전압 비교기(252)의 한쪽의 입력 단자 RAMP에의 기준 신호 RAMP의 입력과 동시에, 전압 비교기(252)에서의 비교 시간을 카운터(24)를 이용하여 계측하기 위해, 기준 신호 생성기(27)로부터 발생하는 램프 파형 전압에 동기하여(t10), 카운터(24)는, 제1 카운트 동작으로서, 초기값 "0"으로부터 다운 카운트를 개시한다.

전압 비교기(252)는, 기준 신호 생성기(27)로부터의 램프 형상의 기준 신호 RAMP와 수직 신호선(19)을 통해 입력되는 화소 신호 전압 Vx를 비교하여, 쌍방의 전압이 동일하게 되었을 때에, 자신의 출력을 H 레벨로부터 L 레벨로 반전시킨다(t12).

실질적으로, 데이터 스토리지 유닛(255)은, 비교기 출력의 반전과 거의 동시에, 비교 기간에 따른 카운터(24)로부터의 카운트 출력 CK1, CK2, …, CKn을 카운트 클럭 CK0에 동기하여 데이터 스토리지 유닛(255)의 래치1에 래치함으로써, 제1 AD 변환을 완료한다(t12).

타이밍 제어기(21)는, 소정의 다운 카운트 기간을 경과하면(t14), 전압 비교기(252)에의 제어 데이터의 공급과, 카운터(254)에의 카운트 클럭 CK0의 공급을 정지한다. 이에 의해, 전압 비교기(252)는, 램프 형상의 기준 신호 RAMP의 생성을 정지한다.

이 제1 판독 시에는, 단위 화소(3)의 리세트 성분 ΔV를 판독하고 있으며, 리세트 성분 ΔV 내에는, 단위 화소(3)마다 변동되는 잡음이 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작고, 또한 리세트 레벨은 모든 화소에 대하여 공통이기 때문에, 임의의 수직 신호선(19)(Vx)의 출력은 실질적으로 알려진다.

따라서, 제1 리세트 성분 ΔV의 판독 시에는, 기준 신호 RAMP를 조정함으로써 비교 기간을 짧게 하는 것이 가능하고, 이 종래예에서는, 7비트분의 카운트 기간(128클럭)에서 리세트 성분 ΔV의 비교를 행하고 있다.

제2 판독은, 리세트 성분 ΔV 외에, 단위 화소(3)마다의 입사광량에 따른 신호 성분 Vsig를 판독하여, 제1 판독과 마찬가지의 동작을 행한다.

즉, 제2 판독을 위해, 우선 카운터(254)의 카운트값을 초기값 "0"으로 리세트해 둔다. 그리고, 임의의 행 Hx의 단위 화소(3)로부터 수직 신호선(19)(V0, V1, …)에의 제2 판독이 안정된 후, 기준 신호 생성기(27)에 의해 대략 램프 형상으로 되도록 계단 형상으로 시간 변화시킨 기준 신호 RAMP를 입력하여, 임의의 수직 신호선(19)(열 번호 Vx)의 화소 신호 전압과의 비교를 전압 비교기(252)에서 행한다.

이 때, 전압 비교기(252)의 한쪽의 입력 단자 RAMP에의 기준 신호 RAMP의 입력과 동시에, 전압 비교기(252)에서의 비교 시간을 카운터(24)를 이용하여 계측하기 위해, 기준 신호 생성기(27)로부터 발생되는 램프 파형 전압에 동기하여(t20), 카운터(24)는, 제2 카운트 동작으로서, 초기 값 "0"으로부터 다운 카운트를 개시한다.

전압 비교기(252)는, 기준 신호 생성기(27)로부터의 램프 형상의 기준 신호 RAMP와 수직 신호선(19)을 통해 입력되는 화소 신호 전압 Vx를 비교하여, 쌍방의 전압이 동일하게 되었을 때에, 자신의 출력을 H 레벨로부터 L 레벨로 반전시킨다(t22).

이 결과를 받아, 데이터 스토리지 유닛(255)은, 컴퍼레이터 출력의 반전과 거의 동시에, 비교 기간에 따른 카운터(24)로부터의 카운트 출력 CK1, CK2, …, CKn을 카운트 클럭 CK0에 동기하여 데이터 스토리지 유닛(255)에 래치(유지?기억)함으로써, 제2 AD 변환을 완료한다(t22).

이 때, 데이터 스토리지 유닛(255)은, 제1 카운트값과 제 2 카운트값을, 해당 데이터 스토리지 유닛(255) 내의 다른 장소, 구체적으로는 래치2에 유지한다. 제2 판독 시에는, 단위 화소(3)의 리세트 성분 ΔV와 신호 성분 Vsig의 합 성분을 판독한다.

타이밍 제어기(21)는, 소정의 다운 카운트 기간을 경과하면(t24), 전압 비교기(252)에의 제어 데이터의 공급과, 카운터(254)에의 카운트 클럭 CK0의 공급을 정지한다. 이에 의해, 전압 비교기(252)는, 램프 형상의 기준 신호 RAMP의 생성을 정지한다.

제2 카운트 처리가 완료된 후의 소정의 타이밍에서(t28), 타이밍 제어기(21)는 수평 주사 회로(12)에 대하여 화소 데이터의 판독을 지시한다. 이에 응답하여, 수평 주사 회로(12)는, 제어선(12c)을 통해 데이터 스토리지 유닛(255)에 공급하는 수평 선택 신호 CH(i)를 순차적으로 시프트시킨다.

이렇게 함으로써, 데이터 스토리지 유닛(255)에 기억?유지한 카운트값, 즉 n비트의 디지털 데이터로 표시된 1회째와 2회째의 각각 n비트의 화소 데이터가, 각각 n개(합계 2n개)의 수평 신호선(18)을 통해, 순차적으로, 컬럼 처리기(26) 밖으로 출력되어, 출력 회로(28)의 감산 회로(29)에 입력된다.

n비트의 감산 회로(29)는, 단위 화소(3)의 리세트 성분 ΔV와 신호 성분 Vsig의 합 성분을 나타내는 제2 화소 데이터로부터 단위 화소(3)의 리세트 성분 ΔV를 나타내는 제1 화소 데이터를 대응하는 화소 위치마다 감산함으로써, 단위 화소(3)의 신호 성분 Vsig를 구한다.

이 후, 순차적으로 행마다 마찬가지의 동작이 반복됨으로써, 출력 회로(28)에서, 2차원 화상을 나타내는 화상 신호가 얻어진다.

그러나, 도 21에 도시한 구성에서는, 각 열의 컬럼 AD 회로(25)가 1개의 카운터(24)를 공통으로 사용하는 구성으로, 메모리 장치로서의 데이터 스토리지 유닛(255) 내에 제1 및 제2 카운트 결과를 유지할 필요가 있어, n비트의 신호에 대하여, n비트의 래치가 2조(비트마다 2n개의 래치가) 필요로 되어, 회로 면적이 증대된다(이하, 제3 문제라고 함).

또한, 카운트 클럭 CK0과 카운터(24)로부터의 n개의 카운트 출력 CK1, CK2, …, CKn을 데이터 스토리지 유닛(255)에 입력할 배선이 필요하여, 잡음의 증가나 소비 전력의 증대도 걱정된다(이하, 제4 문제라고 함).

또한, 제1 카운트값과 제2 카운트값을, 데이터 스토리지 유닛(255) 내의 서로 다른 장소에 유지시키기 때문에, 제1 및 제2 카운트 결과를 데이터 스토리지 유닛(255)에 전달하기 위한 2n개의 신호선이 필요로 되며, 그것에 수반하는 전류 증가도 발생한다(이하, 제5 문제라고 함).

또한, 외부 출력 전에는, 출력 회로(28)에서 제 1 및 제2 카운트값을 감산하기 위해, 각 회의 카운트값을 출력 회로(28)에 설치되어 있는 n비트의 감산 회로(29)까지 유도하는 2n개의 신호선이 필요로 되어, 데이터 전송을 위한 잡음이나 소비 전력의 증가가 걱정된다(이하, 제6 문제라고 함).

즉, 제1 판독 결과를 유지하는 메모리 장치와 제2 판독 결과를 유지하는 메모리 장치를 카운터와는 별도로, 각각 준비(즉 2개의 메모리가 필요함)해야만 하고, 또한 이들 메모리 장치에 카운터로부터 n비트분의 카운트값을 전달하는 신호선이 필요로 되며, 또한 제1 및 제2 카운트값을 감산기까지 전송하기 위해 n비트에 대하여 2n비트분(즉, 2배)의 신호선이 필요로 되어, 회로 규모나 회로 면적을 증대시킴과 함께, 잡음의 증가나 소비 전류나 소비 전력의 증대의 문제가 발생한다.

또한, AD 변환 처리와 판독 처리를 병행하여 행하는 파이프라인 동작을 행하도록 구성하기 위해서는, AD 변환된 데이터를 유지하는 메모리 장치가 카운트 결과를 유지하는 메모리 장치와는 별도로 필요로 되지만, 제3 문제와 마찬가지로, 이를 위한 메모리 장치가 2개가 필요하기 때문에, 회로 면적이 증대된다(이하, 제7 문제라고 함).

상기 제3 문제점을 해결하는 방법으로서, 예를 들면, 열들에 대하여 공통으로 사용되는 카운터와, 열마다 CDS(Correlated Double Sampling; 상관 2중 샘플링) 처리 기능부와 카운터의 카운트값을 유지하는 래치를 직렬로 배치함으로써 CDS 처리 기능과 AD 변환 기능을 실현하는 컬럼(Column) AD 변환 회로가 제안되어 있다. 이는 예를 들면 비특허 문헌2에 기술되어 있다.

또한, 상기 제2 문제점을 해결하는 방법으로서, 예를 들면, 컬럼 처리기(26) 내에, 열마다 카운터를 설치하여 AD 변환 기능을 실현하는 구조도 제안되어 있다. 이는 예를 들면 비특허 문헌3, 4에 기술되어 있다.

비특허 문헌2에 기재된 컬럼 AD 변환 회로는, 수직 신호선(열)마다 병렬 처리하는 카운터 및 래치를 이용한 AD 변환 회로에 의해, 리세트 성분과 신호 성분의 차를 취함으로써 화소의 고정 패턴 노이즈를 억압하면서 디지털 신호로 변환하기 때문에, 감산 처리가 불필요하여 카운트 처리가 1회로 완료되고, 또한 AD 변환된 데이터를 보유하는 메모리 장치를 래치로 실현할 수 있어, 회로 면적의 증대를 방지할 수 있는, 즉 상기 제3, 5, 6, 7의 문제를 해결할 수 있다.

그러나, 카운트 클럭 CK0이나 카운터로부터의 n개의 카운트 출력을 래치에 입력하는 배선이 필요하여, 상기 제4 문제를 해결할 수 없다.

또한 비특허 문헌3, 4에 기재된 구조는, 광을 검출하는 복수의 화소로부터의 전류를 동시에 출력 버스 상에 출력함으로써, 출력 버스 상에서 전류에 의한 가감산을 행하고, 이 후, 시간축 방향으로 크기를 갖는 펄스 폭 신호로 변환하며, 이 펄스 폭 신호의 펄스 폭의 클럭 수를 각 열에 대하여 설치된 카운터 회로에서 카운트함으로써 AD 변환을 행하는 것으로, 카운트 출력의 배선이 불필요한 즉 상기 제4 문제를 해소할 수 있다.

그러나, 리세트 성분과 신호 성분의 취급에 대해서는 기재가 없어, 상기 제3, 5, 6, 7의 문제를 해소할 수 있다고는 할 수 없다. 이 리세트 성분과 신호 성분의 취급에 대한 기재가 없는 것은, 비특허 문헌1, 5도 마찬가지이다.

이에 대하여, 특허 문헌1에는, 리세트 성분과 신호 성분의 취급에 대한 기재가 있다. 상관 2중 샘플링 등, 리세트 성분과 신호 성분으로부터 순수한 이미지만의 전압 데이터를 추출하기 위해서는, 리세트 성분의 디지털 데이터를 신호 성분의 디지털 데이터로부터 감산하는 감산 처리를 수직 열마다 행할 수 있기 때문에 상기 제6 문제를 피할 수 있다.

그러나, 이 특허 문헌1에 기재된 구조에서는, 외부 시스템 인터페이스부에서 카운트 처리를 행하여 카운트 신호를 발생하여, 리세트 성분이나 신호 성분의 전압과 비교 처리의 기준 전압이 일치한 시점의 카운트값을 열마다 설치된 1조의 버퍼에 각각 보존하도록 하고 있으며, AD 변환 처리의 구조는, 각 수직 열이 1개의 카운터를 공통으로 사용하는 구성인 점에서, 비특허 문헌1에 기재된 것과 마찬가지이다. 따라서, 상기 제3～5, 7의 문제를 피할 수 없다.

본 발명은, 상기 제1 및 제2 문제를 해소할 수 있는 새로운 구조를 제공하는 것을 목적으로 한다. 더 바람직하게는, 상기 제3～제7 문제 중 적어도 1개를 해소할 수 있는 새로운 구조를 제공하는 것을 목적으로 한다.

본 발명의 특징에 따르면, 업 카운트 모드로의 카운트 처리 또는 다운 카운트 모드로의 카운트 처리를 선택적으로 수행할 수 있는 비동기 카운터 회로가 제공된다. 카운터 회로는 카운트 모드의 전환 시에, 모드 전환 직전의 카운트값을 초기 설정하고 나서 모드 전환 후의 카운트 처리가 개시되도록 하는 초기값 설정 프로세서를 포함한다.

본 발명의 다른 특징에 따르면, 처리 대상인 아날로그 신호 내에 포함된 기준 성분과 신호 성분 간의 차를 나타내는 차 신호 성분을 디지털 데이터로 변환하는 AD 변환 방법이 제공된다. 기준 성분에 대응하는 신호와 신호 성분에 대응하는 신호는 디지털 데이터로의 변환을 위해 기준 신호와 비교되며, 비교와 동시에, 다운 카운트 모드 또는 업 카운트 모드로 카운트 처리가 수행되며, 비교 완료 시점의 카운트 값이 유지된다. 이 때, 카운트 처리 모드는, 비교가 기준 성분 또는 신호 성분에 대해 수행되고 있는지에 따라 전환된다.

본 발명의 다른 특징에 따르면, 전술한 AD 변환 방법을 수행하기에 적합한 AD 변환기가 제공된다. AD 변환기는 기준 성분에 대응하는 신호 및 신호 성분에 대응하는 신호를 디지털 데이터로 변환하기 위해 기준 신호와 비교하는 비교기, 다운 카운트 모드 또는 업 카운트 모드로 카운트 처리를 수행하는 비동기 카운터 를 포함하고, 상기 비교와 동시에 상기 카운터는 비교기의 비교 완료 시점의 카운트값을 유지한다.

본 발명의 특징에 따른 AD 변환 방법, AD 변환기, 반도체 장치 및 전자 장치에 따르면, 기준 성분 및 신호 성분을 포함하는 처리 대상 신호가, AD 변환을 위해, 기준 신호와 비교되며, 이 비교와 동시에, 비동기 카운터를 사용하여 다운 카운트 모드 또는 업 카운트 모드로 카운트 처리가 수행되며, 비교의 완료 시점에서의 카운트값이 유지된다. 이때, 카운트 처리 모드는, 비교가 기준 성분 또는 신호 성분에 대해 수행되고 있는지에 따라 전환된다.

본 발명에 따른 비동기형의 카운터 회로에서는, 카운트 모드의 전환 시에, 모드 전환 직전의 카운트값을 초기 설정하고 나서 모드 전환 후의 카운트 처리를 개시하도록 하는 초기값 설정 처리기를 구비하였다.

이에 의해, 카운트 모드를 전환하여 연속적으로 카운트 처리를 행하는 경우라도, 전환 전후의 카운트값의 연속성을 유지하여, 연속한 카운트 동작을 할 수 있도록 되었다.

본 발명에 따른 AD 변환 방법 및 AD 변환 장치 및 반도체 장치 및 전자 기기에 따르면, AD 변환용의 기준 신호와 기준 성분과 신호 성분을 포함하여 표시되는 처리 대상 신호를 비교하고, 이 비교 처리와 병행하여, 비동기형의 카운터 회로를 사용하여, 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽의 모드에서 카운트 처리를 행하여, 비교 처리가 완료된 시점의 카운트값을 유지할 때, 기준 성분과 신호 성분 중 어느 것에 대하여 비교 처리를 행하고 있는지에 따라 카운트 처리의 모드를 전환하도록 하였다.

비동기 카운터를 이용함으로써, 그 동작 제한 주파수가 최초의 플립플롭의 제한 주파수에 의해서만 결정되기 때문에 고속 동작이 가능하게 된다. 2회에 걸쳐 AD 변환을 행함으로써 기준 성분과 신호 성분의 차 신호 성분을 디지털 데이터로 변환하는 경우에도, 전체 AD 변환 처리를 고속으로 동작시킬 수 있어, AD 변환 기간을 짧게 할 수 있다.

또한, 다운 카운트 모드와 업 카운트 모드를 전환하면서 기준 성분과 신호 성분에 대한 AD 변환 처리를 행하도록 하였기 때문에, 기준 성분과 신호 성분의 차를 나타내는 디지털 데이터를, 다운 카운트 모드 및 업 카운트 모드의 2개의 모드에서 카운트 처리한 결과로서 얻을 수 있다.

이 결과, 기준 성분과 신호 성분의 각각의 카운트 결과를 유지하는 메모리를 카운터가 구비하는 래치 기능에 의해 실현할 수 있어, AD 변환된 데이터를 보유하는 전용 메모리를 카운터와는 별도로 준비할 필요가 없어, 회로 규모나 회로 면적의 증대의 문제를 해소할 수 있다.

또한, 비교기와 카운터로 AD 변환기를 구성하였기 때문에, 비트수에 상관없이 카운터를 동작시키는 카운트 클럭 1개와 카운트 모드를 전환하는 제어선으로 카운트 처리를 제어할 수 있어, 카운터의 카운트값을 메모리까지 유도하는 신호선이 불필요하게 되어, 잡음의 증가나 소비 전력의 증대를 해소할 수 있다.

또한, 본 발명에 따른 비동기형의 카운터 회로를 이용함으로써, 카운트 모드의 전환 시에, 전환 전후의 카운트값의 연속성을 유지하여, 연속한 카운트 동작을 할 수 있다. 이에 의해, 업으로부터 다운, 또는 다운으로부터 업을 행함으로써 값끼리의 감산을 연속하여 할 수 있다. 기준 성분과 신호 성분의 감산 처리를 직접적으로 할 수 있어, 기준 성분과 신호 성분의 차를 취하기 위한 특별한 감산기가 불필요로 된다. 또한, 감산기에의 데이터 전송이 불필요하게 되어, 그에 의한 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

또한, 비교기와 카운터를 쌍으로 하여 AD 변환기를 구성하였기 때문에, 단위 구성 요소가 행렬 형상으로 배치된 반도체 장치로부터 출력된 단위 신호를 처리 대상 신호로 하는 경우, 단위 구성 요소의 열의 배열 방향인 행 방향으로 AD 변환기를 복수 배치하는 경우라도, 각각에 카운터를 구비한 구성으로 할 수 있어, 도 21에 도시한 종래예와 같이, 카운터로부터의 카운트 출력의 배선을 래치까지 주회할 필요가 없어, 배선의 주회에 의한, 잡음의 증가나 소비 전력의 증대의 문제가 발생하지 않는다.

또한, AD 변환 처리와 판독 처리를 병행하여 행하는 파이프라인 동작을 행하도록 구성하는 경우에도, AD 변환된 데이터를 보유하는 메모리가 AD 변환기마다 한 줄만 있으면 되어, 회로 면적의 증대를 최저한으로 억제할 수 있다.

도 1은 본 발명에 따른 비동기 카운터의 제1 실시예의 기본 구성을 도시하는 회로 블럭도이다.
도 2는 제1 실시예에 따른 기본 구성을 보다 구체화한 회로 블럭도이다.
도 3a 및 도 3b는 2치 스위치의 회로 구성예를 도시하는 도면이다.
도 4는 도 2에 도시한 제1 실시예에 따른 카운터 회로의 동작을 설명하기 위한 타이밍차트이다.
도 5a 및 도 5b는 제1 실시예의 플립플롭의 출력 변화를 나타내는 도면이다.
도 6은 본 발명에 따른 비동기 카운터의 제2 실시예의 구성을 도시하는 회로 블록도이다.
도 7은 도 6에 도시한 제2 실시예에 따른 카운터 회로의 동작을 설명하기 위한 타이밍차트이다.
도 8a 및 도 8b는 제2 실시예에서의 플립플롭의 출력 변화를 도시하는 도면이다.
도 9는 본 발명에 따른 비동기 카운터 회로의 제3 실시예의 구성을 도시하는 회로 블록도이다.
도 10은 도 9에 도시한 제3 실시예의 카운터 회로의 동작을 설명하기 위한 타이밍차트이다.
도 11은 본 발명의 제1 실시예에 따른 CMOS 고체 촬상 장치의 개략적 구성을 나타내는 도면이다.
도 12는 카운터의 제1 구성예를 나타내는 회로 블록도이다.
도 13(a)는 카운터의 제2 구성예를 나타내는 회로 블록도이고, 도 13(b)는 그 동작을 설명하기 위한 타이밍차트이다.
도 14는 도 11에 도시한 제1 실시예에 따른 고체 촬상 장치의 컬럼 AD 회로에서의 동작을 설명하기 위한 타이밍차트이다.
도 15는 본 발명의 제2 실시예에 따른 CMOS 고체 촬상 장치의 개략적 구성도이다.
도 16은 도 15에 도시한 제2 실시예에 따른 고체 촬상 장치의 컬럼 AD 회로에서의 동작을 설명하기 위한 타이밍차트이다.
도 17은 카운트 모드의 전환 시에 카운트값을 복귀하는 구조의 다른 예를 도시하는 도면이다.
도 18은 모드 전환 가능한 비동기 카운터의 종래예를 도시하는 도면이다.
도 19는 도 18에 나타낸 카운터 회로의 동작을 설명하기 위한 타이밍차트이다.
도 20은 특허 문헌 2에 제안되어 있는 구조를 도시하는 도면이다.
도 21은 AD 변환 장치를 화소부와 동일한 반도체 기판에 탑재한 종래예의 CMOS 고체 촬상 장치의 개략적 구성도이다.
도 22는 도 21에 도시한 종래예의 고체 촬상 장치의 동작을 설명하기 위한 타이밍차트이다.
도 23은 본 발명의 촬상 장치 모듈의 블럭도이다.

이하, 도면을 기준하여 본 발명의 실시예에 대하여 상세히 설명한다. 우선, 본 발명에 따른 비동기 카운터 회로에 대하여 설명하고, 그 후에, 비동기 카운터 회로를 전자 기기나 반도체 장치에 적용한 사례를 설명한다.

<카운터 회로의 구성의 제1 실시예>

도 1은 본 발명에 따른 비동기 카운터 회로의 제1 실시예의 기본 구성을 나타내는 회로 블록도이다. 또한, 도 2는 제1 실시예의 기본 구성을 보다 구현화한 회로 블록도이다.

도 1에 도시한 바와 같이, 제1 실시예의 카운터 회로(400)는 우선, 복수의 네거티브 엣지형 D 플립플롭(412, 414, 416, 418)(통합하여 410)이 캐스케이드 접속되도록 되어 있다. 각 플립플롭(410)은, 반전 출력 NQ(도면에서는 Q의 위에 가로 바 "-"를 붙여 나타냄)가 자신의 D 입력 단자에 입력되도록 되어 있다. 이에 의해, 카운터 회로(400)는 4비트의 비동기 카운터를 구성할 수 있도록 되어 있다. 또한, 도면에서는, 플립플롭(412, 414, 416, 418)의 4단 구성(4비트분)으로 나타내고 있지만, 실제로는 그 수는 비트수분만큼 설치된다.

또한 카운터 회로(400)는 각 플립플롭(410) 사이에 각각의 플립플롭(410)의 비반전 출력 Q와 반전 출력 NQ와 전원(Vdd) 레벨의 3치를 전환하는 전환 처리기로서의 3입력-1출력형의 3치 스위치(422, 424, 426)(통합하여 420)를 구비하고 있다. 각각의 3치 스위치(420)는, 도시하지 않은 제어기에서의 2비트의 제어 신호 SW1, SW2에 따라 3개의 입력 신호를 전환하여, 선택한 1개의 신호를 후단의 플립플롭(410)의 클럭 단자 CK에 입력하도록 되어 있다.

여기서, 3입력-1출력형의 각 3치 스위치(420)는, 카운트 모드의 전환 시에, 모드 전환 직전의 카운트값을 초기값으로서 설정하고 나서 모드 전환 후의 카운트 처리가 개시되도록 하는 초기값 설정 처리기의 기능을 갖는다.

즉, 카운터의 기본 요소인 플립플롭이 복수개 캐스케이드 배치되어 있는 상태로서, 3치 스위치(420)는, 캐스케이드 배치된 플립플롭(410) 사이에 배치되어 있어, 전단의 플립플롭(410)의 비반전 출력 NQ와 반전 출력 Q 중 어느 한쪽을 카운터 클럭으로서 선택하여 후단의 플립플롭(410)의 클럭 단자 CK에 공급함으로써 카운트 모드의 전환을 가능하게 하며, 모드 전환 직전의 전단의 플립플롭(410)의 카운트값을 후단의 플립플롭(410)에 설정하기 위한 전환을 행하도록 되어 있다.

이러한 3치 스위치(420)는 구체적으로는 도 2에 도시한 바와 같이, 각각 2단 구성의 2입력-1출력형의 2치 스위치(432, 433)의 쌍, 2치 스위치(434, 435)의 쌍, 및 2치 스위치(436, 437)의 쌍으로 구성할 수 있다. 각각의 쌍을 통합하여 2치 스위치(430)라고 한다.

이 경우, 각각의 2치 스위치(430)는, 도시하지 않은 제어기로부터의 2비트의 전환 제어 신호 SW1, SW2로서, 서로 다른 타이밍에서 발생하는 전환 제어 신호 SL, FL에 의해 전환되도록 한다.

전단측의 2치 스위치(432, 434, 436)는, 대응하는 각각의 플립플롭(410)의 비반전 출력 Q와 반전 출력 NQ를 전환 제어 신호 SL에 따라 전환하여, 대응하는 후단측의 2치 스위치(433, 435, 437)의 한쪽의 입력 단자에 전달한다. 후단측의 2치 스위치(433, 435, 437)는 전단측의 2치 스위치(432, 434, 436)로부터 받은 데이터와, 다른쪽의 입력 단자에 입력되는 전원 레벨을, 전환 제어 신호 FL에 따라 전환하여, 후단의 플립플롭(410)의 클럭 단자 CK에 입력한다.

예를 들면, 전단측의 2치 스위치(430)(432, 434, 436)는, 전단의 플립플롭(410)의 비반전 출력 NQ와 반전 출력 Q 중 어느 한쪽을 전환 제어 신호 SL에 기초하여 선택하여, 후단측의 2치 스위치(430)(433, 435, 437)의 한쪽의 입력 단자에 공급한다. 전환 제어 신호 SL은, 전단측의 2치 스위치(430)(432, 434, 436)를 제어함으로써, 카운터 회로(400)의 카운트 동작을, 업 카운트와 다운 카운트 중 어느 하나로 전환하기 위한 것이다.

후단측의 2치 스위치(430)(433, 435, 437)는, 전단측의 2치 스위치(430)(432, 434, 436)로부터 출력된 전단의 플립플롭(410)의 출력(비반전 출력 NQ와 반전 출력 Q 중 어느 한쪽)의 후단의 플립플롭(410)의 클럭 단자 CK에의 공급을 전환 제어 신호 FL의 제어에 기초하여 조정한다.

전환 제어 신호 FL은, 후단측의 2치 스위치(430)(433, 435, 435)를 제어함으로써, 전단의 플립플롭(410)의 출력(비반전 출력 NQ와 반전 출력 Q 중 어느 한쪽)의 후단의 플립플롭(410)의 클럭 단자 CK에의 공급을 카운트 모드의 전환 후의 소정 기간 정지시킴과 함께, 비반전 출력 NQ와 반전 출력 Q 중 어느 한쪽의 공급 재개 시에 후단의 플립플롭(410)의 클럭 단자 CK에 클럭 상당의 신호를 공급시킨다. 이렇게 함으로써, 업 카운트와 다운 카운트의 카운트 모드를 전환하였을 때에, 카운트값의 연속성을 유지시킨다. 이 전환 제어 신호 FL의 기능의 상세에 대해서는 후술한다.

또한, 「카운트값의 연속성을 유지한다」란, 카운트 모드를 전환함으로써 카운트값이 붕괴되지만, 모드 전환 후에 카운트를 개시하기까지, 전의 모드에서의 최종 카운트값으로 복귀함으로써, 전의 모드에서의 최종 카운트값부터 전환 후의 카운트 동작을 개시하는 것을 의미한다.

도 3a와 도 3b는 2치 스위치(430)의 회로 구성예를 도시하는 도면이다. 예를 들면 도 3a는 각 스위치를 트랜스퍼 게이트로 구성한 경우를 예시하고 있다. 모든 회로 소자는 CMOS 기술을 채용하여 구성되어 있다.

전단측의 2치 스위치(432, 434, 436)에 대응하여, 트랜스퍼 게이트(442, 443)가 설치되어 있다. 또한, 후단측의 2치 스위치(433, 435, 437)에 대응하여, 트랜스퍼 게이트(446, 447)가 설치되어 있다. 이하, 통합하여 트랜스퍼 게이트(440)라고도 한다.

트랜스퍼 게이트(442)의 입력에는 전단의 플립플롭(410)의 반전 출력 NQ가 입력되고, 트랜스퍼 게이트(443)의 입력에는 전단의 플립플롭(410)의 비반전 출력 Q가 입력되며, 트랜스퍼 게이트(442, 443)의 출력이 공통으로 트랜스퍼 게이트(446)의 입력에 접속되어 있다. 트랜스퍼 게이트(447)의 입력은 전원 레벨에 접속되며, 트랜스퍼 게이트(446, 447)의 출력이 공통으로, 후단의 플립플롭(410)의 클럭 단자 CK에 접속되도록 되어 있다.

각 트랜스퍼 게이트(440)는, Nch(ch; 채널)의 트랜지스터 n1과 Pch의 트랜지스터 p1로 이루어지는 CMOS 스위치로 구성되어 있다. 트랜지스터 n1, p1의 게이트(제어 입력 단자)가 전환 제어 신호 SL, FL 혹은 그 반전 전환 제어 신호 NSL, NFL의 입력 단자에 대응한다. 반전 신호 NSL은, 전환 제어 신호 SL을 반전하는 인버터(444)에서 생성되며, 반전 신호 NFL은 전환 제어 신호 FL을 반전하는 인버터(448)에서 생성된다.

트랜지스터 n1, p1로 이루어지는 CMOS 스위치는 트랜지스터 n1의 게이트가 하이이고 또한 트랜지스터 n1의 게이트가 로우일 때에 턴온(on)함으로써, 전단의 플립플롭(410)의 비반전 출력 Q 혹은 반전 출력 NQ를 선택적으로 출력한다. 이 CMOS 스위치로서는, 트랜지스터 n1, p1 중 어느 한쪽만의 Nch형 MOS 트랜지스터나 Pch형 MOS 트랜지스터에 의한 스위치이어도 되지만, 그 경우, 임계값 전압 Vth가 문제가 있기 때문에, 본 예에서는, n1, p1의 양방을 이용한 CMOS 스위치를 채용하였다.

또한, 도 3b는 각 스위치를 논리 게이트로 구성한 경우를 예시하고 있다. 전단측의 2치 스위치(432, 434, 436)에 대응하여, 3개의 2치 NAND 게이트(452, 453, 454)가 설치되어 있다. 또한, 후단측의 2치 스위치(433, 435, 437)에 대응하여, 2입력의 NOR 게이트(456)와 인버터(457)로 이루어지는 OR 게이트가 설치되어 있다.

NAND 게이트(452)의 한쪽의 입력에는 전환 제어 신호 SL을 인버터(455)에서 반전한 반전 신호 NSL이 입력되고, NAND 게이트(453)의 한쪽의 입력에는 전환 제어 신호 SL이 입력된다. NAND 게이트(452)의 다른쪽의 입력에는 전단의 플립플롭(410)의 반전 출력 NQ가 입력되고, NAND 게이트(453)의 다른쪽의 입력에는 전단의 플립플롭(410)의 비반전 출력 Q가 입력되며, NAND 게이트(452, 453)의 각 출력이 NAND 게이트(454)의 입력에 접속되어 있다.

NOR 게이트(456)는 한쪽의 입력 단자에 NAND 게이트(454)의 출력 신호가 입력되며, 다른쪽의 입력 단자에는 전환 제어 신호가 입력된다. NOR 게이트(456)의 출력 신호는 인버터(457)에서 반전된 후에, 후단의 플립플롭(410)의 클럭 단자 CK에 접속되도록 되어 있다.

도 3a 및 도 3b 중 어느 것에서도, 전단측의 2치 스위치(432, 434, 436)는, 전환 제어 신호 SL이 하이 레벨일 때 비반전 출력 Q를 선택하여 출력하는 한편, 전환 제어 신호 SL이 로우 레벨일 때 반전 출력 NQ를 선택하여 출력한다.

또한, 후단측의 2치 스위치(433, 435, 437)는, 전환 제어 신호 FL이 로우 레벨일 때에, 대응하는 전단측의 2치 스위치(432, 434, 436)의 출력을 선택하여 출력하는 한편, 전환 제어 신호 FL이 하이 레벨일 때에 전원 레벨(하이 레벨)을 선택하여 출력한다.

<카운터 회로의 동작의 제1 실시예>

도 4는 도 2에 도시한 제1 실시예의 카운터 회로(400)의 동작을 설명하기 위한 타이밍차트도이다. 또한, 도 5a 및 도 5b는, 제1 실시예의 구성에서의 플립플롭(410)의 출력 변화를 설명하는 도면이다.

상술한 바와 같이, 전환 제어 신호 SL이 하이 레벨이고 전환 제어 신호 FL이 로우 레벨일 때, 전단측의 2치 스위치(432, 434, 436)는 비반전 출력 Q를 선택하여 출력하고, 또한 후단측의 2치 스위치(433, 435, 437)는, 전단측의 2치 스위치(432, 434, 436)의 출력을 선택하여 출력한다. 따라서, 각 플립플롭(410) 사이에는, 전단의 플립플롭(410)의 비반전 출력 Q가 다음 단의 플립플롭(410)의 클럭 단자 CK에 입력된다.

이 상태에서, 초단의 플립플롭(410)의 클럭 단자 CK에 클럭 CK0을 입력하면, 비반전 출력 Q의 네거티브 엣지마다 플립플롭(410) 사이에 상태 천이가 발생하고, 결과로서 카운터 회로(400)는, 업 카운트 동작을 행한다(카운트값0～6의 기간).

임의의 기간 동안 업 카운트한 후에, 클럭 CK0을 멈추고, 전환 제어 신호 SL을 하이 레벨로부터 로우 레벨로 반전하면(t30), 카운터 회로(400)는, 업 카운트 모드로부터 다운 카운트 모드로 전환되어, 클럭 CK0의 재개에 의해 다운 카운트를 시작한다. 예를 들면, 본 예에서는, 카운트값0～6까지 업 카운트한 후에, 전환 제어 신호 SL을 하이 레벨로부터 로우 레벨로 전환하고 있다.

이 t30 시점에서의 전환 제어 신호 SL에 의한 카운트 모드의 전환에 의해, 쌍 구성의 2치 스위치(430)는 전단의 플립플롭(410)의 반전 출력 NQ를 선택하여 차단의 플립플롭(410)의 클럭 단자 CK에 입력한다.

이 때, 전단의 플립플롭(410)의 비반전 출력 Q가 하이 레벨 즉 반전 출력 NQ가 로우 레벨에 있으면, 전환 제어 신호 SL의 전환에 의해, 다음 단의 플립플롭(410)에서는, 클럭 단자 CK에 네거티브 엣지(H→L)가 인가된 것으로 되기 때문에, 다음 단의 플립플롭(410)의 출력이 반전된다(t30+).

도 5a에서는, 2단째의 플립플롭(410)의 출력이 로우 레벨로부터 하이 레벨로 반전됨과 함께, 3단째의 플립플롭(410)의 출력도 반전된다(t30+). 또한, 도 5b에서는, 2단째의 플립플롭(410)의 출력이 하이 레벨로부터 로우 레벨로 반전된다(t30+).

즉, 카운트 모드 전환 시점의 플립플롭(410)의 비반전 출력 Q가 하이 레벨 즉 반전 출력 NQ가 로우 레벨에 있는 플립플롭(410)의 후단측에서만, 카운트값의 파괴가 발생하기 시작한다.

또한, 이 다음 단의 플립플롭(410)의 출력이 반전되었을 때에, 그 반전 출력 NQ가 로우 레벨로부터 하이 레벨로 반전된 경우에는, 다시 후단의 플립플롭(410)의 클럭 단자 CK가 하이 레벨로 되기 때문에, 출력의 반전이 발생하지 않는다(t30++; 도 5a의 3단째 기준).

이에 대하여, 그 반전 출력 NQ가 하이 레벨로부터 로우 레벨로 반전된 경우에는, 다시 후단의 플립플롭(410)에서는, 클럭 단자 CK에 네거티브 엣지가 인가된 것으로 되기 때문에, 이 후단의 플립플롭(410)의 출력이 반전된다(t30++; 도 5b의 3단째 기준).

이하 마찬가지로 하여, 반전 출력 NQ의 데이터 반전(H→L)의 영향이, 반전 출력 NQ가 로우 레벨로부터 하이 레벨로 반전되는 플립플롭(410)까지 계속된다. 본 예에서는, 도 4에 도시한 바와 같이, 카운트값이 "6"으로부터 "10"으로 변화된다.

즉, 이 상태에서는, 업 카운트로부터 다운 카운트로 전환하였을 때, 카운트값이 파괴되어 카운트값의 연속성을 유지할 수 없어, 전환 전후에서 카운트값을 유지한 상태 그대로 연속하여 업/다운의 카운트를 행할 수 없다.

따라서 본 실시예에서는, 카운트 모드를 전환하는 전환 제어 신호 SL의 전환 후에, 다운 카운트용의 클럭 CK0의 네거티브 엣지를 초단의 플립플롭(410)에 입력하기 전에, 후단측의 2치 스위치(433, 435, 437)에, 전환 제어 신호 FL로서, 액티브 H의 원샷(one-shot) 펄스를 가한다(t32～t34).

이렇게 함으로써, 모든 네거티브 엣지형의 플립플롭(410)의 클럭 단자 CK에 전원 레벨(하이 레벨)이 입력된다. 그러나, 전환 제어 신호 FL의 원샷 펄스 입력 전후에서는, 네거티브 엣지형의 플립플롭(410)의 출력은 변화되지 않는다.

이 후, 원샷 펄스 기간 경과하면(t34), 클럭 단자 CK에 전단의 플립플롭(410)의 반전 출력 NQ가 재차 입력된다. 이 때, 전단의 플립플롭(410)의 반전 출력 NQ가 로우 레벨에 있으면, 다음 단의 플립플롭(410)에서는, 클럭 단자 CK에 네거티브 엣지가 인가된 것으로 되기 때문에, 다음 단의 플립플롭(410)의 출력이 반전된다.

도 5a에서는, 2단째의 플립플롭(410)의 출력이 하이 레벨로부터 로우 레벨로 반전된다(t34+). 또한, 도 5b에서는, 2단째의 플립플롭(410)의 출력이 로우 레벨로부터 하이 레벨로 반전됨과 함께, 3단째의 플립플롭(410)의 출력도 반전된다(t34+).

또한, 플립플롭(410)의 출력이 반전되었을 때에, 그 반전 출력 NQ가 로우 레벨로부터 하이 레벨로 반전된 경우에는, 후단의 플립플롭(410)의 클럭 단자 CK가 하이 레벨로 되기 때문에, 출력의 반전이 발생하지 않는다(t34++; 도 5b의 3단째 기준).

이에 대하여, 그 반전 출력 NQ가 하이 레벨로부터 로우 레벨로 반전된 경우에는, 다시 후단의 플립플롭(410)에서는, 클럭 단자 CK에 네거티브 엣지가 인가된 것으로 되기 때문에, 이 후 단의 플립플롭(410)의 출력이 반전된다(t34++; 도 5의 a의 3단째 기준). 이하 마찬가지로 하여, 반전 출력 NQ의 데이터 반전(H→L)의 영향이, 반전 출력 NQ가 로우 레벨로부터 하이 레벨로 반전되는 플립플롭(410)까지 계속된다.

이 결과, 전환 제어 신호 SL에 의한 카운트 모드의 전환을 계기로 하여 출력이 반전된 플립플롭(410)에서는, 출력이 다시 반전되게 되기 때문에, 결과적으로 카운트값이 원래로 돌아간다.

이상의 동작 후, 다시 클럭 CK0을 입력하면, 이번에는, 반전 출력 NQ의 네거티브 엣지마다, 즉 비반전 출력 Q의 포지티브 엣지마다 플립플롭(410) 사이에 상태 천이가 발생하고, 결과적으로 카운터 회로(400)는, 다운 카운트 동작을 행한다(카운트값6～1의 기간).

이와 같이, 제1 실시예의 카운터 회로(400)에 따르면, 업 카운트로부터 다운 카운트로의 전환 시에 변화된 카운트값을, 전환 제어 신호 FL로서, 액티브 H의 원샷 펄스를 가하여, 플립플롭(410)의 클럭 단자를 일단 강제적으로 하이 레벨로 하고 나서 모드 전환 후의 상태로 복귀하도록 하였다. 모드 전환 후의 상태로 되돌아갔을 때에 전단의 플립플롭(410)의 반전 출력 NQ가 로우 레벨에 있으면, 후단의 플립플롭(410)의 출력이 반전하여 원래의 카운트값으로 되돌아간다.

이렇게 함으로써, 실질적으로, 카운트 모드 전환 전의 카운트값을 유지할 수 있기 때문에, 업 카운트 후, 카운트값의 연속성을 유지한 상태에서, 계속해서 다운 카운트를 행할 수 있다.

다운 카운트의 카운터값은, 업 카운트의 카운터값에 대하여 마이너스의 방향으로 카운트하게 된다. 따라서, i업 카운트한 후에, 계속해서 j다운 카운트함으로써, 카운터 회로(400)의 카운트 결과로서, i-j의 감산 결과가 얻어지게 된다. 업/다운의 모드 전환에 의해 얻어지는 카운트값은, 보수를 포함하지 않고, 감산 결과가 직접적으로 얻어지기 때문에, 바람직하다.

이러한 비동기식 카운터 회로(400)로 함으로써, 종래 곤란하였던, 비동기 카운터에 의한 직접 연속 업다운 카운트가 단순한 전환 수단(스위치)의 추가만으로 가능하게 된다. 업다운 카운트의 전환 시에도, 전환 전의 값이 유지되기 때문에, 업으로부터 다운, 또는 다운으로부터 업을 행함으로써 업일 때의 카운트값과 다운일 때의 카운트값의 감산이 연속하여 가능하다.

또한, 제1 실시예에서는, 업 카운트로부터 다운 카운트로 전환하는 예를 나타내었지만, 다운 카운트로부터 업 카운트로 전환하는 경우에도, 단순하게 카운트 모드를 전환하였다면 카운터값의 연속성을 유지할 수 없지만, 상기에서 설명한 바와 마찬가지로 하여, 전환 제어 신호 FL을 이용하여, 플립플롭(410)의 클럭 단자를 일단 강제적으로 하이 레벨로 하고 나서 모드 전환 후의 상태로 복귀함으로써 원래의 카운트값으로 복귀하도록 하면, 실질적으로, 카운트 모드 전환 전의 카운트값을 보유할 수 있기 때문에, 다운 카운트 후, 카운트값의 연속성을 유지한 상태에서, 계속해서 업 카운트를 행할 수 있다.

또한, 임의의 조합에 의해 자유롭게 업 카운트와 다운 카운트를 혼재하여 행하는 경우라도, 모드 전환 시에, 원래의 카운트값으로 복귀하도록 제어할 수 있다.

단, 이 제1 실시예에서는, 카운트의 오버 플로우를 검지하는 구성으로 되어 있지 않지만, 예를 들면, 오버 플로우용 잉여 비트를 부가하거나, 자릿수 올림(캐리), 또는 자릿수 빌림(바로우; borrow)의 비트를 이용하기도 하는 등, 공지의 기술을 이용함으로써, 오버 플로우에 대한 대처는 용이하게 실현 가능하다.

<카운터 회로의 구성의 제2 실시예>

도 6은, 본 발명에 따른 비동기 카운터 회로의 제2 실시예의 구성을 도시하는 회로 블록도이며, 제1 실시예의 도 2에 도시한 구현화한 회로 블록도에 대응하는 것이다.

이 제2 실시예는, 플립플롭들(510)의 인접하는 쌍들 간에, 도시하지 않은 제어기로부터의 2 비트의 제어 신호 SW1, SW2에 따라 3개의 입력 신호를 전환하고, 선택한 1개의 신호를 후단의 플립플롭(510)의 클럭 단자 CK에 입력하는 3 입력-1 출력형 3치 스위치(522, 524, 526)(합쳐서 520이라고도 함)를 구비하고 있는 점에서 제1 실시예와 유사하다.

3 입력-1 출력형 각 3치 스위치(520)는, 카운트 모드의 전환 시에, 모드 전환 직전의 카운트값을 초기값으로서 설정하고 나서 모드 전환 후의 카운트 처리가 개시되도록 하는 초기값 설정 처리기의 기능을 갖는다.

한편, 각 플립플롭(510)으로서, 네거티브 엣지형 대신에 포지티브 엣지형인 것을 사용하면서, 포지티브 엣지형으로 한 것에 수반하는 엣지 동작의 역전에 대응하도록, 플립플롭(510) 사이에 설치하는 3치 스위치(520)는, 대응하는 플립플롭(510)의 비반전 출력 Q와 반전 출력 NQ와 접지(GND) 레벨의 3치를 전환한다.

구체적으로는, 도 6에 도시한 바와 같이, 제2 실시예의 카운터 회로(500)는, 3 입력-1 출력형 각 3치 스위치(520)의 구성을, 각각 2단 구성의 2입력-1출력형 2치 스위치(532, 533)의 쌍, 2입력-1출력형 2치 스위치(534, 535)의 쌍, 및 2입력-1출력형 2치 스위치(536, 537)의 쌍으로 구성하고 있다. 각각의 쌍을 합쳐서 2치 스위치(530)라고 한다.

전단측의 2치 스위치(532, 534, 536)는, 제1 실시예의 전단측의 2치 스위치(432, 434, 436)와 마찬가지로, 대응하는 각 플립플롭(510)의 비반전 출력 Q와 반전 출력 NQ를 전환 제어 신호 SL에 따라 전환하고, 그 결과를 대응하는 후단측의 2치 스위치(533, 535, 537)의 한쪽 입력 단자에 전달한다.

한편, 후단측의 2치 스위치(533, 535, 537)는, 전단측의 2치 스위치(532, 534, 536)로부터 받은 데이터와, 다른쪽 입력 단자에 입력되는 접지 레벨을, 전환 제어 신호 FL에 따라 전환하고, 그 결과를 후단의 플립플롭(510)의 클럭 단자 CK에 입력한다. 즉, 3치 스위치(520)에서의 후단측의 2치 스위치의 한쪽 입력을, 전원으로부터 접지 레벨로 변경하고 있는 점에서 제1 실시예와 상이하다.

전단측의 2치 스위치(532, 534, 536)는, 전환 제어 신호 SL이 하이 레벨일 때 비반전 출력 Q를 선택하여 출력하는 한편, 전환 제어 신호 SL이 로우 레벨일 때 반전 출력 NQ를 선택하여 출력한다. 또한, 후단측의 2치 스위치(533, 535, 537)는, 전환 제어 신호 FL이 로우 레벨일 때, 대응하는 전단측의 2치 스위치(532, 534, 536)의 출력을 선택하여 출력하는 한편, 전환 제어 신호 FL이 하이 레벨일 때에 접지 레벨(로우 레벨)을 선택하여 출력한다.

<카운터 회로의 동작의 제2 실시예>

도 7은, 도 6에 도시한 제2 실시예의 카운터 회로(500)의 동작을 설명하기 위한 타이밍차트이다. 또한, 도 8a 및 도 8b는, 제2 실시예에서의 플립플롭(510)의 출력 변화를 설명하는 도면이다.

이 제2 실시예에서는, 네거티브 엣지마다 카운트 업 혹은 카운트 다운을 행하는 제1 실시예에 대하여, 포지티브 엣지마다 카운트 업 혹은 카운트 다운을 행하도록 수정하면 되며, 기본적인 사고 방식은 제1 실시예와 동일하므로, 얻어지는 효과도 변하지 않는다.

예를 들면, 전환 제어 신호 SL이 로우 레벨이며 전환 제어 신호 FL이 로우 레벨일 때, 전단측의 2치 스위치(532, 534, 536)는 반전 출력 NQ를 선택하여 출력하고, 또한 후단측의 2치 스위치(533, 535, 537)는, 전단측의 2치 스위치(532, 534, 536)의 출력을 선택하여 출력한다. 따라서, 플립플롭들(510)의 인접하는 각 쌍 사이에서는, 전단의 플립플롭(510)의 반전 출력 NQ가 다음단의 플립플롭(510)의 클럭 단자 CK에 입력된다.

이 상태에서, 초단의 플립플롭(510)의 클럭 단자 CK에 클럭 CK0을 입력하면, 비반전 출력 Q의 네거티브 엣지마다, 즉 반전 출력 NQ의 포지티브 엣지마다 플립플롭들(510) 간에 상태 천이가 발생하여, 결과적으로 카운터 회로(500)는, 업 카운트 동작을 행한다(카운트값 0～6의 기간).

임의의 기간 업 카운트한 후에, 클럭 CK0을 멈춰, 전환 제어 신호 SL을 로우 레벨로부터 하이 레벨로 반전하면(t40), 카운터 회로(500)는, 업 카운트 모드로부터 다운 카운트 모드로 전환되고, 클럭 CK0의 재개에 의해 다운 카운트를 시작한다. 예를 들면, 본 예에서는, 카운트값 0～6까지 업 카운트한 후에, 전환 제어 신호 SL을 로우 레벨로부터 하이 레벨로 전환하고 있다.

이 t40 시점에서의 전환 제어 신호 SL에 의한 카운트 모드의 전환에 의해, 쌍의 구성인 2치 스위치(530)는, 전단의 플립플롭(510)의 비반전 출력 Q를 선택하고 다음단의 플립플롭(510)의 클럭 단자 CK에 입력한다.

이 때, 전단의 플립플롭(510)의 반전 출력 NQ가 하이 레벨에 있으면, 전환 제어 신호 SL의 전환에 의해, 다음단의 플립플롭(510)에서는, 클럭 단자 CK에 포지티브 엣지(L→H)가 인가되게 되기 때문에, 다음단의 플립플롭(510)의 출력이 반전된다(t40+).

도 8a에서는, 2단째의 플립플롭(410)의 출력이 로우 레벨로부터 하이 레벨로 반전함과 함께, 3단째의 플립플롭(410)의 출력도 반전한다(t30+).

또한, 도 8b에서는, 2단째의 플립플롭(410)의 출력이 하이 레벨로부터 로우 레벨로 반전한다(t30+).

즉, 카운트 모드 전환 시점의 플립플롭(510)의 반전 출력 NQ가 로우 레벨, 즉 비반전 출력 Q가 하이 레벨에 있는 플립플롭(410)의 후단측에서만, 카운트값의 파괴가 일어나기 시작한다.

이 다음단의 플립플롭(510)의 출력이 반전되었을 때에, 그 비반전 출력 Q가 하이 레벨로부터 로우 레벨로 반전한 경우에는, 이 후단의 플립플롭(510)의 클럭 단자 CK가 로우 레벨이 되기 때문에, 출력의 반전이 발생하지 않는다(t40++; 도 8a의 3단째 기준).

이것에 대하여, 그 비반전 출력 Q가 로우 레벨로부터 하이 레벨로 반전한 경우에는, 이 후단의 플립플롭(510)에서는, 클럭 단자 CK에 포지티브 엣지가 인가된 것으로 되기 때문에, 이 후단의 플립플롭(510)의 출력이 반전된다(t40++; 도 8b의 3단째 기준).

이하 마찬가지로 하여, 비반전 출력 Q의 데이터 반전(L→H)의 영향이, 비반전 출력 Q가 하이 레벨로부터 로우 레벨로 반전하는 플립플롭(510)까지 계속된다. 본 예에서는, 도 7에 도시한 바와 같이 카운트값이 "6"으로부터 "10"으로 변화한다.

즉, 이 상태대로는, 제1 실시예에서 설명한 바와 같이, 업 카운트로부터 다운 카운트로 전환하였을 때, 카운트값이 파괴되어 카운트값의 연속성을 유지할 수 없어서, 전환 전후에서 카운트값을 보유한 채로 연속하여 업/다운의 카운트를 행할 수 없다.

따라서, 이 제2 실시예에서는, 카운트 모드를 전환하는 전환 제어 신호 SL의 전환 후에, 다운 카운트용 클럭 CK0의 포지티브 엣지를 초단의 플립플롭(510)에 입력하기 전에, 후단측의 2치 스위치(533, 535, 537)에, 전환 제어 신호 FL로서, 액티브 H의 원샷 펄스를 가한다(t42～t44).

이렇게 함으로써, 모든 포지티브 엣지형 플립플롭(510)의 클럭 단자 CK에 접지 레벨(로우 레벨)이 입력된다. 그러나, 전환 제어 신호 FL의 원샷 펄스 입력 전후에서는, 포지티브 엣지형 플립플롭(510)의 출력은 변화되지 않는다.

이 후, 원샷 펄스 기간이 경과되면(t44), 클럭 단자 CK에 전단의 플립플롭(510)의 비반전 출력 Q가 재차 입력된다. 이 때, 전단의 플립플롭(510)의 비반전 출력 Q가 하이 레벨에 있으면, 다음단의 플립플롭(510)에서는, 클럭 단자 CK에 포지티브 엣지가 인가된 것으로 되기 때문에, 다음단의 플립플롭(510)의 출력이 반전된다.

도 8a에서는, 2단째의 플립플롭(510)의 출력이 로우 레벨로부터 하이 레벨로 반전한다(t44+). 또한, 도 8b에서는, 2단째의 플립플롭(510)의 출력이 하이 레벨로부터 로우 레벨로 반전함과 함께, 3단째의 플립플롭(510)의 출력도 반전한다(t44+).

또한, 플립플롭(510)의 출력이 반전되었을 때에, 그 반전 출력 NQ가 하이 레벨로부터 로우 레벨로 반전한 경우에는, 후단의 플립플롭(510)의 클럭 단자 CK가 로우 레벨이 되기 때문에, 출력의 반전이 발생하지 않는다(t44++; 도 8b 3단째 기준).

이것에 대하여, 그 반전 출력 NQ가 로우 레벨로부터 하이 레벨로 반전한 경우에는, 또한 후단의 플립플롭(510)에서는, 클럭 단자 CK에 포지티브 엣지가 인가된 것으로 되기 때문에, 이 후단의 플립플롭(510)의 출력이 반전된다(t44++; 도 8a의 3단째 기준). 이하 마찬가지로 하여, 비반전 출력 Q의 데이터 반전(L→H)의 영향이, 비반전 출력 Q가 하이 레벨로부터 로우 레벨로 반전하는 플립플롭(510)까지 계속된다.

이 결과, 제2 실시예의 구성에서도, 전환 제어 신호 SL에 의한 카운트 모드의 전환을 계기로 하여 출력이 반전된 플립플롭(510)에서는, 모두, 다시 출력이 반전되게 되기 때문에, 결과적으로 카운트값이 원래로 돌아간다.

이상의 동작 후, 다시 클럭 CK0을 입력하면, 이번에는, 반전 출력 NQ의 네거티브 엣지마다, 즉 비반전 출력 Q의 포지티브 엣지마다 플립플롭(510) 간에 상태 천이가 발생하여, 결과적으로 카운터 회로(500)는, 다운 카운트 동작을 행한다(카운트값 6～0의 기간).

이와 같이, 제2 실시예의 카운터 회로(500)에 따르면, 업 카운트로부터 다운 카운트로의 전환 시에 변화된 카운트값을, 전환 제어 신호 FL로 하고, 액티브 H의 원샷 펄스를 덧붙여서, 플립플롭(410)의 클럭 단자를 일단 강제적으로 로우 레벨로 하고 나서 모드 전환 후의 상태로 복귀하도록 하였다. 모드 전환 후의 상태로 되돌아갔을 때에 전단의 플립플롭(410)의 비반전 출력 Q가 하이 레벨에 있으면, 후단의 플립플롭(410)의 출력이 반전되어서 원래의 카운트값으로 되돌아간다.

이렇게 함으로써, 실질적으로, 카운트 모드 전환 전의 카운트값을 보유할 수 있기 때문에, 업 카운트 후, 카운트값의 연속성을 유지한 상태에서, 계속해서 다운 카운트를 행할 수 있다.

다운 카운트의 카운터값은, 업 카운트의 카운터값에 대하여 마이너스의 방향으로 카운트하게 된다. 따라서, i 업 카운트한 후에, 계속해서 j 다운 카운트함으로써, 카운터 회로(500)의 카운트 결과, i-j의 감산 결과가 얻어지게 된다.

이 제2 실시예에서도, 업 카운트로부터 다운 카운트로 전환하는 예를 나타내었지만, 다운 카운트로부터 업 카운트로 전환하는 경우라도, 단순히 카운트 모드를 전환하였다면 카운터값의 연속성을 유지할 수 없지만, 상기에서 설명한 바와 마찬가지로 하여, 전환 제어 신호 FL을 이용하여, 플립플롭(410)의 클럭 단자를 일단 강제적으로 로우 레벨로 하고 나서 모드 전환 후의 상태로 복귀함으로써 원래의 카운트값으로 복귀하도록 하면, 실질적으로, 카운트 모드 전환 전의 카운트값을 보유할 수 있기 때문에, 다운 카운트 후, 카운트값의 연속성을 유지한 상태에서, 계속해서 업 카운트를 행할 수 있다.

단, 이 제2 실시예에서도, 카운트의 오버 플로우를 검지하는 구성으로 되어 있지 않지만, 예를 들면, 오버 플로우용 잉여 비트를 부가하거나, 자릿수 올림(캐리), 또는 자릿수 빌림(바로우)의 비트를 이용하기도 하는 등, 공지의 기술을 이용함으로써, 오버 플로우에 대한 대처는 용이하게 실현 가능하다.

<카운터 회로의 구성의 제3 실시예>

도 9는, 본 발명에 따른 비동기 카운터 회로의 제3 실시예의 구성을 도시하는 회로 블록도이며, 제1 실시예의 도 2에 도시한 구현화한 회로 블록도에 대응하는 것이다.

이 제3 실시예의 카운터 회로(400)는, 도 2에 도시한 제1 실시예의 카운터 회로(400)에서의 초단의 플립플롭(412)의 클럭 단자 CK에 입력되는 클럭 신호를 전환하는 구성을 추가하고 있는 점에 특징을 갖는다. 또한, 카운터 회로(400)의 전체로서는, 클럭 CK0 자체를 최하위 비트 Q0으로 하며, 그 밖의 비트 Qx(본 예에서는 Q1～Q4)인 플립플롭(410)의 카운트 출력을 제1 실시예와 비교하여 1 비트씩 상위 비트로 변이하고 있는 점에 특징을 갖는다.

구체적으로는, 제3 실시예의 400는, 클럭 CK0을 반전하는 인버터(462)와, 클럭 CK0과 인버터(462)에 의해 반전된 반전 클럭 NCK0 중 어느 하나를 선택하여 초단의 플립플롭(412)의 클럭 단자 CK에 입력하는, 즉 클럭 CK0의 비반전?반전을 전환하는 2 입력-1 출력형 2치 스위치(464)를 구비하고 있다.

2치 스위치(464)는, 전환 제어 신호 SL이 하이 레벨일 때 클럭 CK0을 선택하여 출력하는 한편, 전환 제어 신호 SL이 로우 레벨일 때 반전 클럭 NCK0을 선택하여 출력한다.

<카운터 회로의 동작의 제3 실시예>

도 10은, 도 9에 도시한 제3 실시예의 카운터 회로(400)의 동작을 설명하기 위한 타이밍차트이다.

제3 실시예에서는, 네거티브 엣지마다 카운트 업 혹은 카운트 다운을 행하는 제1 실시예와는 대조적으로, 클럭 CK0 자체를 최하위 비트 Q0으로서 한 것이며, 도 5a 및 도 5b에 상당하는 도면을 이용한 설명은 생략하지만, 기본적인 사고 방식은 제1 실시예와 동일하므로, 제1 실시예와 마찬가지의 효과가 얻어진다.

덧붙여서, 클럭 CK0 자체를 최하위 비트 Q0으로서 이용함으로써, 제1 실시예에 비해, 카운트 비트 수가 1 비트 증가되는, 즉 2배로 된다. 또한, 클럭 CK0의 하이 레벨과 로우 레벨도 카운트값에 기여하기 때문에, 클럭 CK0의 양 엣지에서 카운트 동작이 행해지게 되어서 카운트 동작이 2배속으로 된다.

또한, 제1 실시예에 대한 제2 실시예의 적용과 마찬가지로, 이 제3 실시예에 대해서도, 포지티브 엣지마다 카운트 업 혹은 카운트 다운을 행하도록, 네거티브 엣지형 플립플롭(410)을 포지티브 엣지형 플립플롭(510)으로 치환하는 변형이 가능하며, 이 경우에도, 제3 실시예와 마찬가지의 효과를 얻을 수 있다.

<<비동기 카운터의 적용 사례>>

다음으로, 본 발명에 따른 비동기형 카운터 회로를 전자 기기나 반도체 장치에 적용한 사례를 설명한다. 또한, 이하에서는, X-Y 어드레스형 고체 촬상 장치의 일례인, CMOS 촬상 소자를 디바이스로서 사용한 경우를 예로 설명한다. 또한, CMOS 촬상 소자는, 모든 화소가 NMOS로 이루어지는 것이라고 하여 설명한다.

단, 이것은 일례일 뿐, 대상으로 되는 디바이스는 MOS형 촬상 디바이스에 한하지 않는다. 광이나 방사선 등의 외부로부터 입력되는 전자기파에 대하여 감응성을 내는 단위 구성 요소를 라인 형상 혹은 매트릭스 형상으로 복수개 배열하여 이루어지는 물리량 분포 검지용의 반도체 장치 전체에, 후술하는 모든 실시예를 마찬가지로 적용할 수 있다.

<고체 촬상 장치의 구성의 제1 실시예>

도 11은, 본 발명에 따른 반도체 장치의 제1 실시예인 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략적 구성도이다. 또한, 이 CMOS 고체 촬상 장치는, 본 발명에 따른 전자 기기의 일 양태이기도 하다.

고체 촬상 장치(1)는, 입사광량에 따른 신호를 출력하는 수광 소자(전하 생성기의 일례)를 포함하는 복수개의 화소가 행 및 열로 배열된(즉, 2차원 매트릭스 형상의) 화소부를 가지며, 각 화소로부터의 신호 출력이 전압 신호이고, CDS(Correlated Double Sampling) 처리 기능부나 디지털 변환기(ADC; Analog Digital Converter) 등이 각 열에 연관되어 설치되어 있는 것이다.

"CDS 처리 기능부나 디지털 변환기가 각 열에 연관되어 설치되어 있다"란, 수직 열의 수직 신호선(19)에 대하여 실질적으로 병렬로 복수의 CDS 처리부와 ADC가 설치되어 있음을 의미한다. 복수의 CDS 처리부와 ADC는, 디바이스를 평면에서 보았을 때에, 모두 화소부(10)에 대하여 열 방향의 한쪽 엣지측(도면의 하측에 배치되어 있는 출력측)에만 배치되어 있는 형태인 것이어도 되며, 화소부(10)에 대하여 열 방향의 한쪽 엣지측(도면의 하측에 배치되어 있는 출력측)과 그 반대측인 다른쪽 엣지측(도면의 상측)으로 나누어서 배치되어 있는 형태인 것이어도 된다. 후자의 경우, 수평 방향의 판독 주사를 행하는 수평 주사부도, 각 엣지측으로 나누어서 배치하고, 각각이 독립적으로 동작 가능하게 구성하는 것이 바람직하다.

예를 들면, CDS 처리부와 ADC가 각 열에 연관되어 설치되어 있는 전형 예에서는, 촬상부의 출력측에 설치한 컬럼 영역이라 부르는 부분에, CDS 처리부와 ADC를 각 열에 연관하여 설치하고, 순차적으로 출력측에 판독하는 컬럼형인 것이다. 또한, 컬럼형에 한하지 않으며, 인접하는 복수(예를 들면, 2개)의 수직 신호선(19)(열)에 대하여 1개의 CDS 처리부와 ADC를 할당하는 형태나, N개를 둔(N은 양의 정수; 사이에 N-1개를 배치함) N개분의 수직 신호선(19)(열)에 대하여 1개의 CDS 처리부와 ADC를 할당하는 형태 등을 채용할 수도 있다.

컬럼형을 제외한 것은, 모든 형태가, 복수의 수직 신호선(19)(수직 열)이 1개의 CDS 처리부와 ADC를 공통으로 사용하는 구성으로 되기 때문에, 화소부(10)측으로부터 공급되는 복수 열분의 화소 신호를 1개의 CDS 처리부와 ADC에 공급하는 전환 회로(스위치)를 설치한다. 또한, 후단의 처리에 의해서는, 출력 신호를 보유하는 메모리를 설치하는 등의 대처가 필요하게 된다.

어느 것으로 하여도, 복수의 수직 신호선(19)(수직 열)에 대하여 1개의 CDS 처리부와 ADC를 할당하는 형태 등을 채용함으로써, 각 화소 신호의 신호 처리를 화소 열 단위로 판독한 후에 행함으로써, 마찬가지의 신호 처리를 각 단위 화소 내에서 행하는 것에 비해, 각 단위 화소 내의 구성을 간소화하여서, 이미지 센서의 다화소화, 소형화, 저비용화 등에 대응할 수 있다.

또한, 각 열에 연관되어 배치된 복수의 신호 처리기에 의해 1 행분의 화소 신호를 동시에 병행 처리할 수 있으므로, 출력 회로측이나 디바이스의 외부에서 1개의 CDS 처리부와 ADC에 의해 처리를 행하는 경우에 비해, 신호 처리기를 저속으로 동작시킬 수 있어서, 소비 전력이나 대역 성능이나 노이즈 등의 면에서 유리하다. 반대로 말하면, 소비 전력이나 대역 성능 등을 동일하게 하는 경우, 센서 전체의 고속 동작이 가능하게 된다.

또한, 컬럼형 구성인 경우, 저속으로 동작시킬 수 있어서 소비 전력이나 대역 성능이나 노이즈 등의 면에서 유리함과 함께 전환 회로가 불필요한 이점도 있다. 이하의 실시예에서는 이 컬럼형을 중심으로 설명한다.

도 11에 도시한 바와 같이, 제1 실시예의 고체 촬상 장치(1)는, 복수의 단위 화소(3)가 행 및 열로 배열된 화소부(촬상부)(10)와, 화소부(10)의 외측에 설치된 구동 제어기(7)와, 컬럼 처리기(26)와, 컬럼 처리기(26)에 AD 변환용 기준 전압을 공급하는 기준 신호 생성기(27)와, 출력 회로(28)를 구비하고 있다.

또한, 컬럼 처리기(26)의 전단 또는 후단에는, 필요에 따라 신호 증폭 기능을 갖는 AGC(Auto Gain Control) 회로 등을 컬럼 처리기(26)와 동일한 반도체 영역에 설치하는 것도 가능하다. 컬럼 처리기(26)의 전단에서 AGC를 행하는 경우에는 아날로그 증폭, 컬럼 처리기(26)의 후단에서 AGC를 행하는 경우에는 디지털 증폭으로 된다. n 비트의 디지털 데이터를 단순히 증폭하면, 계조가 손상되게 될 가능성이 있기 때문에, 아날로그에 의해 증폭한 후에 디지털 변환하는 것이 바람직하다고 고려된다.

구동 제어기(7)는, 화소부(10)의 신호를 순차적으로 판독하기 위한 제어 회로 기능을 구비하고 있다. 예를 들면, 구동 제어기(7)로서는, 열 어드레스나 열 주사를 제어하는 수평 주사 회로(열 주사 회로)(12)와, 행 어드레스나 행 주사를 제어하는 수직 주사 회로(행 주사 회로)(14)와, 내부 클럭을 생성하는 등의 기능을 갖는 통신?타이밍 제어기(20)를 구비하고 있다.

또한, 도면 중, 통신?타이밍 제어기(20)의 근방에 점선으로 나타낸 바와 같이, 고속 클럭 생성기의 일례로서, 입력된 클럭 주파수보다도 고속의 클럭 주파수의 펄스를 생성하는 클럭 변환기(23)를 설치하도록 하여도 된다. 고체 촬상 장치(1)의 단자(5a)는 마스터 클럭 CLK0의 입력을 수신한다. 마스터 클럭 CLK0은 화소부(10)로부터 컬럼 처리기(26)로 처리되는 아날로그 화소 신호를 캡처하기 위한 다양한 구동 펄스들에 대한 베이스로서 기능하는 펄스들을 갖는다.

클럭 변환기(23)에서 생성된 고속 클럭을 근원으로 하는 신호를 이용함으로써, AD 변환 처리 등을 고속으로 동작시킬 수 있게 된다. 또한, 고속 클럭을 이용하여, 고속의 계산을 필요로 하는 움직임 추출이나 압축 처리를 행할 수 있다. 또한, 컬럼 처리기(26)로부터 출력되는 병렬 데이터를 시리얼 데이터화하여 디바이스 외부에 영상 데이터 D1을 출력할 수도 있다. 이렇게 함으로써, AD 변환된 디지털 데이터의 비트분보다도 적은 단자로 고속 동작 출력하는 구성을 채용할 수 있다.

클럭 변환기(23)는, 입력된 클럭 주파수보다도 고속의 클럭 주파수의 펄스를 생성하는 승산기 회로를 내장하고 있다. 이 클럭 변환기(23)는, 통신?타이밍 제어기(20)로부터 저속 클럭 CLK2를 수취하고, 그것을 바탕으로 하여 2배 이상 높은 주파수의 클럭을 생성한다. 클럭 변환기(23)의 승산기 회로로서는, k1을 저속 클럭 CLK2의 주파수의 배수로 하였을 때 k1 승산기 회로를 설치하면 되며, 주지의 여러가지 회로를 이용할 수 있다.

도 11에서는, 도면을 간단히 하기 위해 행 및 열의 일부를 생략하여 나타내고 있지만, 현실에는, 각 행이나 각 열에는, 수십 내지 수천의 단위 화소(3)가 배치된다. 이 단위 화소(3)는, 전형적으로는, 수광 소자(전하 생성기)로서의 포토다이오드와, 증폭용 반도체 소자(예를 들면, 트랜지스터)를 갖는 화소 내 앰프로 구성된다.

화소 내 앰프로서는, 예를 들면 플로팅 디퓨전 앰프 구성인 것이 이용된다. 일례로서는, 전하 생성기에 대하여, 전하 판독부(전송 게이트부/판독 게이트부)의 일례인 판독 선택용 트랜지스터, 리세트 게이트부의 일례인 리세트 트랜지스터, 수직 선택용 트랜지스터, 및 플로팅 디퓨전의 전위 변화를 검지하는 검지 소자의 일례인 소스 팔로워 증폭용 트랜지스터를 갖는, CMOS 센서로서 범용적인 4개의 트랜지스터로 이루어지는 구성인 것을 사용할 수 있다.

혹은, 일본 특허 제2708455호 공보에 기재된 바와 같이, 전하 생성기에 의해 생성된 신호 전하에 대응하는 신호 전압을 증폭하기 위한, 드레인선(DRN)에 접속된 증폭용 트랜지스터와, 전하 생성기를 리세트하기 위한 리세트 트랜지스터와, 수직 시프트 레지스터로부터 전송 배선(TRF)을 통해 주사되는 판독 선택용 트랜지스터(전송 게이트부)를 갖는, 3개의 트랜지스터로 이루어지는 구성인 것을 사용할 수도 있다.

또한, 구동 제어기(7)의 다른 구성 요소로서, 수평 주사 회로(12), 수직 주사 회로(14), 및 통신?타이밍 제어기(20)가 설치되어 있다. 수평 주사 회로(12)는, 컬럼 처리기(26)로부터 카운트값을 판독하는 판독 주사부의 기능을 갖는다. 이들의 구동 제어기(7)의 각 요소는, 화소부(10)와 함께, 반도체 집적 회로 제조 기술과 마찬가지의 기술을 이용하여 단결정 실리콘 등의 반도체 영역에 일체적으로 형성되며, 반도체 시스템의 일례인 고체 촬상 소자로서 구성된다.

단위 화소(3)는, 행 선택을 위한 행 제어선(15)을 통해 수직 주사 회로(14)와, 또한 수직 신호선(19)을 통해 컬럼 AD 회로(25)가 열마다 설치되어 있는 컬럼 처리기(26)와 각각 접속되어 있다. 여기서, 행 제어선(15)은 수직 주사 회로(14)로부터 화소에 들어가는 배선 전반을 나타낸다.

수평 주사 회로(12)나 수직 주사 회로(14)는, 후술한 바와 같이 디코더를 포함하여 구성되며, 통신?타이밍 제어기(20)로부터 공급되는 제어 신호 CN1, CN2에 응답하여 시프트 동작(주사)을 개시하도록 되어 있다. 이 때문에, 행 제어선(15)에는, 단위 화소(3)를 구동하기 위한 여러가지 펄스 신호(예를 들면, 리세트 펄스 RST, 전송 펄스 TRF, DRN 제어 펄스 DRN 등)를 전달하기 위한 선들이 포함된다.

통신?타이밍 제어기(20)는, 도시하지 않지만, 각 부의 동작에 필요한 클럭이나 소정 타이밍의 펄스 신호를 공급하는 타이밍 생성기 TG(판독 어드레스 제어 장치의 일례)의 기능 블록과, 단자(5a)를 통해 마스터 클럭 CLK0을 수취하고, 또한 단자(5b)를 통해 동작 모드 등을 명령하는 데이터 DATA를 수취하고, 또한 고체 촬상 장치(1)의 정보를 포함하는 데이터를 출력하는 통신 인터페이스의 기능 블록을 구비한다.

예를 들면, 수평 어드레스 신호를 수평 디코더(12a)에, 또한 수직 어드레스 신호를 수직 디코더(14a)에 출력하여, 각 디코더(12a, 14a)는, 그것을 받아서 대응하는 행과 열을 선택한다.

이 때, 단위 화소(3)를 2차원 매트릭스 형상으로 배치하고 있음으로써, 화소 신호 생성기(5)에 의해 생성되어 수직 신호선(19)을 통해 열 방향으로 출력되는 아날로그의 화소 신호를 행 단위로(열 병렬로) 액세스하여 수신하는 수직 스캔 판독을 행하고, 이 후에, 수직 열의 배열 방향인 행 방향으로 액세스하여 화소 신호(본 예에서는 디지털화된 화소 데이터)를 출력측으로 판독하는 수평 스캔 판독을 행하도록 함으로써, 화소 신호나 화소 데이터의 판독의 고속화를 도모하는 것이 바람직하다. 물론, 스캔 판독에 한하지 않으며, 판독하고자 하는 단위 화소(3)를 직접적으로 어드레스 지정함으로써, 필요한 단위 화소(3)의 정보만을 판독하는 랜덤 액세스도 가능하다.

또한, 제1 실시예의 통신?타이밍 제어기(20)에서는, 단자(5a)를 통해 입력되는 마스터 클럭(마스터 클럭) CLK0과 동일한 주파수의 클럭 CLK1, 이를 2 분주한 클럭, 또는 이를 더 분주한 저속의 클럭을 디바이스 내의 각 부, 예를 들면 수평 주사 회로(12), 수직 주사 회로(14), 컬럼 처리기(26) 등에 공급한다. 이하, 2 분주한 클럭 및 그 이하의 주파수의 클럭 전반을 모아서, 저속 클럭 CLK2라 한다.

수직 주사 회로(14)는, 화소부(10)의 행을 선택하고, 그 행에 필요한 펄스를 공급하는 것이다. 예를 들면, 수직 방향의 판독 행을 규정하는(화소부(10)의 행을 선택함) 수직 디코더(14a)와, 수직 디코더(14a)에서 규정된 판독 어드레스 상(행 방향)의 단위 화소(3)에 대한 행 제어선(15)에 펄스를 공급하여 구동하는 수직 구동 회로(14b)를 갖는다. 또한, 수직 디코더(14a)는, 신호를 판독하는 행 외에, 전자 셔터용 행 등도 선택한다.

수평 주사 회로(12)는, 저속 클럭 CLK2에 동기하여 컬럼 처리기(26)의 컬럼 AD 회로(25)를 순서대로 선택하고, 그 신호를 수평 신호선(수평 출력선)(18)으로 유도하는 것이다. 예를 들면, (컬럼 처리기(26) 내의 개개의 컬럼 AD 회로(25)를 선택하도록) 수평 방향의 판독 열을 규정하는 수평 디코더(12a)와, 수평 디코더(12a)에 의해 규정된 판독 어드레스에 따라서, 컬럼 처리기(26)의 각 신호를 수평 신호선(18)으로 유도하는 수평 구동 회로(12b)를 갖는다. 또한, 수평 신호선(18)은, 예를 들면 컬럼 AD 회로(25)가 취급하는 비트 수 n(n은 양의 정수)분, 예를 들면 10(=n) 비트이면, 그 비트 수분에 대응하여 10개 배치된다.

이러한 구성의 고체 촬상 장치(1)에서, 단위 화소(3)로부터 출력된 화소 신호는, 열마다, 수직 신호선(19)을 통해, 컬럼 처리기(26)의 컬럼 AD 회로(25)에 공급된다.

컬럼 처리기(26)의 각 컬럼 AD 회로(25)는, 1 열분의 화소의 신호를 받아서, 그 신호를 처리한다. 예를 들면, 각 컬럼 AD 회로(25)는, 아날로그 신호를, 예를 들면 저속 클럭 CLK2를 이용하여, 예를 들면 10 비트의 디지털 데이터로 변환하는 ADC(Analog Digital Converter) 회로를 갖는다.

ADC 회로의 구성에 대해서는, 상세 내용은 후술하지만, 컴퍼레이터(전압 비교기)에 램프 형상의 기준 신호(기준 전압) RAMP을 공급함과 동시에 클럭 신호에 의해 카운트(계수)를 개시하고, 수직 신호선(19)을 통해 입력된 아날로그의 화소 신호를 기준 신호 RAMP와 비교하여 펄스 신호가 얻어질 때까지 카운트함으로써 AD 변환을 행한다.

또한, 이 때, 회로 구성을 연구함으로써, AD 변환과 함께, 수직 신호선(19)을 통해 입력된 전압 모드의 화소 신호에 대하여, 수광 광량에 따라 화소 리세트 직후의 신호 레벨(노이즈 레벨)과 참된 신호 레벨 Vsig 간의 차분을 취하는 처리를 행할 수 있다. 이에 따라, 고정 패턴 노이즈(FPN; Fixed Pattern Noise )나 리세트 노이즈 등의 노이즈 신호 성분을 제거할 수 있다.

이 컬럼 AD 회로(25)로 디지털화된 화소 데이터는, 수평 주사 회로(12)로부터의 수평 선택 신호에 의해 구동되는 수평 선택 스위치(도시 생략)를 통해 수평 신호선(18)에 전달되며, 또한 출력 회로(28)에 입력된다. 또한, 10 비트는 일례로서, 10 비트 미만(예를 들면, 8 비트)나 10 비트를 초과하는 비트 수(예를 들면, 14 비트) 등, 그 밖의 비트 수로 하여도 된다.

이러한 구성에 의해, 전하 생성기로서의 수광 소자가 매트릭스 형상으로 배치된 화소부(10)로부터는, 행마다 각 열에 대하여 화소 신호가 순차적으로 출력된다. 그리고, 수광 소자가 매트릭스 형상으로 배치된 화소부(10)에 대응하는 화상, 즉, 프레임 화상이, 화소부(10) 전체의 화소 신호의 집합으로 나타나게 된다.

<기준 신호 생성기와 컬럼 AD 회로>

기준 신호 생성기(27)는, DA 변환 회로(DAC; Digital Analog Converter)(27a)를 갖고 구성되어 있으며, 통신?타이밍 제어기(20)로부터의 제어 데이터 CN4에 기초하여, 카운트 클럭 CK0에 동기하여, 계단형 톱니형 파형(램프 파형)을 생성하고, 컬럼 처리기(26)의 개개의 컬럼 AD 회로(25)에, 이 생성한 톱니형 파형을 AD 변환용 기준 전압(ADC 기준 신호)으로서 공급하도록 되어 있다. 또한, 도시를 생략하고 있지만, 노이즈 방지용 필터를 설치하면 된다.

또한, 이 계단형 톱니형 파형은, 클럭 변환기(23)로부터의 고속 클럭, 예를 들면 승산기 회로에서 생성되는 승산 클럭을 바탕으로 생성함으로써, 단자(5a)를 통해 입력되는 마스터 클럭 CLK0에 기초하여 파가 생성되는 경우보다 고속으로 변화할 수 있다.

통신?타이밍 제어기(20)로부터 기준 신호 생성기(27)의 DA 변환 회로(27a)에 공급되는 제어 데이터 CN4는, 비교 처리마다의 램프 전압이 동일한 기울기(변화율)로 되도록, 시간에 대한 디지털 데이터의 변화율을 동일하게 한다. 구체적으로는, 단위 시간마다 1씩 카운트값을 변화시키는 것이 바람직하다.

컬럼 AD 회로(25)는, 기준 신호 생성기(27)의 DA 변환 회로(27a)에서 생성되는 기준 신호 RAMP와, 행 제어선(15)(H0, H1,…)마다 단위 화소(3)로부터 수직 신호선(19)(V0, V1,…)를 경유하여 얻어지는 아날로그의 화소 신호를 비교하는 전압 비교기(컴퍼레이터)(252)와, 전압 비교기(252)가 비교 처리를 완료하기까지의 시간을 카운트하고, 그 결과를 유지하는 카운터(254)를 구비하여 구성되며, n 비트 AD 변환 기능을 갖고 있다.

통신?타이밍 제어기(20)는, 전압 비교기(252)가 화소 신호의 리세트 성분 ΔV와 신호 성분 Vsig 중 어느 하나에 대하여 비교 처리를 행하고 있는 것인지에 따라 카운터(254)에서의 카운트 처리의 모드를 전환하는 제어기의 기능을 갖는다. 카운터(254)가 다운 카운트 모드 또는 업 카운트 모드에서 동작해야하는지를 지시하기 위한 제어 신호 CN5는 통신?타이밍 제어기(20)로부터 각 컬럼 AD 회로(25)의 카운터(254)에 입력된다.

통신?타이밍 제어기(20)로부터 각 컬럼 AD 회로(25)의 카운터(254)에는, 클럭 CK0 외에, 카운터(254)가 다운 카운트 모드에서 동작하는 것인지 업 카운트 모드에서 동작하는 것인지를 지시하기 위한 전환 제어 신호 SL과, 업 카운트와 다운 카운트의 카운트 모드를 전환하였을 때에 카운트값의 연속성을 유지하기 위한 전환 제어 신호 FL이 입력되어 있다.

전압 비교기(252)의 한쪽 입력 단자 RAMP에는, 다른 전압 비교기(252)의 입력 단자 RAMP와 공통으로, 기준 신호 생성기(27)에서 생성되는 계단형 기준 신호 RAMP가 입력되며, 다른쪽 입력 단자에는, 각각 대응하는 열의 수직 신호선(19)이 접속되어, 화소부(10)로부터의 화소 신호 전압이 개개로 입력된다. 전압 비교기(252)의 출력 신호는 카운터(254)에 공급된다.

카운터(254)의 클럭 단자 CK에는, 다른 카운터(254)의 클럭 단자 CK와 공통으로, 통신?타이밍 제어기(20)로부터 카운트 클럭 CK0이 입력되어 있다.

이 카운터(254)는, 그 구성에 대해서는 도시를 생략하지만, 도 21에 도시한 래치로 구성된 데이터 스토리지 유닛(255)의 배선 형태를 동기 카운터 형식으로 변경함으로써 실현할 수 있으며, 1개의 카운트 클럭 CK0의 입력에 기초하여, 내부 카운트를 행하도록 되어 있다. 카운트 클럭 CK0도, 계단형 전압 파형과 같이, 클럭 변환기(23)로부터의 고속 클럭(예를 들면, 2배 클럭)을 바탕으로 생성함으로써, 단자(5a)를 통해 입력되는 마스터 클럭 CLK0보다 고속으로 할 수 있다.

n개의 래치의 조합에 의해 n 비트의 카운터(254)를 실현할 수 있으며, 도 21에 도시한 n개 래치의 두 줄로 구성된 데이터 스토리지 유닛(255)의 회로 규모에 대하여 절반으로 된다. 덧붙여서, 카운터(24)가 불필요하게 되기 때문에, 전체로서는, 도 21에 도시한 구성보다도 대폭 조밀하게 된다.

여기서, 제1 실시예의 카운터(254)는, 상세 내용은 후술하지만, 카운트 모드에 상관없이 공통의 업다운 카운터(U/D CNT)를 이용하여, 다운 카운트 동작과 업 카운트 동작을 전환하여(구체적으로는 교대로) 카운트 처리를 행하는 것이 가능하게 구성되어 있는 점에 특징을 갖는다.

또한, 제1 실시예의 카운터(254)는, 카운트 출력값이 카운트 클럭 CK0에 비동기로 출력되는 비동기 카운터를 사용한다. 구체적으로는, 상기 도 1～도 4에서 설명한 제1 실시예의 카운터 회로(400)를 기본 요소로 구비한 것을 사용한다.

동기 카운터의 경우, 모든 플립플롭(카운터의 기본 요소)의 동작이 카운트 클럭 CK0으로 제한되는 데 대하여, 비동기 카운터는, 그 동작 제한 주파수가 최초의 플립플롭(카운터의 기본 요소)의 제한 주파수에 의해서만 정해지기 때문에 고속 동작에 적합하다. 따라서, 보다 고주파 수 동작이 요구되는 경우에는, 카운터(254)로서는, 비동기 카운터의 사용이 바람직하다.

카운터(254)에는, 수평 주사 회로(12)로부터 제어선(12c)을 통해 제어 펄스가 입력된다. 카운터(254)는, 카운트 결과를 유지하는 래치 기능을 갖고 있으며, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 카운터 출력값을 유지한다.

이러한 구성의 컬럼 AD 회로(25)는, 앞서도 설명한 바와 같이, 수직 신호선(19)(V0, V1,…)마다 배치되며, 열 병렬 구성의 ADC 블록인 컬럼 처리기(26)가 구성된다.

개개의 컬럼 AD 회로(25)의 출력측은, 수평 신호선(18)에 접속되어 있다. 앞서도 설명한 바와 같이, 수평 신호선(18)은, 컬럼 AD 회로(25)의 비트 폭인 n 비트 신호선을 가지며, 도시하지 않은 각각의 출력선에 대응한 n개의 센스 회로를 경유하여 출력 회로(28)에 접속된다.

이러한 구성에서, 컬럼 AD 회로(25)는, 화소 신호 판독 기간에서, 카운트 동작을 행하고, 소정의 타이밍에서 카운트 결과를 출력한다. 즉, 먼저, 전압 비교기(252)에서는, 기준 신호 생성기(27)로부터의 램프 파형 전압과, 수직 신호선(19)을 통해 입력되는 화소 신호 전압을 비교하여, 양쪽 전압이 동일하게 되면, 전압 비교기(252)의 컴퍼레이터 출력이 반전(본 예에서는 H 레벨로부터 L 레벨로 천이)된다.

카운터(254)는, 기준 신호 생성기(27)로부터 발생하는 램프 파형 전압에 동기하여 다운 카운트 모드 혹은 업 카운트 모드로 카운트 동작을 개시하고 있으며, 컴퍼레이터 출력이 반전된 정보가 카운터(254)에 통지되면, 카운트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치함으로써 AD 변환을 완료한다.

이 후, 카운터(254)는, 소정의 타이밍에서 수평 주사 회로(12)로부터 제어선(12c)을 통해 입력되는 수평 선택 신호 CH(i)에 의한 시프트 동작에 기초하여, 기억?유지한 화소 데이터를, 순차적으로, 컬럼 처리기(26) 외부로 또는 화소부(10)를 갖는 칩의 외부로 출력 단자(5c)를 통해 출력한다.

또한, 본 실시예의 설명으로서는 직접 관련하지 않기 때문에 특히 도시하지 않지만, 그 밖의 각종 신호 처리 회로 등도, 고체 촬상 장치(1)의 구성 요소에 포함되는 경우가 있다.

<카운터의 구성예의 제1 예>

도 12는, 카운터(254)의 제1 구성예를 나타내는 회로 블록도이다. 이 제1 예에서는, 비동기 카운터의 기본 구성은, 상기 도 1 내지 도 4를 참조하여 설명한 제1 실시예의 카운터 회로(400)와 마찬가지이지만, 도 2에 도시한 제1 실시예의 카운터 회로(400)에서의 초단의 플립플롭(412)의 클럭 단자 CK에의 클럭 신호의 입력을, 전압 비교기(252)의 비교 결과에 기초하여 제어하는 게이트 회로를 추가하고 있는 점에 특징을 갖는다.

구체적으로는, 제1 예의 카운터(254)는, 2 입력형의 AND 게이트(472)를 구비하며, 그 출력이 초단의 플립플롭(412)의 클럭 단자에 접속되어 있다. AND 게이트(472)의 한쪽 입력 단자에는 전압 비교기(252)의 비교 결과가 입력되며, 다른쪽 입력 단자에는, 통신?타이밍 제어기(20)로부터 카운터 클럭 CK0이 입력되어 있다.

이러한 구성에 의해, 초단의 플립플롭(412)의 클럭 단자로의 입력 클럭이, 전압 비교기(252)의 출력과 카운터 클럭 CK0과의 논리곱(AND)으로 되며, 이에 따라, 전압 비교기(252)에 의한 비교 기간에 따른 카운트가 가능하게 된다.

즉, 통신?타이밍 제어기(20)는, 기준 신호 생성기(27)에 의한 기준 신호 RAMP의 생성을 기동하도록, 제어 데이터 CN4와 카운트 클럭 CK0을 기준 신호 생성기(27)에 공급한다. 기준 신호 생성기(27)는, 제어 데이터 CN4에 따른 초기값으로부터 카운트 클럭 CK0에 동기하여 카운트 동작을 개시하고, 클럭마다 결정된 단계에서 전압을 저하시킴으로써 계단형 램프 파형을 생성하며, 이것을 기준 신호 RAMP로 하여 전압 비교기(252)에 공급한다.

전압 비교기(252)는, 램프파 형상의 기준 신호 RAMP와, 단위 화소(3)로부터의 화소 신호에서의 기준 성분이나 신호 성분의 각 전압이 일치하는 점을 찾고, 일치하였을 때, 비교 출력을 로우 레벨로 한다.

카운터(254)에는, 기준 신호 생성기(27)에 공급되는 카운터 클럭 CK0이 공통으로 공급된다. AND 게이트(262)는, 이 카운터 클럭 CK0을, 전압 비교기(252)로부터 공급된 비교 출력에 의해 게이트한다.

이와 같이 함으로써, 비교에 사용된 기준 신호 RAMP가, 화소 신호에서의 기준 성분이나 신호 성분에 따른 전압보다 작아지면, 비동기형 카운터 회로(400)의 초단의 플립플롭(412)에 공급되는 카운트 클럭이 정지되기 때문에, 이 이상의 카운트 동작이 행해지지 않는다. 따라서, 최종적으로 각 플립플롭(410)에 기입된 값이, 화소 신호에서의 기준 성분이나 신호 성분에 따른 전압을 디지털값으로 변환한 것으로 된다.

즉, 카운터(254)는, 전압 비교기(252)에서의 비교 처리에서 이용하는 램프파 형상의 기준 신호 RAMP의 생성 시점에서부터, 화소 신호에서의 기준 성분이나 신호 성분에 대응하는 신호와 기준 신호 RAMP가 일치한 시점까지를 카운트 클럭 CK0으로 카운팅함으로써, 기준 성분이나 신호 성분의 크기에 대응한 디지털 데이터를 얻을 수 있다.

<카운터의 구성예의 제2 예>

도 13a는 카운터(254)의 제2 구성예를 나타내는 회로 블록도이고, 도 13b는 그 동작을 설명하는 타이밍차트이다. 이 제2 예에서는, 비동기 카운터의 기본 구성은, 제1 예와 마찬가지로, 도 2에 도시한 제1 실시예의 카운터 회로(400)와 마찬가지이지만, 초단의 플립플롭(412)의 클럭 단자 CK로의 클럭 신호의 입력을 제어하는 AND 게이트(472)의 전단에, 포지티브 엣지형 D 플립플롭(474)과 지연 회로(476)를 추가하고 있다.

지연 회로(476)로서는, 도 13b에 도시한 바와 같이 통신?타이밍 제어기(20)로부터 카운터 클럭 CK0을 소정 기간(예를 들면, 1 클럭 사이클)만큼 지연시킬 수 있는 것이면 되어서, 게이트 지연을 이용하는 등, 공지의 여러가지 회로 구성을 채용할 수 있다.

D형 플립플롭(474)의 D입력 단자에는 전압 비교기(252)의 비교 결과가 입력되며, 클럭 단자 CK에는 통신?타이밍 제어기(20)로부터 카운터 클럭 CK0이 입력되고, 비반전 출력 Q가 AND 게이트(472)의 한쪽 입력 단자에 입력되어 있다. 이것에 의해, 도 13b에 도시한 바와 같이, D형 플립플롭(474)의 출력은, 비교기 출력이 카운터 클럭 CK0의 상승 엣지에 동기하여 출력된다.

또한, 통신?타이밍 제어기(20)로부터 카운터 클럭 CK0이 지연 회로(476)를 통해 AND 게이트(472)의 다른쪽 입력 단자에 입력되어 있다. 그리고, AND 게이트(472)의 출력이, 초단의 플립플롭(412)의 클럭 단자에 접속되어 있다.

제1 예의 구성에서는, 클럭 신호의 초단의 플립플롭(412)의 클럭 단자 CK에의 입력을 제어하는 기능 요소로서, AND 게이트(472)를 이용하고 있었지만, 이러한 단순한 논리곱(AND)을 이용하는 경우, 타이밍의 어긋남 등에 의한 글리치나 그 밖의 노이즈 등의 영향이 발생할 가능성이 있다.

이에 대하여, 제2 예의 구성과 같이, 비교기 출력을 카운터 클럭 CK0의 엣지(본 예에서는 상승하여 엣지)에 의해 동기시킨 후에 논리곱(AND)을 취함으로써, 전압 비교기(252)의 비교 결과를 카운터 클럭 CK0에 동기하여 초단의 플립플롭(412)의 클럭 단자에 의해 수신할 수 있어, 글리치 등의 영향의 위험이 적어져서, 보다 바람직하다.

또한, 도 12 및 도 13에 도시한 카운터(254)에서는, 비동기 카운터의 기본 구성으로서, 도 2에 도시한 제1 실시예의 카운터 회로(400)를 이용하고 있었지만, 제2나 제3 실시예의 카운터 회로(400, 500)를 이용하여도, 마찬가지의 사고 방식으로, 용이하게 마찬가지의 비동기 업다운 카운터를 구성할 수 있다.

<고체 촬상 장치의 동작의 제1 실시예>

도 14는, 도 11에 도시한 제1 실시예의 고체 촬상 장치(1)의 컬럼 AD 회로(25)에서의 동작을 설명하기 위한 타이밍차트이다. 화소부(10)의 각 단위 화소(3)에서 감지된 아날로그의 화소 신호를 디지털 신호로 변환하는 구조로서는, 예를 들면, 소정의 기울기로 하강하는 램프파 형상의 기준 신호 RAMP와 단위 화소(3)로부터의 화소 신호에서의 기준 성분이나 신호 성분의 각 전압이 일치하는 점을 찾고, 이 비교 처리에서 이용하는 기준 신호 RAMP의 생성 시점으로부터, 화소 신호에서의 기준 성분이나 신호 성분에 대응하는 신호가 기준 신호와 일치한 시점까지를 카운트 클럭에 의해 카운트함으로써, 기준 성분이나 신호 성분의 각 크기에 대응한 카운트값을 얻는 방법을 채용한다.

여기서, 수직 신호선(19)으로부터 출력되는 화소 신호는, 시간 계열로서, 기준 성분으로서의 화소 신호의 잡음을 포함하는 리세트 성분 ΔV 후에 신호 성분 Vsig가 나타나는 것이다. 제1 반복 처리를 기준 성분(리세트 성분 ΔV)에 대하여 행하는 경우, 제2 반복 처리는 기준 성분(리세트 성분 ΔV)에 신호 성분 Vsig를 더한 신호에 대한 처리로 된다. 이하 구체적으로 설명한다.

제1 판독을 위해, 먼저 통신?타이밍 제어기(20)는, 카운터(254)의 카운트값을 초기값 "0"으로 리세트시킴과 함께, 전환 제어 신호 SL을 로우 레벨로 하여 카운터(254)를 다운 카운트 모드로 설정한다. 그리고, 임의의 행 Hx의 단위 화소(3)로부터 수직 신호선(19)(V0, V1,…)으로의 제1 판독이 안정된 후, 통신?타이밍 제어기(20)는, 기준 신호 생성기(27)에 기준 신호 RAMP 생성용 제어 데이터 CN4를 공급한다.

이 제어 데이터 CN4에 응답하여, 기준 신호 생성기(27)는, 전압 비교기(252)의 한쪽 입력 단자 RAMP로의 비교 전압으로서, 전체로서 톱니 형상(RAMP 형상)으로 시간 변화시킨 계단형 파형(RAMP 파형)을 입력한다. 전압 비교기(252)는, 이 RAMP 파형의 비교 전압과 화소부(10)로부터 공급되는 임의의 수직 신호선(19)(Vx)의 화소 신호 전압을 비교한다.

전압 비교기(252)의 입력 단자 RAMP로의 기준 신호 RAMP의 입력과 동시에, 전압 비교기(252)에서의 비교 시간을, 행마다 배치된 카운터(254)에 의해 계측하기 위해, 기준 신호 생성기(27)로부터 발생하는 램프 파형 전압에 동기하여 (t10), 카운터(254)의 클럭 단자에 통신?타이밍 제어기(20)로부터 카운트 클럭 CK0을 입력하고, 제1 카운트 동작으로서, 초기값 "0"으로부터 다운 카운트를 개시한다. 즉, 마이너스의 방향으로 카운트 처리를 개시한다.

전압 비교기(252)는, 기준 신호 생성기(27)로부터의 램프 형상의 기준 신호 RAMP와 수직 신호선(19)을 통해 입력되는 화소 신호 전압 Vx를 비교하여, 양쪽 전압이 동일하게 되었을 때에, 컴퍼레이터 출력을 H 레벨로부터 L 레벨로 반전시킨다(t12). 즉, 리세트 성분 Vrst에 따른 전압 신호와 기준 신호 RAMP를 비교하여, 리세트 성분 Vrst의 크기에 대응한 시간 경과 후에 액티브 로우(L)의 펄스 신호를 생성하고, 카운터(254)에 공급한다.

이 펄스 신호에 응답하여, 카운터(254)는, 컴퍼레이터 출력의 반전과 거의 동시에 카운트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치함으로써 AD 변환을 완료한다(t12). 즉, 전압 비교기(252)에 공급하는 램프 형상의 기준 신호 RAMP의 생성과 동시에 다운 카운트를 개시하고, 비교 처리에 의해 액티브 로우(L)의 펄스 신호가 얻어질 때까지 클럭 CK0으로 카운트함으로써, 리세트 성분 Vrst의 크기에 대응한 카운트값을 얻는다.

통신?타이밍 제어기(20)는, 소정의 다운 카운트 기간을 경과하면(t14), 전압 비교기(252)로의 제어 데이터의 공급과, 카운터(254)로의 카운트 클럭 CK0의 공급을 정지한다. 이에 따라, 전압 비교기(252)는, 램프 형상의 기준 신호 RAMP의 생성을 정지한다.

이 제1 판독 시에는, 화소 신호 전압 Vx에서의 리세트 레벨 Vrst 을 전압 비교기(252)에 의해 검지하여 카운트 동작을 행하고 있기 때문에, 단위 화소(3)의 리세트 성분 ΔV를 판독하고 있게 된다.

이 리세트 성분 ΔV 내에는, 단위 화소(3)마다 변동되는 잡음이 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작으며, 또한 리세트 레벨 Vrst는 전 화소에 대하여 대략 동일하기 때문에, 임의의 수직 신호선(19)의 화소 신호 전압 Vx에서의 리세트 성분 ΔV의 출력값은 실질적으로 알려져 있다.

따라서, 제1 리세트 성분 ΔV의 판독 시에는, RAMP 전압을 조정함으로써, 다운 카운트 기간(t10～t14; 비교 기간)을 짧게 하는 것이 가능하다. 본 실시예에서는, 리세트 성분 ΔV에 대한 비교 처리의 최장 기간을, 7 비트분의 카운트 기간(128 클럭)으로 하고, 리세트 성분 ΔV의 비교를 행하고 있다.

계속해서, 제2 판독 시에는, 리세트 성분 ΔV 외에, 단위 화소(3)마다의 입사광량에 따른 신호 성분 Vsig를 판독하고, 제1 판독과 마찬가지의 동작을 행한다. 즉, 먼저 통신?타이밍 제어기(20)는, 전환 제어 신호 SL을 하이 레벨로 하여 카운터(254)를 업 카운트 모드로 설정한다(t16).

여기서, 앞서도 설명한 바와 같이, 다운 카운트 모드로부터 업 카운트 모드로 전환하였을 때에는, 카운트값이 파괴되어서, 카운트값의 연속성을 유지할 수 없으며, 카운트 모드의 전환 전후에 카운트값을 보유한 채로 연속하여 다운/업의 카운트를 행할 수 없다.

따라서, 업 카운트 모드에서의 비교 처리나 카운트 동작을 개시하기 위한 카운트 클럭 CK0의 공급에 앞서, 전환 제어 신호 FL로서, 액티브 H의 원샷 펄스를 카운터(254)에 공급한다(t17～t18). 이에 따라, 비동기 카운터인 카운터(254)를 구성하는 플립플롭(410)의 클럭 단자를 일단 강제적으로 하이 레벨로 하고 나서 모드 전환 후의 상태로 복귀한다. 이 결과, 앞서서도 설명한 바와 같이, 다운 카운트로부터 업 카운트로의 전환 시에 변화된 카운트값이 원래의 카운트값으로 되돌아간다.

그리고, 임의의 행 Hx의 단위 화소(3)로부터 수직 신호선(19)(V0, V1,…)으로의 제2 판독이 안정된 후, 통신?타이밍 제어기(20)는, 기준 신호 생성기(27)를 향해, 기준 신호 RAMP 생성용 제어 데이터 CN4를 클럭 CK0과 함께 공급한다.

이 제어 데이터 CN4에 응답하여, 기준 신호 생성기(27)는, 전압 비교기(252)의 한쪽 입력 단자 RAMP로의 비교 전압으로서, 전체로서 톱니 형상(RAMP 형상)으로 시간 변화시킨 계단형 파형(RAMP 파형)을 입력한다. 전압 비교기(252)는, 이 RAMP 파형의 비교 전압(기준 신호 RAMP)과 화소부(10)로부터 공급되는 임의의 수직 신호선(19)(Vx)의 화소 신호 전압을 비교한다.

전압 비교기(252)의 입력 단자 RAMP로의 기준 신호 RAMP의 입력과 동시에, 전압 비교기(252)에서의 비교 시간을, 행마다 배치된 카운터(254)에 의해 계측하기 위해, 기준 신호 생성기(27)로부터 발생하는 램프 파형 전압에 동기하여 (t20), 카운터(254)의 클럭 단자에 통신?타이밍 제어기(20)로부터 카운트 클럭 CK0을 입력하고, 제2 카운트 동작으로서, 제1 판독 시에 취득된 단위 화소(3)의 리세트 성분 ΔV에 대응하는 카운트값부터, 제1 카운트 동작과는 반대로 업 카운트를 개시한다. 즉, 플러스의 방향으로 카운트 처리를 개시한다.

전압 비교기(252)는, 기준 신호 생성기(27)로부터의 램프 형상의 기준 신호 RAMP와 수직 신호선(19)을 통해 입력되는 화소 신호 전압 Vx를 비교하여, 양쪽 전압이 동일하게 되었을 때에, 컴퍼레이터 출력을 H 레벨로부터 L 레벨로 반전시킨다(t22). 즉, 신호 성분 Vsig에 따른 전압 신호와 기준 신호 RAMP를 비교하여, 신호 성분 Vsig의 크기에 대응한 시간 경과 후에 액티브 로우(L)의 펄스 신호를 생성하고, 카운터(254)에 공급한다.

전압 비교기(252)의 출력의 반전과 거의 동시에, 카운터(254)는, 카운트 동작을 정지하고, 그 시점의 카운트값을 화소 데이터로서 래치(보유?기억)함으로써 AD 변환을 완료한다(t22). 즉, 전압 비교기(252)에 공급하는 램프 형상의 기준 신호 RAMP의 생성과 동시에 다운 카운트를 개시하고, 비교 처리에 의해 액티브 로우(L)의 펄스 신호가 얻어질 때까지 클럭 CK0에 기초하여 카운트함으로써, 신호 성분 Vsig의 크기에 대응한 카운트값을 얻는다.

통신?타이밍 제어기(20)는, 소정의 다운 카운트 기간을 경과하면(t24), 전압 비교기(252)로의 제어 데이터의 공급과, 카운터(254)로의 카운트 클럭 CK0의 공급을 정지한다. 이것에 의해, 전압 비교기(252)는, 램프 형상의 기준 신호 RAMP의 생성을 정지한다.

이 제2 판독 시에는, 화소 신호 전압 Vx에서의 신호 성분 Vsig를 전압 비교기(252)에 의해 검지하여 카운트 동작을 행하고 있기 때문에, 단위 화소(3)의 신호 성분 Vsig를 판독하고 있게 된다.

여기서, 본 실시예에서는, 카운터(254)에서의 카운트 동작을, 제1 판독 시에는 다운 카운트, 제2 판독 시에는 업 카운트로 하고 있기 때문에, 카운터(254) 내에서 자동적으로, 수학식 1로 나타내는 감산이 행해지며, 이 감산 결과에 따른 카운트값이 카운터(254)에 보유된다.

[수학식 1]

(제2 비교 기간에서의 카운트 값)-(제1 비교 기간에서의 카운트 값)

여기서, 수학식 1은, 수학식 2와 같이 변형할 수 있으며, 결과적으로는, 카운터(254)에 보유되는 카운트값은 신호 성분 Vsig에 따른 것으로 된다.

[수학식 2]

(제2 비교 기간)-(제1 비교 기간)

=(신호 성분 Vsig + 리세트 성분 ΔV + 컬럼 AD회로(25)의 오프셋 성분)

-(리세트 성분 ΔV + 컬럼 AD 회로(25)의 오프셋 성분)

=(신호 성분 Vsig)

즉, 전술된 바와 같이 하여, 제1 판독 시에서의 다운 카운트와 제2 판독 시에서의 업 카운트라고 한, 2회의 판독과 카운트 처리에 의한 카운터(254) 내에서의 감산 처리에 의해, 단위 화소(3)마다의 변동을 포함한 리세트 성분 ΔV와 컬럼 AD 회로(25)마다의 오프셋 성분을 제거할 수 있어서, 단위 화소(3)마다의 입사광량에 따른 신호 성분 Vsig 만을 간이한 구성으로 취출할 수 있다. 이 때, 리세트 잡음도 제거할 수 있는 이점이 있다.

따라서, 본 실시예의 컬럼 AD 회로(25)는, 아날로그의 화소 신호를 디지털의 화소 데이터로 변환하는 디지털 변환기로서뿐만 아니라, CDS(Correlated Double Sampling) 처리부로서도 동작하게 된다.

또한, 수학식 2에서 얻어지는 카운트값이 나타내는 화소 데이터는 플러스의 신호 전압을 나타내기 때문에, 보수 연산 등이 불필요해져서, 기존의 시스템과의 호환성이 높다.

여기서, 제2 판독 시에는, 입사광량에 따른 신호 성분 Vsig를 판독하기 때문에, 광량의 대소를 넓은 범위에서 판정하므로, 업 카운트 기간(t20～t24; 비교 기간)을 넓게 취하고, 전압 비교기(252)에 공급하는 램프 전압을 크게 변화시킬 필요가 있다.

따라서, 본 실시예에서는, 신호 성분 Vsig에 대한 비교 처리의 최장 기간을, 10 비트분의 카운트 기간(1024 클럭)으로 하여, 신호 성분 Vsig의 비교를 행하고 있다. 즉, 리세트 성분 ΔV(기준 성분)에 대한 비교 처리의 최장 기간을, 신호 성분 Vsig에 대한 비교 처리의 최장 기간보다도 짧게 한다. 리세트 성분 ΔV(기준 성분)와 신호 성분 Vsig의 양쪽 비교 처리의 최장 기간 즉 AD 변환 기간의 최대값을 동일하게 하는 것은 아니며, 리세트 성분 ΔV(기준 성분)에 대한 비교 처리의 최장 기간을 신호 성분 Vsig에 대한 비교 처리의 최장 기간보다도 짧게 함으로써, 2회에 걸치는 전체 AD 변환 기간이 짧아지도록 고안한다.

이 경우, 제1 및 제2 비교 비트 수가 상이하지만, 통신?타이밍 제어기(20)로부터 제어 데이터를 기준 신호 생성기(27)에 공급하고, 이 제어 데이터에 기초하여 기준 신호 생성기(27)로써 램프 전압을 생성하도록 함으로써, 램프 전압의 기울기, 즉 기준 신호 RAMP의 변화율을 1회째와 2회째에서 동일하게 한다. 디지털 제어로 램프 전압을 생성하기 때문에, 램프 전압의 기울기를 1회째와 2회째에서 동일하게 하는 것이 용이하다. 이에 따라, AD 변환의 정밀도를 동일하게 할 수 있기 때문에, 업다운 카운터에 의한 수학식 1로 나타낸 감산 결과가 정확하게 얻어진다.

제2 카운트 처리가 완료된 후의 소정의 타이밍에서(t28), 통신?타이밍 제어기(20)는 수평 주사 회로(12)에 대하여 화소 데이터의 판독을 지시한다. 이 지시에 응답하여, 수평 주사 회로(12)는, 제어선(12c)을 통해 카운터(254)에 공급하는 수평 선택 신호 CH(i)를 순차적으로 시프트시킨다.

이렇게 함으로써, 카운터(254)에 기억?유지한 수학식 2로 나타내는 카운트값, 즉 n 비트의 디지털 데이터로 표시된 화소 데이터가, n개의 수평 신호선(18)을 통해, 순차적으로, 컬럼 처리기(26) 외부로 또는 화소부(10)를 갖는 칩 외부로 출력 단자(5c)를 통해 출력되며, 그 후, 순차적으로 행마다 마찬가지의 동작이 반복됨으로써, 2차원 화상을 나타내는 영상 데이터 D1이 얻어진다.

이상 설명한 바와 같이, 제1 실시예의 고체 촬상 장치에 따르면, 비동기형 업다운 카운터를 이용하면서, 그 처리 모드를 전환하여 2회에 걸쳐 카운트 처리를 행하도록 하였다. 또한, 매트릭스 형상으로 단위 화소(3)가 배열된 구성에서, 컬럼 AD 회로(25)를 각 열마다 설치한 열 병렬 컬럼 AD 회로로 구성하였다.

비동기 카운터를 이용함으로써, 그 동작 제한 주파수가 최초의 플립플롭의 제한 주파수에 의해서만 정해지기 때문에 고속 동작이 가능하게 된다. 2회에 걸쳐 AD 변환을 행함으로써 기준 성분과 신호 성분 간의 차 신호 성분을 디지털 데이터로 변환하는 경우에도, 전체 AD 변환 처리를 고속으로 동작시킬 수 있어서 AD 변환 기간을 짧게 할 수 있다.

또한, 기준 성분(리세트 성분)과 신호 성분의 감산 처리가 제2 카운트 결과 각 열마다 직접적으로 취득할 수 있어서, 기준 성분과 신호 성분의 각각의 카운트 결과를 보유하는 메모리를 카운터가 구비하는 래치 기능에 의해 실현할 수 있에서, AD 변환된 데이터를 보유하는 전용 메모리를 카운터와는 별도로 준비할 필요가 없다.

또한, 기준 성분과 신호 성분 간의 차를 취하기 위한 특별한 감산기가 불필요하게 된다. 따라서, 종래 구성보다도, 회로 규모나 회로 면적을 적게 할 수 있으며, 덧붙여서, 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

또한, 비교기와 카운터에서 컬럼 AD 회로(AD 변환기)를 구성하였기 때문에, 비트 수에 상관없이 카운터를 동작시키는 하나의 카운트 클럭과 카운트 모드를 전환하는 제어선에 의해 카운트 처리를 제어할 수 있어서, 종래 구성으로 필요로 하고 있었던 카운터의 카운트값을 메모리까지 유도하는 신호선이 불필요해져서, 잡음의 증가나 소비 전력의 증대를 해소할 수 있다.

즉, AD 변환 장치를 동일 칩 상에 탑재한 고체 촬상 장치(1)에서, 전압 비교기(252)와 카운터(254)를 쌍으로 하여 AD 변환기로서의 컬럼 AD 회로(25)를 구성함과 함께, 카운터(254)의 동작으로서 다운 카운트와 업 카운트를 조합하여 사용하면서, 처리 대상 신호의 기본 성분(본 실시예에서는 리세트 성분)과 신호 성분 간의 차를 디지털 데이터로 변환함으로써, 회로 규모나 회로 면적이나 소비 전력, 혹은 다른 기능부와 간의 인터페이스용 배선의 수나, 이 배선에 의한 노이즈나 소비 전류 등의 문제를 해소할 수 있다.

<고체 촬상 장치의 구성의 제2 실시예>

도 15는, 본 발명의 제2 실시예에 따른 CMOS 고체 촬상 장치(CMOS 이미지 센서)의 개략적 구성도이다. 이 제2 실시예의 고체 촬상 장치(1)는, 제1 실시예의 고체 촬상 장치(1)에 대하여, 컬럼 AD 회로(25)의 구성을 변형하고 있다.

즉, 제2 실시예에서의 컬럼 AD 회로(25)는, 카운터(254)의 후단에, 이 카운터(254)의 보유한 카운트 결과를 유지하는 n 비트의 메모리로서의 데이터 스토리지 유닛(256)과, 카운터(254)와 데이터 스토리지 유닛(256) 사이에 배치된 스위치(258)를 구비하고 있다.

스위치(258)에는, 다른 수직 열의 스위치(258)와 공통으로, 통신?타이밍 제어기(20)로부터, 소정의 타이밍에서, 제어 펄스로서의 메모리 전송 지시 펄스 CN8이 공급된다. 스위치(258)는, 메모리 전송 지시 펄스 CN8이 공급되면, 대응하는 카운터(254)의 카운트값을 데이터 스토리지 유닛(256)에 전송한다. 데이터 스토리지 유닛(256)은 전송된 카운트값을 보유?기억한다.

또한, 카운터(254)의 카운트값을 소정의 타이밍에서 데이터 스토리지 유닛(256)에 유지시키는 구조는, 양자간에 스위치(258)를 배치하는 구성에 한하지 않으며, 예를 들면, 카운터(254)와 데이터 스토리지 유닛(256)을 직접적으로 접속하면서, 카운터(254)의 출력 인에이블을 메모리 전송 지시 펄스 CN8에 의해 제어함으로써 실현할 수도 있으며, 데이터 스토리지 유닛(256)의 데이터 취득 타이밍을 정하는 래치 클럭으로서 메모리 전송 지시 펄스 CN8을 이용하는 것이라도 실현할 수 있다.

데이터 스토리지 유닛(256)에는, 수평 주사 회로(12)로부터 제어선(12c)을 통해 제어 펄스가 입력된다. 데이터 스토리지 유닛(256)은, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 카운터(254)로부터 수신한 카운트값을 보유한다.

수평 주사 회로(12)는, 컬럼 처리기(26)의 각 전압 비교기(252)와 카운터(254)가, 각각이 담당하는 처리를 행하는 것과 병행하여, 각 데이터 스토리지 유닛(256)이 유지하고 있었던 카운트값을 판독하는 판독 주사부의 기능을 갖는다.

이러한 제2 실시예의 구성에 따르면, 카운터(254)가 보유한 카운트 결과를, 데이터 스토리지 유닛(256)에 전송할 수 있기 때문에, 카운터(254)의 카운트 동작 즉 AD 변환 처리와, 카운트 결과의 수평 신호선(18)에의 판독 동작을 독립적으로 제어 가능하므로, AD 변환 처리와 외부로의 신호의 판독 동작을 병행하여 행하는 파이프라인 동작을 실현할 수 있다.

<고체 촬상 장치의 동작의 제2 실시예>

도 16은, 도 15에 도시한 제2 실시예의 고체 촬상 장치(1)의 컬럼 AD 회로(25)에서의 동작을 설명하기 위한 타이밍차트이다. 컬럼 AD 회로(25)에서의 AD 변환 처리는, 제1 실시예와 마찬가지이다. 여기서는 그 상세한 설명을 생략한다.

제2 실시예에서는, 제1 실시예의 구성에, 데이터 스토리지 유닛(256)을 추가한 것이며, AD 변환 처리를 비롯하는 기본적인 동작은 제1 실시예와 마찬가지인데, 카운터(254)의 동작 전(t30)에, 통신?타이밍 제어기(20)로부터의 메모리 전송 지시 펄스 CN8에 기초하여, 전 행 Hx-1의 카운트 결과를 데이터 스토리지 유닛(256)에 전송한다.

제1 실시예에서는, 제2 판독 처리, 즉 AD 변환 처리가 완료된 후가 아니면 화소 데이터를 컬럼 처리기(26)의 외부로 출력할 수 없기 때문에, 판독 처리에 제한이 있는 것에 비해, 제2 실시예의 구성에서는, 제1 판독 처리(AD 변환 처리)에 앞서서 전회의 감산 처리 결과를 나타내는 카운트값을 데이터 스토리지 유닛(256)에 전송하고 있기 때문에, 판독 처리에 제한이 없다.

이렇게 함으로써, 데이터 스토리지 유닛(256)으로부터 수평 신호선(18) 및 출력 회로(28)를 거친 외부로의 신호 출력 동작과, 현행 Hx의 판독 및 카운터(254)의 카운트 동작을 병행하여 행할 수 있어서, 보다 효율이 좋은 신호 출력이 가능하게 된다.

이상, 본 발명을 실시예를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시예에 기재된 범위에는 한정되지 않는다. 발명의 요지를 일탈하지 않는 범위 내에서 상기 실시예에 다양한 변경 또는 개량을 가할 수 있으며, 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함된다.

또한, 상기의 실시예는, 청구항에 따른 발명을 한정하는 것은 아니며, 또한 실시예 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단에 필수라고는 한하지 않는다. 전술한 실시예에는 여러가지 단계의 발명이 포함되어 있으며, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 여러가지 발명을 추출할 수 있다. 실시예에 도시되는 전 구성 요건으로부터 몇가지의 구성 요건이 삭제되더라도, 효과가 얻어지는 뿐에서, 이 몇가지의 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.

예를 들면, 상기 실시예에서는, 카운트 모드 전환 시에 변화한 카운트값을 원래의 카운트값으로 복귀하는 구조로서, 카운터의 기본 요소인 플립플롭(래치)의 클럭 단자를 일단 강제적으로 하이 레벨(네거티브 엣지형일 때) 혹은 로우 레벨(포지티브 엣지형일 때)로 하고 나서 모드 전환 후의 상태로 복귀하도록 하고 있었지만, 카운트 모드 전환 시에 변화한 카운트값을 원래의 카운트값으로 복귀하는 구조는, 반드시 이러한 것에 한정되지 않는다.

예를 들면, 도 17은, 카운트 모드의 전환 시에 파괴된 카운트값을 원래로 복귀하는 구조의 다른 구성예를 도시하는 도면이다. 먼저, 비동기 카운터의 기본 구성으로서, 공지의 기술을 이용하여 임의의 초기값을 로드할 수 있는 구성의 카운터 회로(600)로 한다.

예를 들면, 카운터 회로(600)는, 내부에 도시하지 않은 플립플롭(래치)을 갖는 플립플롭군(610)과, 래치(620)로 구성된 것으로 한다. 도면에서는, 4 비트에 대응하는 사례로 나타낸다.

비동기 카운터인 카운터 회로(600)를 구성하는 플립플롭(래치)군(610)의 각 반전 출력 NQn을, 플립플롭군(610)을 구성하는 도시하지 않은 자신의 플립플롭의 D 단자(D0～D3)에 입력한다. 또한, 비동기 카운터를 구성하는 플립플롭군(610)의 각 비반전 출력 Qn을 래치(620)(도면에서는 4단 구성)의 D 단자(D0～D3)에 입력한다. 래치(620)의 각 비반전 출력을 플립플롭군(610)의 대응하는 데이터 설정 단자 Din0～Din3에 입력한다.

비동기 카운터를 구성하는 플립플롭(래치)군(610)의 각 비반전 출력 Qn을 래치(620)(도면에서는 4개의 래치로 구성)에 의해 해당의 클럭 CKx에서 래치함으로써 1 클럭 전의 상태를 유지해둔다. 여기서 해당의 클럭 CKx란, 플립플롭군(610)을 구성하는 도시하지 않은 개개의 플립플롭(래치)의 클럭 단자에 입력되는 클럭을 의미한다. 카운트 모드에 의해, 전단의 플립플롭의 비반전 출력/반전 출력 중 어느 하나로 된다.

카운트 모드를 전환 제어 신호 SL에 의해 전환한 후, 전환 제어 신호 FL을 플립플롭군(610)의 로드 단자 LD에 입력함으로써, 래치(620)에 보유해둔 데이터를 플립플롭군(610)에 기입하는, 즉 초기값 설정을 한다. 이렇게 함으로써, 카운트 모드를 전환하였을 때에 변화된 카운트값의 직전의 카운트값이 플립플롭군(610)에 설정된다. 즉, 카운트값이 변화되기 전의 상태인, 카운트 모드를 전환하는 직전의 카운트값으로 되돌아간다. 이에 따라, 카운트 모드 전환 전의 카운트값을 유지할 수 있기 때문에, 모드 전환 후에, 카운트값의 연속성을 유지한 상태에서, 계속해서 카운트를 행할 수 있다.

이렇게 함으로써, 기준 성분과 신호 성분의 감산 처리를 직접 할 수 있게 되어서, 기준 성분과 신호 성분 간의 차를 취하기 위한 특별한 가산 회로가 불필요하게 된다. 또한, 감산기로의 데이터 전송이 불필요해져서, 그 때문의 잡음의 증가나 전류 혹은 소비 전력의 증대를 해소할 수 있다.

또한, 상기 실시예에서는, 카운터의 기본 요소로서, 엣지 트리거 타입의 플립플롭을 이용하고 있었지만, 레벨 트리거 타입의 플립플롭을 이용하여도 된다.

또한, 상기 실시예에서는, 전압 비교기(252)와 카운터(254)로 이루어지는 컬럼 AD 회로(25)를 각 열마다 설치하고 각 열마다 디지털 데이터화하는 구성으로 하고 있었지만, 이것에 한하지 않으며, 각 열에 대한 전환 회로를 설치함으로써, 복수의 각 열에 대하여 1개의 컬럼 AD 회로(25)를 배치하도록 하여도 된다.

또한, 상기 실시예에서는, 화소부(10)의 판독 측에 위치하는 컬럼 영역에 AD 변환부를 설치하고 있었지만, 그 밖의 부분에 설치할 수도 있다. 예를 들면, 수평 신호선(18)까지 아날로그로 화소 신호를 출력하고, 그 후에 AD 변환을 행하여 출력 회로(28)에 전달하는 구성으로 하여도 된다.

이 경우에서도, AD 변환용 기준 신호와 기준 성분과 신호 성분을 포함하여 표시되는 처리 대상 신호를 비교하고, 이 비교 처리와 병행하여, 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽 모드에서 카운트 처리를 행하고, 비교 처리가 완료된 시점의 카운트값을 보유할 때, 기준 성분과 신호 성분 중 어느 것에 대하여 비교 처리를 행하고 있는 것인지에 따라 카운트 처리의 모드를 전환함으로써, 기준 성분과 신호 성분 간의 차를 나타내는 디지털 데이터를, 다운 카운트 모드 및 업 카운트 모드의 2개의 모드에서 카운트 처리한 결과적으로 얻을 수 있다.

이 결과, 기준 성분과 신호 성분의 각각의 카운트 결과를 보유하는 메모리를 카운터가 구비하는 래치 기능에 의해 실현할 수 있어서, AD 변환된 데이터를 보유하는 전용 메모리를 카운터와는 별도로 준비할 필요가 없다. 모든 열에 대하여 1개의 AD 변환부를 설치하면 되며, 고속의 변환 처리가 필요하게는 되지만 회로 규모는 상기 실시예보다도 적어진다.

또한, 상기 실시예에서는, 화소 신호가, 시간 계열로서, 동일 화소에 대하여, 리세트 성분 ΔV(기준 성분) 후에 신호 성분 Vsig가 나타나며, 후단의 처리기가 플러스 극성(신호 레벨이 클수록 플러스의 값이 큼)의 신호에 대하여 처리하는 것에 대응하여, 제1 반복 처리로서, 리세트 성분 ΔV(기준 성분)에 대하여 비교 처리와 다운 카운트 처리를 행하며, 제2 반복 처리로서, 신호 성분 Vsig에 대하여 비교 처리와 업 카운트 처리를 행하도록 하였지만, 기준 성분과 신호 성분이 나타나는 시간 계열에 상관없이, 대상 신호 성분과 카운트 모드와의 조합이나 처리순은 임의이다. 처리 수순에 따라서는, 제2 반복 처리로 얻어지는 디지털 데이터가 마이너스의 값이 되는 경우도 있지만, 그 경우에는, 보정 연산을 하는 등의 대처를 하면 된다.

물론, 화소부(10)의 디바이스 아키텍처로서, 신호 성분 Vsig 후에 리세트 성분 ΔV(기준 성분)를 판독해야만 하며, 후단의 처리기가 플러스 극성의 신호에 대하여 처리하는 것인 경우에는, 제1 반복 처리로1서, 신호 성분 Vsig에 대하여 비교 처리와 다운 카운트 처리를 행하고, 제2 반복 처리로서, 리세트 성분 ΔV(기준 성분)에 대하여 비교 처리와 업 카운트 처리를 행하는 것이 효율적이다.

또한, 상기 실시예에서는, NMOS로 구성되어 있는 단위 화소로 구성된 센서를 일례로 설명하였지만, 이것에 한하지 않으며, PMOS로 이루어지는 화소인 경우에 대해서도, 전위 관계를 반전(전위의 플러스/마이너스를 반대로 함)하여 고려함으로써, 상기 실시예에서 설명한 바와 마찬가지의 작용?효과를 얻을 수 있다.

또한, 상기 실시예에서는, 어드레스 제어에 의해 개개의 단위 화소로부터의 신호를 임의 선택하여 판독 가능한 고체 촬상 장치의 일례로서, 광을 수광함으로써 신호 전하를 생성하는 화소부를 구비한 CMOS 센서를 예로 나타내었지만, 신호 전하의 생성은, 광에 한하지 않으며, 예를 들면 적외선, 자외선, 혹은 X 선 등의 일반적인 전자기파에 적용 가능하고, 이 전자기파를 받아서 그 양에 따른 아날로그 신호를 출력하는 소자가 다수 배열된 단위 구성 요소를 구비한 반도체 장치에, 상기 실시예에서 나타낸 사항을 적용 가능하다.

또한, 상기 실시예에서는, 기준 성분 및 신호 성분의 각각에 따른 신호와 AD 변환용 기준 신호를 비교하는 비교기와, 비교기에서의 비교 처리와 병행하여, 비동기 카운터를 이용하여 다운 카운트 모드 및 업 카운트 모드 중 어느 한쪽 모드에서 카운트 처리를 행하고, 비교기에서의 비교 처리가 완료된 시점의 카운트값을 보유하는 카운터를 구비하여 이루어지는 AD 변환기(전례로서는 컬럼 AD 회로)를 고체 촬상 장치에 적용한 사례를 설명하였지만, 상기 실시예에서 설명한 AD 변환 회로의 구조는, 고체 촬상 장치에 한하지 않으며, 2개의 신호 성분의 차 신호 성분을 디지털 데이터로 변환하기 위한 AD 변환의 구조를 이용하는 모든 전자 기기에 적용할 수 있다.

예를 들면, 고체 촬상 장치(1)의 외부에서, 고체 촬상 장치(1)로부터 수신한 아날로그의 화소 신호에 기초하여, 상기 실시예에서 설명한 비교기와 카운터를 이용하여 AD 변환을 행함으로써, 참된 신호 성분의 디지털 데이터(화소 데이터)를 취득하고, 이 화소 데이터에 기초하여 또한 원하는 디지털 신호 처리를 행하는 전자 기기를 구성할 수도 있다.

또한, 상기 실시예에서 설명한 AD 변환기는, 고체 촬상 장치나 그 밖의 전자 기기에 조립되어 제공되는 것에 한하지 않으며, 예를 들면 IC(Integrated Circuit; 집적 회로)나 AD 변환 모듈 등의 형태로 단독의 장치로서 제공되어도 된다.

이 경우, 비교기와 비동기형 카운터를 구비한 AD 변환 장치로 제공하여도 되지만, AD 변환용 기준 신호를 생성하여 비교기에 공급하는 기준 신호 생성기나, 비교기가 기준 성분과 신호 성분 중 어느 것에 대하여 비교 처리를 행하고 있는 것인지에 따라 카운터에서의 카운트 처리의 모드를 전환하는 제어기도 동일한 반도체 기판 상에 배치한 IC(집적 회로)나 개별 칩 등의 조합에 의해 이루어지는 모듈에 조립하여 제공하여도 된다.

본 발명의 촬상 소자는 도 11에 도시된 구조 외의 다른 구조를 가질 수 있다. 도 23은 본 발명의 모듈형 촬상 소자의 블록도인데, 이는 출력 신호를 처리하는 신호 처리부(71) 및 광 시스템(72)을 포함한다.

이들을 조립하여 제공함으로써, 비교기와 비동기형 카운터의 동작을 제어하기 위해 필요한 기능부를 모아서 취급할 수 있어서, 부재의 취급이나 관리가 간이하게 된다. 또한, AD 변환 처리에 필요한 요소가 IC나 모듈로서 일체로 되어 있기 때문에, 고체 촬상 장치나 그 밖의 전자 기기의 완성품의 제조도 용이하게 된다.

〈도면의 주요 부분에 대한 부호의 설명〉
1: 고체 촬상 장치 3: 단위 화소
7: 구동 제어기 10: 화소부
12: 수평 주사 회로 14: 수직 주사 회로
15: 행 제어선 18: 수평 신호선
19: 수직 신호선 20: 통신?타이밍 제어기
21: 타이밍 제어기 23: 클럭 변환기
24: 카운터 25: 컬럼 AD 회로
26: 컬럼 처리기 27: 기준 신호 생성기
27a: DA 변환 회로 28: 출력 회로
252: 전압 비교기 254: 카운터
256: 데이터 스토리지 유닛 258: 스위치
400, 500: 카운터 회로 410～418, 510～518: 플립플롭
420～426, 520～526: 3치 스위치(초기값 설정 처리기)
430～437, 464, 530～537: 2치 스위치
462: 인버터

Claims

업 카운트 모드에서의 카운팅 또는 다운 카운트 모드에서의 카운팅을 선택적으로 수행할 수 있는 비동기형의 카운터 회로로서,
상기 카운트 모드들 간에 전환이 일어나는 경우, 초기값 설정 프로세서가, 상기 카운트 모드 전환 후에 카운트가 개시되기 전에, 카운트 모드 전환 직전의 카운트값을 상기 카운트 모드의 전환 시의 초기값으로 설정하도록 구성되는 카운터 프로세서를 포함하는, 카운터 회로.
제1항에 있어서, 상기 비동기형의 카운터 회로의 기본 요소로서 복수의 플립플롭이 서로 캐스케이드되고, 상기 카운터 프로세서는, 상기 플립플롭의 클럭 단자를 제어하고, 카운트 모드의 전환 전의 상기 카운트값이, 제2 제어 신호에 의해 상기 카운트 모드에 의해 변환된 카운트값으로부터 전환되는 경우, 전력을 공급 레벨 또는 접지 레벨로 전환하는, 카운터 회로.
제2항에 있어서,
초단(initial stage)의 플립플롭의 클럭 단자에 공급되는 카운터 클럭의 극성을 상기 카운트 모드에 따라 전환하는 초단 클럭 스위치
를 더 포함하고,
상기 초단 클럭 스위치에 입력되는 상기 카운터 클럭을 카운트값의 최하위 비트로서 사용하는, 카운터 회로.
처리 대상의 아날로그 신호에 포함되는 기준 성분과 신호 성분의 차를 나타내는 차 신호 성분을 디지털 데이터로 변환하는 AD 변환 방법으로서,
상기 AD 변환 방법은 업 카운트 모드에서의 카운팅 또는 다운 카운트 모드에서의 카운팅을 선택적으로 수행가능한 비동기형의 카운터 회로를 이용하여 수행되고,
상기 AD 변환 방법은,
제1 반복 처리에서, 상기 기준 성분과 상기 신호 성분 중 하나에 대응하는 신호를, 디지털 데이터로 변환하기 위한 기준 신호와 비교하고, 상기 비교와 함께, 카운터 클럭에 기초하여 상기 다운 카운트 모드 및 상기 업 카운트 모드 중 하나에서 카운팅하고, 상기 비교가 완료된 시점에서의 카운트값을 유지하는 단계; 및
제2 반복 처리에서, 상기 기준 성분과 상기 신호 성분 중 다른 하나를 상기 기준 신호와 비교하고, 상기 비교와 함께, 상기 다운 카운트 모드 및 상기 업 카운트 모드 중 다른 하나에서 카운팅하고, 상기 비교가 완료된 시점에서의 카운트값을 유지하는 단계
를 포함하고,
상기 비동기형의 카운터 회로는, 상기 카운트 모드들 간에 전환이 일어나는 경우, 초기값 설정 프로세서가, 상기 카운트 모드 전환 후에 카운트가 개시되기 전에, 카운트 모드 전환 직전의 카운트값을 상기 카운트 모드의 전환 시의 초기값으로 설정하도록 구성되는, AD 변환 방법.
제4항에 있어서, 공통 업/다운 카운터의 처리 모드를 전환하면서, 상기 공통 업/다운 카운터를 이용하여 상기 다운 카운트 모드 및 상기 업 카운트 모드에서의 카운팅이 수행되는, AD 변환 방법.
제4항에 있어서, 상기 제2 반복 처리에서의 상기 카운팅을, 상기 제1 반복 처리에서 유지해 둔 카운트값부터 개시하는, AD 변환 방법.
제4항에 있어서, 상기 기준 신호는 상기 제1 반복 처리와 상기 제2 반복 처리 사이에서 동일한 변화 특성을 갖게 되는, AD 변환 방법.
제4항에 있어서,
상기 처리 대상의 아날로그 신호보다 전회에 처리된 아날로그 신호에 대하여, 상기 제2 반복 처리에서 유지한 상기 카운트값을 데이터 스토리지 유닛에 저장하고,
상기 처리 대상의 아날로그 신호에 대하여, 상기 제1 반복 처리와 상기 제2 반복 처리를 행하는 경우, 상기 데이터 스토리지 유닛으로부터의 상기 카운트값의 판독 처리를 병행하여 행하는, AD 변환 방법.
제4항에 있어서,
상기 처리 대상의 아날로그 신호는 화소 신호 생성기에 의해 생성되어 물리량 분포 검지를 위한 반도체 소자의 열 방향으로 출력된 아날로그의 단위 신호이고,
상기 반도체 소자는 단위 구성 요소들의 행렬을 포함하고,
상기 단위 구성 요소들의 각각은 입사된 전자기파에 대응하는 전하를 생성하는 전하 생성기 및 상기 전하 생성기에 의해 생성된 전하에 대응하는 단위 신호를 생성하는 화소 신호 생성기를 포함하는, AD 변환 방법.
제9항에 있어서,
상기 화소 신호 생성기에 의해 생성되고 열 방향으로 출력되는 아날로그의 단위 신호를 행 단위로 취득하고,
상기 행 단위로, 상기 단위 구성 요소들의 각각에 대하여, 상기 제1 반복 처리와 상기 제2 반복 처리를 행하는, AD 변환 방법.
고체 촬상 장치로서,
업 카운트 모드에서의 카운팅 또는 다운 카운트 모드에서의 카운팅을 선택적으로 수행할 수 있는 비동기형의 카운터 회로
를 포함하고,
상기 비동기형의 카운터 회로는, 상기 카운트 모드들 간에 전환이 일어나는 경우, 초기값 설정 프로세서가, 상기 카운트 모드 전환 후에 카운트가 개시되기 전에, 카운트 모드 전환 직전의 카운트값을 상기 카운트 모드의 전환 시의 초기값으로 설정하도록 구성되는 카운터 프로세서를 포함하는, 고체 촬상 장치.
제11항에 있어서,
상기 비동기형의 카운터 회로의 기본 요소로서 복수의 플립플롭이 서로 캐스케이드되고, 상기 카운터 프로세서는, 상기 플립플롭의 클럭 단자를 제어하고, 카운트 모드의 전환 전의 상기 카운트값이, 제2 제어 신호에 의해 상기 카운트 모드에 의해 변환된 카운트값으로부터 전환되는 경우, 전력을 공급 레벨 또는 접지 레벨로 전환하는, 고체 촬상 장치.
행렬 패턴으로 2차원적으로 배열된 단위 화소들을 포함하는 화소 배열 유닛 - 각 단위 화소는 광전 변환기를 포함하고, 컬럼 신호선들은 상기 행렬 패턴의 각 컬럼들에 대응됨 -;
행의 단위로 상기 화소 배열 유닛의 각 단위 화소를 선택적으로 제어하기 위한 행 주사 수단;
상기 컬럼 신호선들을 통해 상기 행 주사 수단에 의해 선택적으로 제어되는 행의 상기 단위 화소들로부터 출력된 아날로그 신호를 디지털 신호로 변환하기 위한 AD(analog-digital) 변환 유닛; 및
상기 AD 변환 유닛에서, 다운 카운트 모드 및 업 카운트 모드의 두가지 모드에서 카운팅을 수행하는 비동기형 카운터
를 포함하고,
상기 비동기형 카운터는, 상기 카운트 모드들 간에 전환이 일어나는 경우, 초기값 설정 프로세서가, 상기 카운트 모드 전환 후에 카운트가 개시되기 전에, 카운트 모드 전환 직전의 카운트값을 상기 카운트 모드의 전환 시의 초기값으로 설정하도록 구성되는 카운터 프로세서를 포함하는, 고체 촬상 장치.
제13항에 있어서, 상기 비동기형 카운터의 기본 요소로서 복수의 플립플롭이 서로 캐스케이드되고, 상기 카운터 프로세서는, 상기 플립플롭의 클럭 단자를 제어하고, 카운트 모드의 전환 전의 상기 카운트값이, 제2 제어 신호에 의해 상기 카운트 모드에 의해 변환된 카운트값으로부터 전환되는 경우, 전력을 공급 레벨 또는 접지 레벨로 전환하는, 고체 촬상 장치.