KR102321519B1 - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 전위어드레스, 후위어드레스를 출력하고, 주기적으로 발생하는 펄스를 포함하는 업데이트신호를 출력하는 컨트롤러 및 상기 업데이트신호의 펄스에 응답하여 상기 전위어드레스 및 상기 후위어드레스의 조합에 따라 기 설정된 횟수만큼 카운팅되는 내부어드레스를 생성하며, 상기 내부어드레스의 조합에 따라 리프레쉬동작을 수행하는 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체장치 및 반도체시스템에 관한 것이다.
일반적으로, 개인용 컴퓨터나 전자 통신 기기 등과 같은 시스템의 고성능화에 부응하여, 메모리로서 탑재되는 디램 등과 같은 휘발성 반도체장치도 나날이 고속화 및 고집적화되고 있다. 핸드폰이나 노트북 컴퓨터 등과 같이 배터리로 동작하는 시스템에 탑재되는 반도체장치의 경우에는 특히 저전력 소모 특성이 절실히 요구되므로, 동작(오퍼레이팅) 전류 및 스탠바이 전류를 감소시키기 위한 노력과 연구가 활발히 진행되고 있다.
한편, 반도체장치는 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성되는 디램 메모리 셀의 데이터 리텐션(retention) 특성은 온도에 따라서도 매우 민감하게 나타난다. 따라서, 데이터 리텐션(retention) 특성에 맞춰 메모리 셀의 데이터를 주기적으로 감지증폭하는 리프레쉬동작을 수행하고 있다.
또한, 반도체장치는 여러 설정정보, 리페어 정보 등 다양한 내부제어동작에 필요한 정보를 저장하기 위해 퓨즈를 사용한다. 일반적인 퓨즈는 레이저에 의해 퓨즈가 커팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장 된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
이와 같은 이-퓨즈의 면적 상 제한을 해결하기 위해 이-퓨즈를 어레이로 구현하여 반도체장치의 내부제어동작에 필요한 정보를 저장하는 방식이 연구되고 있다.
본 발명은 리프레쉬동작 및 부트업동작에서 내부어드레스를 기 설정 횟수만큼만 카운팅하여 생성함으로써 불필요한 카운팅동작을 수행하지 않아 전류소모량을 감소할 수 있는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 전위어드레스로부터 생성되는 코드신호를 출력하고, 내부어드레스와 후위어드레스의 조합이 동일한 조합인 경우 상기 코드신호를 재출력하는 코드신호생성부 및 상기 코드신호의 조합에 따라 제1 조합으로 초기화되고, 업데이트신호의 펄스에 응답하여 상기 제1 조합으로부터 기 설정된 횟수만큼 카운팅되는 상기 내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 전위어드레스, 후위어드레스를 출력하고, 주기적으로 발생하는 펄스를 포함하는 업데이트신호를 출력하는 컨트롤러 및 상기 업데이트신호의 펄스에 응답하여 상기 전위어드레스 및 상기 후위어드레스의 조합에 따라 기 설정된 횟수만큼 카운팅되는 내부어드레스를 생성하며, 상기 내부어드레스의 조합에 따라 리프레쉬동작을 수행하는 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 전위어드레스, 후위어드레스를 출력하고, 주기적으로 발생하는 펄스를 포함하는 업데이트신호를 출력하며, 퓨즈데이터를 수신하는 컨트롤러 및 상기 업데이트신호의 펄스에 응답하여 상기 전위어드레스 및 상기 후위어드레스의 조합에 따라 기 설정된 횟수만큼 카운팅되는 내부어드레스를 생성하며, 상기 내부어드레스의 조합에 따라 상기 퓨즈데이터를 출력하는 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 리프레쉬동작 및 부트업동작에서 내부어드레스를 기 설정 횟수만큼만 카운팅하여 생성함으로써 불필요한 카운팅동작을 수행하지 않아 전류소모량을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 코드신호생성부의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 내부어드레스생성부의 구성을 도시한 블럭도이다.
도 4는 도 13에 도시된 내부어드레스생성부에 포함된 제1 플립플롭의 구성을 도시한 회로도이다. .
도 5 는 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 6 은 본 발명의 또 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 컨트롤러(10) 및 반도체장치(20)를 포함할 수 있다. 반도체장치(20)는 코드신호생성부(21), 내부어드레스생성부(22) 및 메모리어레이(23)를 포함할 수 있다.
컨트롤러(10)는 제1 내지 제3 전위어드레스(ADD1<1:3>) 및 제1 내지 제3 후위어드레스(ADD2<1:3>)를 출력하고, 주기적으로 발생하는 펄스를 포함하는 업데이트신호(UPD)를 출력할 수 있다. 여기서, 제1 내지 제3 전위어드레스(ADD1<1:3>)와 제1 내지 제3 후위어드레스(ADD2<1:3>)는 3비트로 설정되었지만, 실시예에 따라 다양한 비트로 설정될 수 있다. 또한, 제1 내지 제3 전위어드레스(ADD1<1:3>)와 제1 내지 제3 후위어드레스(ADD2<1:3>)는 각각 출력되도록 설정되어 있지만 시간차를 두고 동일한 입출력 핀을 통해 출력되도록 설정될 수 있다.
코드신호생성부(21)는 제1 내지 제3 전위어드레스(ADD1<1:3>)로부터 생성되는 제1 내지 제6 코드신호(RC<1:6>)를 출력하고, 제1 내지 제3 후위어드레스(ADD2<1:3>)와 제1 내지 제3 내부어드레스(IADD<1:3>)가 동일한 조합인 경우 제1 내지 제6 코드신호(RC<1:6>)를 재출력할 수 있다.
내부어드레스생성부(22)는 제1 내지 제6 코드신호(RC<1:6>)의 조합에 따라 제1 조합으로 초기화되고, 업데이트신호(UPD)의 펄스에 응답하여 기 설정된 횟수만큼 카운팅되는 제1 내지 제3 내부어드레스(IADD<1:3>)를 생성할 수 있다.
메모리어레이(23)는 다수의 메모리셀을 포함하고, 제1 내지 제3 내부어드레스(IADD<1:3>)에 의해 선택되는 메모리셀이 리프레쉬 될 수 있다. 여기서, 리프레쉬는 메모리셀의 데이터를 리텐션(retention) 특성에 맞춰 메모리 셀의 데이터를 주기적으로 감지증폭하는 동작을 의미한다.
도 2를 참고하면, 코드신호생성부(21)는 비교부(211) 및 레지스터(212)를 포함할 수 있다.
비교부(211)는 제1 내지 제3 후위어드레스(ADD2<1:3>)와 제1 내지 제3 내부어드레스(IADD<1:3>)가 동일한 조합인 경우 인에이블되는 리셋신호(RST)를 생성할 수 있다.
레지스터(212)는 제1 내지 제3 전위어드레스(ADD1<1:3>)를 저장하고, 제1 내지 제3 전위어드레스(ADD1<1:3>)로부터 생성되는 제1 내지 제6 코드신호(RC<1:6>)를 출력할 수 있다. 그리고, 레지스터(212)는 리셋신호(RST)에 응답하여 제1 내지 제6 코드신호(RC<1:6>)를 재출력할 수 있다.
좀더 구체적으로, 제1 내지 제3 전위어드레스(ADD1<1:3>)로부터 생성되는 제1 내지 제6 코드신호(RC<1:6>)의 조합을 설명하면 다음과 같다.
제1 전위어드레스(ADD1<1>)가 로직로우레벨인 경우 제1 코드신호(RC<1>)는 로직하이레벨로 생성되고, 제2 코드신호(RC<2>)는 로직로우레벨로 생성된다.
제1 전위어드레스(ADD1<1>)가 로직하이레벨인 경우 제1 코드신호(RC<1>)는 로직로우레벨로 생성되고, 제2 코드신호(RC<2>)는 로직하이레벨로 생성된다.
제2 전위어드레스(ADD1<2>)가 로직로우레벨인 경우 제3 코드신호(RC<3>)는 로직하이레벨로 생성되고, 제4 코드신호(RC<4>)는 로직로우레벨로 생성된다.
제2 전위어드레스(ADD1<2>)가 로직하이레벨인 경우 제3 코드신호(RC<3>)는 로직로우레벨로 생성되고, 제4 코드신호(RC<4>)는 로직하이레벨로 생성된다.
제3 전위어드레스(ADD1<3>)가 로직로우레벨인 경우 제5 코드신호(RC<5>)는 로직하이레벨로 생성되고, 제6 코드신호(RC<6>)는 로직로우레벨로 생성된다.
제3 전위어드레스(ADD1<3>)가 로직하이레벨인 경우 제5 코드신호(RC<5>)는 로직로우레벨로 생성되고, 제6 코드신호(RC<6>)는 로직하이레벨로 생성된다.
도 3을 참고하면, 내부어드레스생성부(22)는 제1 플립플롭(221), 제2 플립플롭(222) 및 제3 플립플롭(223)을 포함할 수 있다.
제1 플립플롭(221)은 제1 및 제2 코드신호(RC<1:2>)의 조합에 따라 초기화되고, 업데이트신호(UPD)에 응답하여 토글링되는 제1 내부어드레스(IADD<1>)를 생성할 수 있다. 여기서, 제1 코드신호(RC<1>)가 로직하이레벨이고 제2 코드신호(RC<2>)가 로직로우레벨인 경우 제1 내부어드레스(IADD<1>)는 로직로우레벨로 초기화된다. 그리고, 제1 코드신호(RC<1>)가 로직로우레벨이고 제2 코드신호(RC<2>)가 로직하이레벨인 경우 제1 내부어드레스(IADD<1>)는 로직하이레벨로 초기화된다.
제2 플립플롭(222)은 제3 및 제4 코드신호(RC<3:4>)의 조합에 따라 초기화되고, 제1 내부어드레스(IADD<1>)에 응답하여 토글링되는 제2 내부어드레스(IADD<2>)를 생성할 수 있다. 여기서, 제3 코드신호(RC<3>)가 로직하이레벨이고 제4 코드신호(RC<4>)가 로직로우레벨인 경우 제2 내부어드레스(IADD<2>)는 로직로우레벨로 초기화된다. 그리고, 제3 코드신호(RC<3>)가 로직로우레벨이고 제4 코드신호(RC<4>)가 로직하이레벨인 경우 제2 내부어드레스(IADD<2>)는 로직하이레벨로 초기화된다.
제3 플립플롭(223)은 제5 및 제6 코드신호(RC<5:6>)의 조합에 따라 초기화되고, 제2 내부어드레스(IADD<2>)에 응답하여 토글링되는 제3 내부어드레스(IADD<3>)를 생성할 수 있다. 여기서, 제5 코드신호(RC<5>)가 로직하이레벨이고 제6 코드신호(RC<6>)가 로직로우레벨인 경우 제3 내부어드레스(IADD<3>)는 로직로우레벨로 초기화된다. 그리고, 제5 코드신호(RC<5>)가 로직로우레벨이고 제6 코드신호(RC<6>)가 로직하이레벨인 경우 제3 내부어드레스(IADD<3>)는 로직하이레벨로 초기화된다.
도 4를 참고하면, 제1 플립플롭(221)은 인버터(IN21), 제1 버퍼부(2211), 제1 전달부(T21) 및 제2 버퍼부(2212)를 포함할 수 있다.
인버터(IV21)는 업데이트신호(UPD)를 반전버퍼링하여 반전업데이트신호(UPDB)를 생성할 수 있다.
제1 버퍼부(2211)는 인버터들(IV22,IV23,IV24) 및 노어게이트들(NR21,NR22)로 구현되고, 업데이트신호(UPD) 및 반전업데이트신호(UPDB)에 응답하여 제1 및 제2 코드신호(RC<1:2>)의 조합에 따라 레벨이 설정되는 제1 지연신호(D1)를 생성할 수 있다. 여기서, 인버터(IV22) 및 인버터(IV23)는 업데이트신호(UPD)에 응답하여 입력신호를 반전 버퍼링하는 삼상 인버터로 구현되는 것이 바람직하다.
좀더 구체적으로 제1 버퍼부(2211)에서 제1 및 제2 코드신호(RC<1:2>)의 조합에 따라 레벨이 설정되는 제1 지연신호(D1)를 생성하는 동작을 살펴보면 다음과 같다.
제1 버퍼부(2211)는 제1 코드신호(RC<1>)가 로직하이레벨이고, 제2 제어코드(RC<2>)가 로직로우레벨인 경우 로직로우레벨의 제1 지연신호(D1)를 생성한다.
제1 버퍼부(2211)는 제1 코드신호(RC<1>)가 로직로우레벨이고, 제2 제어코드(RC<2>)가 로직하이레벨인 경우 로직하이레벨의 제1 지연신호(D1)를 생성한다.
제1 전달부(T21)는 전달게이트로 구현되어 업데이트신호(UPD)에 응답하여 제1 지연신호(D1)를 제2 지연신호(D2)로 전달할 수 있다.
제2 버퍼부(2212)는 인버터들(IV25,IV26,IV27)로 구현되어 업데이트신호(UPD)에 응답하여 제2 지연신호(D2)를 래치하고 버퍼링하여 제1 내부어드레스(IADD<1>)를 생성할 수 있다. 여기서, 인버터(IV24)는 업데이트신호(UPD)에 응답하여 입력신호를 반전 버퍼링하는 삼상 인버터로 구현되는 것이 바람직하다.
한편, 도 3에 도시된 제2 플립플롭(222) 및 제3 플립플롭(223)은 도 4에 도시된 제1 플립플롭(221)과 입출력 신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 5를 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 동작을 살펴보되, 리프레쉬 동작에서 제1 내지 제3 전위어드레스(ADD1<1:3>)의 조합이 제1 조합인 'L,H,L'로 출력되고, 제1 내지 제3 후위어드레스(ADD2<1:3>)의 조합이 제2 조합인 'H,H,L'로 출력되는 경우를 예를 들어 설명하면 다음과 같다.
T1 시점에 컨트롤러(10)는 제1 조합의 제1 내지 제3 전위어드레스(ADD1<1:3>) 'L,H,L' 및 제2 조합의 제1 내지 제3 후위어드레스(ADD2<1:3>) 'H,H,L'를 출력한다. 여기서, 제1 조합의 제1 내지 제3 전위어드레스(ADD1<1:3>) 'L,H,L'는 제1 전위어드레스(ADD1<1>)가 로직로우레벨 'L'이고, 제2 전위어드레스(ADD1<2>)가 로직하이레벨 'H'이며, 제3 전위어드레스(ADD1<3>)가 로직로우레벨 'L'임을 의미한다. 또한, 제2 조합의 제1 내지 제3 후위어드레스(ADD2<1:3>) 'H,H,L'는 제1 후위어드레스(ADD2<1>)가 로직로우레벨 'L'이고, 제2 후위어드레스(ADD2<2>)가 로직하이레벨 'H'이며, 제3 후위어드레스(ADD2<3>)가 로직하이레벨 'H'임을 의미한다.
코드신호생성부(21)의 레지스터(212)는 제1 내지 제3 전위어드레스(ADD1<1:3>)로부터 생성되는 제1 내지 제6 코드신호(RC<1:6>)를 출력한다.
여기서, 코드신호생성부(21)의 레지스터(212)는 제1 전위어드레스(ADD1<1>)가 로직로우레벨이므로 로직하이레벨의 제1 코드신호(RC<1>) 및 로직로우레벨의 제2 코드신호(RC<2>)를 출력한다. 그리고, 코드신호생성부(21)의 레지스터(212)는 제2 전위어드레스(ADD1<2>)가 로직하이레벨이므로 로직로우레벨의 제3 코드신호(RC<3>) 및 로직하이레벨의 제4 코드신호(RC<4>)를 출력한다. 또한, 코드신호생성부(21)는 제3 전위어드레스(ADD1<3>)가 로직로우레벨이므로 로직하이레벨의 제5 코드신호(RC<5>) 및 로직로우레벨의 제6 코드신호(RC<6>)를 출력한다.
내부어드레스생성부(22)의 제1 플립플롭(221)은 로직하이레벨의 제1 코드신호(RC<1>) 및 로직로우레벨의 제2 코드신호(RC<2>)를 입력 받아 로직로우레벨로 초기화되는 제1 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제2 플립플롭(222)은 로직로우레벨의 제3 코드신호(RC<3>) 및 로직하이레벨의 제4 코드신호(RC<4>)를 입력 받아 로직하이레벨로 초기화되는 제2 내부어드레스(IADD<2>)를 생성한다.
내부어드레스생성부(22)의 제3 플립플롭(223)은 로직하이레벨의 제5 코드신호(RC<5>) 및 로직로우레벨의 제6 코드신호(RC<6>)를 입력 받아 로직로우레벨로 초기화되는 제3 내부어드레스(IADD<3>)를 생성한다.
즉, 내부어드레스생성부(22)는 제1 내지 제6 코드신호(RC<1:6>)에 의해 제1 조합의 제1 내지 제3 전위어드레스(ADD1<1:3>)와 동일한 조합으로 초기화되는 제1 내지 제3 내부어드레스(IADD<1:3>)를 생성한다.
T2 시점에 컨트롤러(10)는 로직하이레벨의 펄스를 포함하는 업데이트신호(UPD)를 출력한다.
이때, 코드신호생성부(21)의 레지스터(212)는 모든비트가 로직로우레벨인 제1 내지 제6 코드신호(RC<1:6>)를 출력한다.
T3 시점에 내부어드레스생성부(22)의 제1 플립플롭(221)은 로직로우레벨의 업데이트신호(UPD)에 응답하여 로직로우레벨에서 로직하이레벨로 토글링되는 제1 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제2 플립플롭(222)은 로직하이레벨의 제1 내부어드레스(IADD<1>)에 응답하여 로직하이레벨의 제2 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제3 플립플롭(223)은 로직하이레벨의 제2 내부어드레스(IADD<2>)에 응답하여 로직로우레벨의 제3 내부어드레스(IADD<3>)를 생성한다.
T4 시점에 컨트롤러(10)는 로직하이레벨의 펄스를 포함하는 업데이트신호(UPD)를 출력한다.
T5 시점에 내부어드레스생성부(22)의 제1 플립플롭(221)은 로직로우레벨의 업데이트신호(UPD)에 응답하여 로직하이레벨에서 로직로우레벨로 토글링되는 제1 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제2 플립플롭(222)은 로직로우레벨의 제1 내부어드레스(IADD<1>)에 응답하여 로직하이레벨에서 로직로우레벨로 토글링되는 제2 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제3 플립플롭(223)은 로직로우레벨의 제2 내부어드레스(IADD<2>)에 응답하여 로직로우레벨에서 로직하이레벨로 토글링되는 제3 내부어드레스(IADD<3>)를 생성한다.
T6 시점에 컨트롤러(10)는 로직하이레벨의 펄스를 포함하는 업데이트신호(UPD)를 출력한다.
T7 시점에 내부어드레스생성부(22)의 제1 플립플롭(221)은 로직로우레벨의 업데이트신호(UPD)에 응답하여 로직로우레벨에서 로직하이레벨로 토글링되는 제1 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제2 플립플롭(222)은 로직하이레벨의 제1 내부어드레스(IADD<1>)에 응답하여 로직로우레벨의 제2 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제3 플립플롭(223)은 로직로우레벨의 제2 내부어드레스(IADD<2>)에 응답하여 로직하이레벨의 제3 내부어드레스(IADD<3>)를 생성한다.
T8 시점에 컨트롤러(10)는 로직하이레벨의 펄스를 포함하는 업데이트신호(UPD)를 출력한다.
T9 시점에 내부어드레스생성부(22)의 제1 플립플롭(221)은 로직로우레벨의 업데이트신호(UPD)에 응답하여 로직하이레벨에서 로직로우레벨로 토글링되는 제1 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제2 플립플롭(222)은 로직로우레벨의 제1 내부어드레스(IADD<1>)에 응답하여 로직로우레벨에서 로직하이레벨로 토글링되는 제2 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제3 플립플롭(223)은 로직하이레벨의 제2 내부어드레스(IADD<2>)에 응답하여 로직하이레벨의 제3 내부어드레스(IADD<3>)를 생성한다. 여기서, 제1 내지 제3 내부어드레스(IADD<1:3>)는 제2 조합의 제1 내지 제3 후위어드레스(ADD2<1:3>)와 동일한 조합까지 카운팅된다.
T10 시점에 컨트롤러(10)는 로직하이레벨의 펄스를 포함하는 업데이트신호(UPD)를 출력한다.
T11 시점에 코드신호생성부(21)의 비교부(211)는 제2 조합을 갖는 제1 내지 제3 후위어드레스(ADD2<1:3>)와 제1 내지 제3 내부어드레스(IADD<1:3>)가 동일한 조합이므로 로직하이레벨의 리셋신호(RST)를 생성한다.
코드신호생성부(21)의 레지스터(212)는 로직하이레벨의 리셋신호(RST)에 응답하여 제1 내지 제6 코드신호(RC<1:6>)를 재출력한다.
내부어드레스생성부(22)의 제1 플립플롭(221)은 로직하이레벨의 제1 코드신호(RC<1>) 및 로직로우레벨의 제2 코드신호(RC<2>)를 입력 받아 로직로우레벨로 초기화되는 제1 내부어드레스(IADD<1>)를 생성한다.
내부어드레스생성부(22)의 제2 플립플롭(222)은 로직로우레벨의 제3 코드신호(RC<3>) 및 로직하이레벨의 제4 코드신호(RC<4>)를 입력 받아 로직하이레벨로 초기화되는 제2 내부어드레스(IADD<2>)를 생성한다.
내부어드레스생성부(22)의 제3 플립플롭(223)은 직하이레벨의 제5 코드신호(RC<5>) 및 로직로우레벨의 제6 코드신호(RC<6>)를 입력 받아 로직로우레벨로 초기화되는 제3 내부어드레스(IADD<3>)를 생성한다.
즉, 내부어드레스생성부(22)는 제1 내지 제6 코드신호(RC<1:6>)에 의해 제1 조합의 제1 내지 제3 전위어드레스(ADD1<1:3>)와 동일한 조합으로 초기화되는 제1 내지 제3 내부어드레스(IADD<1:3>)를 생성한다.
여기서, 제1 내지 제3 내부어드레스(IADD<1:3>)는 모든 비트가 로직로우레벨인 조합으로부터 모든 비트가 로직하이레벨인 조합까지 카운팅되지 않고 제1 조합으로부터 제2 조합까지만 카운팅된다.
이와 같이 본 발명의 일 실시예에 따른 반도체시스템은 리프레쉬동작에서 내부어드레스를 기 설정 횟수만큼만 카운팅하여 생성함으로써 불필요한 카운팅동작을 수행하지 않아 전류소모량을 감소할 수 있다.
도 6 은 본 발명의 또 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 6에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 컨트롤러(30) 및 반도체장치(40)를 포함할 수 있다. 반도체장치(40)는 코드신호생성부(41), 내부어드레스생성부(42) 및 퓨즈어레이(43)를 포함할 수 있다.
컨트롤러(30)는 제1 내지 제3 전위어드레스(ADD1<1:3>) 및 제1 내지 제3 후위어드레스(ADD2<1:3>)를 출력하고, 주기적으로 발생하는 펄스를 포함하는 업데이트신호(UPD)를 출력하며, 제1 내지 제3 퓨즈데이터(FD<1:N>)를 수신할 수 있다. 여기서, 제1 내지 제3 전위어드레스(ADD1<1:3>) 및 제1 내지 제3 후위어드레스(ADD2<1:3>)는 3비트로 설정되었지만, 실시예에 따라 다양하게 설정될 수 있다. 또한, 제1 내지 제3 전위어드레스(ADD1<1:3>)와 제1 내지 제3 후위어드레스(ADD2<1:3>)는 각각 따로 출력되도록 설정되어 있지만 시간차를 두고 동일한 입출력 핀을 통해 출력되도록 설정될 수 있다.
코드신호생성부(41)는 제1 내지 제3 전위어드레스(ADD1<1:3>)로부터 생성되는 제1 내지 제6 코드신호(RC<1:6>)를 출력하고, 제1 내지 제3 후위어드레스(ADD2<1:3>)와 제1 내지 제3 내부어드레스(IADD<1:3>)가 동일한 조합인 경우 제1 내지 제6 코드신호(RC<1:6>)를 재출력할 수 있다.
내부어드레스생성부(42)는 제1 내지 제6 코드신호(RC<1:6>)의 조합에 따라 제1 조합으로 초기화되고, 업데이트신호(UPD)의 펄스에 응답하여 기 설정된 횟수만큼 카운팅되는 제1 내지 제3 내부어드레스(IADD<1:3>)를 생성할 수 있다.
퓨즈어레이(43)는 다수의 퓨즈셀을 포함하고, 부트업동작에서 제1 내지 제3 내부어드레스(IADD<1:3>)에 의해 선택되는 퓨즈셀의 커팅여부에 따라 제1 내지 제N 퓨즈데이터(FD<1:N>)를 생성할 수 있다. 여기서, 제1 내지 제N 퓨즈데이터(FD<1:N>)의 비트 수는 실시예에 따라 다양하게 설정될 수 있고, 병렬신호 또는 직렬신호로 설정될 수 있다. 또한, 제1 내지 제N 퓨즈데이터(FD<1:N>)는 반도체장치(40)의 설정정보, 리페어 정보 등 다양한 내부제어동작에 필요한 정보를 포함하도록 설정될 수 있다.
한편, 도 6에 도시된 반도체장치(40)의 내부구성들은 도 1에 도시된 반도체장치(20)의 내부구성들과 동일한 회로로 구현되므로 구체적인 설명은 생략한다.
이와 같이 본 발명의 또 다른 실시예에 따른 반도체시스템은 부트업동작에서 내부어드레스를 기 설정 횟수만큼만 카운팅하여 생성함으로써 불필요한 카운팅동작을 수행하지 않아 전류소모량을 감소할 수 있다.
제1 실시예
10. 컨트롤러 20. 반도체장치
21. 코드신호생성부 22. 내부어드레스생성부
23. 메모리어레이 211. 비교부
221. 레지스터 221. 제1 플립플롭
222. 제2 플립플롭 223. 제3 플립플롭
2211. 제1 버퍼부 2212.제2 버퍼부
제2 실시예
30. 컨트롤러 40. 반도체장치
41. 코드신호생성부 42. 내부어드레스생성부
43. 퓨즈어레이

Claims (20)

  1. 전위어드레스로부터 생성되는 코드신호를 출력하고, 내부어드레스와 후위어드레스의 조합이 동일한 조합인 경우 상기 코드신호를 재출력하되, 상기 내부어드레스와 상기 후위어드레스의 조합이 동일한 조합이 아닌 경우 상기 코드신호를 재출력하지 않는 코드신호생성부; 및
    상기 코드신호의 조합에 따라 제1 조합으로 초기화되고, 업데이트신호의 펄스에 응답하여 상기 제1 조합으로부터 기 설정된 횟수만큼 카운팅되는 상기 내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 내부어드레스는 제1 조합으로부터 제2 조합까지 카운팅되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 내부어드레스는 상기 전위어드레스와 동일한 조합인 제1 조합으로 초기화되는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 내부어드레스는 상기 후위어드레스와 동일한 조합인 제2 조합까지 카운팅되는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 코드신호생성부는
    상기 후위어드레스의 조합과 상기 내부어드레스의 조합이 동일한 경우 인에이블되는 리셋신호를 생성하는 비교부; 및
    상기 전위어드레스를 저장하고, 상기 전위어드레스로부터 생성되는 상기 코드신호를 출력하며, 상기 리셋신호에 응답하여 상기 코드신호를 재출력하는 레지스터를 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 내부어드레스생성부는
    제1 및 제2 코드신호의 조합에 따라 초기화되고, 상기 업데이트신호의 펄스에 응답하여 토글링되는 제1 내부어드레스를 생성하는 제1 플립플롭; 및
    제3 및 제4 코드신호의 조합에 따라 초기화되고, 상기 제1 내부어드레스의 펄스에 응답하여 토글링되는 제2 내부어드레스를 생성하는 제2 플립플롭을 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 제1 플립플롭은
    상기 업데이트신호에 응답하여 상기 제1 및 제2 코드신호의 조합에 따라 레벨이 설정되는 제1 지연신호를 생성하는 제1 버퍼부;
    상기 업데이트신호에 응답하여 상기 제1 지연신호를 제2 지연신호로 전달하는 제1 전달부; 및
    상기 업데이트신호에 응답하여 상기 제2 지연신호를 래치하고 버퍼링하여 상기 제1 내부어드레스를 생성하는 제2 버퍼부를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 제2 플립플롭은
    상기 제1 내부어드레스에 응답하여 상기 제3 및 제4 코드신호의 조합에 따라 레벨이 설정되는 제3 지연신호를 생성하는 제3 버퍼부;
    상기 제1 내부어드레스에 응답하여 상기 제3 지연신호를 제4 지연신호로 전달하는 제2 전달부; 및
    상기 제1 내부어드레스에 응답하여 상기 제4 지연신호를 래치하고 버퍼링하여 상기 제2 내부어드레스를 생성하는 제4 버퍼부를 포함하는 반도체장치.
  9. 전위어드레스, 후위어드레스를 출력하고, 주기적으로 발생하는 펄스를 포함하는 업데이트신호를 출력하는 컨트롤러; 및
    상기 업데이트신호의 펄스에 응답하여 상기 전위어드레스 및 상기 후위어드레스의 조합에 따라 기 설정된 횟수만큼 카운팅되는 내부어드레스를 생성하며, 상기 내부어드레스의 조합에 따라 리프레쉬동작을 수행하는 반도체장치를 포함하는 반도체시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 내부어드레스는 제1 조합으로부터 제2 조합까지 카운팅되는 반도체시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 내부어드레스는 상기 전위어드레스와 동일한 조합인 제1 조합으로 초기화되는 반도체시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 내부어드레스는 상기 후위어드레스와 동일한 조합인 제2 조합까지 카운팅되는 반도체시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 반도체장치는
    상기 전위어드레스로부터 생성되는 코드신호를 출력하고, 상기 내부어드레스와 상기 후위어드레스의 조합이 동일한 조합인 경우 상기 코드신호를 재출력하되, 상기 내부어드레스와 상기 후위어드레스의 조합이 동일한 조합이 아닌 경우 상기 코드신호를 재출력하지 않는 코드신호생성부; 및
    상기 코드신호의 조합에 따라 제1 조합으로 초기화되고, 상기 업데이트신호의 펄스에 응답하여 상기 제1 조합으로부터 기 설정된 횟수만큼 카운팅되는 상기 내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 코드신호생성부는
    상기 후위어드레스의 조합과 상기 내부어드레스의 조합이 동일한 경우 인에이블되는 리셋신호를 생성하는 비교부; 및
    상기 전위어드레스를 저장하고, 상기 전위어드레스로부터 생성되는 상기 코드신호를 출력하며, 상기 리셋신호에 응답하여 상기 코드신호를 재출력하는 레지스터를 포함하는 반도체시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 내부어드레스생성부는
    제1 및 제2 코드신호의 조합에 따라 초기화되고, 상기 업데이트신호의 펄스에 응답하여 토글링되는 제1 내부어드레스를 생성하는 제1 플립플롭; 및
    제3 및 제4 코드신호의 조합에 따라 초기화되고, 상기 제1 내부어드레스의 펄스에 응답하여 토글링되는 제2 내부어드레스를 생성하는 제2 플립플롭을 포함하는 반도체시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제1 플립플롭은
    상기 업데이트신호에 응답하여 상기 제1 및 제2 코드신호의 조합에 따라 레벨이 설정되는 제1 지연신호를 생성하는 제1 버퍼부;
    상기 업데이트신호에 응답하여 상기 제1 지연신호를 제2 지연신호로 전달하는 제1 전달부; 및
    상기 업데이트신호에 응답하여 상기 제2 지연신호를 래치하고 버퍼링하여 상기 제1 내부어드레스를 생성하는 제2 버퍼부를 포함하는 반도체시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제2 플립플롭은
    상기 제1 내부어드레스에 응답하여 상기 제3 및 제4 코드신호의 조합에 따라 레벨이 설정되는 제3 지연신호를 생성하는 제3 버퍼부;
    상기 제1 내부어드레스에 응답하여 상기 제3 지연신호를 제4 지연신호로 전달하는 제2 전달부; 및
    상기 제1 내부어드레스에 응답하여 상기 제4 지연신호를 래치하고 버퍼링하여 상기 제2 내부어드레스를 생성하는 제4 버퍼부를 포함하는 반도체시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 내부어드레스의 조합에 따라 선택되는 메모리셀이 리프레쉬되는 메모리어레이를 더 포함하는 반도체시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 내부어드레스의 조합에 따라 선택되는 퓨즈셀의 커팅여부에 퓨즈데이터를 생성하는 퓨즈어레이를 더 포함하는 반도체시스템.
  20. 전위어드레스, 후위어드레스를 출력하고, 주기적으로 발생하는 펄스를 포함하는 업데이트신호를 출력하며, 퓨즈데이터를 수신하는 컨트롤러; 및
    상기 업데이트신호의 펄스에 응답하여 상기 전위어드레스 및 상기 후위어드레스의 조합에 따라 기 설정된 횟수만큼 카운팅되는 내부어드레스를 생성하며, 상기 내부어드레스의 조합에 따라 상기 퓨즈데이터를 출력하는 반도체장치를 포함하는 반도체시스템.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140369106A1 (en) 2013-06-18 2014-12-18 SK Hynix Inc. Semiconductor device with fuse array and operating method thereof
US20150036440A1 (en) 2013-07-30 2015-02-05 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same

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